DE112007000825T5 - Verfahren zum Bonden eines Halbleitersubstrates an ein Metallsubstrat - Google Patents

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Hamza Saratoga Yilmaz
Minhua Sandy LI
Chung-Lin San Jose Wu
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Fairchild Semiconductor Corp
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Abstract

Verfahren zum Bonden eines Halbleitersubstrates an ein Metallsubstrat, aufweisend:
Bilden eines Halbleiterbauelementes in einem Halbleitersubstrat, wobei das Halbleiterbauelement eine erste Oberfläche aufweist;
Erhalten eines Metallsubstrates;
Bonden des Metallsubstrates an die erste Oberfläche des Halbleiterbauelementes, wobei mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss für das Halbleiterbauelement bildet.

Description

  • Hintergrund der Erfindung
  • Herkömmliches Herstellen von Halbleitern verwendet eine Anzahl von Prozessen, um Halbleiterbauelemente in Substraten zu bilden. Das Substrat kann ein Wafer sein, welcher eine kleine, dünne, kreisförmige Scheibe aus einem halbleitenden Material, wie etwa Silizium, ist. Halbleiterbauelemente, die auf dem Substrat gebildet werden, können diskrete Bauelemente oder integrierte Schaltungen sein. Beispielsweise können die Halbleiterbauelemente aus einem einzelnen diskreten Leistungstransistor aufgebaut, oder können aus einer Anzahl von Transistoren und anderen elektronischen Elementen, wie etwa Widerständen, Kondensatoren usw., gebildet werden, die elektrisch miteinander gekoppelt sind, um eine integrierte Schaltung zu bilden. Nach der Bildung der Halbleiterbauelemente, wird der Wafer getestet und zerschnitten, um individuelle Plättchen in dem Wafer zu separieren.
  • Wie in der US-Patentanmeldung Nr. 11/189,163 erklärt ist, werden durch Zurverfügungstellen von kleineren Abmessungen in den Halbleiterbauelementen und- substraten Eigenschaften, wie etwa Widerstand, Leistungsverlust und parasitäre Impedanz reduziert. Insbesondere reduziert ein Verdünnen des Halbleitersubstrates nach einer Bauelementherstellung den Ein-Widerstand und die parasitäre Verzögerung von modernen, im Niederspannungsbereich eingestuften DMOS bzw. IGBT-Bauelementen. In herhömmlichen Halbleiterbauelementherstellungsprozessen wird das Substrat oftmals durch einen Prozess etwa eines mechanischen Schleifens oder eines chemisch-mechanischen Polierens (CMP) verdünnt, nachdem die Bauelemente, andere Halbleiterschichten und Metallschichten gebildet worden sind. Neueste Prozessentwicklungen führten zu einem finalen Siliziumsubstrat von dünner als 100 μm.
  • Es bestehen jedoch eine Anzahl von Problemen, die mit einer Herstellung des Siliziumsubstrates assoziiert sind. Beispielsweise kann, da das Substrat dünn ist, sich in der Stufe der Drain-Metallisierung oder in nachfolgenden Stufen der Wafer-Handhabung in einem Power MOSFET-Herstellungsprozess verbiegen oder brechen. Der Drain-Metallisierungsprozess, der in der US-Anmeldung 11/189,163 beschrieben ist, verwendet Sputtern und Bedampfung. Während der Stufe des Bildens der Drain-Elektrode, kann der Stress und die Hitze, die durch herkömmliche Drain-Metallisierungsverfahren, wie etwa Sputtern oder Verdampfen, verursacht werden, zu schwerwiegenden Mengen von verbogenen oder gebrochenen Wafern führen. Sogar dann, wenn die Wafer den Drain-Bildungsprozess überleben, sind ultradünne Wafer empfänglich für eine höhere Wahrscheinlichkeit eines Bruches im Zusammenhang mit ihrer Handhabung.
  • Ausführungsformen der Erfindung adressieren die obigen Probleme und andere Probleme individuell und kollektiv.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungsformen der Erfindung richten sich auf Halbleiterbauelemente, gebildet auf Halbleitersubstraten, auf Verfahren zum Bilden von Halbleiterbauelementen auf Halbleitersubstraten und auf Verfahren zum Transferieren von auf Halbleitersubstraten gebildeten Halbleiterbauelementen auf Metallsubstrate. Einige Ausführungsformen der Erfindung richten sich auf MOSFET-Bauelemente. Ausführungsformen der Erfindung können sich jedoch auch auf andere Typen von Halbleiterbauelementen erstrecken.
  • Eine Ausführungsform der Erfindung richtet sich auf ein Verfahren des Bondens eines Halbleitersubstrates an ein Metallsubstrat. Das Verfahren schließt ein Bilden eines Halbleiterbauelementes in einem Halbleitersubstrat ein, wobei das Halbleiterbauelement eine erste Oberfläche aufweist. Das Verfahren schließt weiter ein ein Erhalten eines Metallsubstrates. Das Verfahren schließt weiter ein ein Bonden des Metallsubstrates an die erste Oberfläche des Halbleiterbauelementes, wobei mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss für das Halbleiterbauelement bildet.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf einen Halbleiterchip. Der Halbleiterchip schließt ein Halbleiterplättchen mit einem Halbleiterbauelement und einer Dicke von etwa 100 μm oder weniger ein. Der Halblei terchip schließt auch eine Zwischenschicht ein. Der Halbleiterchip schließt auch ein Metallsubstrat ein, wobei die Zwischenschicht zwischen dem Metallsubstrat und dem Halbleiterplättchen liegt, und mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss bildet.
  • Eine weitere Ausführungsform der Erfindung richtet sich auf einen Halbleiterchip. Der Halbleiterchip schließt ein Halbleiterplättchen mit einem Halbleiterbauelement ein. Der Halbleiterchip schließt auch eine Zwischenschicht ein. Der Halbleiterchip schließt auch ein Metallsubstrat ein, wobei die Zwischenschicht zwischen dem Metallsubstrat und dem Halbleiterplättchen liegt, wobei das Metallsubstrat ein CTE von weniger als etwa 5 × 10–6°C–1 bei etwa 200° aufweist, und mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss bildet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A zeigt einen Querschnitt eines Leistungs-MOSFET gemäß einer Ausführungsform der Erfindung.
  • 1B zeigt einen Querschnitt eines Leistungs-MOSFET gemäß einer Ausführungsform der Erfindung.
  • 2A zeigt einen vereinfachten Querschnitt einer über einem Metallsubstrat gebildeten Zwischenschicht, die thermisch an einen Siliziumwafer angepasst ist, gemäß einer Ausführungsform der Erfindung.
  • 2B zeigt einen vereinfachten Querschnitt eines Siliziumwafers, angeheftet an einen temporären Träger, gemäß einer Ausführungsform der Erfindung.
  • 2C zeigt einen vereinfachten Querschnitt eines temporären Trägers und eines an eine über einem Metallwafer gebildete Zwischenschicht gebondeten Siliziumwafer gemäß einer Ausführungsform der Erfindung.
  • 2D zeigt einen vereinfachten Querschnitt eines an eine über einem Metallwafer gebildete Zwischenschicht gebondeten Siliziumwafers gemäß einer Ausführungsform der Erfindung.
  • 3 zeigt ein Diagramm des gewünschten Koeffizienten der thermischen Expansion gegenüber der Temperatur. Die Koeffizienten der thermischen Expansion für verschiedene Metalle sind auch dargestellt.
  • 4 zeigt ein Diagramm des Koeffizienten der thermischen Expansion und des spezifischen Widerstandes gegenüber der Temperatur für verschiedene Metalle. Die durchgezogene Kurve ist zu Si passende Koeffizient.
  • 5A zeigt eine 3D-Darstellung der Wafer-Verwölbung für Molybdän.
  • 5B zeigt eine 3D-Darstellung der Wafer-Verwölbung für Kupfer.
  • 6A zeigt einen vereinfachten Querschnitt einer Polysiliziumschicht, gebildet über einem Molybdänsubstrat gemäß einer Ausführungsform der Erfindung.
  • 6B zeigt einen vereinfachten Querschnitt einer Silizidmetallschicht, gebildet über einem Poly-Molybdän-Stapel gemäß einer Ausführungsform der Erfindung.
  • 6C zeigt einen vereinfachten Querschnitt eines verarbeiteten Siliziumwafers, gebondet an einen Silizid-Poly-Molybdän-Stapel gemäß einer Ausführungsform der Erfindung.
  • 7A zeigt einen vereinfachten Querschnitt eines an einen temporären Träger angehefteten Siliziumwafers gemäß einer Ausführungsform der Erfindung.
  • 7B zeigt einen zu einem Metall-Poly-Molybdän-Stapel transferierten Siliziumwafer gemäß einer Ausführungsform der Erfindung.
  • 7C zeigt einen vereinfachten Querschnitt eines an einem Poly-Molybdän-Stapel durch eine Silizidschicht gebondeten Siliziumwafer gemäß einer Ausführungsform der Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung adressieren die obigen Probleme und andere Probleme, wie etwa Verwölbung und mit der Handhabung in Bezug stehenden Bruch des Siliziumwafers, indem ein Verfahren zum Transferieren eines verarbeiteten und verdünnten Siliziums zu einem zuvor hergestellten Metallsubstrat zur Verfügung gestellt wird. Das Metallsubstrat, oder ein Abschnitt desselben, kann sowohl als ein elektrischer Anschluss (d. h. eine Drain-Elektrode) für in dem Siliziumwafer gebildete Bauelemente als auch als eine mechanische Unterstützung für den Siliziumwafer dienen. Gemäß einer bevorzugten Ausführungsform der Erfindung weist das Metallsubstrat einen thermischen Expansionskoeffizienten auf, der im wesentlichen dem des Siliziums entspricht. Gemäß einer bevorzugten Ausführungsform der Erfindung wird über dem Metallsubstrat auch eine Zwischenschicht gebildet, um einen Prozess mit niedriger Temperatur und niedriger Belastung zu ermöglichen, um das Metall an den Siliziumwafer zu bonden.
  • Dieser Prozess eliminiert verschiedene Probleme des Bauelementbetriebs, wie etwa einen Beitrag des Siliziums zu dem Ein-Widerstand bei herkömmlichen DMOS-Bauelementen und der parasitären Verzögerung in IGBT-Bauelementen. Einige Vorteile, die auch durch einige Ausführungsformen zur Verfügung gestellt werden, schließen das Eliminieren des herkömmlichen rückseitigen Metallbildungsprozesses ein. Ein Eliminieren von herkömmlichen rückseitigen Metallbildungsprozessen reduziert signifikant die Möglichkeit, dass der Wafer während des Prozesses bricht und vermeidet auch ein Exponieren des Wafers gegenüber den hohen Temperaturen der zuvor beschriebenen Drain-Metallisierungsprozesse. Drain-Metallisierungsprozesse schließen Sputtern und Verdampfen ein, was bei etwa 300°C geschieht. Das dicke, unterstützende Metallsubstrat reduziert auch die Wahrscheinlichkeit eines Bruches des Siliziumwafers in Zusammenhang mit seiner Handhabung in dem Herstellungsprozess nachdem der Siliziumwafer auf eine Dicke von weniger als 100 μm verdünnt wurde.
  • Die Halbleiterbauelemente, die in dem Wafer gebildet werden können, können vertikale Bauelemente sein, wie etwa Leistungs-MOSFETs, IGBTs, Dioden usw. Ausführungsformen der Erfindung werden zur Vereinfachung in größerem Detail in Zusammenhang mit einem vertikalen Leistungs-MOSFET, wie in den 1A und 1B dargestellt, beschrieben. Die Erfindung ist jedoch nicht auf den vertikalen Leistungs-MOSFET beschränkt. Verschiedene herkömmliche Leistungsbauelemente, einschließlich anderer Bauelemente mit Gräben, als auch ebener Bauelemente können von Ausführungsformen der Erfindung profitieren, um den Metallisierungsprozess zum Bilden der rückseitigen Metallelektrode oder eines elektrischen Anschlusses zu eliminieren. Wie mit allen anderen hier beschriebenen Figuren, reflektieren die relativen Abmessungen und Größen der dargestellten Elemente nicht notwendigerweise tatsächliche Abmessungen und dienen nur illustrativen Zwecken.
  • 1A zeigt einen Querschnitt eines mit einem Graben-Gate versehenen MOSFET mit einem Metallsubstrat 118 als die Drain-Elektrode. Ein Siliziumsubstrat gemäß einer Ausführungsform der Erfindung ist durch die Kombination der halbleitenden Schichten 107 dargestellt. Die oberste Metallschicht 116 ist der elektrische Kontakt für die Source-Regionen 112 und die Volumenregionen 117. Eine p-Typ-Region 104 ist über den epitaktischen n-Typ-Schichten 106 und 114 gebildet. Eine Zwischenschicht 120 verbindet das gesamte Halbleitersubstrat 107 mit dem Metallsubstrat 118. 1B zeigt ein SEM, das mit dem schematischen Querschnitt der 1A korrespondiert. Der verdünnte Siliziumsubstrat 107 weist eine gesamte Breite von etwa 8 μm auf.
  • Ein Siliziumwafer kann eine Reihe von Halbleiterplättchen mit Halbleiterbauelementen, wie etwa den in 1A dargestellten MOSFET, aufweisen. Nachdem der Siliziumwafer an das Metallsubstrat, welches die Drain-Elektrode für die Halbleiterbauelemente in dem Siliziumwafer zur Verfügung stellt, gebondet ist, wird die Kombination aus dem Siliziumwafer und dem Metallsubstrat dann geschnitten, um individuelle Halbleiterchips zu bilden. Jedes Halbleiterplättchen schließt das Halbleitersubstrat 107 und das Metallsubstrat 118 gemäß 1 ein.
  • Somit kann sich, wie hier verwendet, der Begriff „Metallsubstrat" auf ein Substrat beziehen, welches an einen Wafer mit vielen Halbleiterplättchen gebondet ist, oder auf ein Substrat beziehen, welches an einem einzelnen Plättchen angebracht ist.
  • 2A–2D zeigen einen beispielhaften Prozess des Transferierens des Halbleiterwafers zu dem Metallsubstrat gemäß einer Ausführungsform der Erfindung. Ein Metallsubstrat 200 wird zunächst bezüglich seiner Eigenschaften ausgewählt. Eine zu berücksichtigende Eigenschaft ist es, dass der Koeffizient der thermischen Expansion des Metalls im wesentlichen zu dem des Siliziums passt. Eine Anpassung der thermischen Ausdehnungseigenschaften zwischen den beiden Substraten eliminiert den thermischen Stress und somit die Möglichkeit, dass sich das Halbleiterplättchen von dem Siliziumwafer oder einer Siliziumumformfestigkeit löst. Das Metall wird in eine Waferform mit einem Durchmesser von 6'' und einer Dicke von etwa 200 μm gebracht.
  • 2A zeigt eine auf der Oberfläche des Metallwafers 200 gebildete Zwischenschicht 202, nachdem der Metallwafer gebildet worden ist. Die Zwischenschicht 202 kann durch jeden Schichtabscheidungsprozess gebildet werden, vorausgesetzt, dass er geringe zwischen zwei Schichten wirkende Energien sowohl bezüglich des Metall- als auch bezüglich des Siliziumsubstrates vor dem Bonden aufweist. Passende Verfahren zum Bilden der Zwischenschicht 202 werden unten diskutiert. Zusätzlich zum Bilden starker Zwischenschichtbindungen mit dem Metallwafer 200 bildet die Zwischenschicht 202 auch gute elektrische und mechanische Kontakte bei niedrigen Temperaturen (< 300°C) mit dem Siliziumwafer. Nach der Bildung der Zwischenschicht 202 über dem Metallsubstrat ist die Kombination aus Zwischenschicht und Metall bereit, um an den verarbeiteten Siliziumwafer gebondet zu werden.
  • 2B zeigt den Siliziumwafer bzw. das Substrat 206, nachdem es mit Halbleiterbauelementen versehen wurde und verdünnt wurde. Da die Dicke des Siliziumwafers 206 in einigen Fällen geringer ist als 100 μm, weist der verarbeitete Siliziumwafer ein temporäres Griffstück oder einen Träger 204 auf, der an die Vorderseite des Wafers gebondet oder angeheftet ist. Wie in 2C dargestellt ist, trägt der Träger 204 den Siliziumwafer 206 zu der Kombination aus Me tallsubstrat 200 und Zwischenschicht 202. Nach dem Prozess des Bondens des Metalls an den Siliziumwafer wird der frontseitige Träger 204 gelöst. 2D zeigt die anschließend verdünnte Siliziumschicht 206 mit zu dem 200 μm Metallsubstrat 200 transferierten Halbleiterbauelementen.
  • Einige Überlegungen für diesen obigen Prozess sind die Auswahlen des Metalls, der Zwischenschicht und des Bondprozesses. Alle drei werden in größerem Detail unten diskutiert.
  • A. Thermisch angepasstes Metallsubstrat
  • Der durch die Fehlanpassung von linearen Koeffizienten der thermischen Ausdehnung (CTE) zwischen den Silizium- und Metallsubstraten erzeugte thermische Stress wird einen Einfluss auf die Deformation des Siliziums oder das Ablösen des Plättchens auf dem Siliziumwafer haben. Dieser Einfluss ist stärker, wenn die Siliziumschicht auf eine Dicke von weniger als 100 μm reduziert ist. Es ist somit wünschenswert, den CTE des Metallwafers an den CTE des Siliziums anzupassen, um Ausführungsformen der Erfindung in existierende Technologien zu integrieren.
  • Um ein Lösen oder einen Bruch des Halbleiterplättchens von der Siliziumschicht zu vermeiden, ist der durch die Fehlanpassung des CTE erzeugte thermische Stress kleiner als entweder (1) die Siliziumumformfestigkeit oder (2) die Stärke der Grenzschicht zwischen dem Siliziumwafer und der Zwischenschicht (im Folgenden als „Grenzflächenstärke" bezeichnet), was auch immer kleiner ist. In dem Fall, in dem die Grenzflächenstärke größer ist als die Siliziumumformfestigkeit wird das Silizium die Möglichkeit haben, zunächst zu brechen. In dem Fall, in dem die Siliziumumformfestigkeit größer ist als die Grenzflächenstärke, kann sich das Halbleiterplättchen lösen, bevor das Silizium bricht.
  • 1. Grenzflächenstärke ist größer als die Siliziumumformfestigkeit.
  • Für den Fall, in welchem die Grenzflächenstärke größer ist als die Siliziumumformfestigkeit, folgt der CTE des Metalls für bestimmte Temperaturen (entweder Betriebs- oder Verarbeitungstemperaturen) der folgenden Gleichung 1, um jegliches Siliziumschicht Formänderung zu vermeiden
    Figure 00090001
  • Wobei T1 und T0 Betriebs- oder Verarbeitungs- bzw. Umgebungstemperaturen sind; GSi ist das Schermodul von Silizium; αMetall und αSi sind die CTEs des Metallsubstrates bzw. des Siliziums. γ ist die Umformfestigkeit des Siliziums.
  • 3 zeigt ein Diagramm 300 des maximal erlaubten CTE des Metallsubstrates bevor das Silizium bricht. Zum Vergleich sind die CTEs von verschiedenen Metallen bei verschiedenen Betriebstemperaturen in der 3 auch dargestellt. Die für Silizium verwendeten Werte waren αSi = 2,6 × 10–6°C–1, GSi = 64,1 GPa, und γ = 30 MPa, was typische Werte für einen Czochalski Siliziumwafer mit einem Zwischengittersauerstoffniveau von 7 × 10–17 cm–3 sind. Die in dem Diagramm der 3 dargestellten Metalle schließen die am üblichsten verwendeten Metalle und Legierungen in der Halbleiterindustrie ein. Zur Vereinfachung wurden die CTEs der dargestellten Metalle als innerhalb des interessierenden Temperaturbereiches konstant angenommen.
  • 3 zeigt dass ein CTE von Metall für die Betriebstemperatur von 200°C kleiner ist als 5 × 10–6°C–1, um die Beziehung zum Brechen des Siliziums, die oben in der Gleichung 1 dargestellt ist, zu erfüllen. Einige der Metalle, die dargestellt sind und von denen herausgefunden worden ist, dass sie dieses Erfordernis erfüllen, schließen refraktorische Metalle, wie etwa Molybdän (Mo), Wolfram (W) und Chrom (Cr) ein, Wie an den Punkten 302 und 304 dargestellt ist. Es gibt einige Ni-Fe-Legierungen, von denen ebenfalls herausgefunden worden ist, dass sie das Erfordernis erfüllen, wie etwa Ni36Fe, bei 306 dargestellt, und Ni42Fe, bei 308 dargestellt. 3 zeigt auch, dass Al und Cu, die am meisten in der Industrie verwendeten Metalle, die größte CTE Fehlanpassung mit Silizium aufweisen. Solch eine hohe thermische Fehlanpassung kann schwerwiegende thermische Belastungen und ein Brechen in dünnen Siliziumsubstraten verursachen. Die Legierung Ni36Fe hat nahezu den gleichen CTE wie Silizium. Wie jedoch bei 406 in 4 dargestellt ist, liegt ihr spezifischer Widerstand bei etwa 0,495 mΩ-cm, was nur fünfmal weniger ist als bei Arsen dotiertem Silizium. Auf der anderen Seite weist Mo, welches auch das CTE-Erfordernis erfüllt, einen spezifischen Widerstand von 5,3 μΩ-cm, wie bei 402 in 4 dargestellt ist. Im Allgemeinen können in Ausführungsformen der Erfindung Metallsubstrate verwendet werden, die einen CTE von weniger als etwa 5 × 10–6°C–1 bei etwa 200°C aufweisen.
  • 5A und 5B zeigen die Finite-Elemente-Analyse-Simulationen der Verbiegung aufgrund thermischer Belastung für Silizium/Metallzusammensetzungen. In den Simulationen wurde Mo mit Cu verglichen, da Cu ein wünschenswertes Metall der Wahl ist für seine breite Verwendbarkeit in der Halbleiterherstellung. Die Probengröße der Simulationen war 10 mm × 10 mm. Die thermische Belastung ist ein Abkühlen in der Temperatur von 150°C auf –65°C. Ein 15 μm Siliziumsubstrat ist an ein 101,6 μm aus Mo und 101,6 μm aus Cu laminiert. Die 3D Ergebnisse für Mo sind bei 500 in der 5A dargestellt, und die Ergebnisse für Cu sind bei 502 in der 5B dargestellt.
  • Die Simulationen zeigen, dass dann, wenn das allgemein verwendete Cu mit Mo ersetzt wird, die Verbiegung der Si/Metallzusammensetzung um 90% reduziert wird und der Von-Mises Stress um etwa 82% reduziert wird. Beispielsweise ergibt die Verbiegung für Mo einen Wert von 52 μm, wie bei 504 in 5A dargestellt ist, und für Cu einen Wert von 472 μm, wie bei 506 in 5B dargestellt ist. Simulationen haben auch gezeigt, dass ein Ansteigen der Dicke des Mo die Verbiegung des Wafers reduzieren wird, jedoch auch die Zusammensetzungsbelastung als Zielkonflikt ansteigt. Ein Ausgleichen der Ergebnisse von Verbiegung und Belastung ergibt eine Dicke von 150 μm für die Mo-Schicht für eine Dicke von 15 μm für Silizium. Die Wahl und Dicke von Metall kann in Abhängigkeit von der Anwendung oder thermischen und Ein-Widerstandsanfordernungen eines bestimmten Bauelementes variieren.
  • 2. Siliziumumformfestigkeit ist größer als die Grenzflächenstärke
  • In dem Fall einer schwächeren Grenzflächenstärke zwischen dem Siliziumwafer und der Zwischenschicht, kann sich das Plättchen von der Zwischenschicht lösen, bevor sich das Silizium verformt. Die obige Analyse ist für diesen Fall immer noch richtig, außer dass sowohl γ als auch G durch die Grenz flächenstärke bzw. das Schermodul ersetzt werden. Diese Werte hängen ab von dem Zwischenschichtmaterial und dem Bondprozess. Somit sollte eine Zwischenschicht mit niedrigen Grenzflächenenergien bzw. der Silizium- und Metallsubstrate sorgfältiger ausgewählt werden, um eine hohe Grenzflächenstärke zur Verfügung zu stellen.
  • B. Zwischenschichtauswahl
  • Wie oben festgestellt worden ist, ist eine Funktion der in den 2A–2D dargestellten Zwischenschicht 202, ein starkes Bonden oder eine Grenzflächenanhaftung des Siliziumwafers bei niedrigen Temperaturen zu ermöglichen. Um ein starkes Bonden oder eine Anhaftung des Siliziumwafers zu ermöglichen, ist es wünschenswert, dass das Material für die Zwischenschicht eine niedrige Grenzflächenenergie mit Silizium aufweist. Eine andere Funktion der Zwischenschicht ist es, eine gute Anhaftung des thermisch passenden Metallsubstrates zur Verfügung zu stellen. Ein typischer Dickenwert für die Zwischenschicht liegt in dem Bereich von etwa 1–5 μm gemäß den Ausführungsformen der Erfindung. Die Dicke kann jedoch auch erheblich größer sein, so lange sie nicht zu einer Gesamtbelastung- und verbiegung des Wafers beiträgt.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung wird als die Zwischenschicht eine amorphe Siliziumschicht verwendet. Gemäß einer anderen Ausführungsform der Erfindung wird eine Polysiliziumschicht verwendet. Eine amorphe oder eine Polysiliziumschicht können auf einem Metallwafer, wie etwa einem Mo-Substrat, abgeschieden werden. Eine zusätzliche Aushärtung kann durchgeführt werden, um eine starke Grenzfläche zwischen dem Mo-Substrat und der amorphen oder aus Polysilizium bestehenden Zwischenschicht sicherzustellen. Ein Bonden der Struktur von Poly-über-Mo an den verarbeiteten Siliziumwafer wird dann reduziert auf ein Bonden von zwei ähnlichen Materialien, was in einer starken Anhaftung des darunterliegenden Metallsubstrats an das verarbeitete Silizium resultiert. Im Prinzip kann dieses Ergebnis mit einem ziemlich niedrigen thermischen Budget erreicht werden.
  • Gemäß einer weiteren Ausführungsform der Erfindung kann ein Silizidprozess mit aufgenommen werden. Das Bilden eines Silizids kann das Bon den des Wafers verstärken, indem niedrigere Temperaturen benötigt werden, was in einer niedrigeren Gesamtbelastung resultiert. 6A–6C zeigen den Verarbeitungsfluss für einen Silizidprozess gemäß dieser Ausführungsform. 6A zeigt eine Poly-Siliziumschicht 602, die auf einem Metallwafer, wie etwa dem Mo-Substrat 600, abgeschieden ist.
  • In dem Schritt der 6B wird eine Metallschicht 604, welche Ti, Pt, W, oder Co umfassen kann, direkt oberhalb des Mo-Substrates oder oberhalb der Poly-Siliziumschicht 602 abgeschieden. Das Silizidmetall kann durch Abscheiden des Metalls über der Zwischenschicht durch einen Prozess chemischer Dampfabscheidung bei niedriger Temperatur (CVD) oder einem Sputterprozess gebildet werden. In einigen Ausführungsformen kann eine Keimbildungsschicht als erstes über dem Polysilizium gebildet werden, bevor das Silizid gebildet wird. Die Keimbildungseffekte werden reduziert, wenn das Silizid auf einer amorphen Schicht gebildet wird, und dementsprechend kann eine Polysiliziumzwischenschicht für solche Ausführungsformen angemessener sein. Ausführungsformen der Erfindung können auch epitaktische Silizide verwenden als eine Alternative zu polykristallinen Siliziden. Ein epitaktisches Silizid zeigt eine definierte Orientierungsbeziehung bezüglich des Siliziums auf welchem es gebildet ist und es wird von ihm erwartet, auf Silizium epitaktisch zu wachsen, wenn die Kristallstrukturen ähnlich sind und die Gitterfehlanpassung zwischen ihnen klein ist.
  • Der Schritt in 6C zeigt, dass der verarbeitete und verdünnte Siliziumwafer oder das Substrat 606 auf der Struktur aus Metall-über-Poly-über-Mo platziert ist. Ein thermischer Prozess wird dann typischerweise ausgeführt, um der Metallschicht 604 zu erlauben, mit dem Siliziumwafer 606 zu reagieren, um die Silizidschicht 605 zu bilden. Das resultierende Silizid erzeugt sowohl gute mechanische als auch elektrische Kontakte zwischen dem Siliziumwafer 606 und dem darunter liegenden Metall 604 mit dem darüber gebildeten Polysilizium 602.
  • Kriterien für die Auswahl des Silizidmetalls 604 schließen eine niedrige Silizidbildungstemperatur und eine niedrige Belastung ein. Eine niedrige Silizidbildungstemperatur und eine niedrige Belastung sind wünschenswert, um das für eine gute Bondstärke mit dem Siliziumwafer notwendige thermische Budget zu minimieren. Die Dicke des Silizidmetalls ist auch bei einer speziell gewünschten Silizidkonzentration zu berücksichtigen.
  • Gemäß anderen Ausführungsformen der Erfindung können verschiedene Alternativen für die Zwischenschicht verwendet werden. Beispielsweise kann stattdessen ein Epoxy-Ag-Material, wie es in der Packungstechnologie verwendet wird, verwendet werden. Eine Verwendung des Epoxy-Ag ist ein ziemlich einfacher Prozess, der kein Bonden benötigt und nur die Verarbeitungstemperatur benötigt, um das Epoxy auszuhärten. Eine andere Alternative ist es, eine Sn-Ag-Cu-Legierung zu verwenden, ein Material, welches derzeit in der eutektischen Packungstechnologie verwendet wird. Die eutektische Zusammensetzung ist 3,5 wt% Ag, 0,9 wt% Cu und Sn in Gleichgewicht. Eine Verwendung dieser Zwischenschicht kann ermöglichen, dass die Metall- und Siliziumwafer bei 217,2°C gebondet werden, was die eutektische Temperatur ist.
  • C. Wafer-Bond-Prozess
  • Als drittes wird bei Ausführungsformen der Erfindung dem Prozess des Bondens des Siliziumwafers an das Metallsubstrat Beachtung geschenkt. Die Auswahl des Bond-Prozesses hängt von der Wahl des Zwischenschichtmaterials ab. In bevorzugten Ausführungsformen der Erfindung ist der Bond-Prozess typischerweise ein thermischer Prozess. Der Bond-Prozess ist jedoch nicht darauf beschränkt und andere Prozesse können verwendet werden.
  • Ein Vorteil, den Ausführungsformen der Erfindung zur Verfügung stellen, ist der, dass dann, wenn das Metallsubstrat, welches tatsächlich einen Drain-Anschluss bildet, auf dem Niveau der Halbleiterverarbeitung gebildet wird, es eine mechanische Unterstützung für den sehr dünnen Siliziumwafer durch die verbleibenden Verarbeitungsschritte zur Verfügung stellen kann. Beispielsweise wird in einer Ausführungsform der Erfindung die Bildung des obersten Source-Metalls für das Halbleiterbauelement in dem Siliziumwafer verzögert bis der Siliziumwafer an das Metallsubstrat gebondet ist. 7A–7C illustrieren diesen Prozessfluss gemäß dieser Ausführungsform. 7A zeigt den Siliziumwafer 706, wie er während der Herstellung verarbeitet wird, bis die BPSG-Schicht bei 707 abgeschieden wird und über die oberste Oberfläche des Bauelementes fließt, und bevor die oberste Source-Metallschicht gebildet wird.
  • Der Siliziumwafer 706 wird dann gebondet oder angeheftet an ein temporäres Glassgriffstück oder einen Träger 708. In einer Ausführungsform dieser Erfindung wird der temporäre Träger an den Siliziumwafer durch einen Kleber, wie etwa ein Polyimidband, welches bei UV-Energie aushärtbar ist, angeheftet. Verschiedene Bänder können Klebeeigenschaften bei Temperaturen zur Verfügung stellen, die bis zu 50°C niedrig sind, während andere Temperaturen in einer Höhe von bis zu 300°C benötigen. In einer noch weiteren Ausführungsform der Erfindung kann das Klebermaterial selbst, wie etwa eine Polyimidschicht, selbst als der Träger dienen. Wenn der Siliziumwafer 706 an den temporären Träger 708 gebondet oder angeheftet ist, wird der Siliziumwafer 706 auf eine gewünschte Dicke in Schritt 709 verdünnt. Der Verdünnungsprozess kann herkömmliche Schleif- und Ätzprozesse umfassen.
  • 7B zeigt, dass der immer noch an dem Träger 708 anhaftende Siliziumwafer 706 in dem Bondschritt 705 an den Mo-Poly-Metallstapel transferiert und gebondet wird. Der Stapel schließt ein Mo-Substrat 700, eine Poly-Siliziumschicht 702 und ein Silizidmetall 704 ein. Da sich kein Metall an der Vorderseite des Siliziumwafers 706 (wo anstelle ein Handhabungsträger 708 angebracht ist) befindet und Mo einen niedrigen Dampfdruck und ein vernachlässigbares Diffusionsvermögen in Silizium aufweist, kann sich der Bondprozess gemäß dieser Ausführungsform ein relativ hohes thermisches Budget leisten, um eine gute Bondstärke sicherzustellen. Der Prozess der 7A–7C kann das Vorderseitenmaterial Waferverarbeitungstemperaturen von bis zu 450°C exponieren.
  • 7B zeigt weiterhin, dass nachdem der Siliziumwafer 706 transferiert worden ist, er von dem Träger 708 gelöst wird. Ein Silizid 705 wird zwischen Mo-Poly-Stapel und dem Siliziumwafer 706 gebildet. In 7C wird, nachdem der Träger 708 gelöst worden ist, der an den Siliziumwafer 706 gebondete Mo/Poly/Metallstapel anschließend verarbeitet, um den Vorderseitenmetallkontakt zu bilden. Das Vorderseiten-Source-Metall 710 wird dann an der Oberfläche, an der der Träger 708 zuvor gebondet worden war. Zusätzlich wird der thermi sche Prozess in einer inerten Umgebung durchgeführt, um zu verhindern, dass eine Oxidation auftritt, gemäß einer weiteren Ausführungsform der Erfindung.
  • Dann wird die in 7C dargestellte Kombination geschnitten, um individuelle Halbleiterchips zu bilden. Jeder Chip kann Source, Gate und Drain aufweisen, wenn er einen vertikalen MOSFET enthält. Diese Chips können gemäß herkömmlichen Packungsprozessen gepackt werden.
  • Obwohl eine Anzahl von bestimmten Ausführungsformen oben dargestellt und beschrieben sind, ist die Erfindung nicht auf diese beschränkt. Beispielsweise können zusätzliche Schichten in dem Halbleitermetallstapel gebildet werden, um ein Grenzflächenbonden, oder die elektrischen, mechanischen oder andere Eigenschaften des Bauelementes zu verbessern. Andere Alternativen, Modifikationen und Äquivalente können verwendet werden und jede der einen oder mehreren Eigenschaften jeder Ausführungsform der Erfindung kann mit jeder oder mehrerer anderer Eigenschaften jeder anderen Ausführungsform der Erfindung kombiniert werden, ohne von dem Schutzbereich der Erfindung abzuweichen.
  • Die oben beschriebenen Ausführungsformen der Erfindung können auch in jeder passenden elektrischen Anordnung, einschließlich schnurloser Telefone, Personalcomputer, Server, Fernseher, Radios usw. verwendet werden.
  • Die obige Beschreibung ist illustrativ und nicht beschränkend. Viele Variationen der Erfindung werden dem Durchschnittsfachmann nach Durchsicht der Offenbarung klar. Der Schutzbereich der Erfindung sollte daher nicht mit Bezug auf die obige Beschreibung sondern stattdessen mit Bezug auf die anhängenden Ansprüche zusammen mit ihrem vollen Schutzbereich oder Äquivalenten bestimmt werden. Darüber hinaus kann ein oder können mehrere Merkmale jeder Ausführungsform mit einem oder mehreren Merkmalen jeder anderen Ausführungsform kombiniert werden, ohne von dem Schutzbereich der Erfindung abzuweichen.
  • Eine Erwähnung von „ein", „der/die/das" ist als „eines/eine/einer oder mehrere" zu verstehen, es sei denn es ist im speziellen das Gegenteil angezeigt.
  • Zusätzlich werden Worte wie „über", „unter" usw. verwendet, um Eigenschaften zu beschreiben, wie sie in den Figuren dargestellt sind, und diese können sich oder können sich auch nicht auf absolute Positionen beziehen, wenn die Halbleiterplättchenpakete gemäß den Ausführungsformen der Erfindung hergestellt oder verwendet werden.
  • Alle Patente, Patentanmeldungen, Veröffentlichungen und Beschreibung, die oben erwähnt sind, werden hiermit durch Bezugnahme vollständig für alle Zwecke inkorporiert. Nichts davon wird als Stand der Technik anerkannt.
  • Zusammenfassung
  • Ein Verfahren zum Bonden eines Halbleitersubstrates an ein Metallsubstrat wird offenbart. In einigen Ausführungsformen schließt das Verfahren ein Bilden eines Halbleiterbauelementes in einem Halbleitersubstrat ein, wobei das Halbleiterbauelement eine erste Oberfläche aufweist. Das Verfahren schließt weiter das Erhalten eines Metallsubstrates ein. Das Metallsubstrat ist an die erste Oberfläche des Halbleiterbauelements gebondet, wobei mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss für das Halbleiterbauelement bildet.

Claims (26)

  1. Verfahren zum Bonden eines Halbleitersubstrates an ein Metallsubstrat, aufweisend: Bilden eines Halbleiterbauelementes in einem Halbleitersubstrat, wobei das Halbleiterbauelement eine erste Oberfläche aufweist; Erhalten eines Metallsubstrates; Bonden des Metallsubstrates an die erste Oberfläche des Halbleiterbauelementes, wobei mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss für das Halbleiterbauelement bildet.
  2. Verfahren nach Anspruch 1, weiterhin aufweisend: lösbares Anheften des Halbleitersubsubstrates mit dem Halbleiterbauelement an einen Träger, bevor das Halbleitersubstrat an das Metallsubstrat gebondet wird.
  3. Verfahren nach Anspruch 2, weiterhin aufweisend: Verdünnen des Halbleitersubstrates, während es an den Träger angeheftet ist, bevor das Halbleitersubstrat an das Metallsubstrat gebondet wird.
  4. Verfahren nach Anspruch 2, weiterhin aufweisend: Entfernen des Trägers von dem Halbleitersubstrat, nachdem das Halbleitersubstrat an das Metallsubstrat gebondet worden ist.
  5. Verfahren nach Anspruch 1, wobei das Halbleiterbauelement ein Leistungs-MOSFET und der elektrische Anschluss eine Drain ist.
  6. Verfahren nach Anspruch 1, weiterhin aufweisend: Bilden einer Zwischenschicht auf dem Metallsubstrat, bevor das Halbleitersubstrat an das Metallsubstrat gebondet wird.
  7. Verfahren nach Anspruch 1, wobei ein Bonden des Halbleitersubstrates an das Metallsubstrat ein Bonden einer über dem Metallsubstrat gebildeten Zwischenschicht an das Halbleitersubstrat umfasst.
  8. Verfahren nach Anspruch 1, weiterhin aufweisend: Bilden einer Zwischenschicht über dem Metallsubstrat und Bilden eines Silizids über der Zwischenschicht, bevor das Halbleitersubstrat an das Metallsubstrat gebondet wird.
  9. Verfahren nach Anspruch 1, wobei das Metallsubstrat einen CTE von weniger als etwa 5 × 106°C–1 bei etwa 200° aufweist.
  10. Verfahren nach Anspruch 1, wobei das Bonden des Halbleitersubstrates an das Metallsubstrat bei einer niedrigen Temperatur auftritt.
  11. Verfahren nach Anspruch 1, wobei das Halbleitersubstratplättchen eine Dicke von etwa 100 μm oder weniger aufweist.
  12. Verfahren nach Anspruch 1, weiterhin aufweisend: Bilden eines Metallkontaktes über einer zweiten Oberfläche des Halbleitersubstrates, nachdem das Halbleitersubstrat an das Metallsubstrat an der ersten Oberfläche des Halbleitersubstrates gebondet worden ist.
  13. Verfahren nach Anspruch 1, wobei das Metallsubstrat mindestens ein Metall aufweist, welches aus der Gruppe ausgewählt ist, die aus Mo, W, Cr und einer Legierung davon bestimmt.
  14. Verfahren nach Anspruch 1, weiterhin ein Schneiden des Halbleitersubstrates und des Metallsubstrates aufweisend, um individuelle Halbleiterchips zu bilden.
  15. Halbleiterplättchen, hergestellt durch den Prozess nach Anspruch 14.
  16. Halbleiterchip, aufweisend: ein Halbleiterplättchen mit einem Halbleiterbauelement und einer Dicke von etwa 100 μm oder weniger; eine Zwischenschicht; und substrat und dem Halbleiterplättchen liegt, und mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss bildet.
  17. Halbleiterchip nach Anspruch 16, weiterhin ein Silizid zwischen der Zwischenschicht und dem Halbleiterplättchen aufweisend.
  18. Halbleiterchip nach Anspruch 16, wobei das Halbleitersubstrat thermisch an das Metallsubstrat angepasst ist.
  19. Halbleiterchip nach Anspruch 16, wobei das Metallsubstrat mindestens ein Metall aufweist, welches aus der Gruppe ausgewählt ist, die aus Mo, W, Cr und einer Legierung davon besteht.
  20. Halbleiterchip nach Anspruch 16, wobei die Zwischenschicht eine amorphe Siliziumschicht aufweist.
  21. Halbleiterchip nach Anspruch 16, wobei die Zwischenschicht eine Polysiliziumschicht aufweist.
  22. Halbleiterchip nach Anspruch 16, wobei das Halbleiterbauelement ein Leistungs-MOSFET und der Anschluss eine Drain ist.
  23. Halbleiterchip nach Anspruch 16, wobei das Metallsubstrat einen CTE von weniger als etwa 5 × 106°C–1 bei etwa 200° aufweist.
  24. Halbleiterchip, aufweisend: ein Halbleiterplättchen mit einem Halbleiterbauelement; eine Zwischenschicht; und ein Metallsubstrat, wobei die Zwischenschicht zwischen dem Metallsubstrat und dem Halbleiterplättchen liegt, wobei das Metallsubstrat einen CTE von weniger als etwa 5 × 10–6°C–1 bei etwa 200° aufweist, und wobei mindestens ein Abschnitt des Metallsubstrates einen elektrischen Anschluss bildet.
  25. Halbleiterchip nach Anspruch 24, wobei das Metallsubstrat Molybdän aufweist.
  26. Elektrische Anordnung mit dem Halbleiterchip nach Anspruch 24.
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