TWI478217B - 將半導體基板接合至金屬基板的方法、半導體晶片、及電總成 - Google Patents

將半導體基板接合至金屬基板的方法、半導體晶片、及電總成 Download PDF

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Description

將半導體基板接合至金屬基板的方法、半導體晶片、及電總成 發明領域
本發明係有關將半導體基板接合至金屬基板的方法。
 發明背景
傳統的半導體製造會使用許多製程來將半導體裝置形成於基材中。該基材可為一晶圓，其係為一又小又薄的半導體材料例如矽的圓形切片。被形成於該基材上的半導體裝置可為個別的裝置或積體電路。例如，該等半導體裝置可由一單獨的個別功率電晶體所構成，或可由多數的電晶體和其它電子元件，例如電阻器、電容器等來形成，它們會電連接在一起而形成一積體電路。在該等半導體裝置形成之後，該晶圓會被測試並被切割以分開該晶圓中的個別晶粒。
如No.11/189163美國專利申請案中所述，藉著在半導體裝置和基材中提供較小的尺寸，則某些特性譬如電阻、功耗、和寄生阻抗將會減低。尤其是，在裝置製成後來薄化該矽基材將分別會減少最新低壓規格之DMOS及IGBT裝置的導通電阻和寄生延遲。在傳統的半導體裝置製程中，當該等裝置，其它半導體層、和金屬層被形成之後，該基材時常會被以一製程例如機械研磨或化學機械拋光(CMP)等來薄化。現今的製法發展已可產生比100μm更薄的最終矽基材。
然而，處理該矽基材仍會有許多的問題。例如，因為該基材很薄，故其在一功率MOSFET製造過程的汲極金屬化階段，或在後續的晶圓傳送階段時，可能會彎曲或破裂。於No.11/189163美國專利申請案中所述的汲極金屬化製程係使用濺鍍和蒸發。當在形成汲極電極的階段時，由傳統的汲極金屬化方法例如濺鍍和蒸發所造成的應力和熱會導致相當嚴重的晶圓彎曲或破裂。且即使該等晶圓安度該汲極形成製程，但超薄的晶圓仍易招致更多與傳送有關的破裂。
本發明的實施例會個別及統合地解決上述問題和其它問題。
 發明概要
本發明的實施例係有關形成於半導體基材上的半導體裝置，和在半導體基材上形成半導體裝置的方法，及將形成於半導體基材上的半導體裝置移轉至金屬基材的方法。本發明的某些實施例係有關於MOSFET裝置。但是，本發明的實施例亦可被延伸至其它類型的半導體裝置。
本發明之一實施例係有關一種將一半導體基材接合於一金屬基材的方法。該方法包括在一半導體基材中製成一半導體裝置，該半導體裝置包含一第一表面。該方法更包括獲得一金屬基材。該方法更包括將該金屬基材接合於該半導體裝置的第一表面，其中該金屬基材的至少一部份會形成該半導體裝置之一電端子。
本發明的另一實施例係有關一種半導體晶片。該半導體晶片包含一半導體晶粒其具有一半導體裝置及一大約100μm或更小的厚度。該半導體晶片亦包含一中介層。該半導體晶片亦包含一金屬基材，其中該中介層係在該金屬基材與該半導體晶粒之間，且該金屬基材的至少一部份會形成一電端子。
本發明的另一實施例係有關一種半導體晶片。該半導體晶片包含一半導體晶粒具有一半導體裝置。該半導體晶片亦包含一中介層。該半導體晶片亦包含一金屬基材，其中該中介層是在該金屬基材和半導體晶粒之間，而該金屬基材在約200℃具有一小於約5×10－6 ℃－1 的熱脹係數(CTE)，且該金屬基材的至少一部份會形成一電端子。
圖式簡單說明
第1A圖示出本發明一實施例之功率MOSFET的截面圖。
第1B圖示出本發明一實施例之功率MOSFET的截面圖。
第2A圖示出本發明一實施例之中介層覆設在一熱匹配於一矽晶圓之金屬基材上的簡化截面圖。
第2B圖示出本發明一實施例之矽晶圓黏附於一暫時載體的簡化截面圖。
第2C圖示出本發明一實施例之暫時載體與一矽晶圓接合於一覆設在一金屬薄片上之中介層的簡化截面圖。
第2D圖示出本發明一實施例之矽晶圓接合於一覆設在金屬薄片上之中介層的簡化截面圖。
第3圖示出所需的熱脹係數(CTE)相對於溫度的圖表。各種不同金屬的CTE亦被示出。
第4圖示出不同金屬之熱脹係數和電阻率相對於溫度的圖表。該粗實曲線為匹配矽的係數。
第5A圖示出一鉬的晶圓彎曲第3D圖。
第5B圖示出一銅的晶圓彎曲第3D圖。
第6A圖示出本發明一實施例之多晶矽層覆設在一鉬基材上的簡化截面圖。
第6B圖示出本發明一實施例之矽化物金屬層覆設在一多晶矽/鉬疊層上的簡化截面圖。
第6C圖示出本發明一實施例之被處理的矽晶圓接合於一矽化物/多晶矽/鉬疊層的簡化截面圖。
第7A圖示出本發明一實施例之矽晶圓黏附於一暫時載體的簡化截面圖。
第7B圖示出本發明一實施例之矽晶圓被移轉至一金屬/多晶矽/鉬疊層上。
第7C圖示出本發明一實施例之矽晶圓被一矽化物層接合於一多晶矽/鉬疊層上。
 較佳實施例之詳細說明
本發明的實施例係藉提供一種用以移轉一被處理且薄化的矽至一預製之金屬基材上的方法，而來解決前述問題和其它問題。例如矽晶圓的彎曲或與傳送有關的破裂。該金屬基材或其一部份，可以兼作為被形成於該矽晶圓中之各裝置之一電端子(即一汲極電極)，及該矽晶圓之一機械支撐物。依據本發明之一較佳實施例，該金屬基材具有一熱脹係數大致匹配於矽。又依據本發明之一較佳實施例，一中介層亦會覆設在該金屬基材上，而使一低溫且低應力製程能將該金屬接合於該矽晶圓。
此製法能消除該等裝置操作的各種問題，譬如矽對傳統DMOS裝置中之導通電阻的助長，及在IGBT裝置中的寄生延遲等。其它的優點亦會被某些實施例提供，包括免除傳統的背面金屬形成製程。免除傳統的背面金屬形成製程會大大地減少該晶圓在該製程中破裂的機會，且亦可避免該晶圓曝露於前述汲極金屬化製程中的高溫。汲極金屬化製程包括濺鍍和蒸發，其會發生於300℃左右。該厚的支撐金屬基材亦可在該矽晶圓被薄化至厚度小於100μm之後，減少該矽晶圓在製程中與傳送有關的破裂機會。
會被形成於該晶圓中的半導體裝置可為垂直裝置例如功率MOSFET、IGBT、二極體等。為了簡明起見，本發明的實施例將會以一垂直功率MOSFET的內容，如第1A及1B圖所示，來更詳細地說明。但是，本發明並不限於垂直功率MOSFET。各種傳統的功率裝置，包括其它的溝槽式裝置以及平面式裝置等皆可由本發明的實施例獲益，而得免除形成該背面金屬電極或電端子的金屬化製程。如同於此所述之全部其它的圖式，該等元件之相對尺寸和大小並不一定反映實際的尺寸，而僅供說明之用。
第1A圖係為一溝槽式閘極MOSFET的截面圖，其目有一金屬基材18作為汲極電極。一依本發明之一實施例的矽基材係被以數半導體層107的組合來示出。該項金屬層116係為源極區112和本體區117的電接點。一p型區104被形成於n型磊晶層106和114上。一中介層120會將該整個半導體基材107接合於該金屬基材118。第1B圖示出一掃描電子顯微照片(SEM)其係對應於第1A圖中的截面示意圖。該薄化的矽基材107被測出有一約8μm的總寬度。
一矽晶圓可包括一具有半導體裝置例如第1A圖中所示的MOSFET之半導體晶粒的陣列。當該矽晶圓被接合於該金屬基材後，其會提供該矽晶圓中之各半導體裝置的汲極電極，嗣該矽晶圓與金屬基材的組合物會被切割來形成個別的半導體晶粒。各半導體晶粒包含如第1圖所示的半導體基材107和金屬基材118。故，於此所述之“金屬基材”可視為一被接合於一具有許多矽晶粒之晶圓的基材，或一被固接於單一晶粒的基材。
第2A~2D圖示出依本發明之一實施例將該矽晶圓移轉至金屬基材的方法例。一金屬基材200會首先針對其性質來被選出。一種被考量的特性係該金屬的熱脹係數要大致匹配於該矽。令該二基材的熱膨脹性質匹配乃可消除熱應力，俾可消除半導體晶粒由該矽晶圓釋離，或使矽屈服的可能性。該金屬會被加工成薄片狀，而具有6”的直徑和大約200μm的厚度。
第2A圖示出當該金屬薄片形成後，一中介層202會被製設在該金屬薄片200的表面上。該中介層202可由任何薄膜沈積法來形成，而使其與該金屬和矽基材在接合之前具有低接面能。用以形成該中介層202的適當方法會被說明於後。除了能與金屬薄片200形成強固的接面連結之外，該中介層202亦會在低溫(<300℃)對該矽晶圓形成良好的電和機械性接點。在該中介層202形成於金屬基材上之後，該中介層與金屬組合物即備妥可被接合於待處理的矽晶圓。
第2B圖示出該矽晶圓或基材206在其連同半導體裝置被製程化並薄化之後(步驟201，製程及晶圓薄化)的狀態。因在某些情況下，該矽晶圓206的厚度係小於100μm，故待處理的矽晶圓會有一暫時性傳送物或載體204接合或黏著於該晶圓的正面。如第2C圖中所示，該載體204會將矽晶圓206傳送至該金屬基材200與中介物202的組合物。在該金屬接合於矽晶圓的製程之後，該正面載體204會被釋除。第2D圖示出具有半導體裝置之薄化矽層206被移轉至200μm的金屬基材200上。
上述製程的某些考量係為金屬、中介層、及接合方法的選擇。所有三項將會更詳細說明於後。
A.熱匹配的金屬基材
由於該矽與金屬基材之間的線性熱脹係數(CTE)不匹配所產生的熱應力將會對該矽的變形或該矽晶圓上之晶粒的釋脫有所影響。當該矽層的厚度減至100μm以下時，此影響會更顯著。故最好能使該金屬薄片的CTE匹配於矽的CTE，俾將本發明的實施例整合於既存的技術中。
為避免該半導體晶粒釋離或該矽層破裂，該因CTE不匹配所產生的熱應力應小於(1)該矽的屈服強度，或(2)該矽晶圓與中介層間之介面的強度(以下稱為“介面強度”)兩者 之中較小的一者。假使該介面強度大於矽的屈服強度，該矽將會有首先破裂的機會。假使該矽的屈服強度大於介面強度，則該半導體晶粒在矽破裂之前可能脫落。
1.介面強度大於矽屈服強度
在該介面強度大於矽屈服強度的第一種情況下，該金屬於特定溫度(即操作或處理溫度)的CTE應依照下列的公式1以避免任何的矽層屈服： 其中T1 和T0 分別為操作或處理溫度和環境溫度；Gsi 是矽的剪切模數；αmetal 和αsi 分別為該金屬基材和矽的CTE。該γ為矽的屈服強度。
第3圖示出在矽破裂之前所能容許的金屬基材之最大CTE的圖表300。為供比較，各種金屬在不同操作溫度的CTE亦被顯示於第3圖中。所用的矽之各值為αSi =2.6×10-6 ℃-1 ，GSi =64.1GPa，而γ=30MPa，此係為一具有7×10-17 cm-3 之間質氧水準的Czochralski矽晶圓之典型值。被繪示於第3圖中之各金屬為在半導體產業中最常使用的金屬和合金。為單純起見，所繪示之各金屬的CTE係被假設在相關的溫度範圍內是固定的。
第3圖示出針對200℃的操作溫度，一金屬的CTE係小於5×10-6 ℃-1 才能滿足在上述公式1所示之相對於矽破裂的關係。某些被繪出而發現可符合此要求的金屬包括耐熱金屬，例如鉬(Mo)、鎢(W)和鉻(Cr)，如在各點302和304所示。有些Ni－Fe合金亦被發現可滿足該要求，例如Ni36 Fe，如點306所示，及Ni42 Fe，如點308所示。第3圖亦示出該產業中最普遍使用的金屬Al和Cu，會具有最大的CTE而不匹配於矽。此一高度的熱不匹配將會在薄矽基材中產生嚴重的熱應力和破裂。該合金Ni36 Fe具有最相同於矽的CTE。但，如在第4圖中的406所示，其電阻率係約為0.495m Ω－cm，此只比摻雜砷的矽更低5倍。另一方面，亦能滿足該CTE要求的鉬具有5.3μ Ω－cm的電阻率，如第4圖中的402所示。一般而言，在約200℃具有小於5×10－6 ℃－1 之CTE的金屬基材可被使用於本發明的實施例中。
第5A和5B圖示出矽/金屬複合物因熱應力而生彎曲之限定元素分析模擬片。在該等模擬片中，Mo會被相較於Cu，因Cu為一較佳選擇的金屬而被廣泛使用於半導體製造中。該等模擬片的樣本尺寸係為10mm×10mm。其熱負載係為一由150℃至－65℃的溫度冷却。一15μm的矽基材會被層合於一101.6μm的Mo和101.6μm的Cu。該Mo的3D結果係被示於第5A圖的500，而Cu的結果係被示於第5B圖中的502。
該等模擬片顯示當以Mo取代普遍使用的Cu時，該Si/金屬複合物的彎曲會減少90%，且Von－Mises應力會減少約82%。例如，該Mo的彎曲如在第5A圖中的504所示會有一52μm之值，而Cu有一472μm之值如第5B圖中的506所示。模擬片亦顯示若增加Mo的厚度將會減少該晶圓的彎曲，但亦會妥協地增加複合應力。平衡該彎曲與應力的結果乃建議150μm的Mo層厚度可用於15μm的矽厚度。但是，金屬厚度的選擇可隨用途，或一特定裝置的熱特性和導通電阻之要求而改變。
2.矽的屈服強度大於介面強度假使該矽晶圓與中介層之間有一較弱的介面強度，則該晶粒在矽變形之前可能會與中介層釋離。上述分析對比情況仍然有效，只是γ和G會被該介面強度和剪切模數所取代。該各值係取決於中介層材料和接合方法。故，一與該矽和金屬基材具有低接面能的中介層應被妥當地選出以提供一高介面強度。
B.中介層的選擇
如前所述，示於第2A~2D圖中的中介層202之一功能係在低溫促成對該矽晶圓的強固接合或介面黏接。為能促成對該矽晶圓的強固接合或黏接，最好該中介層的材料具有一較低的與矽接面能。該中介層的另一功能係對該熱匹配的金屬基材提供良好的黏著。依本發明之實施例該中介層的典型厚度值係在約1~5μm的範圍內。但是，該厚度亦可充分地更大，只要其不會助長該晶圓的整體應力和彎曲即可。
依據本發明之一較佳實施例，一非結晶矽膜會被用作該中介層。依據本發明的另一實施例，則會使用一多晶矽膜。一非結晶或多晶矽膜可被沈積在一金屬薄片例如一Mo基材上。附加的退火可被進行以確保該Mo基材與該非結晶或多晶矽中介層之間有一強固接面。將該多晶矽覆設在Mo上的結構物接合於被處理的矽晶圓上嗣可簡化成接合二類似的材料，而使底下的金屬基材強固黏著於該被處理的矽。原則上，此結果能以一相當低的熱預算來達成。
依據本發明的另一實施例，一矽化物製程亦可被併入。形成一矽化物會因須要較低的溫度而能加強該等薄片的接合，並造成較低的整體應力。第6A~6C圖示出一依此實施例之矽化物製法的流程。第6A圖示一多晶矽膜602沈積在一金屬薄片例如Mo基材600上。
在第6B圖的步驟中，一金屬層604，可包括Ti、Pt、W或Co，會被直接沈積在該Mo基材上或多晶矽膜602上。該矽化物金屬可藉以一低溫化學蒸氣沈積(CVD)或濺鍍法將該金屬沈積在中介層上而來形成。於某些實施例中，一成核層可在該矽化物被形成之前先被覆設於該多晶矽上。當該矽化物被形成於一非結晶層上時，該成核作用會減低，因此一多晶矽的中介層將可更適用於此等實施例。本發明的實施例亦可使用磊晶矽化物，作為多晶矽化物的可擇替代物。一磊晶矽化物會相對於其所據以生成的矽呈顯出一限制的定向關係，故若晶體結構類似且它們之間的晶格不匹配很小，則可被預期磊晶地生長在矽上。
在第6C圖的步驟中示出該被處理並薄化的矽晶圓或基材606係被置於該金屬/多晶矽/Mo的疊層結構物上。一熱處理嗣會被典型地進行，以使該金屬層604與矽晶圓606反應來形成該矽化物層605。所形成的矽化物會使該矽晶圓606與底下疊覆著多晶矽602的金屬604之間產生良好的機械和電接觸。
該矽化物金屬604的選擇標準包括低矽化物形成溫度和低應力。一低矽化物形成溫度和低應力係有利於最小化其與矽晶圓形成良好接合強度所需的熱預算。該矽化物金屬的厚度亦為針對一特定需求之矽化物濃度的考量因素。
依據本發明的其它實施例，不同的擇替物亦可被用作該中介層。例如，一被使用於封裝技術中的環氧樹脂－Ag材料亦可被用來取代。使用該環氧樹脂－Ag係為一相當簡單的製法，其不需要接合而僅需要該處理溫度來調治該環氧樹脂。另一種選擇係使用一Sn/Ag/Cu合金，其為一種目前使用於共晶封裝技術的材料。該共晶成分是3.5wt%Ag，和0.9wt%Cu，及平衡量的Sn。利用此中介層能使該金屬與矽晶圓在217.2℃接合，其即為共晶溫度。
C.晶圓接合製程
本發明的實施例之第三個考量係將該矽晶圓接合於金屬基材的製程。該接合製程的選擇係取決於該中介層材料的選擇。在本發明的較佳實施例中，該接合製程典型係為一熱製程。但，該接合製程並非如此地限制，而其它製程亦可被使用。
本發明的實施例所提供之一優點係，假使該最後會形成一汲極端子的金屬基材是在半導體處理階段被製成，則其將能在其餘的製程步驟中對該非常薄的矽晶圓提供機械支撐。例如，在本發明之一實施例中，該矽晶圓中的半導體裝置之頂源極金屬的形成係被延緩至該矽晶圓接合於金屬基材之後才進行。第7A~7C圖示出依此實施例的製程。第7A圖示出該矽晶圓706正歷經各製程被處理，直到該BPSG膜在707被沈積並流覆於該裝置的頂面上，且在該頂源極金屬層被形成之前的流程。
矽晶圓706嗣會接合或黏附於一暫時性玻璃傳送物或載體708。在本發明之一實施例中，該暫時性載體係可藉一黏劑譬如一聚醯亞胺帶(其可被UV能量固化)來黏著於該矽晶圓。有多種不同的黏帶能在低至50℃的溫度來提供黏接性質，而其它者可能須要高達300℃的溫度。在本發明的又另一實施例中，該黏性材料本身譬如聚醯亞胺層本身即可作為該載體。當該矽晶圓706接合或黏著於暫時載體708後，該矽晶圓706會在步驟709被薄化至一所需厚度。此薄化製程可包括傳統的研磨和蝕刻製程。
第7B圖示出仍黏附於該載體708的矽晶圓706在接合步驟705時會被移轉並接合於一Mo/多晶矽/金屬疊層。該疊層包括Mo基材700、多晶矽膜702和矽化物金屬704。因並無金屬在該矽晶圓706的正面(該處係附接一傳送載體708)，且Mo在矽中具有低蒸氣壓力和可忽略的擴散率，故依據本實施例的接合製程能承受較高的熱預算以確保良好的接合強度。第7A~7C圖的製程可將該正面材料曝露於高達450℃的晶圓處理溫度。
第7B圖更示出該矽晶圓706被移轉之後，其會與載體708釋離(步驟701)。一矽化物705會被形成於該Mo/多晶矽疊層和矽晶圓706之間。在第7C圖中，當載體708釋離後，接合於矽晶圓706的Mo/多晶矽/金屬疊層會接著被處理來形成正面金 屬接點。該正面源極金屬710嗣會形成於先前接合該載體708的表面上。此外，依據本發明的另一實施例，該熱製程係在一惰性環境中進行，以防止氧化發生。
然後，在第7C圖中所示的組合物會被切割形成個別的半導體晶片。若其含有一垂直MOSFET，則各晶片可具有一源極、閘極和汲極。該等晶片可依傳統的封裝製程來封裝。
雖有許多特定實施例被示出且描述於上，但本發明並不限於它們。例如，附加的料層可被製設在該半導體/金屬疊層中來強化介面接合，或該裝置的電性、機械或其它性質。其它的選擇、修正或等效物亦可被使用，且本發明之任何實施例的任一或更多特徵亦能與本發明之任何其它實施例的任一或更多其它特徵結合，而不超出本發明的範圍。
本發明的上述各實施例亦可被使用於任何適當的電總成，包括無線電話、個人電腦、伺服器、電視、收音機等。
以上描述係為舉例說明而非限制。本發明的許多變化將可為專業人士參閱本揭露後而輕易得知。因此，本發明的範圍不應接照上述說明來決定，而應參照申請專利範圍及其完整範圍或等效實質來決定。並且，任何實施例之一或多個特徵得與任何其它實施例的一或多個特徵組合而不超出本發明的範圍。
所述之“一”或“該”係意指“有一或更多的”，除非有明確的相反表示。此外，某些詞語例如“上方”、“下方”等，係用來描述該等特徵細構如何被示於圖中，而不一定是指依本發明實施例的半導體晶粒封裝物在被製造或使用時的絕 對位置。
所有於上所提到的專利案、專利申請案、公開資料、及說明等之內容皆合併此附送參考。無一者被認為是習知技術。
104‧‧‧p型區
302~312‧‧‧各描示點
106，114‧‧‧n型磊晶層
600，700‧‧‧Mo基材
107‧‧‧半導體層
602‧‧‧多晶矽膜
112‧‧‧源極區
604‧‧‧金屬層
116‧‧‧頂金屬層
700‧‧‧Mo基材
117‧‧‧本體區
701‧‧‧釋離載體步驟
118，200‧‧‧金屬基材
702‧‧‧多晶矽膜
120，202‧‧‧中介層
704‧‧‧矽化物金屬
201‧‧‧製程及晶圓薄化步驟
705‧‧‧矽化物，接合步驟
204‧‧‧載體
707‧‧‧BPSG流沈積步驟
206，606，706‧‧‧矽晶圓
708‧‧‧載體
605‧‧‧矽化物層
709‧‧‧矽晶圓薄化步驟
300‧‧‧曲線圖
710‧‧‧源極金屬
第1A圖示出本發明一實施例之功率MOSFET的截面圖。
第1B圖示出本發明一實施例之功率MOSFET的截面圖。
第2A圖示出本發明一實施例之中介層覆設在一熱匹配於一矽晶圓之金屬基材上的簡化截面圖。
第2B圖示出本發明一實施例之矽晶圓黏附於一暫時載體的簡化截面圖。
第2C圖示出本發明一實施例之暫時載體與一矽晶圓接合於一覆設在一金屬薄片上之中介層的簡化截面圖。
第2D圖示出本發明一實施例之矽晶圓接合於一覆設在金屬薄片上之中介層的簡化截面圖。
第3圖示出所需的熱脹係數(CTE)相對於溫度的圖表。各種不同金屬的CTE亦被示出。
第4圖示出不同金屬之熱脹係數和電阻率相對於溫度的圖表。該粗實曲線為匹配矽的係數。
第5A圖示出一鉬的晶圓彎曲第3D圖。
第5B圖示出一銅的晶圓彎曲第3D圖。
第6A圖示出本發明一實施例之多晶矽層覆設在一鉬基材上的簡化截面圖。
第6B圖示出本發明一實施例之矽化物金屬層覆設在一 多晶矽/鉬疊層上的簡化截面圖。
第6C圖示出本發明一實施例之被處理的矽晶圓接合於一矽化物/多晶矽/鉬疊層的簡化截面圖。
第7A圖示出本發明一實施例之矽晶圓黏附於一暫時載體的簡化截面圖。
第7B圖示出本發明一實施例之矽晶圓被移轉至一金屬/多晶矽/鉬疊層上。
第7C圖示出本發明一實施例之矽晶圓被一矽化物層接合於一多晶矽/鉬疊層上。
700．．．Mo基材
702．．．多晶矽區膜
704．．．矽化物金屬
705．．．矽化物，接合步驟
706．．．矽晶圓
707．．．BPSG流沈積步驟
708．．．載體
709．．．矽晶圓薄化步驟
710．．．源極金屬

Claims (25)

  1. 一種將半導體基材接合於金屬基材的方法，包含：在一半導體基材中製成一半導體裝置，該半導體裝置包含一表面；在一金屬基材上製成一中介層，該中介層包括一非結晶矽膜或一多晶矽膜；將該金屬基材及該中介層接合於該半導體裝置之該表面上，該金屬基材的至少一部份界定出用於該半導體裝置之一電端子；以及切割該半導體基材及該金屬基材以形成個別的半導體晶片。
  2. 如申請專利範圍第1項之方法，更包含以下步驟：在將該半導體基材接合於該金屬基材之前，將製有該半導體裝置的該半導體基材可移除地黏著於一載體。
  3. 如申請專利範圍第2項之方法，更包含以下步驟：在將該半導體基材接合於該金屬基材之前，於該半導體基材被黏著於該載體之時將其薄化。
  4. 如申請專利範圍第2項之方法，更包含以下步驟：在將該半導體基材接合於該金屬基材之後，由該半導體基材移除該載體。
  5. 如申請專利範圍第1項之方法，其中該半導體裝置係為一功率MOSFET，而該電端子為一汲極。
  6. 如申請專利範圍第1項之方法，更包含以下步驟：在該半導體基材接合於該金屬基材之前，於該金屬基材上製 成一中介層。
  7. 如申請專利範圍第1項之方法，其中將該半導體基材接合於該金屬基材的步驟乃包含將一覆設在該金屬基材上的中介層接合於該半導體基材。
  8. 如申請專利範圍第1項之方法，更包含以下步驟：在將該半導體基材接合於該金屬基材之前，在該中介層上製成一矽化物。
  9. 如申請專利範圍第1項之方法，其中該金屬基材在約200℃具有一小於約5×10-6 ℃-1 的熱脹係數(CTE)。
  10. 如申請專利範圍第1項之方法，其中將該半導體基材接合於該金屬基材的步驟係發生在一低於300℃之溫度。
  11. 如申請專利範圍第1項之方法，其中該半導體基材具有一大約100μm或更小的厚度。
  12. 如申請專利範圍第1項之方法，更包含以下步驟：在該半導體基材的第一表面處將該半導體基材接合於該金屬基材之後，在該半導體基材之一第二表面上製成一金屬接點。
  13. 如申請專利範圍第1項之方法，其中該金屬基材包含Mo、W、Cr、其合金、及Ni-Fe合金中之至少一者。
  14. 如申請專利範圍第1項之方法，其中該金屬基材之CTE係匹配於該半導體基材之CTE。
  15. 如申請專利範圍第1項之方法，其中該接合步驟包含：在該金屬基材上製成該中介層之後，將該金屬基材及該中介層接合於該半導體裝置之該表面上。
  16. 一種半導體晶片，包含：一半導體基材，其具有一半導體裝置及一100μm或更小的厚度；一中介層，其包括一非結晶矽膜或一多晶矽膜；及一金屬基材，該中介層係在該金屬基材上且在該金屬基材和半導體基材之間，且該金屬基材的至少一部份界定出一電端子。
  17. 如申請專利範圍第16項之半導體晶片，更包含一矽化物在該中介層與半導體基材之間。
  18. 如申請專利範圍第16項之半導體晶片，其中該金屬基材之CTE係匹配於該半導體基材之CTE。
  19. 如申請專利範圍第16項之半導體晶片，其中該金屬基材包含Mo、W、Cr、其合金、及Ni-Fe合金中之至少一者。
  20. 如申請專利範圍第16項之半導體晶片，其中該半導體裝置係為一功率MOSFET，而該端子係為一汲極。
  21. 如申請專利範圍第16項之半導體晶片，其中該金屬基材在約200℃具有一小於約5×10-6 ℃-1 的CTE。
  22. 一種半導體晶片，包含：一半導體裝置，其係製成於一半導體基材中；一中介層，其包括一非結晶矽膜或一多晶矽膜；及一金屬基材，其中該中介層係在該金屬基材上且在該金屬基材與半導體基材之間，該金屬基材在約200℃時具有一小於約5×10-6 ℃-1 的CTE，且該金屬基材的至少一部份界定出一電端子。
  23. 如申請專利範圍第22項之半導體晶片，其中該金屬基材包含鉬。
  24. 一種包含申請專利範圍第22項之半導體晶片的電總成。
  25. 如申請專利範圍第22項之半導體晶片，其中該金屬基材之CTE係匹配於該半導體基材之CTE。
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