KR101890987B1 - 레이어 배치 방법 및 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판과, 기판 내 혹은 기판 상 중 적어도 하나에 배치된 금속층과, 금속층 상에 적어도 부분적으로 배치된 보호층을 포함하고, 금속층은 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하며, 보호층은 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 질화물 재료를 포함한다.

Description

레이어 배치 방법 및 반도체 장치{A METHOD, A SEMICONDUCTOR DEVICE AND A LAYER ARRANGEMENT}
다양한 실시예는 일반적으로 레이어 배치 방법, 반도체 장치 및 레이어 배치체(layer arrangement)에 관한 것이다.
일반적으로, 금속 표면은 환경 영향에 노출될 때 화학적으로 상호작용할 수 있다. 예를 들어, 금속 표면은 산화될 수 있으며, 유기 물질 및/또는 습기를 흡수한다. 화학적 상호작용은 접착 능력 및/또는 전기 전도도와 같은 물리적 특성을 변경할 수 있다. 이로 인해서 금속 표면에 전기 접촉과 같은 다수의 제조 단계가 복잡해지고, 물리적 특성의 변경을 되돌려 놓거나 방지하려면 추가적인 수고가 필요하다.
금속화 레이어(예를 들어, Cu 레이어)에 있어서, 산화물(예를 들어, CuO, CuO2)의 형성과 같은 화학적 상호작용이 해결해야 하는 과제이다. 접촉 패드의 경우에, 산화물의 형성은 패드 탈색 및 패드에 미고착(non-stick on pad: NSOP) 고장(예를 들어, 본딩 불균일, 불충분한 와이어 본드 접착)을 유발한다. 금속 계면(예를 들어, Cu와 Cu의 상호접속부) 내의 산화물 레이어는 계면의 에칭을 손상시켜, 와이어 본드의 접합을 약화시키고, 또한 계면의 전기 전도도를 손상시킬 수도 있다.
통상적으로, 화학적 안정성을 증가시키기 위해서, 예를 들어 산화알루미늄으로 형성된 인공 산화물 보호 레이어가 금속 표면 위에 배치된다. 종래의 보호 레이어는 이들이 예를 들어 표면 오염(예를 들어, 이전의 프로세스로부터 남아 있는 화학물) 또는 그 결정입계 내의 오염과 같은 금속 표면의 품질(예시적으로 그 청결도)에 민감하기 때문에 높은 보호 능력을 제공하기 위해 높은 노력을 필요로 한다. 오염은, 예를 들어 보호 레이어가 원자 레이어 증착(atomic layer deposition: ALD)에 의해 형성되는 경우에, 보호 레이어의 증착을 손상시키고, 따라서 추가의 프로세싱 단계와 관련하여 보호 레이어의 보호 능력 및 무결성(robustness)을 손상시킨다. 종래의 보호 레이어는 추가의 프로세스 단계에 대한 원하는 보호 능력 및 호환성, 예를 들어 와이어 본딩을 위한 접촉 가능성을 성취하기 위해 좁은 프로세스 윈도우를 필요로 한다.
대안적으로, 통상의 보호 레이어는 반도체 재료에 기초할 수도 있다. 반도체 기반 보호 레이어는 취성 구조를 나타내고, 따라서 예를 들어, 전력 Cu 래치팅(ratcheting) 중에 균열 형성의 경향이 있고, 이는 광범위한 추가의 프로세싱 단계에 대한 이들의 호환성을 손상시킨다.
반도체 장치는 기판; 기판 내 또는 위 중 적어도 하나에 배치된 금속화 레이어; 금속화 레이어 위에 적어도 부분적으로 배치된 보호 레이어를 포함할 수도 있고, 금속화 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하고, 보호 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 질화물을 포함한다.
도면에서, 유사한 도면 부호는 일반적으로 상이한 도면 전체에 걸쳐 동일한 부분을 나타낸다. 도면은 반드시 실제 축적대로 도시되어 있지는 않고, 대신에 본 발명의 원리를 도시할 때 강조가 일반적으로 부여되어 있다. 이하의 설명에서, 본 발명의 다양한 실시예가 이하의 도면을 참조하여 설명된다.
도 1a 및 도 1b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 2a 및 도 2b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 3a 내지 도 3c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 보호 레이어의 각각 개략 측면도 또는 개략 단면도.
도 4a 내지 도 4c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 보호 레이어의 각각 개략 측면도 또는 개략 단면도.
도 5는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 조성 특성을 개략도.
도 6a 내지 도 6c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 7a 및 도 7b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 8a 내지 도 8c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 9a 내지 도 9c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 10a 내지 도 10c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 11a 및 도 11b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 12a 및 도 12b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 13a 및 도 13b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 14a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 레이어 배치체의 개략 측면도 또는 개략 단면도.
도 14b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치의 각각 개략 측면도 또는 개략 단면도.
도 15는 다양한 실시예에 따른 방법의 개략 흐름도.
이하의 상세한 설명은 본 발명이 실시될 수 있는 특정 세부 사항 및 실시예를 예시로서 도시하고 있는 첨부 도면을 참조한다.
용어 "예시적인"은 "예, 사례, 또는 예시로서 역할을 하는" 것을 의미하도록 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 것으로서 설명된 실시예 또는 디자인은 반드시 다른 실시예 또는 디자인에 비해 바람직한 또는 유리한 것으로서 해석되는 것은 아니다.
측면 또는 표면 "위에" 형성된 증착된 재료와 관련하여 사용되는 용어 "위에"는, 증착된 재료가 언급된 측면 또는 표면 "상에 직접", 예를 들어 직접 접촉하여 형성될 수도 있는 것을 의미하도록 본 명세서에 사용될 수 있다. 측면 또는 표면 "위에" 형성된 증착된 재료와 관련하여 사용되는 용어 "위에"는, 하나 이상의 부가의 레이어가 언급된 측면과 증착된 재료 사이에 배치된 상태로 증착된 재료가 수반된 측면 또는 표면 "상에 간접적으로", 형성될 수도 있는 것을 의미하도록 본 명세서에 사용될 수 있다.
구조체의(또는 기판, 웨이퍼, 또는 캐리어의) "측방향" 연장부 또는 "측방향으로" 옆에와 관련하여 사용되는 용어 "측방향"은 캐리어(예를 들어, 웨이퍼 또는 캐리어)의 표면을 따른 연장부 또는 위치 관계를 의미하도록 본 명세서에 사용될 수도 있다. 이는 기판의 표면(예를 들어, 캐리어의 표면, 또는 웨이퍼의 표면)이 기판의 주 프로세싱 표면(또는 캐리어 또는 웨이퍼의 주 프로세싱 표면)이라 통상적으로 칭하는 기준으로서 역할을 할 수도 있다는 것을 의미한다. 또한, 구조체의(또는 구조 요소)의 "폭"과 관련하여 사용되는 용어 "폭"은 구조체의 측방향 연장부를 의미하도록 본 명세서에 사용될 수도 있다. 또한, 구조체의(또는 구조 요소의) 높이와 관련하여 사용되는 용어 "높이"는 기판의 표면에 수직인(예를 들어, 기판의 주 프로세싱 표면에 수직인) 방향을 따른 구조체의 연장부를 의미하도록 본 명세서에 사용될 수도 있다. 레이어의 "두께"와 관련하여 사용되는 용어 "두께"는 레이어가 증착되는 지지체(재료)의 표면에 수직인 레이어의 공간 연장부를 의미하도록 본 명세서에 사용될 수도 있다. 지지체의 표면이 기판의 표면에(예를 들어, 주 프로세싱 표면에) 평행하면, 지지체 상에 증착된 레이어의 "두께"는 레이어의 높이와 동일할 수 있다. 또한, "수직" 구조체는 측방향에 수직인(예를 들어, 기판의 주 프로세싱 표면에 수직인) 방향으로 연장하는 구조체를 칭할 수도 있고, "수직" 연장부는 측방향에 수직인 방향을 따른 연장부(예를 들어, 기판의 주 프로세싱 표면에 수직인 연장부)를 칭할 수도 있다.
다양한 실시예에 따르면, 반도체 장치는 반도체 장치 제조 중에(달리 말하면, 반도체 장치를 형성하기 위한 방법에서) 형성되는 하나 이상의 집적 회로 구조체(또한 반도체 칩, IC 칩, 또는 마이크로칩이라 칭함)를 포함할 수 있다. 집적 회로 구조체는 다양한 반도체 프로세싱 기술을 이용하여 기판의 대응 영역(또한 능동칩 영역이라 칭함) 내에서 기판 위 또는 내 중 적어도 하나에 적어도 부분적으로 프로세싱될 수도 있다. 집적 회로 구조체는 하나 이상의(예를 들어, 복수의) 전기 회로 구성요소를 포함할 수도 있고, 다른 것들 중에서 이러한 것은 완전히 프로세싱된 집적 회로 구조체 내의 동작, 예를 들어 컴퓨팅 또는 저장 동작을 수행하도록 구성되고 전기적으로 상호접속된 트랜지스터, 레지스터, 캐패시터 중 적어도 하나일 수 있다. 다른 반도체 장치 제조에서, 복수의 반도체 장치는 기판의 복수의 반도체 장치로부터 복수의 싱귤레이션된(singulated) 반도체 장치(또한 반도체칩이라 칭함)를 제공하기 위해 웨이퍼-다이싱(dicing)에 의해 반도체 장치 프로세싱 후에 기판으로부터 싱귤레이션될 수 있다. 또한, 반도체 장치 디바이스의 마지막 스테이지는 싱귤레이션된 반도체 장치의 패키징(또한 조립, 캡슐화, 또는 밀봉이라 칭함)을 포함할 수 있고, 싱귤레이션된 반도체 장치는 반도체 장치의 물리적 손상 및/또는 부식을 방지하기 위해 예를 들어 지지 재료(또한 몰딩 재료 또는 캡슐화 재료라 칭함) 내에 인케이싱될(encased) 수도 있다. 지지 재료는 반도체 장치를 인케이싱하고(예시적으로, 패키지 또는 몰드를 형성함), 옵션으로 반도체 장치를 주변 디바이스, 예를 들어 회로 기판에 접속하기 위해 전기 콘택트 및/또는 리드 프레임을 지지할 수 있다.
다양한 실시예에 따르면, 반도체 장치 제조 중에, 다양한 재료 유형이 집적 회로 구조체, 전기 회로 구성요소, 콘택트 패드, 전기 상호접속부 중 적어도 하나를 형성하도록 프로세싱될 수 있고, 다른 것 중에서도 이러한 것은 전기 절연 재료, 전기 반도체성 재료(또한 반도체 재료라 칭함) 또는 전기 도전 재료(또한 전기 도전성 재료라 칭함)일 수 있다.
다양한 실시예에 따르면, 기판(또한 캐리어 또는 웨이퍼라 칭함)은 예를 들어, IV족 반도체(예를 들어, 실리콘(Si) 또는 게르마늄(Ge)), III-V족 반도체(예를 들어, 갈륨 비소), 또는 III족 반도체, V족 반도체 또는 폴리머를 포함하는 다른 반도체 유형의 적어도 하나의 반도체 재료를 포함하거나 이들로 형성될 수 있다. 다양한 실시예에서, 기판은 실리콘(도핑 또는 미도핑)으로 제조되고, 대안 실시예에서, 기판은 실리콘 온 절연체(silicon on insulator: SOI) 웨이퍼이다. 대안으로서, 예를 들어, 갈륨 포스파이드(GaP), 인듐 포스파이드(InP)와 같은 반도체 화합물 재료, 뿐만 아니라 인듐 갈륨 비소(InGaAs)와 같은 임의의 적합한 삼원 반도체 화합물 재료 또는 사원 반도체 화합물 재료와 같은 임의의 다른 적합한 반도체 재료가 기판을 위해 사용될 수도 있다. 반도체 재료, 레이어, 영역 등은 적당한 전기 전도도, 예를 들어 약 10-6 S/m 내지 약 106 S/m의 범위의 전기 전도도(실온 및 일정한 전기장 방향, 예를 들어 일정 전기장에서 측정됨)를 갖는 것으로서 이해될 수 있다.
다양한 실시예에 따르면, 전기 도전성 재료, 레이어, 영역 등은 금속 재료(예를 들어, 금속 또는 금속 합금), 실리사이드(예를 들어, 티타늄 실리사이드, 몰리브덴 실리사이드, 탄탈 실리사이드 또는 텅스텐 실리사이드), 도전성 폴리머, 다결정질 반도체(예를 들어, 폴리실리콘이라 또한 칭하는 다결정질 실리콘) 또는 고농도 도핑된 반도체(예를 들어, 고농도 도핑된 실리콘)를 포함하거나 또는 이들로 형성될 수도 있다. 전기 도전성 재료, 레이어, 영역 등은 양호한 전기 전도도, 예를 들어 약 106 S/m 초과, 예를 들어 약 5·106 S/m 초과의 전기 전도도(실온 및 일정한 전기장 방향, 예를 들어 일정 전기장에서 측정됨)를 갖는 것으로서, 또는 높은 전기 전도도, 예를 들어 약 107 S/m 초과, 예를 들어 약 5·107 초과의 전기 전도도를 갖는 것으로서 이해될 수 있다.
다양한 실시예에 따르면, 금속은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 마그네슘(Mg), 크롬(Cr), 철(Fe), 아연(Zn), 주석(Sn), 금(Au), 은(Ag), 이리듐(Ir), 플래티늄(Pt), 인듐(In), 카드뮴(Cd), 비스무스(Bi), 바나듐(V), 티타늄(Ti), 팔라듐(Pd), 또는 지르코늄(Zr)과 같은 화학 원소(예를 들어, 메탈로이드, 전이 금속, 전이후 금속, 알칼리 금속 또는 알칼리토 금속)를 칭한다.
금속 합금은 적어도 2개의 금속(예를 들어, 금속간 화합물의 경우에, 2개 또는 2개 초과의 금속) 또는 적어도 하나의 금속(예를 들어, 하나 또는 하나 초과의 금속) 및 적어도 하나의 다른 화학 원소(예를 들어, 비금속 또는 반금속)를 포함할 수 있다. 예를 들어, 금속 합금은 예를 들어, 강 또는 질화물의 경우에, 적어도 하나의 금속 및 적어도 하나의 비금속(예를 들어, 탄소(C) 또는 질소(N))을 포함하거나 또는 이들로 형성될 수 있다. 예를 들어, 금속 합금은 하나 초과의 금속(예를 들어, 2개 초과의 금속), 예를 들어 다양한 금속간 화합물을 포함하여, 예를 들어 금과 알루미늄의 다양한 조성물, 구리와 알루미늄의 다양한 조성물, 구리와 아연의 다양한 조성물(예를 들어, "황동") 또는 구리와 주석의 다양한 조성물(예를 들어, "청동)을 포함하거나 또는 이들로 형성될 수 있다.
전기 절연(예를 들어, 유전) 재료, 레이어, 영역 등은 열악한 전기 전도도, 예를 들어 약 10-6 S/m 미만, 예를 들어 약 10-8 S/m 미만, 예를 들어 약 10-10 S/m 미만의 전기 전도도(실온 및 일정한 전기장 방향, 예를 들어 일정 전기장에서 측정됨)를 갖는 것으로서 이해될 수 있다.
전기 절연 재료는 반도체 산화물, 금속 산화물, 세라믹, 반도체 질화물, 반도체 카바이드, 글래스, 예를 들어 플루오로실리케이트 글래스(fluorosilicate glass: FSG), 폴리머, 예를 들어 수지, 접착제, 레지스트, 벤조사이클로부텐(BCB), 또는 폴리이미드(PI), 실리케이트, 예를 들어 하프늄 실리케이트 또는 지르코늄 실리케이트, 전이 금속 산화물, 예를 들어 하프늄 이산화물 또는 지르코늄 이산화물, 산질화물, 예를 들어 실리콘 산질화물, 또는 임의의 다른 유전 재료 유형을 포함하거나 또는 이들로 형성될 수 있다.
전기 도전 레이어는 전기 도전 재료를 포함하거나(예를 들어, 주로) 또는 그로 형성되는 것으로 이해될 수 있다. 전기 절연 레이어는 전기 절연 재료를 포함하거나(예를 들어, 주로) 또는 그로 형성되는 것으로 이해될 수 있다. 금속 레이어는 금속 재료를 포함하거나(예를 들어, 주로) 또는 그로 형성되는 것으로 이해될 수 있다.
다양한 실시예에 따르면, 또한 질화 금속이라 칭하는 금속과 질소를 포함하는 질화물 재료(예를 들어, CuxNy)를 포함하거나 또는 그로 형성되는 것을 포함하는 보호 레이어가 제공된다. 예시적으로, 보호 레이어는 제조 프로세스를 간단화하고, 재료 비용을 절감하고, 요구된 제조 장비를 간단화한다. 또한, 보호 레이어는, 표면 토포그래피에 합치하는 전체 기판 위의 균일 레이어, 다른 레이어에 대한 강한 기계적 계면(예를 들어, 이미드 레이어 또는 접착 레이어 패시베이션), 다른 프로세스 단계(예를 들어, 플라즈마 지원 프로세스, 유기 용제 지원 프로세스)에 관한 화학적 강인성, 접합 가능 표면, 도금을 위한 전기 도전성 표면, 내산화면(oxygen-proof surface), 내습성 표면, 내온도성 표면(temperature-proof surface) 중 적어도 하나를 제공할 수 있다. 다른 프로세스 단계는 폴리이미드 레이어를 형성하는 것, 에폭시 패시베이션을 형성하는 것, 다이 부착, 와이어 본딩, 도금, 패키징, 소잉(sawing) 또는 다이싱과 같은 집적 프로세스를 포함할 수 있다.
다양한 실시예에 따르면, 반응성 직류(direct current: DC) 마그네트론 스퍼터링을 사용하여 형성될 수 있는 보호 레이어(예를 들어, 약 40 nm 미만의 두께를 가짐)가 제공된다. 보호 레이어는 금속화 레이어(예를 들어, 프론트엔드 프로세스에서 Cu-시드 레이어, 전해도금된 Cu 레이어 또는 Cu 전력 금속 증착부)를 형성한 후에 직접 형성될 수 있다. 예시적으로, 보호 레이어는 고습도(예를 들어, 약 95% 초과) 또는 고온(예를 들어, 약 60℃ 초과)과 같은 화학적 공격에 관하여 매우 강인성인 표면을 제공하고, 장기간 동안(예를 들어, 약 15개월 초과 동안) 안정할 수 있고 또는 화학적 공격의 조합(예를 들어, 수개월 동안 약 100℃ 초과의 고온)을 견딜 수 있다. 보호 레이어는 탈색 또는 산화 없이 안정할 수 있다.
다양한 실시예에 따르면, 보호 레이어는 통상적으로 디바이스 제조에 사용되는 다른 레이어를 대체할 수도 있다. 예시적으로, 보호 레이어는 폴리머(예를 들어, 폴리이미드) 및 금속과 같은 다른 재료에 양호한 접착성을 제공할 수 있고 및/또는 양호한 배리어 특성을 제공할 수 있다. 따라서, 보호 레이어는 종래의 반도체 질화물 레이어, 산화물 레이어 및 반도체 카바이드 레이어를 대체할 수 있다. 예를 들어, 보호 레이어는 질화 실리콘(SNIT)을 대체할 수 있는데, 예를 들어 Cu 기반 기술에 대해, 예를 들어 SNIT 대신에 접착 레이어로서 사용될 수 있다. 예를 들어, 보호 레이어는 다수의 프론트엔드(FE) 기술에서 계면 레이어로서 사용되는 얇은(예를 들어, 약 40 nm) SNIT 레이어를 대체할 수 있다. 예를 들어, 보호 레이어는 다수의 프론트엔드(FE) 기술에서 배리어 레이어로서 사용되는 SiC 레이어를 대체할 수 있다. 예를 들어, 보호 레이어는 얇은(예를 들어, 10 질화물 재료 두께) AlOx 레이어를 대체할 수 있다.
보호 레이어는, 다양한 실시예에 따른 방법에서의 물리적 특성(예를 들어, 전기적 특성)에 맞춰서 제공될 수 있다. 예를 들어, 보호 레이어는 특정 조성에서(예를 들어, Cu3N을 포함하거나 또는 그로 형성된, 달리 말하면 25 at.%의 질소 농도를 갖는) 및/또는 특정 레이어 두께에서(예를 들어, 약 1 ㎛ 초과의 두께) 반도체성 거동을 제공한다. 질소 농도 증가에 의해(예를 들어, 약 25 at.% 초과의 질소 농도에서 시작하여), 보호 레이어의 전기 전도도는 증가하여, 예를 들어 순금속(순 Cu와 같은)에 상응하는 값에 도달한다. 보호 레이어의 조성은 가열에 의해 조정될 수 있다. 보호 레이어의 온도가 임계값(예시적으로, 더 높은 온도)을 초과하면, 질소 농도는 시간 증가, 온도 증가 중 적어도 하나에 따라 감소한다. 마지막으로, 보호 레이어는 금속 거동을 제공할 수 있다. 예시적으로, 보호 레이어의 조성을 조정하는 것은 반도체 장치 제조 내로의 그 집적성 및 다른 프로세스 단계와의 호환성을 증가시킨다. 예를 들어, 보호 레이어의 조성은 20 at.% 초과의 질소 농도로 조정되는데, 이는 예시적으로 고강인성 표면 및 다른 프로세스 단계에 대한 금속 레이어의 보호를 제공한다.
다양한 실시예에 따르면, 보호 레이어를 사용하는 것은, 프로세스 단계가 감소될 수 있기 때문에, 프로세스를 가속화하고 프로세스 비용을 절감할 수 있다. 예를 들어, 금속 산화물 레이어를 제거하기 위한 부가의 에칭은 필요하지 않을 수 있고(예를 들어, 후속 레이어의 본딩 또는 형성 전에), 또는 SiN의 형성은 필요하지 않을 수 있다. 부가적으로, 보호 레이어는 예를 들어, 보호 레이어를 형성하기 위한 반응성 마그네트론 스퍼터링 및 ALD 중 적어도 하나를 사용하여 고속으로 비용 효율적으로 형성될 수도 있다.
도 1a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(100a)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
반도체 장치(100a)는 기판(102), 예를 들어 반도체 기판(102)을 포함할 수 있다. 반도체 기판(102)은 반도체 재료, 예를 들어 Si를 포함하거나 그로 형성될 수 있다. 또한, 반도체 장치(100a)는 기판(102) 내에 또는 위에 배치된 또는 형성된 금속화 레이어(104)(또한 제 1 금속화 레이어(104)라 칭함)를 포함할 수 있다. 또한, 반도체 장치(100a)는 금속화 레이어(104) 위에 적어도 부분적으로 배치되거나 형성된 보호 레이어(106)를 포함할 수 있다. 금속화 레이어(104)는 적어도 부분적으로 기판(102)과 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 금속화 레이어(104)와 기판(102) 사이에 적어도 부분적으로(달리 말하면, 부분적으로 또는 완전히) 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다. 보호 레이어(106)는 적어도 부분적으로 금속화 레이어(104)와 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(106)와 금속화 레이어(104) 사이에 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다.
다양한 실시예에 따르면, 금속화 레이어(104)는 이하의 금속: 구리, 알루미늄, 금 및 은 중 적어도 하나의 금속(또한 제 1 금속이라 칭함)을 포함하거나 또는 그로 형성된다. 옵션으로, 금속화 레이어(104)는 이하의 금속: 구리, 알루미늄, 금 및 은 중 적어도 하나의 금속을 포함하는 금속 합금(제 1 금속 합금)을 포함하거나 또는 그로 형성된다. 금속화 레이어(104)의 금속 합금은 옵션으로 Mg, Al, Zn, Zr, Sn, Ni, Pd, Si와 같은 합금 원소를 포함할 수 있다.
보호 레이어(106)는 질화물 재료를 포함하거나 또는 그로 형성된다. 질화물 재료는 이하의 금속: 구리, 알루미늄, 금, 은, 제 1 금속 중 적어도 하나의 금속을 포함할 수 있다. 질화물 재료는 금속의 질화물(또한 금속 질화물이라 함), 달리 말하면 금속과 질소의 화학적 화합물일 수 있다. 질화물 재료는 적어도 금속 및 질소(N)를 포함하거나 또는 이들로 형성될 수 있다. 다양한 실시예에 따르면, 금속화 레이어(104)의 금속은 구리(Cu)이고, 질화물 재료는 구리(CuxNy)일 수 있다.
예를 들어, 금속화 레이어(104) 및 질화물 재료는 동일한 재료, 예를 들어 구리, 알루미늄, 금 또는 은을 포함할 수 있다. 이는 적어도 기존의 증착 기술 및 재료가 금속화 레이어(104) 및 보호 레이어(106)의 모두를 위해 사용될 수 있기 때문에, 반도체 장치(100a)의 제조 프로세스로의 보호 레이어(106)의 더 양호한 집적을 허용한다.
금속화 레이어(104)는 주로 금속을 포함할 수 있고(달리 말하면, 금속화 레이어(104)는 실질적으로 금속으로 형성될 수 있음), 예를 들어 금속화 레이어(104) 내의 금속의 농도(원자 농도)는 약 60 원자 퍼센트(at.%) 초과, 대안적으로 또는 부가적으로 100 at.% 이하(예를 들어, 약 60 at.% 내지 100 at.%의 범위), 예를 들어 약 70 at.% 초과, 예를 들어 약 80 at.% 초과, 예를 들어 약 90 at.% 초과, 예를 들어 약 95 at.% 초과, 예를 들어 약 99 at.% 초과일 수 있다. 농도는 재료, 레이어, 영역 등 내의 원자의 총 수에 대한 원자의 수의 퍼센트로서 이해될 수 있다. 예를 들어, 금속화 레이어(104)는 구리를 포함하거나 또는 그로 형성될 수 있다. 옵션으로, 금속화 레이어(104)는 구리를 포함하는 금속 합금(예를 들어, Cu-합금)을 포함하거나 또는 그로 형성될 수도 있다.
보호 레이어(106)는 주로 질화물 재료를 포함할 수 있고(달리 말하면, 보호 레이어(106)는 실질적으로 질화물 재료로 형성될 수 있음), 예를 들어 보호 레이어(106) 내의 질화물 재료의 농도(원자 농도)는 약 60 원자 퍼센트(at.%) 초과, 대안적으로 또는 부가적으로 100 at.% 이하(예를 들어, 약 60 at.% 내지 100 at.%의 범위), 예를 들어 약 70 at.% 초과, 예를 들어 약 80 at.% 초과, 예를 들어 약 90 at.% 초과, 예를 들어 약 95 at.% 초과, 예를 들어 약 99 at.% 초과일 수 있다. 예를 들어, 보호 레이어(106)는 구리를 포함하는 질화물 재료를 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 보호 레이어(106)는 예를 들어, 환경 영향에 적어도 부분적으로 노출될 수 있다(즉, 보호 레이어(106)의 적어도 일부가 노출될 수도 있다는 것을 의미함). 달리 말하면, 보호 레이어(106)의 적어도 일부는 커버되지 않을 수 있다. 보호 레이어(106)는 산소, 용제, 연마제, 에칭제, 습도, 온도 등과 같은 환경적 영향에 관한 화학적 안정성을 제공하도록 구성될 수 있는데, 즉 화학적 조성, 물리적 특성, 화학적 본딩(예를 들어, 분해, 재결정화) 중 적어도 하나의 실질적인 변화가 없는 것을 의미한다. 예를 들어, 보호 레이어(106)는 예를 들어, 350℃ 초과의 주위 조건에서 내부식성을 제공할 수 있다. 예시적으로, 보호 레이어(106)는 자기 안정성일 수 있다.
보호 레이어는 두께(106d)(보호 레이어 두께(106d))를 포함할 수 있고, 금속화 레이어(104)는 두께(104d)(금속화 레이어 두께(104d))를 포함할 수 있다. 다양한 실시예에 따르면, 보호 레이어 두께(106d)는 금속화 레이어 두께(104d) 이하, 예를 들어 금속화 레이어 두께(104d)의 약 50% 이하, 예를 들어 금속화 레이어 두께(104d)의 약 10% 이하, 예를 들어 금속화 레이어 두께(104d)의 약 1% 이하, 예를 들어 금속화 레이어 두께(104d)의 약 0.1% 이하, 예를 들어 금속화 레이어 두께(104d)의 약 0.01% 이하일 수 있다.
다양한 실시예에 따르면, 보호 레이어 두께(106d)는 약 1 마이크로미터(㎛) 이하, 대안적으로 또는 부가적으로 약 0.01 nm 초과, 예를 들어 약 0.5 ㎛ 이하, 예를 들어 약 0.4 ㎛ 이하, 예를 들어 약 0.3 ㎛ 이하, 예를 들어 약 0.2 ㎛ 이하, 예를 들어 약 0.1 ㎛(100 nm에 대응함) 이하, 예를 들어 약 50 나노미터(nm) 이하, 예를 들어 약 40 nm 이하, 예를 들어 약 30 nm 이하, 예를 들어 약 20 nm 이하, 예를 들어 약 10 nm 이하, 예를 들어 약 5 nm 이하일 수 있다. 다양한 실시예에 따르면, 보호 레이어 두께는 약 0.01 nm 이상(예를 들어, 원자 모노 레이어의 형태), 예를 들어 약 0.05 nm 이상, 예를 들어 약 0.1 nm 이상, 예를 들어 약 0.5 nm 이상, 예를 들어 약 1 nm 이상, 예를 들어 약 2 nm 이상일 수 있다. 예를 들어, 보호 레이어 두께는 약 5 nm 내지 약 0.5 ㎛의 범위, 예를 들어, 약 10 nm 내지 약 0.2 ㎛의 범위, 예를 들어 약 20 nm 내지 약 100 nm의 범위일 수 있다.
적어도 금속화 레이어(104) 및 보호 레이어(106)는 이하에 상세히 설명되는 바와 같이, 레이어 배치체(120)의 부분일 수 있다.
도 1b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(100b)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(100b)는 반도체 장치(100a)와 유사할 수 있고, 반도체 장치(100b) 금속화 레이어(104)(제 1 금속화 레이어(104))는 기판(102) 내에 적어도 부분적으로 배치되거나 형성될 수 있는데, 예를 들어, 기판(102) 내에 매립될 수 있다. 다양한 실시예에 따르면, 기판(102)은 반도체 기판(102)일 수 있다.
다양한 실시예에 따르면, 반도체 장치(100b)는 기판(102) 위에, 예를 들어 기판(102) 상에 형성된 다른 금속화 레이어(108)(또한 제 2 금속화 레이어(108)라 칭함)을 포함할 수 있다. 대안적으로, 제 2 금속화 레이어(108)는 기판(102)(도시 생략) 내에 적어도 부분적으로 형성될 수 있는데, 예를 들어 기판(102) 내에 매립될 수 있다. 제 2 금속화 레이어(108)는 제 1 금속화 레이어(104)와 보호 레이어(106) 사이에, 예를 들어 기판(102)과 보호 레이어(106) 사이에 배치되거나 형성될 수 있다.
제 2 금속화 레이어(108)는 다른 금속(제 2 금속)을 포함하거나 또는 그로 형성될 수 있다. 옵션으로, 제 2 금속화 레이어(108)는 제 2 금속을 포함하는 금속 합금(제 2 금속 합금)을 포함하거나 또는 그로 형성될 수 있다. 제 2 금속은 이하의 금속: Al, Cu, Au, Ag, 제 1 금속 중 적어도 하나일 수 있다. 제 2 금속화 레이어(108)는 주로 제 2 금속을 포함할 수 있고(달리 말하면, 실질적으로 제 2 금속으로 형성됨), 예를 들어 제 2 금속화 레이어(108) 내의 제 2 금속의 농도(원자 농도)는 약 60 at.% 초과, 대안적으로 또는 부가적으로 100 at.% 이하(예를 들어, 약 60 at.% 내지 100 at.%의 범위), 예를 들어 약 70 at.% 초과, 예를 들어 약 80 at.% 초과, 예를 들어 약 90 at.% 초과, 예를 들어 약 95 at.% 초과, 예를 들어 약 99 at.% 초과일 수 있다. 예를 들어, 제 2 금속화 레이어(108)는 예를 들어, Al-합금 또는 Cu-합금과 같은 제 2 금속을 포함하는, 옵션으로 Si, Mg, Al, Zn, Zr, Sn, Ni, Pd, Ag 또는 Au와 같은 합금 원소를 포함하는 금속 합금을 포함하거나 또는 이들로 형성될 수 있다.
제 2 금속화 레이어(108)는 적어도 부분적으로 기판(102)과 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 제 2 금속화 레이어(108)와 기판(102) 사이에 적어도 부분적으로(달리 말하면, 부분적으로 또는 완전히) 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다. 보호 레이어(106)는 적어도 부분적으로 제 2 금속화 레이어(108)와 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(106)와 제 2 금속화 레이어(108) 사이에 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다.
이 구성에서, 제 2 금속화 레이어(108)는 예를 들어 콘택트 패드(예를 들어, 본딩 패드)를 포함하는 최종 금속화부를 포함하거나 또는 그로 형성될 수 있고, 제 1 금속화 레이어(104)는 예를 들어 제 2 금속화 레이어(108)에 전기적으로 접촉하고 있는, 예를 들어 회로 구성요소에 접촉하기 위해 레이어간 금속화부를 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 제 1 금속화 레이어(104), 제 2 금속화 레이어(108) 중 적어도 하나는, 예를 들어 약 106 Sievert per meter(S/m), 예를 들어 약 5·106 S/m, 예를 들어 약 107 S/m 초과, 예를 들어 약 5·107 S/m의 전기 전도도(실온 및 일정한 전기장 방향에서 측정됨)를 포함하여, 전기 도전성일 수 있다.
제 2 금속화 레이어(108)는 두께(108d)(제 2 금속화 레이어 두께(108d))를 포함할 수 있다. 다양한 실시예에 따르면, 보호 레이어 두께(106d)는 제 2 금속화 레이어 두께(108d) 이하, 예를 들어 제 2 금속화 레이어 두께(108d)의 약 50% 이하, 예를 들어 제 2 금속화 레이어 두께(108d)의 약 10% 이하, 예를 들어 제 2 금속화 레이어 두께(108d)의 약 1% 이하, 예를 들어 제 2 금속화 레이어 두께(108d)의 약 0.1% 이하, 예를 들어 제 2 금속화 레이어 두께(108d)의 약 0.01% 이하일 수 있다.
적어도 제 1 금속화 레이어(104), 제 2 금속화 레이어(108) 및 보호 레이어(106)는 레이어 배치체(120)의 부분일 수 있다.
도 2a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(200a)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(200a)는 반도체 장치(100a)와 유사할 수 있고, 반도체 장치(200a)는 부가적으로 제 2 금속화 레이어(108)를 포함할 수 있다.
다양한 실시예에 따르면, 제 2 금속화 레이어(108)는 보호 레이어(106) 위에 배치되거나 형성될 수 있다. 보호 레이어(106)는 제 2 금속화 레이어(108)가 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(106)와 제 2 금속화 레이어(108) 사이에 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다.
이 구성은 다양한 구현예를 위해 유리할 수 있다. 예를 들어, 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108)는 재배선 레이어(redistribution layer)(예를 들어, 도금에 의해 형성됨)를 포함하거나 또는 그로 형성될 수 있고, 보호 레이어(106)는 레이어간부를 포함하거나 또는 그로 형성될 수 있다. 대안적으로, 제 1 금속화 레이어(104)는 시드 레이어(예를 들어, 약 10 nm 미만의 두께를 포함함)를 포함하거나 또는 그로 형성될 수 있고, 제 2 금속화 레이어(108)는 예를 들어 전극 및 패턴으로서 시드 레이어를 사용하여 시드 레이어 위에 도금에 의해 형성될 수 있다. 대안적으로, 제 2 금속화 레이어(108)는 예를 들어 콘택트 패드(예를 들어, 본딩 패드)를 포함하는 최종 금속화부를 포함하거나 또는 그로 형성될 수 있고, 제 1 금속화 레이어(104)는 회로 구성요소 또는 다른 금속화 레이어에 접촉하기 위해 레이어간 금속화부를 포함하거나 또는 그로 형성될 수 있고, 또는 제 1 금속화 레이어(104)는 예를 들어 집적 회로 구조체를 형성하도록, 예를 들어 복수의 회로 구성요소를 서로 상호접속하기 위해 재배선레이어를 포함하거나 또는 그로 형성될 수 있다.
적어도 제 1 금속화 레이어(104), 제 2 금속화 레이어(108) 및 보호 레이어(106)는 본 명세서에 설명되는 바와 같이, 레이어 배치체(120)의 부분일 수 있다.
도 2b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(200b)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(200b)는 반도체 장치(100a)와 유사할 수 있고, 반도체 장치(200a)는 부가적으로 제 2 금속화 레이어(108)를 포함할 수 있다.
다양한 실시예에 따르면, 제 2 금속화 레이어(108)는 제 1 금속화 레이어(104)와 기판(102) 사이에 배치되거나 형성될 수 있다. 제 2 금속화 레이어(108)는 적어도 부분적으로 기판(102)과 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 제 2 금속화 레이어(108)와 기판(102) 사이에 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다. 제 1 금속화 레이어(104)는 적어도 부분적으로 제 2 금속화 레이어(108)와 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 제 1 금속화 레이어(104)와 제 2 금속화 레이어(108) 사이에 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다. 보호 레이어(106)는 적어도 부분적으로 제 1 금속화 레이어(104)와 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(106)와 제 1 금속화 레이어(104) 사이에 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다.
적어도 제 1 금속화 레이어(104), 제 2 금속화 레이어(108) 및 보호 레이어(106)는 레이어 배치체(120)의 부분일 수 있다.
도 3a 내지 도 3c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 보호 레이어(106)를 각각 개략 측면도 또는 개략 단면도로 도시하고 있다.
보호 레이어(106)는 적어도 제 1 영역(106a) 및 제 2 영역(106b)을 포함하거나 또는 이들로 형성될 수 있다. 제 1 영역(106a) 및 제 2 영역(106b)은 적어도 화학 조성에 의해, 예를 들어 질소의 농도 또는 원자비에 의해 서로 상이할 수 있다.
예를 들어, 그 제 1 영역(106a)에서 보호 레이어(106)의 질소의 제 1 농도(제 1 질소 농도)는 그 제 2 영역(106b)에서 보호 레이어(106)의 N의 제 2 농도(제 2 질소 농도)와는 상이하다. 질소 농도는 재료, 레이어, 영역 등(예를 들어, 제 1/제 2 영역) 내의 원자의 총 수에 대한 질소 원자의 수의 퍼센트로서 이해될 수 있다. 제 1 질소 농도 및 제 2 질소 농도는 보호 레이어(106)의 조성(화학 조성)을 조정함으로써, 예를 들어 적어도 제 1 영역(106a)의 조성 및 제 2 영역(106b)의 조성을 조정함으로써 형성될 수 있다. 예시적으로, 제 1 영역(106a)은 제 2 영역(106b)보다 더 많거나 적은 질소를 포함할 수 있다.
질소 농도는 재료, 레이어, 영역 등 내의 질소에 대한 금속의 원자비를 규정할 수 있다. 질소(N)에 대한 금속(M)의 원자비는 예를 들어, 보호 레이어(106) 내의, 예를 들어 그 제 1 영역(106a) 및/또는 그 제 2 영역(106b) 내의 재료, 레이어, 영역 등 내의 질소 원자의 수에 대한 금속 원자의 수의 퍼센트로서 이해될 수 있다. 다양한 실시예에 따르면, 제 1 영역(106a)에서 N에 대한 M의 제 1 원자비는 제 2 영역(106b)에서 N에 대한 M의 제 2 원자비와는 상이할 수 있다. 예를 들어, 제 1 영역(106a)에서 질소에 대한 구리의 원자비는 제 2 영역(106b)에서 질소에 대한 구리의 원자비와는 상이할 수 있다.
다양한 실시예에 따르면, 조성(질소 농도 또는 N에 대한 M의 원자비를 각각 규정함)은, 재료, 레이어, 영역 등이 전기 도전성(예를 들어, 약 106 S/m 초과의 전기 전도도를 가짐), 전기 반도체성(예를 들어, 약 106 S/m 내지 약 10-6 S/m의 전기 전도도를 가짐) 또는 전기 절연성(예를 들어, 약 10-6 S/m 미만의 전기 전도도를 가짐)이 되도록(도 5 참조) 조정될 수 있다.
예를 들어, 제 1 영역(106a)의 제 1 조성(제 1 질소 농도 또는 제 1 원자비를 각각 규정함)은 제 1 영역(106a)이 전기 도전성이 되도록 조정될 수 있다. 대안적으로 또는 부가적으로, 제 2 영역(106b)의 제 2 조성(제 2 질소 농도 또는 제 2 원자비를 각각 규정함)은 제 2 영역(106b)이 전기 도전성이 되도록 조정될 수 있다.
다양한 실시예에 따르면, 제 2 영역(106b) 및 제 1 영역(106a)은 도 3a에 도시된 바와 같이, 서로의 사이에 거리를 포함할 수 있다. 대안적으로, 제 2 영역(106b) 및 제 1 영역(106a)은 서로 물리적으로 접촉할 수 있다. 옵션으로, 제 2 영역(106b)은 도 3b에 도시된 바와 같이, 제 1 영역(106a) 위에 배치될 수 있다(예를 들어, 적어도 부분적으로). 예를 들어, 제 1 영역(106a)과 제 2 영역(106b) 사이의 계면의 적어도 일부는 수직(측방향에 수직인) 방향을 따라 연장할 수 있다(달리 말하면, 적어도 단면에서). 대안적으로 또는 부가적으로, 제 1 영역(106a) 및 제 2 영역(106b)은 도 3c에 도시된 바와 같이, 서로의 옆에 측방향으로 배치되거나 또는 형성될 수 있다(예를 들어, 적어도 부분적으로). 예를 들어, 제 1 영역(106a)과 제 2 영역(106b) 사이의 계면의 적어도 일부는 측방향을 따라 연장할 수 있다(달리 말하면, 적어도 단면에서).
다양한 실시예에 따르면, 제 1 조성은 적어도 제 1 영역(106a) 내에 공간적으로 실질적으로 일정하다. 대안적으로 또는 부가적으로, 제 2 조성은 적어도 제 2 영역(106b) 내에 공간적으로 실질적으로 일정할 수 있다. 달리 말하면, 제 1 영역(106a)과 제 2 영역(106b) 중 적어도 하나는 균질한 조성물을 포함하거나 또는 그로 형성될 수 있다.
도 4a 내지 도 4c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 보호 레이어(106)를 각각 개략 측면도 또는 개략 단면도로 도시하고 있다.
다양한 실시예에 따르면, 보호 레이어(106)는 조성 프로파일(106g)(질소 농도 구배 프로파일 또는 원자비 구배 프로파일을 각각 규정함)을 포함한다. 예를 들어, 질소 농도 구배 프로파일(106g)은 적어도 제 1 질소 농도로부터 제 2 질소 농도의 범위일 수 있다. 예를 들어, 원자비 구배 프로파일(106g)은 적어도 제 1 원자비로부터 제 2 원자비의 범위일 수 있다.
조성 구배 프로파일(106g)은 최대 구배의 방향으로 향하는 구배 방향을 규정할 수 있다. 구배 방향은 도 4a에 도시된 바와 같이, 수직 방향 성분 및 측방향 성분을 포함할 수 있다. 대안적으로, 구배 방향은 도 4b에 도시된 바와 같이, 수직 방향 성분만을 포함할 수 있다. 대안적으로, 구배 방향은 도 4c에 도시된 바와 같이, 측방향 성분만을 포함할 수 있다.
조성 구배 프로파일(106g)은 제 1 영역(106a)과 제 2 영역(106b) 사이에 적어도 부분적으로 연장할 수 있다. 대안적으로 또는 부가적으로, 조성 구배 프로파일(106g)은 제 1 영역(106a), 제 2 영역(106b) 중 적어도 하나 내로 적어도 부분적으로 연장할 수 있다. 대안적으로 또는 부가적으로, 조성 구배 프로파일(106g)은 제 1 영역(106a), 제 2 영역(106b) 중 적어도 하나를 통해 적어도 실질적으로 연장할 수 있다.
도 5는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 보호 레이어의 조성 특성을 개략도(500)로 도시하고 있다. 도면에서, 전기 전도도(511)(S/m 단위)의 관계(501)가 조성(513)에 대한 의존성으로 도시되어 있다(여기서, 원자 퍼센트로 질소 농도에 관련됨). 점선(503)은 전기 반도체성 거동에 따른 전기 전도도 범위(505)(달리 말하면, 전기 반도체성 범위(505))와 전기 도전성 거동에 따른 전기 전도도 범위(507)(달리 말하면, 전기 도전성 범위(507)) 사이의 전이를 도시하고 있다. 도 5에 도시된 바와 같이, 전기 전도도(511)는 예를 들어, 보호 레이어의 제 1 영역, 보호 레이어의 제 2 영역 중 적어도 하나에서, 보호 레이어 내의 질소 농도 감소에 따라 증가된다.
다양한 실시예에 따르면, 보호 레이어(예를 들어, 그 제 1 영역(106a), 그 제 2 영역(106b) 중 적어도 하나)는 약 25 at.%(약 3의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 20 at.%(약 4의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 16 at.%(약 5.25의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 13 at.%(약 6.7의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 10 at.%(약 9의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 8 at.%(약 11.5의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 5 at.%(약 19의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 4 at.%(약 24의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 2 at.%(약 49의 N에 대한 M의 원자비에 대응함) 미만, 예를 들어 약 1 at.%(약 99의 N에 대한 M의 원자비에 대응함) 미만의 질소 농도를 갖는 조성물 또는 질화물 재료를 포함하거나 또는 이들로 형성될 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(예를 들어, 그 제 1 영역(106a), 제 2 영역(106b) 중 적어도 하나)는 약 0.1 at.% 초과의 질소 농도(예를 들어, 공간적으로 평균화됨)를 갖는 조성물 또는 질화물 재료를 포함하거나 또는 이들로 형성될 수 있다.
예를 들어, 보호 레이어가 질화물 재료(MxNy)(예를 들어, CuxNy)를 포함하거나 또는 그로 형성될 때 - 여기서, M은 질화물 재료의 금속(예를 들어, Cu)을 나타냄 -, x는 질화물 재료 내의 금속의 농도를 나타내고, y는 질화물 재료 내의 질소 농도를 나타내고, N에 대한 M의 원자비는 x/y에 의해 규정된다.
보호 레이어 또는 그 적어도 일부(예를 들어, 그 제 1 영역(106a), 그 제 2 영역(106b) 중 적어도 하나)는 예를 들어, 나노미터, 마이크로미터 또는 밀리미터 스케일(또한 입경이라 칭함)의, 예를 들어 공간적으로 제한된 체적(또한 입자라 칭함) 내에서 실질적으로 일정한 국부적으로 가변하는 결정도 및 국부적으로 가변하는 조성(규정된 x 대 y 비를 가짐)을 갖는 질화물 재료를 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 보호 레이어는 이하의 조성: M3N, M2N, MN, MN2, MN3 중 적어도 하나의 조성을 갖는 질화물 재료(MxNy)를 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 질화물 재료 CuxNy는 이하의 조성: Cu3N, Cu2N, CuN, CuN2 및 CuN3 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다. 대안적으로 또는 부가적으로, 보호 레이어는 금속 함유물(예를 들어, Cu 함유물), 예를 들어 석출물을 포함할 수 있다. 예를 들어, Cu 함유물은 Cu3N 매트릭스로 분포될 수 있다. 보호 레이어의 입자의 분포 및 조성은 예를 들어 그 질화물 재료의 보호 레이어의 (예를 들어, 공간적으로 평균화된) 조성(질소 농도 또는 원자비 각각)을 규정할 수 있다.
도 5에 도시된 바와 같이, 20 at.% 미만의 질소 농도는 전기 반도체성 거동(505)으로부터 전기 도전성 거동(507)으로의 전이를 야기한다. 보호 레이어의 조성, 예를 들어 그 제 1 영역 및 그 제 2 영역 중 적어도 하나는 사전결정된 도전 거동에 따라 조정될 수 있다. 예를 들어, 제 1 영역은 제 2 영역보다 큰 전기 전도도를 포함할 수 있다. 이 경우에, 제 1 원자비는 제 2 원자비보다 클 수 있다. 달리 말하면, 제 1 질소 농도는 제 2 질소 농도보다 작을 수 있다.
다양한 실시예에 따르면, 보호 레이어의 제 1 영역은 전기 도전성 거동에 따라 조성을 포함하거나 또는 그로 형성될 수 있다. 이 경우에, 제 1 원자비는 약 4 이상, 예를 들어 약 5 이상, 예를 들어 약 6 이상, 예를 들어 약 7 이상, 예를 들어 약 8 이상, 예를 들어 약 9 이상, 예를 들어 약 10 이상, 예를 들어 약 15 이상, 예를 들어 약 20 이상, 예를 들어 약 50 이상, 예를 들어 약 4 내지 약 100의 범위, 예를 들어 약 5 내지 약 20의 범위이다.
다양한 실시예에 따르면, 보호 레이어의 제 2 영역은 전기 반도체성 거동에 따라 조성을 포함하거나 또는 그로 형성될 수 있다. 이 경우에, 제 2 원자비는 약 4 미만, 예를 들어 약 3 내지 약 4의 범위이다.
보호 레이어(예를 들어, 질화물 재료)를 형성하기 위한 프로세스 파라미터는 보호 레이어 내의 입경에 영향을 미칠 수 있다. 예를 들어, 입경은 예를 들어 작은 입경(약 30 nm 내지 약 50 nm)으로부터 최대 약 200 nm의 입경까지의 보호 레이어를 형성하는 동안 온도 증가에 따라 증가할 수 있다. 예를 들어, 보호 레이어는 다결정질 순서로 복수의 입자를 포함할 수 있다.
도 6a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(600a)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
다양한 실시예에 따르면, 반도체 장치(600a)는 보호 레이어(106) 위에 적어도 부분적으로 배치되거나 형성된 땜납 조인트(602)를 포함할 수 있다. 땜납 조인트(602)는 보호 레이어(106)와 적어도 부분적으로 직접 물리적 접촉하여 배치되거나 형성될 수 있다. 대안적으로 또는 부가적으로, 땜납 조인트(602)와 보호 레이어(106) 사이로 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다.
땜납 조인트(602)는 땜납 재료를 포함하거나 또는 그로 형성될 수 있다. 땜납 재료는 이하의 금속: Pb, Sn, Ag, Al 중 적어도 하나의 금속(또한 제 3 금속이라 칭함)을 포함하거나 또는 그로 형성될 수 있다. 옵션으로, 땜납 재료는 이하의 금속: Pb, Sn, Ag, Al 중 적어도 하나의 금속을 포함하는 금속 합금(또한 땜납 합금이라 칭함)을 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 땜납 합금은 Sn 기반 땜납 합금 또는 Pb 기반 땜납 합금일 수 있다. 땜납 합금은 옵션으로 Mg, Zn, Zr, Ni, Pd, 또는 Au와 같은 합금 원소를 포함할 수 있다.
옵션으로, 보호 레이어(106)는 하위에 있는 금속화 레이어(104, 108)(제 1 금속화 레이어(104)와 제 2 금속화 레이어(108) 중 적어도 하나)로부터 예를 들어 양 금속화 레이어와 물리적으로 접촉하고 있는 땜납 조인트(602)로 적어도 부분적으로 연장하는 전기 도전성 제 1 영역을 포함할 수 있다.
도 6b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(600b)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
다양한 실시예에 따르면, 반도체 장치(600a)는 보호 레이어(106) 위에 적어도 부분적으로 배치되거나 형성된 본딩 조인트(604)를 포함할 수 있다. 본딩 조인트(604)는 보호 레이어(106)와 적어도 부분적으로 직접 물리적 접촉하여 형성될 수 있다. 대안적으로 또는 부가적으로, 본딩 조인트(604)와 보호 레이어(106) 사이로 적어도 부분적으로 연장하는 적어도 하나의 부가의 레이어가 형성될 수 있다.
본딩 조인트(604)는 본딩 재료를 포함하거나 또는 그로 형성될 수 있다. 본딩 재료는 이하의 금속: Ag, Al, Au, Cu 중 적어도 하나의 금속(또한 제 4 금속이라 칭함)을 포함하거나 또는 이들로 형성될 수 있다. 옵션으로, 본딩 재료는 이하의 금속: Ag, Al, Au, Cu 중 적어도 하나의 금속을 포함하는 금속 합금(또한 본딩 합금이라 칭함)을 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 본딩 합금은 Ag 기반 합금(달리 말하면, 주로 Ag를 포함하는 합금) 또는 Al 기반 합금일 수 있다. 본딩 합금은 옵션으로 Mg, Zn, Zr, Sn, Ni, 및 Pd와 같은 합금 원소를 포함할 수 있다.
이 경우에, 보호 레이어(106)는 하위에 있는 금속화 레이어(104, 108)로부터 예를 들어 양 금속화 레이어와 물리적으로 접촉하고 있는 본딩 조인트(604)까지 적어도 부분적으로 연장하는 전기 도전성 질화물 재료를 포함하거나 또는 그로 형성될 수 있다.
도 6c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(600c)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
다양한 실시예에 따르면, 보호 레이어(106)는 하위에 있는 금속화 레이어(104, 108)를 적어도 부분적으로 노출할 수 있는 개구(106o)를 포함할 수 있다. 이 경우에, 본딩 조인트(604)는 보호 레이어(106)를 통해(달리 말하면, 내로 또는 통해) 적어도 부분적으로 연장할 수 있다. 예를 들어, 본딩 조인트(604)는 보호 레이어(106)를 통해 연장하면 하위에 있는 금속화 레이어(104, 108)에 물리적으로 접촉할 수 있다. 이 경우에, 보호 레이어(106)는 예를 들어 개구(106o)를 적어도 부분적으로 둘러싸는 전기 절연성 질화물 재료를 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 보호 레이어(106d)의 두께는 약 0.1 ㎛ 미만이고, 대안적으로 또는 부가적으로 약 0.01 nm 초과이다. 이는 본딩 프로세스를 거쳐, 예를 들어 보호 레이어(106d) 상의 본딩에 의해 보호 레이어(106)를 균열하는 것을 가능하게 한다. 이는 또한 보호 레이어(106)를 통한 본딩이라 칭할 수 있다. 달리 말하면, 개구(106o)는 본딩(예를 들어, 스크레이핑)으로부터 발생하는 보호 레이어(106)에 기계적 부하를 인가함으로써 형성될 수 있다. 대안적으로, 개구(106o)는, 예를 들어 융삭(ablation) 및 에칭 중 적어도 하나에 의해, 보호레이어(106)로부터 재료를 제거함으로써 형성될 수 있다.
도 7a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(700a)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
반도체 장치(700a)는 보호 레이어(106) 위에 적어도 부분적으로 배치되거나 형성된 폴리머 레이어(702)를 포함할 수 있다. 폴리머 레이어(702)는 옵션으로 하위에 있는 금속화 레이어(104, 108) 위에 적어도 부분적으로 형성되거나 배치될 수 있다.
폴리머 레이어(702)는 이하의 폴리머: 이미드, 수지, 에폭시, 몰드 화합물, 접착제 중 적어도 하나의 폴리머를 포함하거나 또는 이들로 형성될 수 있다. 예를 들어, 폴리머 레이어(702)는 접착 레이어(예를 들어, 접착제로 형성됨)를 포함하거나 또는 그로 형성될 수 있다. 대안적으로 또는 부가적으로, 폴리머 레이어(702)는 마스크(예를 들어, 수지로 형성됨)를 포함하거나 또는 그로 형성될 수 있다. 대안적으로 또는 부가적으로, 폴리머 레이어(702)는 패시베이션 레이어(예를 들어, 이미드 또는 몰드 화합물로 형성됨)를 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 폴리머 레이어(702)는 보호 레이어(106)를 적어도 부분적으로 노출할 수 있는 개구(702o)를 포함할 수 있다. 달리 말하면, 보호 레이어(106)의 적어도 일부는 커버되지 않을 수도 있다. 예시적으로, 노출부는 예를 들어 본딩 또는 납땜에 의해 전기적으로 접촉되도록 구성될 수 있다(도 6a 또는 도 6b 참조).
도 7b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(700b)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(700b)는 기판(102)(예를 들어, 반도체 기판(102)임) 내 또는 위 중 적어도 하나에 배치되거나 형성된 전기 절연 레이어(704)를 포함할 수 있다. 다양한 실시예에 따르면, 하위에 있는 금속화 레이어(104, 108)는 전기 절연 레이어(704) 내에 적어도 부분적으로 배치되거나 형성된다. 달리 말하면, 하위에 있는 금속화 레이어(104, 108)의 적어도 일부는 전기 절연 레이어(704) 내로, 예를 들어 전기 절연 레이어(704) 내에 형성된 리세스 내에 연장할 수 있다. 전기 절연 레이어(704)는 예를 들어 반도체 카바이드(예를 들어, 실리콘 카바이드(SiC)), 반도체 산화물(예를 들어, 실리콘 산화물(SiO2), 반도체 질화물(예를 들어, 실리콘 질화물(SiN)) 및 반도체 옥시카바이드(예를 들어, 실리콘 옥시카바이드(SiOC))와 같은 유전 재료(예를 들어, 저-K 유전 재료) 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다.
예시적으로, 전기 절연 레이어(704)는 배리어레이어를 포함하거나 또는 그로 형성될 수도 있다. 대안적으로 또는 부가적으로, 전기 절연 레이어(704)는 에칭 정지레이어를 포함하거나 또는 그로 형성될 수 있다. 대안적으로 또는 부가적으로, 전기 절연 레이어(704)는 격리 레이어(spacing layer)를 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 하위에 있는 금속화 레이어(104, 108)는 재배선 레이어 및 콘택트 패드 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다.
옵션으로, 보호 레이어(106)는 적어도 부분적으로 노출될 수 있다. 옵션으로, 하위에 있는 금속화 레이어(104, 108)는 적어도 부분적으로 노출될 수 있다. 대안적으로, 하위에 있는 금속화 레이어(104, 108)는 예를 들어, 보호 레이어(106) 및 전기 절연 레이어(704) 중 적어도 하나에 의해 완전히 커버될 수 있다.
도 8a, 도 8b 및 도 8c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치를 각각 개략 측면도 또는 개략 단면도로 도시하고 있다.
도 8a에 도시된 바와 같이, 방법은 800a에서 기판(102), 예를 들어 반도체 기판(102)을 제공하는 단계를 포함할 수 있다. 도 8b에 도시된 바와 같이, 방법은 800b에서 적어도 부분적으로 기판(102) 내에 또는 위에 금속화 레이어(104)(또한 제 1 금속화 레이어(104)라 칭함)을 형성하는 단계를 포함할 수 있다. 도 8b에 도시된 기하학 구조에 대안적으로, 금속화 레이어(104)를 형성하는 단계는 본 명세서에 설명된 바와 같이 다른 기하학 구조를 생성할 수 있다(예를 들어, 도 1a, 도 1b, 도 2a, 도 2b 참조). 금속화 레이어(104)를 형성하는 단계는 예를 들어, 스퍼터링(예를 들어, 마그네트론 스퍼터링, 예를 들어 반응성 마그네트론 스퍼터링) 또는 전자빔 증착과 같은 물리적 기상 증착(physical vapor deposition: PVD); ALD와 같은 화학적 기상 증착(chemical vapor deposition: CVD); 도금(예를 들어, 전해도금)과 같은 전착 중 적어도 하나에 의해, 적어도 부분적으로 기판(102) 내에 또는 위에 금속(또한 제 1 금속이라 칭함) 또는 금속 합금(또한 제 1 금속 합금이라 칭함)을 증착하는 것을 포함할 수 있다.
도 8c에 도시된 바와 같이, 방법은 800c에서 적어도 부분적으로 금속화 레이어(104) 위에 보호 레이어(106)를 형성하는 단계를 포함할 수 있다. 보호 레이어(106)를 형성하는 단계는, 예를 들어 PVD; ALD와 같은 CVD; 전착 중 적어도 하나에 의해, 적어도 부분적으로 기판(102) 위에, 예를 들어 적어도 부분적으로 금속화 레이어(104) 위에, 질화물 재료, 예를 들어 제 1 금속의 질화물을 증착하는 것을 포함할 수 있다.
예를 들어(예를 들어, PVD의 경우에), 보호 레이어(106)를 형성하기 위해, 금속, 예를 들어 제 1 금속이 금속을 포함하거나 또는 그로 형성된 타겟으로부터 증발될 수 있다(예를 들어, 스퍼터링에 의해). 또한, 질소가 예를 들어 기체 형태로, 증발된 제 1 금속에 첨가될 수 있다. 질화물 재료는 금속과 질소 사이의 화학 반응에 의해 형성될 수 있다. 대안적으로 또는 부가적으로, 질소 이온은 증착 프로세스 내로 첨가될 수 있다. 예를 들어, 보호 레이어(106)는 질소 이온 전류를 포함하는, 질소 이온빔을 사용하여 조사될 수 있다.
보호 레이어(106)를 형성하는 것은 금속화 레이어(104)의 수직면(예를 들어, 정면)과 금속화 레이어(104)의 측면 중 적어도 하나를 커버하는 것을 포함할 수 있다. 예를 들어, 수직면은 기판(102)에 대향하여 배치될 수 있고, 측면은 수직면으로부터 기판(102)으로 적어도 부분적으로 연장할 수 있다. 옵션으로, 방법은 예를 들어, 보호 레이어(106)를 형성하기 전에, 금속화 레이어(104)로부터 산화물(예를 들어, 금속 산화물)을 제거하는 단계를 포함할 수 있다.
도 8c에 도시된 기하학 구조에 대안적으로, 보호 레이어(106)를 형성하는 단계는 본 명세서에 설명된 바와 같이 다른 기하학 구조를 생성할 수 있다(예를 들어, 도 1a, 도 1b, 도 2a, 도 2b 참조). 다른 금속화 레이어(108)가 형성되면, 방법은 적어도 부분적으로 금속화 레이어(104) 위에 보호 레이어(106)를 형성하는 단계와 유사하게, 적어도 부분적으로 다른 금속화 레이어(108) 위에 보호 레이어(106)를 형성하는 단계를 옵션으로 포함할 수 있다. 옵션으로, 방법은 보호 레이어(106)를 형성하는 단계 전에 다른 금속화 레이어(108)로부터 산화물을 제거하는 단계를 포함할 수 있다.
재료를 제거하는 것은 재료, 레이어, 영역 등을 에칭 또는 융삭하는 것을 포함할 수 있다. 용어 "에칭"은 예를 들어, 화학적 에칭(예를 들어, 습식 에칭 또는 건식 에칭), 물리적 에칭, 플라즈마 에칭, 이온 에칭 등과 같은 다양한 에칭 절차를 포함할 수 있다. 에칭을 위해, 에칭제가 제거되도록 지정된 레이어, 재료 또는 영역에 도포될 수 있다. 에칭제는 예를 들어, 휘발성 물질과 같은 용이하게 제거될 수 있는 물질(또는 화학적 화합물)을 형성하는 레이어, 재료 또는 영역과 반응할 수 있다. 대안적으로 또는 부가적으로, 에칭제는 예를 들어, 제거되도록 지정된 재료, 레이어, 영역 등을 원자화한다.
도 9a, 도 9b 및 도 9c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치를 각각 개략 측면도 또는 개략 단면도로 도시하고 있다. 방법은 900a, 900b 및 900c에서, 보호 레이어(106)의 조성을 조정하는 단계를 포함할 수 있다.
보호 레이어(106)의 조성을 조정하는 단계는 사전결정된 조성(예를 들어, 질소 농도 또는 질소에 대한 금속의 원자비 각각)에 따를 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(106)의 조성을 조정하는 단계는 조성의 사전결정된 공간 분포(예를 들어, 공간적으로 평균화된 질소 농도 또는 질소에 대한 금속의 공간적으로 평균화된 원자비 각각)에 따를 수 있다. 대안적으로 또는 부가적으로, 보호 레이어(106)의 조성을 조정하는 단계는 예를 들어, 전기 도전성 거동 또는 전기 반도체성 거동에 따라, 전기 전도도(또한 전기 도전형이라 칭함)에 따를 수 있다.
방법은 900a에서, 보호 레이어(106)를 형성하기 위한 프로세스 파라미터를 조정함으로써 조성을 조정하는 단계를 포함할 수 있다. 프로세스 파라미터는 가스 유동(예를 들어, 질소 가스 유동), 가스 분압(질소 분압), 온도(예를 들어, 기판(102)의 온도), 증착 속도(예를 들어, 금속의 증착 속도 또는 질화물 재료의 증착 속도), 이온 전류 밀도(예를 들어, 질소 이온 전류 밀도), 타겟-기판 거리(또한 증착 거리라 칭함) 중 적어도 하나를 포함할 수 있다.
프로세스 파라미터를 조정하는 것은 보호 레이어(106)를 형성하는 동안, 예를 들어 제 1 영역(106a) 및 제 2 영역(106b) 중 적어도 하나를 형성하는 동안, 프로세스 파라미터를 사전결정된 값으로 설정하는 것을 포함할 수 있다.
방법은 900a에서, 전기 도전성 영역을 적어도 포함하는 보호 레이어(106)를 형성하는 단계를 포함할 수 있다. 따라서, 제 1 영역(106a)이 형성될 수 있고, 제 1 영역(106a)은 제 1 도전형(예를 들어, 전기 도전성 거동)에 따른 조성을 포함할 수 있다. 예를 들어, 제 1 영역(106a)은 약 20 at.% 미만의 질소 농도를 갖는 질화물 재료로 형성될 수 있다. 따라서, 제 1 도전형에 따른 질소 가스 유동과 질소 분압 중 적어도 하나는 예를 들어, 반응성 마그네트론 스퍼터링의 경우에, 제 1 영역(106a)을 형성하기 위해 사용될 수 있다. 예시적으로, 질소 가스 유동 및 질소 분압 중 적어도 하나는 제 1 영역(106a)을 형성하기 위한 낮은 값으로 설정될 수 있다.
대안적으로, 방법은 900a에서, 전기 반도체성 영역을 적어도 포함하는 보호 레이어(106)를 형성하는 단계를 포함할 수 있다. 따라서, 제 2 영역(106b)이 형성될 수 있고, 제 2 영역(106b)은 제 2 도전형(예를 들어, 전기 도전성 거동)에 따른 조성을 포함할 수 있다. 예를 들어, 제 2 영역(106b)은 약 20 at.% 초과 및 대안적으로 또는 부가적으로 25 at.% 이하(예를 들어, 약 20 at.% 내지 약 25 at.%의 범위)의 질소의 농도를 갖는 질화물 재료로 형성될 수 있다. 따라서, 제 2 도전형에 따른 질소 가스 유동과 질소 분압 중 적어도 하나는 예를 들어, 반응성 마그네트론 스퍼터링의 경우에, 제 2 영역(106b)을 형성하기 위해 사용될 수 있다. 제 2 도전형은 제 1 도전형과 상이할 수 있다. 예시적으로, 질소 가스 유동 및 질소 분압 중 적어도 하나는 제 2 영역(106b)을 형성하기 위한 높은 값으로 설정될 수 있다.
다양한 실시예에 따르면, 제 2 영역(106b)은 적어도 부분적으로 제 1 영역(106a) 위에 형성될 수 있어, 도 9b에 도시된 바와 같은 레이어 스택을 생성한다. 이 경우에, 제 1 영역(106a)은 하위에 있는 금속화 레이어(104, 108)와 물리적 접촉하여 형성될 수 있다. 대안적으로, 제 2 영역(106b)은 적어도 부분적으로 제 1 영역(106a)과 하위에 있는 금속화 레이어(104, 108) 사이에 형성될 수 있어, 도 9c에 도시된 바와 같은 레이어 스택을 생성한다.
방법의 추가의 변형예가 도 9b 및 도 9c를 참조하여 설명될 수 있다.
방법은 900b에서, 보호 레이어를 형성하는 동안 프로세스 파라미터를 변경함으로써 보호 레이어(106)의 조성을 조정하는 단계를 포함할 수 있다. 예시적으로, 프로세스 파라미터는 예를 들어, 보호 레이어(106)를 형성하는 동안, 반도체성 거동과 도전성 거동 사이의 증착된 질화물 재료의 전이를 유발할 수도 있다. 도 9b에 도시된 바와 같이, 제 2 영역(106b)은 제 1 영역(106a) 위에 형성될 수 있고, 제 2 영역(106b)은 예를 들어, 제 1 도전형(예를 들어, 전기 도전성 거동)에 따른 제 1 영역(106a)의 조성과는 상이한, 제 2 도전형(예를 들어, 전기 반도체성 거동)에 따른 조성을 포함할 수 있다. 대안적으로(도시 생략), 제 1 영역(106a)은 제 2 영역(106b) 위에 형성될 수 있다.
예를 들어, 보호 레이어(106)의 조성을 조정하는 것은 가스 유동(예를 들어, 질소 가스 유동)과 가스 분압(질소 분압) 중 적어도 하나를 변경하는 것(예를 들어, 단계식으로 또는 연속적으로)을 포함할 수 있다. 제 1 영역(106a) 위에 제 2 영역(106b)을 형성하기 위해, 질소 가스 유동과 질소 분압 중 적어도 하나는 예를 들어 보호 레이어(106)를 형성하는 동안 증가될 수 있다.
대안적으로 또는 부가적으로, 보호 레이어(106)의 조성을 조정하는 것은 보호 레이어(106)의 형성 중에 반도체 기판(102)의 온도를 변경하는 것(예를 들어, 단계식으로 또는 연속적으로), 예를 들어 온도를 증가시키는 것을 포함할 수 있다. 온도가 높을수록, 질소 농도가 낮을 것이다. 예를 들어, 온도는 약 100℃ 이상 및 대안적으로 또는 부가적으로 약 1000℃ 이하, 예를 들어 약 150℃ 이상, 약 200℃ 이상, 약 250℃ 이상, 약 300℃ 이상의 값을 가질 수 있다.
방법은 옵션으로 900c에서, 예를 들어 보호 레이어를 형성하는 동안 및/또는 보호 레이어를 형성한 후에, 보호 레이어(106)의 적어도 일부를 가열함으로써(또한 가열 단계라 칭함) 보호 레이어(106)의 조성을 조정하는 단계를 포함할 수 있다. 예를 들어, 보호 레이어(106)의 조성은 전기 반도체성 영역을 적어도 부분적으로, 즉 적어도 일부(달리 말하면, 부분적으로 또는 완전히) 전기 도전성 영역으로 변환함으로써 조정될 수 있다. 따라서, 예를 들어 제 2 영역(106b)(전기 반도체성일 수 있음)의 보호 레이어(106)(도 9a 참조)의 적어도 일부는 전기 도전성 영역으로 변환될 수 있다. 따라서, 보호 레이어(106)의 적어도 일부는, 예를 들어 부분 내의 질소의 농도(가열 후에)가 예를 들어 약 20 at.% 미만인 원하는 도전형에 따르도록, 예를 들어 가열된 부분의 질소 농도를 감소시키기 위해, 원하는 도전형(예를 들어, 전기 도전성 거동)에 따라 조성을 조정하도록 가열될 수 있다.
옵션으로, 보호 레이어(106)는 전기 도전성 영역으로 실질적으로 완전히 변환될 수도 있어, 도 9a에 도시된 바와 같은 레이어 스택을 생성한다. 대안적으로, 보호 레이어(106)는 예를 들어, 제 1 영역(106a)에서, 전기 도전성 영역으로 부분적으로 변환될 수 있어, 예를 들어 도 9b 또는 도 9c에 도시된 바와 같은 레이어 스택을 생성한다.
방법은 900c에서, 예를 들어, 약 100℃ 이상 및 대안적으로 또는 부가적으로 약 1000℃ 이하, 예를 들어 약 150℃ 이상, 약 200℃ 이상, 약 250℃ 이상, 약 300℃ 이상의 온도로, 보호 레이어(106)의 적어도 일부를 가열하는 단계, 예를 들어 보호 레이어(106)를 국부적으로 가열하는 단계를 포함할 수 있다. 예를 들어, 보호 레이어(106)의 부분은 예를 들어, 광(예를 들어, 레이저원을 사용하여)으로의 조사(911)(화살표에 의해 도시됨)에 의해 또는 전자빔(예를 들어, 전자빔 소스를 사용하여)으로의 조사(911) 또는 다른 조사(다른 조사원을 사용하여)에 의해 가열될 수 있어, 예를 들어 전기 도전성 영역(예를 들어, 제 1 영역(106a) 내에)을 형성한다.
가열된 영역, 예를 들어 제 1 영역(106a)의 조성은 변경될 수 있는데(예를 들어, 가열에 의해), 예를 들어 가열된 영역의 질소의 농도가 감소될 수 있다. 예를 들어, 가열된 영역의 전기 전도도는 변경될 수 있는데, 예를 들어 증가될 수 있다(가열에 의해). 달리 말하면, 보호 레이어(106)의 조성을 조정하는 단계는 900c에서, 전기 도전성 거동에 따라 보호 레이어(106)의 영역(예를 들어, 적어도 제 1 영역(106a))의 조성을 조정하는 단계를 포함할 수 있다.
대안적으로 또는 부가적으로, 방법은 900c에서, 전기 반도체성 거동에 따라 보호 레이어(106)의 적어도 영역의 조성을 조정하는 단계를 포함할 수 있다. 따라서, 방법은 900c에서, 질소 반응제, 예를 들어 반응성 질소 분위기(예를 들어, 질소를 포함하는 플라즈마), 또는 질소 이온빔에 보호 레이어(106)의 영역(예를 들어, 제 2 영역(106b))을 노출하는 단계를 포함할 수 있다. 예를 들어, 보호 레이어(106)의 노출된 영역, 예를 들어 제 2 영역(106b)의 조성은 변경될 수 있는데, 예를 들어 질소의 농도가 증가될 수 있다. 예를 들어, 노출된 영역의 전기 전도도는 변경될 수 있는데, 예를 들어 감소될 수 있다(노출에 의해).
다양한 실시예에 따르면, 질소는 보호 레이어(106)의 제 1 영역(106a)을 가열함으로써 보호 레이어(106)의 제 1 영역(106a) 외부로 전달될 수 있고, 질소는 보호 레이어(106)의 제 2 영역(106b)을 질소 반응제에 노출함으로써 보호 레이어(106)의 제 2 영역(106b) 내로 전달될 수 있다.
방법은 900b 및/또는 900c에서, 옵션으로 제 1 영역(106a)과 제 2 영역(106b) 중 적어도 하나 내에 공간적으로 실질적으로 일정한 각각의 조성을 형성하는 단계를 포함할 수 있다. 대안적으로 또는 부가적으로, 방법은 900b 및/또는 900c에서, 보호 레이어(106) 내에 각각의 조성 구배 프로파일(예를 들어, 질소 농도 구배 프로파일 및 원자비 구배 프로파일 중 적어도 하나)을 형성하는 단계를 포함할 수 있다. 조성 구배 프로파일은 적어도 제 1 영역(106a)의 조성으로부터 제 2 영역(106b)의 조성까지의 범위일 수 있다.
예시적으로, 보호 레이어(106)의 물리적 특성은 예를 들어, 와이어 본딩 전에, 예를 들어 백엔드 프로세스(BE) 중에, 가열 단계에 의해 특정 요구에 따라 조정될 수 있다. 예를 들어, 보호 레이어의 조성을 조정하는 단계는 예를 들어, 보호 레이어(106)에 전기적 접촉하기 위해, 고도로 도전성 보호 레이어(106)(또는 보호 레이어(106)의 적어도 고도로 도전성 제 1 영역(106a))를 제공할 수 있다.
도 10a, 도 10b 및 도 10c는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치를 각각 개략 측면도 또는 개략 단면도로 도시하고 있다. 방법은 1000a, 1000b 및 1000c에서, 금속화 레이어(104, 108)(예를 들어, 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108) 중 적어도 하나)을 전기적으로 접촉하는 단계를 포함할 수도 있다.
도 10a에 도시된 바와 같이, 방법은 1000a에서, 금속화 레이어(104, 108) 위에, 예를 들어 보호 레이어(106) 위에, 예를 들어 보호 레이어(106)의 제 1 영역(106a) 위에, 본딩 조인트(604)를 형성하는 단계를 포함할 수 있다. 제 1 영역(106a)은 전기 도전성일 수 있다(달리 말하면, 제 1 영역(106a)은 전기 도전성 영역일 수 있음). 예시적으로, 이는 낮은 오옴 저항을 갖는 전기적 접속부를 본딩 조인트(604)와 금속화 레이어(104, 108) 사이에 설정할 수 있다.
예를 들어, 구리 질화물(CuxNy) 보호 레이어(106)(예를 들어, 40 nm 미만의 두께(106d)를 포함함)가 금속 표면, 예를 들어 Cu 표면을 보호하기 위해 사용될 수 있다. 보호 레이어(106)는 반응성 마그네트론 스퍼터링에 의해 증착될 수 있고, 본딩 가능하도록 구성될 수 있다(예를 들어, 보호 레이어는 와이어 본딩을 위해 전기 도전성일 수 있음).
도 10b에 도시된 바와 같이, 방법은 1000b에서 보호 레이어(106), 예를 들어 적어도 제 2 영역(106b)을 적어도 부분적으로 개방하는 단계를 포함할 수 있다. 달리 말하면, 개구(106o)는 보호 레이어(106) 내에 형성될 수 있다. 개구는 보호 레이어(106)를 통해, 예를 들어 적어도 제 2 영역(106b)(예를 들어, 반도체성 영역일 수 있음)을 통해 적어도 부분적으로 연장할 수 있다. 이 경우에, 본딩 조인트(604)는 제 1 영역(106a)(예를 들어, 도전성 영역일 수 있음)에 접촉할 수 있다. 대안적으로, 개구(106o)는 보호 레이어(106)(예를 들어, 도 6c 참조)를 통해 완전히 연장할 수 있다.
예시적으로, 보호 레이어(106), 또는 적어도 반도체성 영역은 예를 들어, 본딩에 의해 인가된 대응 기계적 부하에 기인하여, 본딩 절차에서 균열하기에 충분하도록 얇게 구성될 수 있다. 보호 레이어(106)의 두께(106d), 예를 들어 적어도 보호 레이어(106)의 반도체성 영역의 두께를 조정함으로써, 보호 레이어(106)는 고도로 도전성 와이어-대-금속화부-접속부(예를 들어, 상호접속부를 위한 Cu-와이어 대 Cu-금속화부 계면)를 갖도록 적어도 부분적으로 와이어 본딩에 의해 파괴될 수 있다. 이 경우에, 보호 레이어(106)는, 예를 들어 프론트엔드(front end of line: FEOL) 프로세스 및 백엔드(back end of line: BEOL) 프로세스 중 적어도 하나 중에, 더 높은 온도에서 연장된 수분 침지 후에도 나머지 금속화 레이어(104, 108)(예를 들어, 그 표면)를 보호할 수 있다.
도 10c에 도시된 바와 같이, 방법은 1000b에서, 보호 레이어(106)의 제 1 영역(106)(예를 들어, 도전성 영역일 수 있음)을 전기적으로 접촉하는 단계를 포함할 수 있다. 제 1 영역(106)은 보호 레이어(106)를 통해 연장할 수 있고, 적어도 부분적으로 제 2 영역(106b)(예를 들어, 반도체성 영역일 수 있음)에 의해 둘러싸일 수 있다. 달리 말하면, 보호 레이어(106)의 제 1 영역(106a)은 본딩 조인트(604) 및 금속화 레이어(104, 108)와 물리적 접촉할 수 있다. 예시적으로, 보호 레이어(106)의 제 1 영역(106)은 본딩 영역을 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 제 1 영역(106a) 내의 N의 농도는 와이어 본딩을 위해 구성될 수 있다(예시적으로, 충분히 낮게).
도 11a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1100a)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(1100a)는 기판(102), 예를 들어, 반도체 기판(102), 이면 금속화 레이어(1104b), 제 1 금속화 레이어(104), 제 2 금속화 레이어(108), 제 1 폴리머 레이어(702-1), 제 2 폴리머 레이어(702-2) 및 적어도 하나의 보호 레이어(106)를 포함할 수 있다. 제 1 폴리머 레이어(702-1)는 이미드, 예를 들어 폴리이미드를 포함하거나 또는 그로 형성될 수 있다. 제 2 폴리머 레이어(702-2)는 수지, 예를 들어 에폭시 수지를 포함하거나 또는 그로 형성될 수 있다.
제 2 금속화 레이어(108)는 기판(102)과 제 1 금속화 레이어(104) 사이에 적어도 부분적으로 배치되거나 형성될 수 있다. 제 1 폴리머 레이어(702-1)는 제 1 금속화 레이어(104)와 제 2 금속화 레이어(108) 사이에 적어도 부분적으로 배치되거나 형성될 수 있다. 제 1 폴리머 레이어(702-1)는 적어도 부분적으로 기판(102) 위에 그리고 적어도 부분적으로 제 2 금속화 레이어(108) 위에 형성되거나 배치될 수 있다. 제 2 폴리머 레이어(702-2)는 적어도 부분적으로 제 1 폴리머 레이어(702-1) 위에 그리고 적어도 부분적으로 제 1 금속화 레이어(104) 위에 배치되거나 형성될 수 있다. 제 2 폴리머 레이어(702-2)는 기판(102) 위에 그리고 적어도 부분적으로 제 2 금속화 레이어(108) 위에 형성될 수 있다.
반도체 장치(1100a)는 옵션으로 이면 금속화 시드 레이어(1104s)와 이면 코팅 레이어(1114) 중 적어도 하나를 포함할 수 있다. 이면 금속화 레이어(1104s)는 기판(102)과 이면 금속화 레이어(1104b) 사이에 형성될 수 있다. 이면 금속화 레이어(1104s)는 이면 금속화 레이어(1104b) 이전에 형성될 수 있다. 이면 금속화 레이어(1104b)는 이면 콘택트 패드를 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 이면 금속화 레이어(1104b)는 회로 구성요소의 전기 도전성 영역, 예를 들어 드레인 영역에 전기적으로 접속될 수 있다. 이면 코팅 레이어(1114)는 이면 금속화 레이어(1104b) 아래에 형성될 수 있고, 금속, 예를 들어 Ag 또는 Sn을 포함하거나 또는 이들로 형성될 수 있다. 이면 코팅 레이어(1114)는 본딩 가능한 및 납땜 가능한 표면 중 적어도 하나를 제공할 수 있다.
제 1 폴리머 레이어(702-1)은 제 2 폴리머 레이어(702-2)의 두께보다 작은 두께를 포함할 수 있다. 예를 들어, 제 1 폴리머 레이어(702-1)는 약 1 ㎛ 내지 약 10 ㎛의 범위, 예를 들어 약 2 ㎛ 내지 약 6 ㎛의 범위, 예를 들어 약 5 ㎛의 두께를 포함할 수 있다. 예를 들어, 제 2 폴리머 레이어(702-2)는 약 5 ㎛ 내지 약 50 ㎛의 범위, 예를 들어 약 10 ㎛ 내지 약 20 ㎛의 범위의 두께를 포함할 수 있다.
제 1 금속화 레이어(104)는 제 2 금속화 레이어(108)의 두께 미만의 두께를 포함할 수 있다. 예를 들어, 제 1 금속화 레이어(104)는 약 5 ㎛ 내지 약 20 ㎛의 범위, 예를 들어 약 8 ㎛ 내지 약 15 ㎛의 범위, 예를 들어 약 10 ㎛의 두께를 포함할 수 있다. 예를 들어, 제 2 금속화 레이어(108)는 약 0.1 ㎛ 내지 약 5 ㎛의 범위, 예를 들어 약 1 ㎛ 내지 약 3 ㎛의 범위의 두께를 포함할 수 있다. 제 2 금속화 레이어(108)의 두께는 제 1 폴리머 레이어(702-1)의 두께 미만일 수 있다.
기판(102), 예를 들어, 반도체 기판(102)은 약 10 ㎛ 내지 약 200 ㎛의 범위, 예를 들어 약 20 ㎛ 내지 약 100 ㎛의 범위, 예를 들어 약 50 ㎛의 두께를 포함할 수 있다. 이면 금속화 레이어(1104b)는 약 1 ㎛ 내지 약 50 ㎛의 범위, 예를 들어 약 5 ㎛ 내지 약 20 ㎛의 범위, 예를 들어 약 10 ㎛의 두께를 포함할 수 있다. 이면 코팅 레이어(1114)는 이면 금속화 레이어(1104b)의 두께 미만의 두께를 포함할 수 있다.
도 11a에 도시된 바와 같이, 제 1 금속화 레이어(104)는 예를 들어, 하나 이상의 콘택트 패드, 예를 들어 본딩 패드를 포함하거나 또는 그로 형성된 최종 금속화부를 포함하거나 또는 그로 형성될 수 있다. 제 2 금속화 레이어는, 예를 들어 하나 이상의 회로 구성요소에, 예를 들어 회로 구성요소의 소스 영역, 회로 구성요소의 드레인 영역, 회로 구성요소의 게이트 영역 중 적어도 하나에 전기적으로 접속된 하나 이상의 상호접속 패드를 포함하거나 또는 그로 형성된 레이어간 금속화부를 포함하거나 또는 그로 형성될 수 있다. 전기 접속부와 관련하여, 상호접속 패드는 또한 게이트 패드, 드레인 패드 또는 소스 패드라 칭할 수 있다. 예를 들어, 제 1 금속화 레이어(104)는 Cu로 형성될 수 있다.
다양한 실시예에 따르면, 제 2 금속화 레이어(108)는 제 2 금속 및 옵션으로 다른 금속 및 Si 중 적어도 하나를 포함하는 제 2 금속 합금을 포함하거나 또는 그로 형성된 금속 합금을 포함하거나 또는 그로 형성될 수 있다. 예를 들어, 제 2 금속 합금은 예를 들어, CuAl 합금의 형태의 Cu 및 Al을 포함하거나 이들로 형성될 수 있다. 대안적으로, 제 2 금속 합금은 예를 들어, AlSi 합금의 형태의 Si 및 Al을 포함하거나 또는 이들로 형성될 수 있다.
도 11b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1100b)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(1100b)는 제 1 절기 절연 레이어(704-1), 제 2 전기 절연 레이어(704-2), 제 1 금속화 레이어(104), 제 2 금속화 레이어(108), 폴리머 레이어(702) 및 적어도 하나의 보호 레이어(106)를 포함할 수 있다.
제 1 전기 절연 레이어(704-1)는 산화물, 예를 들어 반도체 산화물을 포함하거나 또는 그로 형성될 수 있다. 이 경우에, 제 1 전기 절연 레이어(7041)는 또한 레이어간 산화막이라 칭할 수도 있다. 제 1 전기 절연 레이어(704-1)의 양 측면 상의 전기 도전 레이어(예를 들어, 금속화 레이어)는 제 1 전기 절연 레이어(704-1)을 통해(도시 생략) 연장하는 전기 접속부(레이어간 접속부, 또한 비아라 칭함)에 의해 전기적으로 접속될 수 있다. 제 1 전기 절연 레이어(704-1)는 제 1 금속화 레이어(104), 폴리머 레이어(702) 및 제 2 전기 절연 레이어(704-2) 중 적어도 하나의 두께 미만의 두께를 포함할 수 있다. 예를 들어, 제 1 전기 절연 레이어(704-1)는 약 100 nm 내지 약 5 ㎛의 범위, 예를 들어, 약 300 nm 내지 약 1 ㎛의 범위, 예를 들어 약 600 nm의 두께를 포함할 수 있다.
제 2 전기 절연 레이어(704-2)는 반도체 산화물 및 반도체 질화물(예를 들어, SiN) 중 적어도 하나를 포함하거나 또는 그로 형성될 수 있다. 이 경우에, 제 2 전기 절연 레이어(704-2)는 적어도 부분적으로 고밀도 플라즈마 프로세스를 사용하여 형성될 수 있다. 제 2 전기 절연 레이어(704-2)는 제 1 금속화 레이어(104) 및 폴리머 레이어(702) 중 적어도 하나의 두께 미만의 두께를 포함할 수 있다. 예를 들어, 제 2 전기 절연 레이어(704-2)는 약 100 nm 내지 약 5 ㎛의 범위, 예를 들어, 약 1 ㎛ 내지 약 2 ㎛의 범위, 예를 들어 약 1.6 ㎛의 두께를 포함할 수 있다.
옵션으로, 제 2 금속화 레이어(108)는 하나 초과의 전기 도전 레이어, 예를 들어 금속 합금 레이어(예를 들어, 제 1 금속, 예를 들어 AlCu 합금을 포함함), 금속 레이어(예를 들어, Ti 레이어), 질화물 레이어(예를 들어, TiN) 중 적어도 2개를 포함할 수 있다.
폴리머 레이어(702)는 약 5 ㎛ 내지 약 100 ㎛의 범위, 예를 들어 약 10 ㎛ 내지 약 50 ㎛의 범위, 예를 들어 약 32 ㎛의 두께를 포함하는 이미드, 예를 들어 폴리이미드를 포함하거나 또는 그로 형성될 수 있다. 제 1 금속화 레이어(104)는 약 1 ㎛ 내지 약 50 ㎛의 범위, 예를 들어 약 10 ㎛ 내지 약 20 ㎛의 범위, 예를 들어 약 20 ㎛의 두께를 포함하는 제 1 금속, 예를 들어 Cu를 포함하거나 또는 그로 형성될 수 있다.
보호 레이어(106)는 적어도 부분적으로 제 1 금속화 레이어(104)의 수직면(예를 들어, 정면)과 적어도 부분적으로 제 1 금속화 레이어(104)의 측면을 커버할 수 있다. 이 경우에, 보호 레이어(106)는 예를 들어, 제 1 금속화 레이어(104)의 적어도 일부를 커버하는 종래의 접착 레이어 패시베이션을 대체할 수 있다. 대안적으로, 보호 레이어(106)는 제 1 금속화 레이어(104)를 완전히 커버할 수 있다.
도 12a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1200a)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(1200a)는 반도체 기판(102), 제 1 금속화 레이어(104), 제 2 금속화 레이어(108), 폴리머 레이어(702) 및 적어도 하나의 보호 레이어(106)를 포함할 수 있다. 폴리머 레이어(702)는 이미드, 예를 들어 폴리이미드를 포함하거나 또는 그로 형성될 수 있다. 반도체 장치(1200a)는 반도체 장치(1100a)와 유사하게 형성될 수 있다.
반도체 장치(1200a)는 옵션으로 커프(kerf) 영역(1202)을 포함할 수 있다. 커프 영역(1202)은 반도체 기판(102)으로부터 반도체 장치(1200a)를 싱귤레이션하기 위해, 절단되도록, 예를 들어 소잉되고, 밀링되고, 다이싱되는 등이 되도록 반도체 기판(102)이 그를 따라 지정되어 있는 경로를 형성할 수 있다.
도 12b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1200b)를 개략 측면도 또는 개략 단면도로 도시하고 있다. 반도체 장치(1200b)는 제 1 절기 절연 레이어(704-1), 제 2 전기 절연 레이어(704-2), 제 3 전기 절연 레이어(704-3), 제 1 금속화 레이어(104), 제 2 금속화 레이어(108), 및 적어도 하나의 보호 레이어(106)를 포함할 수 있다.
제 1 전기 절연 레이어(704-1) 및 제 3 전기 절연 레이어(704-3)는 각각 산화물, 예를 들어 반도체 산화물(예를 들어, 레이어간 산화막으로서 구성됨)을 포함하거나 또는 그로 형성될 수 있다. 제 2 전기 절연 레이어(704-2)는 반도체 질화물, 예를 들어, SiN을 포함하거나 또는 그로 형성될 수 있다. 제 2 전기 절연 레이어(704-2)는 배리어레이어 및 에칭 정지레이어 중 적어도 하나를 포함하거나 또는 그로 형성될 수 있다. 제 1 전기 절연 레이어(704-1) 및 제 3 전기 절연 레이어(704-3) 중 적어도 하나는 옵션으로 예를 들어, 제 2 전기 절연 레이어(704-2)와 유사하게, 하나 이상의 배리어 레이어 및 하나 이상의 에칭 정지 레이어(도시 생략) 중 적어도 하나를 더 포함할 수 있다.
제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108)는 재배선레이어를 포함하거나 또는 그로 형성될 수 있다. 제 2 금속화 레이어(108)의 부분은 제 2 전기 절연 레이어(704-2) 내의 개구를 통해 연장하는 레이어간 접속부로서 형성될 수 있다. 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108)는 서로 결합될 수 있는데, 예를 들어 서로 전기적으로 접속될 수 있다. 제 1 금속화 레이어(104)는 제 1 전기 절연 레이어(704-1) 내에 적어도 부분적으로 배치되거나 또는 형성될 수 있다. 제 2 금속화 레이어(108)는 제 2 전기 절연 레이어(704-2) 내에 적어도 부분적으로 배치되거나 또는 형성될 수 있다. 따라서, 제 1 전기 절연 레이어(704-1)는 제 1 금속화 레이어(104)를 형성하기 전에 형성된 개구(704o)를 포함할 수 있다. 대안적으로 또는 부가적으로, 제 3 전기 절연 레이어(704-3)는 제 2 금속화 레이어(108)를 형성하기 전에 형성된 개구(704o)를 포함할 수 있다.
제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108) 중 적어도 하나는 Cu 또는 Cu를 포함하는(Cu-합금, 예를 들어 Cu계), 옵션으로 Mg, Zn, 지르코늄(Zr), Sn, 니켈(Ni), 또는 팔라듐(Pd)을 포함하는 다양한 금속 합금을 포함하거나 이들로 형성될 수 있다. 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108) 중 적어도 하나를 형성하는 것은 전해도금을 사용하여 Cu 또는 Cu 합금을 증착하는 것을 포함할 수 있다. 따라서, 시드 레이어(도시 생략)는 대응 전기 절연 레이어 상에, 적어도 부분적으로는 대응 전기 절연 레이어의 개구(704o) 내에 형성될 수도 있어, 예를 들어 개구(704o)를 라이닝한다. 시드 레이어는 전해도금된 Cu 또는 Cu 합금의 향상된 핵생성 및 접착을 제공할 수 있다. 시드 레이어는 Mg, Al, Zn, Zr, Sn, Ni, Pd, Ag, 또는 Au와 같은 합금 원소를 옵션으로 포함하는 Cu-합금을 포함할 수 있다. 시드 레이어는 스퍼터 증착을 사용하여 또는 CVD를 사용하여 형성될 수 있다. 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108) 중 적어도 하나는 대응 개구(704o) 내에 형성되거나 배치될 수 있다.
제 1 금속화 레이어(104), 제 2 금속화 레이어(108) 및 보호 레이어(106) 중 적어도 하나는 예를 들어, 도 2a 및/또는 도 7b에 도시된 바와 같이, 레이어 배치체(120)와 유사하게 배치되거나 형성될 수 있다.
다양한 대안적인 실시예에 따르면, 반도체 장치(1200a)는 제 2 전기 절연 레이어(704-2)를 포함하지 않을 수도 있다.
도 13a는 예를 들어, 본 명세서에 설명된 바와 같은 구성과 유사한(예를 들어, 도 1a, 도 1b, 도 2a, 도 2b 참조), 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1300a)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
반도체 장치(1300a)는 기판(1302)을 포함할 수 있다. 기판(1302)은 반도체 기판 및 전기 절연 레이어 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다. 반도체 장치(1300a)는 회로 구성요소의 부분일 수 있는 전기 도전성 영역(1302)을 더 포함할 수 있다. 전기 도전성 영역(1302)은 기판(1302) 내에 또는 위에, 예를 들어 반도체 기판 내에 또는 위에 형성될 수 있다. 도 13a에 도시된 바와 같이, 반도체 장치(1300a)는 보호 레이어(106) 및 제 1 금속화 레이어(104)를 더 포함할 수 있다. 제 1 금속화 레이어(104)는 예를 들어, 재배선레이어, 레이어간 접속부, 레이어간 금속화부 중 적어도 하나를 포함하거나 이들로 형성될 수 있는 전기 상호접속부에 의해, 전기 도전성 영역(1302)에 전기적으로 접속될 수 있다.
도 13b는 예를 들어, 본 명세서에 설명된 바와 같은 구성과 유사한(예를 들어, 도 1a, 도 1b, 도 2a, 도 2b, 도 13a, 도 12b 참조), 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1300b)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
도 13b에 도시된 바와 같이, 반도체 장치(1300b)는 전기 도전성 영역(1302) 위에 적어도 부분적으로 형성될 수 있는 보호 레이어(106), 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108)를 포함할 수 있다. 제 1 금속화 레이어(104)는 예를 들어, 물리적으로 접촉하여 전기 도전성 영역(1302)에 전기적으로 접속될 수 있다.
제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108)는 반도체 기판 및 하나 이상의 전기 절연 레이어 중 적어도 하나를 포함하거나 또는 그로 형성될 수 있는 기판(1302) 내에 적어도 부분적으로 형성될 수 있다. 제 2 금속화 레이어(108)는 재배선레이어를 포함하거나 또는 그로 형성될 수 있고, 전기 상호접속부의 부분일 수 있다.
도 14a는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 레이어 배치체(120)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
다양한 실시예에 따르면, 레이어 배치체(120)는 금속 표면(1402)을 포함하는 제 1 레이어(1404)를 포함할 수 있다. 금속 표면(1402)은 금속, 예를 들어 이하의 금속: 구리, 알루미늄, 금 및 은 중 적어도 하나의 금속을 포함하거나 또는 그로 형성될 수 있다. 제 1 레이어(1404)는 적어도 하나의 금속레이어, 예를 들어 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108) 중 적어도 하나를 포함하거나 또는 그로 형성될 수 있다. 적어도 하나의 금속레이어는 옵션으로 절연 재료 및 반도체성 재료 중 적어도 하나 위에 형성될 수 있다.
레이어 배치체(120)는 보호 레이어(106)를 더 포함할 수 있다. 보호 레이어(106)는 CuxNy를 포함하거나 그로 형성될 수 있고, 적어도 부분적으로 금속 표면 위에 형성될 수 있다. x와 y의 합은 1일 수 있다. 대안적으로 또는 부가적으로, 비 x/y는 N에 대한 Cu의 원자비를 규정할 수 있다. 옵션으로, 레이어 배치체(120)는 적어도 부분적으로 보호 레이어(106) 위에 형성된 제 2 레이어(1408)를 포함할 수 있다. 제 2 레이어는 금속 레이어(예를 들어, 제 1 금속화 레이어(104) 및 제 2 금속화 레이어(108) 중 적어도 하나), 전기 절연 레이어, 폴리머레이어, 지지 재료 레이어(예를 들어, 패키지의 부분임) 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다. 지지 재료레이어는 몰드 재료, 예를 들어 몰드 화합물을 포함하거나 또는 그로 형성될 수 있다.
예를 들어, 제 2 레이어(1408)는 전기 콘택트; 패시베이션; 배리어; 패키지; 금속화부 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다.
제 2 레이어(1408)는 전기 도전성 재료, 예를 들어 금속, 땜납 재료, 본딩 재료, 제 1 금속, 제 2 금속, 금속 합금 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다. 대안적으로 또는 부가적으로, 제 2 레이어(1408)는 전기 절연 재료, 예를 들어, 산화물, 반도체 질화물, 폴리머, 몰드 재료 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다. 대안적으로 또는 부가적으로, 레이어(1408)는 반도체성 재료를 포함하거나 또는 그로 형성될 수 있다. 대안적으로, 레이어(1408)는 제 2 금속화 레이어(108), 전기 절연 레이어(예를 들어, 제 2 전기 절연 레이어(704-2) 또는 제 3 전기 절연 레이어(704-3)), 폴리머 레이어(예를 들어, 제 1 폴리머 레이어(702-1) 또는 제 2 폴리머 레이어(702-2)) 중 적어도 하나를 포함하거나 또는 이들로 형성될 수 있다.
레이어(1408)가 몰드 재료를 포함하는 경우에, 레이어(1408)는 기판(102), 제 1 금속화 레이어(104) 및 보호 레이어(106) 중 적어도 하나를 적어도 부분적으로 둘러쌀 수 있는 패키지(예를 들어, 집적 회로 패키지)의 부분일 수 있다. 달리 말하면, 기판(102), 제 1 금속화 레이어(104) 및 보호 레이어(106) 중 적어도 하나는 적어도 부분적으로 몰드 재료 내에 매립될 수 있다.
레이어(1408)가 본딩 재료를 포함하는 경우에, 레이어(1408)는 본딩 조인트(604)(예를 들어, 도 6b 참조)의 부분일 수 있다. 레이어(1408)가 땜납 재료를 포함하는 경우에, 레이어(1408)는 땜납 조인트(602)(예를 들어, 도 6a 참조)의 부분일 수 있다. 레이어(1408)가 전기 절연 재료를 포함하는 경우에, 레이어(1408)는 패시베이션의 부분, 예를 들어 최종 패시베이션일 수 있다. 달리 말하면, 레이어(1408)는 패시베이션레이어를 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 보호 레이어(106)의 두께(106d)는 약 500 nm 이하, 대안적으로 또는 부가적으로 약 0.01 nm 초과, 예를 들어 약 0.4 ㎛ 이하, 예를 들어 약 0.3 ㎛ 이하, 예를 들어 약 0.2 ㎛ 이하, 예를 들어 약 0.1 ㎛(100 nm에 대응함) 이하, 예를 들어 약 50 nm 이하, 예를 들어 약 40 nm 이하, 예를 들어 약 30 nm 이하, 예를 들어 약 20 nm 이하, 예를 들어 약 10 nm 이하, 예를 들어 약 5 nm 이하일 수 있다.
대안적으로 또는 부가적으로, 보호 레이어(106)의 두께는 제 1 레이어(1404)의 두께(1404d) 이하, 예를 들어 제 1 레이어(1404)의 두께(1404d)의 약 50% 미만, 예를 들어 제 1 레이어(1404)의 두께(1404d)의 약 10% 미만, 예를 들어 제 1 레이어(1404)의 두께(1404d)의 약 1% 미만, 예를 들어 제 1 레이어(1404)의 두께(1404d)의 약 0.1% 미만, 예를 들어 제 1 레이어(1404)의 두께(1404d)의 약 0.01% 미만이다.
대안적으로 또는 부가적으로, 보호 레이어(106)의 두께는 제 2 레이어(1408)의 두께(1408d) 이하, 예를 들어 제 2 레이어(1408)의 두께(1408d)의 약 50% 미만, 예를 들어 제 2 레이어(1408)의 두께(1408d)의 약 10% 미만, 예를 들어 제 2 레이어(1408)의 두께(1408d)의 약 1% 미만, 예를 들어 제 2 레이어(1408)의 두께(1408d)의 약 0.1% 미만, 예를 들어 제 2 레이어(1408)의 두께(1408d)의 약 0.01% 미만이다.
다양한 실시예에 따르면, 보호 레이어(106)는 예를 들어, 제 2 레이어(1408)를 형성하는 동안에, 환경 영향으로부터 금속 표면(1402)을 보호하기 위해 구성될 수 있다.
도 14b는 다양한 실시예에 따른 방법의 다양한 실시예에 따른 반도체 장치(1400b)를 개략 측면도 또는 개략 단면도로 도시하고 있다.
반도체 장치(1400b)는 기판(102), 예를 들어 반도체 기판(102); 기판(102) 내 또는 위 중 적어도 하나에 형성되거나 배치된 제 1 금속화 레이어(102); 및 제 1 금속화 레이어(104) 위에 적어도 부분적으로 배치되거나 형성된 보호 레이어(106)를 포함할 수 있다. 보호 레이어는 CuxNy를 포함하거나 또는 그로 형성될 수 있다. 제 1 금속화 레이어(102)는 제 1 금속, 제 1 금속 합금 중 적어도 하나를 포함하거나 또는 그로 형성될 수 있다. 제 1 금속 합금은 제 1 금속 및 옵션으로 다른 금속, 예를 들어 합금 원소를 포함할 수 있다.
옵션으로, 반도체 장치(1400b)는 예를 들어, 제 2 레이어(1408)와 같은, 보호 레이어(106) 위에 적어도 부분적으로 형성되거나 배치된 레이어(1412)를 더 포함할 수 있다.
옵션으로, 반도체 장치(1400b)는 기판(102) 내에, 예를 들어 반도체 기판(102) 내에 집적된 회로 구성요소(1414)를 더 포함할 수 있다. 옵션으로, 반도체 장치(1400b)는 재배선레이어, 레이어간 접속부, 레이어간 금속화부 중 적어도 하나를 포함하거나 또는 그로 형성될 수 있는 전기적 상호접속부(1416)를 더 포함할 수 있다. 전기적 상호접속부(1416)는 회로 구성요소(1414)를 제 1 금속화레이어(104)에 전기적으로 접속할 수 있다.
도 15는 다양한 실시예에 따른 방법(1500)을 개략 흐름도로 도시하고 있다. 방법은 1502에서, 기판, 예를 들어 반도체 기판을 제공하는 단계를 포함할 수 있다. 방법은 1504에서, 기판 내 또는 위 중 적어도 하나에 금속화 레이어를 형성하는 단계를 더 포함할 수 있다. 방법은 1506에서, 금속화 레이어 위에 적어도 부분적으로 보호 레이어를 형성하는 단계를 더 포함할 수 있고, 금속화 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하고, 보호 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 질화물 재료를 포함한다. 방법은 본 명세서에 설명된 바와 같이 또한 구성될 수 있다.
다양한 실시예에 따르면, 보호 레이어는 나노 결정질(예를 들어, 약 40 nm 내지 약 60 nm의 범위의 입경을 가짐) 질화물 재료(예를 들어, MxNy)를 포함하거나 또는 그로 형성될 수 있다. 보호 레이어는 직류(DC) 스퍼터링을 사용하여 형성될 수 있다(예를 들어, 증착됨). 보호 레이어의 전기 전도도는 보호 레이어 내의 질소의 농도에 반비례할 수 있다. 보호 레이어의 약 21%의 질소의 농도(약 79%의 금속(M)의 농도에 대응함)는 퍼콜레이션 메커니즘(percolation mechanism)을 거쳐 우수한 전기 전도도를 갖는 금속 도전성 보호 레이어를 생성할 수 있고, 반면에 약간 화학양론적 M3N 금속 합금(여기서, 금속(M)은 Cu일 수 있음)은 1.85 eV의 광학 밴드갭을 갖는 결손 반도체(deficit semiconductors)의 전형적인 거동을 포함할 수 있다.
인공 시효 테스트가 수개월, 예를 들어 15개월 초과 동안, 예를 들어 약 60℃에서 약 95% 습도의 조건 하에서 보호 레이어에 대한 화학적 공격을 시뮬레이션할 수 있다. 다양한 실시예에 따르면, 보호 레이어는 시효 테스트 중에 그 광학 특성의 변화를 회피하기 위해 화학적으로 충분히 안정하다(불활성). 하위에 있는 레이어(예를 들어, 제 1 금속화 레이어)에 따라, 보호 레이어는 수개월 동안 심지어 100℃ 초과에서도 화학적으로 안정하다.
다양한 실시예에 따르면, 보호 레이어의 결정질 크기, 입경, 및 표면 조도는 예를 들어 보호 레이어를 형성하는 동안 및 보호 레이어의 조성을 조정하는 동안 중 적어도 하나에, 온도에 따라 증가될 수 있다. 또한, 질소와 보호 레이어의 금속(예를 들어, Cu와 같은 전이 금속)의 반응성은 예를 들어, 보호 레이어를 형성하는 동안 및 보호 레이어의 조성을 조정하는 동안 중 적어도 하나에, 온도에 따라 증가될 수 있다.
다양한 실시예에 따르면, 보호 레이어의 조성 및 존재 중 적어도 하나는 반도체 장치의 역 가공, 예를 들어 금속화 레이어의, 예를 들어 제 1 금속화 레이어 및 제 2 금속화 레이어 중 적어도 하나의 단면 및 표면 중 적어도 하나에 포커싱함으로써 식별될 수 있다. 금속화 레이어 위 또는 내 중 적어도 하나에서(예를 들어, 그 표면에서) 영역의 조성(예를 들어, 화학 조성, 깊이 프로파일, 2개의 화학 원소의 원자비, 화학 원소의 농도, 및 원자 조성 중 적어도 하나)을 분석함으로써, 보호 레이어의 조성 및 존재 중 적어도 하나가 드러날 수 있다. 조성(예를 들어, 보호 레이어의)은 에너지 분산 X선 분광법(energy dispersive X-ray spectroscopy: EDX), 투과 전자 현미경(transmission electron microscopy: TEM) 및 X선 광전자 현미경(X-ray photoelectron spectroscopy: XPS) 중 적어도 하나를 사용하여 얻어질 수 있다. 깊이 프로파일은 오제 전자 분광법(auger electron spectroscopy: AES) 및 2차 이온 질량 분광법(secondary ion mass spectrometry: SIMS) 중 적어도 하나를 사용하여 얻어질 수 있다. EDX 분석은 금속화 레이어의 전체레이어 두께를 관통할 수 있고, 따라서, 예를 들어, 적어도 수직 방향(두께 방향)을 따라 평균화된, 공간적으로 평균화된 조성, 예를 들어 보호 레이어의 N의 공간적으로 평균화된 농도 및 보호 레이어의 공간적으로 평균화된 원자비(예를 들어, 질소에 대한 금속의)를 얻는데 사용될 수 있다.
공간적으로 평균화된 조성, 예를 들어, 재료, 레이어, 영역 등의 공간적으로 평균화된 농도 및 공간적으로 평균화된 원자비 중 적어도 하나는, 실질적으로 재료, 레이어 영역 등의 연장부, 예를 들어 수직 연장부(두께) 및 측방향 연장부에 걸쳐, 예를 들어 실질적으로 재료, 레이어, 영역 등의 체적에 걸쳐, 예를 들어 재료, 레이어, 영역 등의 연장부(또는 체적 각각)의 적어도 약 50%에 걸쳐, 예를 들어 연장부(또는 체적 각각)의 적어도 약 60%에 걸쳐, 예를 들어 연장부(또는 체적 각각)의 적어도 약 70%에 걸쳐, 예를 들어 연장부(또는 체적 각각)의 적어도 약 80%에 걸쳐, 예를 들어 연장부(또는 체적 각각)의 적어도 약 90%에 걸쳐, 예를 들어 연장부(또는 체적 각각)의 적어도 약 100%에 걸쳐 평균화되는 것이 이해될 수 있다.
또한, 바람직한 실시예는 이하에 설명될 것이다:
반도체 장치는 기판; 기판 내 또는 위 중 적어도 하나에 배치된 금속화 레이어(또한 제 1 금속화 레이어라 칭함); 금속화 레이어 위에 적어도 부분적으로 배치된 보호 레이어를 포함할 수도 있고, 금속화 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하거나 또는 그로 형성되고, 보호 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 질화물 재료를 포함하거나 또는 그로 형성된다.
반도체 장치는 기판; 기판 내 또는 위 중 적어도 하나에 배치된 제 1 금속화레이어; 제 1 금속화 레이어 위에 적어도 부분적으로 배치된 보호 레이어를 포함할 수도 있고, 제 1 금속화 레이어는 제 1 금속을 포함하거나 또는 그로 형성되고, 보호 레이어는 제 1 금속을 포함하는 질화물 재료를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 기판은 반도체 기판이고, 예를 들어 기판은 실리콘을 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 보호 레이어는 적어도 부분적으로 금속화 레이어와 물리적 접촉한다.
다양한 실시예에 따르면, 금속화 레이어는 구리, 알루미늄, 금, 및 은 중 적어도 하나를 포함하는 금속 합금을 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 금속화 레이어는 구리를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 보호 레이어는 구리를 포함하는 질화물 재료를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 보호 레이어는 적어도 화학 조성에 의해 서로 상이한 적어도 제 1 영역 및 제 2 영역을 포함하거나 또는 이들로 형성된다.
다양한 실시예에 따르면, 제 1 영역 내의 질소의 농도는 제 2 영역 내의 질소의 농도와는 상이하다.
다양한 실시예에 따르면, 제 1 영역 내의 질소의 농도는 제 2 영역 내의 질소의 농도 미만이다.
다양한 실시예에 따르면, 제 1 영역 내의 질소의 농도는 약 20 원자 퍼센트 이하이고, 제 2 영역 내의 질소의 농도는 약 20 원자 퍼센트 초과이고, 예를 들어, 제 2 영역 내의 질소의 농도는 약 20 원자 퍼센트 내지 약 25 원자 퍼센트의 범위이다.
다양한 실시예에 따르면, 제 1 영역 내의 질소에 대한 금속의 원자비는 제 2 영역 내의 질소에 대한 금속의 원자비와는 상이하다.
다양한 실시예에 따르면, 제 1 영역 내의 질소에 대한 금속의 원자비는 제 2 영역 내의 질소에 대한 금속의 원자비 초과이다.
다양한 실시예에 따르면, 제 1 영역 내의 질소에 대한 금속의 원자비는 약 4 이상이고, 제 2 영역 내의 질소에 대한 금속의 원자비는 약 4 미만이다.
다양한 실시예에 따르면, 제 1 영역의 전기 전도도는 제 2 영역의 전기 전도도 초과이다.
다양한 실시예에 따르면, 제 1 영역은 전기 도전성이고, 제 2 영역은 전기 반도체성이다.
다양한 실시예에 따르면, 제 2 영역의 적어도 일부는 제 1 영역 위에 배치된다.
다양한 실시예에 따르면, 제 1 영역 및 제 2 영역은 서로의 옆에 적어도 부분적으로 측방향으로 배치된다.
다양한 실시예에 따르면, 보호 레이어는 제 1 조성으로부터 제 2 조성까지의 범위의 조성 구배 프로파일을 포함한다.
다양한 실시예에 따르면, 조성 구배 프로파일은 질소의 제 1 농도로부터 질소의 제 2 농도까지의 범위의 농도 구배 프로파일을 포함한다.
다양한 실시예에 따르면, 조성 구배 프로파일은 질소에 대한 금속의 제 1 원자비로부터 질소에 대한 금속의 제 2 원자비까지의 범위의 원자비 구배 프로파일을 포함한다.
다양한 실시예에 따르면, 질소의 농도는 보호 레이어의 적어도 하나의 영역 내에서 공간적으로 실질적으로 일정하다.
다양한 실시예에 따르면, 질소에 대한 금속의 원자비는 보호 레이어의 적어도 하나의 영역 내에서 공간적으로 실질적으로 일정하다.
다양한 실시예에 따르면, 보호 레이어 내의 질소에 대한 금속의 공간 평균 원자비는 3 이상이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소에 대한 금속의 공간 평균 원자비는 4 이상이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소에 대한 금속의 공간 평균 원자비는 5 이상이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소에 대한 금속의 공간 평균 원자비는 약 3 내지 약 20의 범위이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소의 공간 평균 농도는 약 25 원자 퍼센트 이하이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소의 공간 평균 농도는 약 5 원자 퍼센트 내지 약 25 원자 퍼센트의 범위이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소의 공간 평균 농도는 약 20 원자 퍼센트 이하이다.
다양한 실시예에 따르면, 보호 레이어 내의 질소의 공간 평균 농도는 약 12.5 원자 퍼센트 이하이다.
다양한 실시예에 따르면, 반도체 장치는 보호 레이어 위에 적어도 부분적으로 배치된 땜납 조인트를 더 포함할 수 있다.
다양한 실시예에 따르면, 땜납 조인트는 납, 주석, 은, 알루미늄 중 적어도 하나를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 땜납 조인트는 납, 주석, 은, 알루미늄 중 적어도 하나를 포함하는 금속 합금을 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 반도체 장치는 보호 레이어 위에 적어도 부분적으로 배치된 본딩 조인트를 더 포함할 수 있다.
다양한 실시예에 따르면, 본딩 조인트는 금, 알루미늄, 은, 및 구리 중 적어도 하나를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 본딩 조인트는 금, 알루미늄, 은, 및 구리 중 적어도 하나를 포함하는 금속 합금을 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 본딩 조인트는 적어도 부분적으로 보호 레이어를 통해 연장한다.
다양한 실시예에 따르면, 본딩 조인트는 적어도 부분적으로 금속화 레이어와 물리적 접촉한다.
다양한 실시예에 따르면, 보호 레이어의 두께는 약 1 ㎛ 미만이다. 다양한 실시예에 따르면, 보호 레이어의 두께는 약 0.5 ㎛ 이하이다. 다양한 실시예에 따르면, 보호 레이어의 두께는 약 100 nm 이하이다.
다양한 실시예에 따르면, 보호 레이어의 두께는 약 0.01 nm 이하이다.
다양한 실시예에 따르면, 질화물 재료는 구리 질화물이다.
다양한 실시예에 따르면, 금속화 레이어는 콘택트 패드; 레이어간 금속화부; 재배선 레이어; 시드 레이어 중 적어도 하나를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 보호 레이어는 적어도 부분적으로 노출된다(달리 말하면, 커버되지 않음).
다양한 실시예에 따르면, 반도체 장치는 기판 내 또는 위 중 적어도 하나에 배치된 집적 회로 구성요소를 더 포함할 수 있고, 금속화 레이어는 집적 회로 구성요소와 전기적으로 결합된다.
다양한 실시예에 따르면, 반도체 장치는 기판 내 또는 위 중 적어도 하나에 배치된 전기 절연 레이어를 더 포함할 수 있고, 금속화 레이어는 전기 절연 레이어 내에 적어도 부분적으로 배치된다.
다양한 실시예에 따르면, 반도체 장치는 보호 레이어 위에 적어도 부분적으로 배치된 폴리머레이어를 더 포함할 수 있다. 폴리머레이어는 이미드, 수지, 에폭시, 몰드 화합물 중 적어도 하나를 포함할 수 있다.
다양한 실시예에 따르면, 반도체 장치는 보호 레이어 위에 적어도 부분적으로 배치되고 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 다른 금속화 레이어(또한 제 2 금속화 레이어라 칭함)을 더 포함할 수 있다.
다양한 실시예에 따르면, 다른 금속화 레이어의 재료는 금속화 레이어의 재료에 동일하다. 달리 말하면, 금속화 레이어 및 다른 금속화 레이어는 동일한 재료로 형성된다.
다양한 실시예에 따르면, 반도체 장치는 보호 레이어와 금속화 레이어 사이에 적어도 부분적으로 배치되고 금속화 레이어와는 다른 재료를 포함하는 다른 금속화 레이어를 더 포함할 수 있다. 달리 말하면, 금속화 레이어 및 다른 금속화 레이어는 상이한 재료로 형성된다.
다양한 실시예에 따르면, 반도체 장치는 기판; 기판 내 또는 위 중 적어도 하나에 배치된 금속화 레이어; 금속화 레이어 위에 적어도 부분적으로 배치된 보호 레이어를 포함할 수도 있고, 금속화 레이어는 구리를 포함하거나 또는 그로 형성되고, 보호 레이어는 구리를 포함하는 질화물 재료를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 기판은 반도체 기판이고, 예를 들어 기판은 실리콘을 포함하거나 또는 그로 형성될 수 있다.
다양한 실시예에 따르면, 보호 레이어의 두께는 약 0.5 ㎛ 이하이다.
다양한 실시예에 따르면, 금속화 레이어는 콘택트 패드; 레이어간 금속화부; 재배선 레이어; 시드 레이어 중 적어도 하나를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 반도체 장치는 보호 레이어 위에 적어도 부분적으로 배치된 본딩 조인트를 더 포함할 수 있다.
다양한 실시예에 따르면, 반도체 장치는 기판; 기판 내 또는 위에 배치된 본딩 패드; 본딩 패드 위에 적어도 부분적으로 배치된 보호 레이어를 포함할 수도 있고, 본딩 패드는 금속을 포함하거나 또는 그로 형성되고, 보호 레이어는 금속을 포함하는 질화물을 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 레이어 배치체는 금속 표면; 구리를 포함하는 질화물 재료를 포함하고 금속 표면 위에 적어도 부분적으로 배치된 보호 레이어를 포함하고, 보호 레이어의 두께는 약 500 nm 이하이다. 다양한 실시예에 따르면, 금속 표면은 구리 표면이다.
다양한 실시예에 따르면, 레이어 배치체는 금속 표면; 금속 표면의 금속의 질화물 재료를 포함하고 금속 표면 위에 적어도 부분적으로 배치된 보호 레이어; 및 보호 레이어 위에 적어도 부분적으로 배치된 폴리머레이어, 땜납 조인트, 본딩 조인트 중 적어도 하나를 포함할 수 있다.
다양한 실시예에 따르면, 방법은 기판을 제공하는 단계; 기판 내 또는 위 중 적어도 하나에 금속화 레이어를 형성하는 단계; 금속화 레이어 위에 적어도 부분적으로 보호 레이어를 형성하는 단계를 포함할 수 있고, 금속화 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하거나 또는 그로 형성되고, 보호 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 질화물 재료를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 방법은 금속 표면을 제공하는 단계; 금속 표면의 금속의 질화물 재료를 포함하는 보호 레이어를 형성하는 단계 - 보호 레이어는 금속 표면 위에 적어도 부분적으로 형성됨 -; 및 보호 레이어 위에 적어도 부분적으로 폴리머레이어, 땜납 조인트, 본딩 조인트 중 적어도 하나를 형성하는 단계를 포함할 수 있다. 금속 표면은 금속화 레이어의 부분일 수 있다.
다양한 실시예에 따르면, 금속화 레이어(또는 금속 표면)는 구리를 포함하거나 또는 그로 형성되고, 보호 레이어는 구리를 포함하는 질화물 재료를 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 방법은 기판을 제공하는 단계; 반도체 기판 내 또는 위 중 적어도 하나에 콘택트 패드를 형성하는 단계; 콘택트 패드 위에 적어도 부분적으로 보호 레이어를 형성하는 단계를 포함하고, 본딩 패드는 금속을 포함하거나 또는 그로 형성되고, 보호 레이어는 금속의 질화물을 포함하거나 또는 그로 형성된다.
다양한 실시예에 따르면, 방법은 보호 레이어를 형성하기 전에 금속화 레이어(또는 금속 표면)로부터 표면레이어를 제거하는 단계를 더 포함할 수 있다.
다양한 실시예에 따르면, 방법은 보호 레이어 위에 적어도 부분적으로 폴리머레이어를 형성하는 단계를 더 포함할 수 있다.
다양한 실시예에 따르면, 보호 레이어를 형성하는 단계는 반응성 스퍼터링 및 원자 레이어 증착 중 적어도 하나를 사용하는 것을 포함한다.
다양한 실시예에 따르면, 방법은 사전결정된 도전형에 따라 보호 레이어의 조성을 조정하는 단계를 더 포함할 수 있다.
다양한 실시예에 따르면, 방법은 조성의 공간적 분포를 조정하는 단계를 더 포함할 수 있다.
다양한 실시예에 따르면, 조성을 조정하는 단계는 보호 레이어의 적어도 일부를 가열하는 단계; 보호 레이어를 형성하는 동안 프로세스 파라미터를 조정하는 단계; 보호 레이어를 반응제에 노출하는 단계 중 적어도 하나를 포함한다.
다양한 실시예에 따르면, 조성을 조정하는 단계는 보호 레이어의 형성 중에 프로세스 파라미터를 조정하는 것을 포함하고, 여기서 프로세스 파라미터는 가스 유동, 가스 분압, 온도(예를 들어, 반도체 기판의), 증착 속도 중 적어도 하나이다.
다양한 실시예에 따르면, 조성을 조정하는 단계는 보호 레이어의 적어도 일부를 가열하는 단계를 포함하고, 여기서 보호 레이어의 적어도 일부를 가열하는 단계는 제 1 온도로부터 제 2 온도의 범위의 온도 구배를 보호 레이어 내에 형성하는 것; 보호 레이어의 적어도 일부 내에 공간적으로 실질적으로 일정한 온도 분포를 형성하는 것 중 적어도 하나를 포함한다.
다양한 실시예에 따르면, 조성을 조정하는 단계는 보호 레이어의 적어도 일부를 가열하는 단계를 포함하고, 여기서 보호 레이어의 적어도 일부를 가열하는 단계는 레이저 소스를 사용하는 것을 포함한다.
다양한 실시예에 따르면, 보호 레이어의 조성을 조정하는 단계는, 보호 레이어의 적어도 하나의 영역 내의 질소의 농도를 수정하는 것; 보호 레이어의 적어도 하나의 영역 내의 질소에 대한 금속의 원자비를 수정하는 것; 보호 레이어의 적어도 하나의 영역 내에 조성 구배 프로파일을 형성하는 것; 보호 레이어의 적어도 하나의 영역 내에 공간적으로 실질적으로 일정한 조성을 형성하는 것 중 적어도 하나를 포함한다.
다양한 실시예에 따르면, 방법은 금속화 레이어 위에 본딩 조인트를 형성하는 단계를 더 포함할 수 있다.
다양한 실시예에 따르면, 본딩 조인트를 형성하는 단계는 본딩을 사용하여 적어도 부분적으로 보호 레이어를 개방하는 단계를 포함한다. 보호 레이어를 개방하는 단계는 본딩 와이어를 사용하여 보호 레이어에 힘을 인가하는 단계를 포함할 수 있다. 본딩 와이어는 보호 레이어에 대해 가압될 수 있고(예를 들어, 힘을 인가함), 예를 들어 진동 운동으로 보호 레이어에 대해 이동될 수 있다.
다양한 실시예에 다르면, 금속화 레이어(또는 금속 표면)를 형성하는 단계는 다마신 프로세스를 사용하는 것, 이중 다마신 프로세스를 사용하는 것 중 적어도 하나를 포함한다.
다양한 실시예에 따르면, 방법은 제 1 금속화 레이어와 보호 레이어 사이에 다른 금속화 레이어(또한 제 2 금속화 레이어라 칭함)을 형성하는 단계를 더 포함할 수 있고, 여기서 다른 금속화부는 금속화 레이어의 재료와는 상이한 재료를 포함한다.
다양한 실시예에 따르면, 방법은 기판과 금속화 레이어(또는 금속 표면) 사이에 다른 금속화 레이어를 형성하는 단계를 더 포함할 수 있고, 여기서 다른 금속화부는 금속화 레이어(또는 금속 표면)의 재료와는 상이한 재료를 포함한다.
다양한 실시예에 따르면, 방법은 보호 레이어 위에 적어도 부분적으로 다른 금속화 레이어를 형성하는 단계를 더 포함할 수 있고, 여기서 다른 금속화부는 구리, 알루미늄, 금 및 은 중 적어도 하나를 포함하거나 또는 그로 형성된다.

Claims (29)

  1. 반도체 장치로,
    기판과,
    상기 기판 내 또는 위 중 적어도 하나에 배치된 금속화 레이어와,
    상기 금속화 레이어 위에 적어도 부분적으로 배치된 보호 레이어
    를 포함하되,
    상기 금속화 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하고,
    상기 보호 레이어는 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 질화물 재료를 포함하며,
    상기 보호 레이어는 서로 다른 제 1 영역과 제 2 영역을 적어도 포함하여, 상기 보호 레이어의 상기 제 1 영역 내 질소의 농도는 20 원자 퍼센트 이하가 되도록 하고, 상기 보호 레이어의 상기 제 2 영역 내 질소의 농도는 20 원자 퍼센트보다 크게 되도록 하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 금속화 레이어는 구리를 포함하거나 또는 구리로 형성되는
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 보호 레이어는 구리를 포함하는 질화물 재료를 포함하거나 또는 구리를 포함하는 질화물 재료로 형성되는
    반도체 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 보호 레이어의 상기 제 1 영역의 전기 전도도는 상기 보호 레이어의 상기 제 2 영역의 전기 전도도보다 큰
    반도체 장치.
  7. 제 1 항에 있어서,
    상기 보호 레이어는 제 1 조성으로부터 제 2 조성까지의 범위의 조성 구배 프로파일을 포함하는
    반도체 장치.
  8. 제 1 항에 있어서,
    상기 보호 레이어 내의 질소의 공간 평균 농도는 5 원자 퍼센트 내지 25 원자 퍼센트의 범위인
    반도체 장치.
  9. 제 1 항에 있어서,
    상기 보호 레이어 위에 적어도 부분적으로 배치된 땜납 조인트를 더 포함하는
    반도체 장치.
  10. 제 1 항에 있어서,
    상기 보호 레이어 위에 적어도 부분적으로 배치된 본딩 조인트를 더 포함하는
    반도체 장치.
  11. 제 10 항에 있어서,
    상기 본딩 조인트는 적어도 부분적으로 상기 보호 레이어를 통해 연장하는
    반도체 장치.
  12. 제 1 항에 있어서,
    상기 보호 레이어의 두께는 1 ㎛ 미만인
    반도체 장치.
  13. 제 1 항에 있어서,
    상기 금속화 레이어는
    콘택트 패드와,
    레이어간 금속화부와,
    재배선 레이어와,
    시드 레이어
    중 적어도 하나를 포함하는
    반도체 장치.
  14. 제 1 항에 있어서,
    상기 기판 내 또는 위 중 적어도 하나에 배치된 전기 절연 레이어를 더 포함하고,
    상기 금속화 레이어는 상기 전기 절연 레이어 내에 적어도 부분적으로 배치되는
    반도체 장치.
  15. 제 1 항에 있어서,
    상기 보호 레이어 위에 적어도 부분적으로 배치된 폴리머레이어를 더 포함하는
    반도체 장치.
  16. 제 1 항에 있어서,
    상기 보호 레이어 위에 적어도 부분적으로 배치되고 구리, 알루미늄, 금, 은 중 적어도 하나를 포함하는 다른 금속화 레이어를 더 포함하는
    반도체 장치.
  17. 제 16 항에 있어서,
    상기 다른 금속화 레이어의 재료는 상기 금속화 레이어의 재료와 동일한
    반도체 장치.
  18. 제 1 항에 있어서,
    상기 보호 레이어와 상기 금속화 레이어 사이에 적어도 부분적으로 배치되고 상기 금속화 레이어와는 다른 재료를 포함하는 다른 금속화 레이어를 더 포함하는
    반도체 장치.
  19. 삭제
  20. 제 1 항에 있어서,
    상기 보호 레이어의 두께는 0.5 ㎛ 이하인
    반도체 장치.
  21. 삭제
  22. 삭제
  23. 반도체 장치에 있어서,
    기판과,
    상기 기판 내 또는 위에 배치된 본딩 패드와,
    상기 본딩 패드 위에 적어도 부분적으로 배치된 보호 레이어
    를 포함하되,
    상기 본딩 패드는 금속을 포함하고,
    상기 보호 레이어는 상기 금속의 질화물을 포함하고, 적어도 제 1 영역 및 제 2 영역을 포함하며, 상기 제 1 영역 내 질소에 대한 상기 금속의 원자 비가 상기 제 2 영역 내 질소에 대한 상기 금속의 원자 비와 다른
    반도체 장치.
  24. 레이어 배치체에 있어서,
    금속 표면과,
    구리를 포함하는 질화물 재료를 포함하고, 상기 금속 표면 위에 적어도 부분적으로 배치된 보호 레이어를 포함하되,
    상기 보호 레이어는 적어도 제 1 영역 및 제 2 영역을 포함하고, 상기 제 1 영역 내 질소에 대한 구리의 원자 비가 상기 제 2 영역 내 질소에 대한 구리의 원자 비와 다르며,
    상기 보호 레이어의 두께는 500 nm 이하인
    레이어 배치체.
  25. 제 23 항에 있어서,
    상기 제 1 영역은 전기적으로 도전성이고, 상기 제 2 영역은 전기적으로 반도체성인
    반도체 장치.
  26. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역은 서로 일정 거리만큼 떨어져 위치하게 되는
    반도체 장치.
  27. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역은 서로 물리적으로 접촉하는
    반도체 장치.
  28. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 사이의 계면의 적어도 일부는 상기 금속화 레이어와 마주하는 상기 기판의 면에 수직한 수직 방향을 따라 연장되는
    반도체 장치.
  29. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 사이의 계면의 적어도 일부는 상기 금속화 레이어와 마주하는 상기 기판의 면에 평행한 측방향을 따라 연장되는
    반도체 장치.
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