KR101470946B1 - 반도체칩의 밀폐형 패키지 및 공정 방법 - Google Patents
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Abstract
본 발명은 반도체칩의 밀폐형 패키지 및 공정 방법에 관한 것으로서, 더욱 상세하게는 외부로부터 밀봉되어야 하는 반도체칩을 신호 전송을 위한 금속배선이 포함된 하부 배선기판칩 위에 위치시키고 하부 배선기판칩과 덮개 역할을 하는 상부 덮개기판의 소정 위치에 형성된 금속 실링부를 솔더링하여 반도체칩을 밀봉하여 제작하는 반도체칩의 밀폐형 패키지 및 공정 방법에 관한 것이다.
Description
본 발명은 반도체칩의 밀폐형 패키지 및 공정 방법에 관한 것으로서, 더욱 상세하게는 외부로부터 밀봉되어야 하는 반도체칩을 신호 전송을 위한 금속배선이 포함된 하부 배선기판칩 위에 위치시키고 하부 배선기판칩과 덮개 역할을 하는 상부 덮개기판의 소정 위치에 형성된 금속 실링부를 솔더링하여 반도체칩을 밀봉하여 제작하는 반도체칩의 밀폐형 패키지 및 공정 방법에 관한 것이다.
현재 전자산업의 추세는 소형화, 경량화, 저전력화된 반도체 칩을 저렴하게 제조하는 방향으로 나아가고 있다.
특히, 소형화, 경량화 및 저렴한 제조 단가의 목표를 달성하기 위해서는 그에 맞는 반도체 패키지 기술이 매우 중요하며, 특히, 수분이나 입자 및 열 순환에 취약하여 고가의 밀폐형 패키지가 필요한 MEMS 센서의 경우 더욱 크게 요구되고 있는 실정이다.
기존의 반도체칩의 밀폐형 패키지는 주로 금속 패키지나 세라믹 패키지를 이용하였다.
하지만, 높은 가격, 큰 부피, 중량성 등의 단점으로 이를 개선하기 위하여 개발된 기술이 웨이퍼 레벨 패키지 기술이다.
웨이퍼 레벨 패키지의 경우, 센서부 등이 형성된 반도체칩과, 반도체칩과 접합되어져 센서부를 외부로부터 차단시켜 주는 덮개 기판으로 구성되어 진다.
특히, 센서가 이를 구동하기 위한 신호취득회로기판 위에 제작된 경우 외부 파운더리 서비스 업체에 의하여 제작되는 신호취득회로기판의 가격이 비싸기 때문에 단일 반도체칩의 크기를 작게 만드는게 유리하다.
하지만, 웨이퍼 레벨 패키지를 위해서는 신호취득회로기판 위에 밀봉을 위한 금속 실링이 존재해야 하고 또한 금속 실링 외곽 영역에 본딩 패드가 존재하여야 하므로 반도체칩 크기가 커질 수밖에 없고 이는 곧 낮은 생산율로 이어져 제조단가가 비싸지게 된다.
또한, 외부 업체에 의해 제작된 신호취득회로기판은 밀봉을 위한 기판 표면 등에 대한 품질관리 측면에서 관리가 어려운 문제점이 발생한다.
또한, 불량 반도체칩의 경우에도 덮개 기판이 덮히기 때문에 덮개 기판의 가격이 비쌀 경우에도 단점으로 작용하게 된다.
도 1은 센서(111)를 동작시킬 신호취득회로(113)가 포함된 신호취득회로기판(100)과 상기 기판위에 형성된 센서(111) 및 기판을 다이싱하여 반도체칩(110)으로 분리하는 과정을 형상화한 것이다.
센서(111)에서 발생한 신호는 신호취득회로(113)에서 전기적 신호로 변환되고 이 전기적 신호는 본딩패드(112)를 통해 외부 패키지로 전달되어진다.
도 2는 기존의 금속 및 세라믹을 이용한 밀폐형 패키지 방법을 형상화한 것이다.
즉, 다이싱 후 분리된 반도체칩(110)을 기존의 금속 패키지 혹은 세라믹 패키지(120)와 접합한 후 전기적 신호 전달을 위하여 와이어 본딩(114)을 반도체칩 상의 본딩패드(112)와 패키지 피드쓰루(122)에 처리하게 된다.
웨이퍼, 세라믹 혹은 금속 등으로 이루어진 덮개(126)와 상기 기술된 금속 혹은 세라믹 기판(120)의 금속 실링(117)을 솔더링(119)하여 밀봉하게 된다.
하지만, 금속 및 세라믹 기판의 높은 제조 단가, 큰 부피, 중량성 등의 개선이 필요하다.
도 3은 이러한 금속 혹은 세라믹 패키지의 단점을 해결하기 위하여 제작된 기존의 웨이퍼 레벨 패키지의 신호취득회로기판(200) 형상을 나타낸 것이다.
웨이퍼 레벨 패키지를 위하여 금속실링부(215)가 포함된 신호취득회로기판(200)을 단일 반도체칩(210)으로 분리하게 되는데 상기 금속실링부(215)가 신호취득회로기판(200)에 포함되기 때문에 다이싱된 반도체칩(210)의 크기가 기존 금속 및 세라믹 패키지(120)와 결합되던 반도체칩(110)의 크기보다 커지게 됨을 알 수 있다.
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 감안하여 제안된 것으로서, 본 발명의 목적은 종래의 금속 및 세라믹 패키지가 가지고 있는 크기, 무게 및 높은 제조 단가를 개선하고, 또한 종래의 웨이퍼 레벨 패키지의 신호취득회로기판에 밀봉을 위한 금속 실링부를 직접적으로 형성하는 것을, 신호를 전달할 수 있는 금속배선 및 밀봉을 위한 금속 실링부가 있는 값싼 배선기판을 이용하여 단일 반도체칩 크기를 증가시키지 않게 되어 신호취득회로기판 대비 반도체칩 생산량을 늘리고 양품인 반도체칩만을 사용하게 되어 불량으로 인한 덮개기판의 손실을 최소화할 수 있도록 하는데 있다.
본 발명의 다른 목적은 밀폐를 위한 품질관리를 외부 업체가 제작하는 신호취득회로기판이 아닌 직접 손쉽게 제작 가능한 배선기판과 덮개기판을 통해 제공할 수 있기에 센서 제작 업체가 간편히 웨이퍼 레벨 패키지를 적용할 수 있도록 하여 제조단가를 낮출 수 있도록 하는데 있다.
본 발명이 해결하고자 하는 과제를 달성하기 위하여,
본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지는,
반도체칩이 상측에 배치되는 배선기판칩(310)과;
배선기판칩 상측에 부착되고 상단에 센서(111)가 형성되어 있는 반도체칩(110)과;
상기 반도체칩에 일정거리 이격되어 다수개가 형성되는 본딩패드(112)와;
상기 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되는 금속와이어(314)와;
상기 배선기판칩에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 금속배선층(311)과;
상기 금속배선층 상단에 형성되어 금속배선층을 보호하기 위한 절연막층(312)과;
상기 금속배선층 상측의 소정 위치에 형성되되, 절연막층을 제거되어 전기적 통로를 형성해주는 절연막오픈부(313)와;
상기 절연막층 상단에 형성되어 솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(315)과;
솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(317)이 형성된 덮개기판(316)과;
상기 배선기판칩과 상기 덮개기판 사이에 형성되는 벽(318)과;
상기 벽의 양단에 형성되어 배선기판칩과 덮개기판의 금속실링층과 벽을 밀폐할 수 있는 솔더층(319);을 포함하여 구성되어 본 발명의 과제를 해결하게 된다.
이상의 구성 및 작용을 지니는 본 발명에 따른 반도체칩의 밀폐형 패키지 및 공정 방법은,
종래의 금속 및 세라믹 패키지가 가지고 있는 크기, 무게 및 높은 제조 단가를 개선하고, 또한 종래의 웨이퍼 레벨 패키지의 신호취득회로기판에 밀봉을 위한 금속 실링부를 직접적으로 형성하는 것을, 신호를 전달할 수 있는 금속배선 및 밀봉을 위한 금속 실링부가 있는 값싼 배선기판을 이용하여 단일 반도체칩 크기를 증가시키지 않게 되어 신호취득회로기판 대비 반도체칩 생산량을 늘리고 양품인 반도체칩만을 사용하게 되어 불량으로 인한 덮개기판의 손실을 최소화할 수 있는 효과를 제공하게 된다.
또한, 밀폐를 위한 품질관리를 외부 업체가 제작하는 신호취득회로기판이 아닌 직접 손쉽게 제작 가능한 배선기판과 덮개기판을 통해 제공할 수 있기에 센서 제작 업체가 간편히 웨이퍼 레벨 패키지를 적용할 수 있도록 하여 제조단가를 낮출 수 있게 된다.
즉, 종래 기술에 비하여 금속 실링부 때문에 발생하는 고가의 반도체칩의 면적 손실을 줄일 수 있어서 제조 단가가 감소하게 되는 장점이 있다.
또한, 손쉽게 제작 가능한 배선기판 및 덮개기판에 금속 실링부를 형성하여 밀폐를 위한 솔더링을 진행하게 되므로 밀폐성에 필요한 기판 및 칩 표면상태 등의 품질관리 측면에서 외부 파운더리 서비스 업체를 통해 제작되어져서 직접적인 품질관리를 시행할 수 없는 신호취득회로기판에 금속실링을 형성하지 않아도 되기 때문에 공정 관리 측면에서 유리하게 된다.
또한, 양품 반도체칩만을 선별하여 배선기판에 접합할 시 종래 기술에서 제안한 신호취득회로기판과 덮개기판이 일괄적으로 접합되어져 불량 반도체칩에도 덮개기판이 소모되는 단점을 보완할 수 있게 된다.
도 1은 종래의 센서가 형성된 신호취득회로기판을 반도체칩으로 다이싱한 형상을 나타낸 예시도이다.
도 2는 종래의 센서가 형성된 반도체칩을 기존의 금속 및 세라믹을 이용하여 밀폐시키는 패키지 방식을 나타내는 단면도이다.
도 3은 종래의 웨이퍼 레벨 패키지의 신호취득회로 기판을 반도체칩으로 분리한 형상을 나타낸 예시도이다.
도 4는 종래의 센서, 본딩패드, 금속실링 및 신호취득회로를 포함하는 반도체칩과 덮개기판을 금속실링을 솔더링하여 밀폐시키는 웨이퍼 레벨 패키지 방식을 나타내는 단면도이다.
도 5는 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지의 배선기판을 배선기판칩으로 다이싱한 후 센서가 형성된 반도체칩과 결합한 형상을 나타낸 예시도이다.
도 6은 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 7은 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지 공정 방법을 나타낸 흐름도이다.
도 8은 본 발명의 이실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 9는 본 발명의 삼실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 10은 본 발명의 사실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 11은 본 발명의 오실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 2는 종래의 센서가 형성된 반도체칩을 기존의 금속 및 세라믹을 이용하여 밀폐시키는 패키지 방식을 나타내는 단면도이다.
도 3은 종래의 웨이퍼 레벨 패키지의 신호취득회로 기판을 반도체칩으로 분리한 형상을 나타낸 예시도이다.
도 4는 종래의 센서, 본딩패드, 금속실링 및 신호취득회로를 포함하는 반도체칩과 덮개기판을 금속실링을 솔더링하여 밀폐시키는 웨이퍼 레벨 패키지 방식을 나타내는 단면도이다.
도 5는 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지의 배선기판을 배선기판칩으로 다이싱한 후 센서가 형성된 반도체칩과 결합한 형상을 나타낸 예시도이다.
도 6은 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 7은 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지 공정 방법을 나타낸 흐름도이다.
도 8은 본 발명의 이실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 9는 본 발명의 삼실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 10은 본 발명의 사실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 11은 본 발명의 오실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
상기 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지는,
반도체칩이 상측에 배치되는 배선기판칩(310)과;
배선기판칩 상측에 부착되고 상단에 센서(111)가 형성되어 있는 반도체칩(110)과;
상기 반도체칩에 일정거리 이격되어 다수개가 형성되는 본딩패드(112)와;
상기 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되는 금속와이어(314)와;
상기 배선기판칩에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 금속배선층(311)과;
상기 금속배선층 상단에 형성되어 금속배선층을 보호하기 위한 절연막층(312)과;
상기 금속배선층 상측의 소정 위치에 형성되되, 절연막층을 제거되어 전기적 통로를 형성해주는 절연막오픈부(313)와;
상기 절연막층 상단에 형성되어 솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(315)과;
솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(317)이 형성된 덮개기판(316)과;
상기 배선기판칩과 상기 덮개기판 사이에 형성되는 벽(318)과;
상기 벽의 양단에 형성되어 배선기판칩과 덮개기판의 금속실링층과 벽을 밀폐할 수 있는 솔더층(319);을 포함하여 구성되는 것을 특징으로 한다.
한편, 본 발명의 이실시예에 따른 반도체칩의 밀폐형 패키지는,
반도체칩이 상측에 배치되는 배선기판칩(310)과;
배선기판칩 상측에 부착되고 상단에 센서(111)가 형성되어 있는 반도체칩(110)과;
상기 반도체칩에 일정거리 이격되어 다수개가 형성되는 본딩패드(112)와;
상기 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되는 금속와이어(314)와;
상기 배선기판칩에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 금속배선층(311)과;
상기 금속배선층 상단에 형성되어 금속배선층을 보호하기 위한 절연막층(312)과;
상기 금속배선층 상측의 소정 위치에 형성되되, 절연막층을 제거되어 전기적 통로를 형성해주는 절연막오픈부(313)와;
상기 절연막층 상단에 형성되어 솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(315)과;
솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(317)이 형성된 덮개기판(316)과;
상기 배선기판칩과 덮개기판의 금속실링층 사이에 형성되어 밀폐시키기 위한 솔더층(319);을 포함하여 구성되는 것을 특징으로 한다.
이때, 상기 배선기판칩(310)의,
반도체칩이 상측에 배치되는 위치를 식각하여 식각된 위치에 반도체칩이 형성되도록 하되,
배선기판칩은 반도체칩보다 두꺼우며, 상기 식각은 반도체칩의 두께 이상으로 식각되는 것을 특징으로 한다.
이때, 상기 덮개기판(316)의,
반도체칩이 하측에 배치되는 위치를 식각하여 식각된 위치에 반도체칩이 형성되도록 하되,
덮개기판은 반도체칩보다 두꺼우며, 상기 식각은 반도체칩의 두께 이상으로 식각되는 것을 특징으로 한다.
이때, 상기 배선기판칩(310)의,
반도체칩이 상측에 배치되는 위치를 식각하며,
덮개기판(316)의,
반도체칩이 하측에 배치되는 위치를 식각하되,
상기 배선기판칩(310)의 식각 깊이와 덮개기판의 식각 깊이의 합이 반도체칩의 두께 이상인 것을 특징으로 한다.
이때, 상기 배선기판칩(310)은,
실리콘, 금속, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되는 것을 특징으로 한다.
이때, 상기 금속배선층(311)은,
Al, Ti, Cr, Ni, Pt, Au 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 한다.
이때, 상기 절연막층(312)은,
실리콘 산화물 혹은 실리콘 질화물으로 구성되는 것을 특징으로 한다.
이때, 상기 금속실링층(315, 317)은,
Ti, Cr, Pt, Ni, Au, In, Sn, Ag, Pb, Sn, Bi, Sb, Cd, Cu 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 한다.
이때, 상기 덮개기판(316)은,
실리콘, 게르마늄, Kovar, Invar, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되는 것을 특징으로 한다.
이때, 상기 벽(318)은,
실리콘, Kovar, Invar, 금속 및 세라믹 중 어느 하나로 구성되는 것을 특징으로 한다.
이때, 상기 솔더층(319)은,
Pb, Sn, In, Ag, Au, Cu, Bi 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 한다.
이때, 상기 덮개기판(316)은,
반도체칩이 광 투과가 필요한 이미지 센서인 경우 비반사 코팅이 되어 있는 것을 특징으로 한다.
이때, 상기 벽(318)은,
반도체칩의 두께 이상인 것을 특징으로 한다.
한편, 반도체칩의 밀폐형 패키지 공정 방법은,
배선기판칩 상단에 금속배선층(311)을 형성하는 금속배선층형성단계(S100)와;
금속배선층을 보호하기 위하여 금속배선층 상단에 절연막층(312)을 형성하는 절연막층형성단계(S110)와;
금속배선층 상측의 소정 위치에 절연막층을 일부 제거하여 전기적 통로를 형성해주는 절연막오픈부(313)를 형성하는 절연막오픈부형성단계(S120)와;
솔더링을 통한 밀폐성을 제공하기 위하여 상기 절연막층 상단에 금속실링층(315)을 형성하는 금속실링층형성단계(S130)와;
배선기판칩(310) 상단에 센서(111)가 형성된 반도체칩(110)을 부착하는 반도체칩부착단계(S140)와;
반도체칩에 형성된 본딩패드(112)와 배선기판칩의 금속배선층(311)을 금속와이어(314)로 연결하는 와이어본딩단계(S150)와;
덮개기판(316)의 하단에 금속실링층(317)을 형성하는 금속실링층형성단계(S160)와;
상기 배선기판칩(310)과 덮개기판(316) 사이에 벽을 위치시키고, 솔더링하는 솔더링단계(S170)와;
덮개기판으로 센서를 밀봉시킨 배선기판칩을 밀폐형 패키지 칩 단위로 다이싱하는 다이싱단계(S180);를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체칩의 밀폐형 패키지 및 공정 방법의 실시예를 통해 상세히 설명하도록 한다.
도 1은 종래의 센서가 형성된 신호취득회로기판을 반도체칩으로 다이싱한 형상을 나타낸 예시도이다.
도 1에 도시한 바와 같이, 종래의 센서(111), 본딩패드(112) 및 신호취득회로(113)를 포함하는 반도체칩(110)은,
신호취득회로부(113)를 형성하는 단계와; 신호취득회로가 형성된 기판위에 센서(111)를 형성하는 단계와; 센서가 형성된 신호취득회로기판(100)을 반도체칩(110)으로 다이싱하는 단계로 이루어진다.
특히, 신호취득회로의 전기적 신호를 전달해줄 수 있는 본딩패드(112)가 반도체칩(110)의 소정 위치에 구성되어져 있다.
도 2는 종래의 센서가 형성된 반도체칩을 기존의 금속 및 세라믹을 이용하여 밀폐시키는 패키지 방식을 나타내는 단면도이다.
도 2에 도시한 바와 같이, 기존의 금속 및 세라믹 밀폐형 패키지는,
반도체칩(110)을 금속 혹은 세라믹 기판(120)에 부착하는 단계와; 센서(111)를 구동시 발생된 신호를 신호취득회로부(113)에서 전기 신호로 변환한 후 패키지의 피드쓰루(122)를 통해 외부로 전달할 수 있도록 본딩패드(112)와 와이어본딩(114)하는 단계와; 금속실링(117)이 형성되어 있는 덮개기판(126)을 금속실링(117)이 형성되어져 있는 금속 및 세라믹 기판(120)을 솔더링(119)하여 밀봉하는 단계로 이루어진다.
도 3은 종래의 웨이퍼 레벨 패키지의 신호취득회로 기판을 반도체칩으로 분리한 형상을 나타낸 예시도이다.
도 3에 도시한 바와 같이, 종래의 금속 혹은 세라믹 패키지의 단점을 해결하기 위하여 제작된 예시도로서, 기존의 웨이퍼 레벨 패키지를 위한 센서(211), 본딩패드(212), 금속실링(214) 및 신호취득회로(213)를 포함하는 반도체칩(210)은,
신호취득회로부(213)를 형성하는 단계와; 신호취득회로(213)가 형성된 기판위에 센서(211)를 형성하는 단계와; 센서(211)가 형성된 신호취득회로기판(200) 위에 솔더링을 위한 금속실링부(214)를 형성하는 단계로 이루어진다.
특히, 신호취득회로(213)의 전기적 신호를 전달해줄 수 있는 본딩패드(212)가 반도체칩(210)의 금속실링(214) 외곽부에 구성되어져 있는 것이 특징이다.
도 4는 종래의 센서, 본딩패드, 금속실링 및 신호취득회로를 포함하는 반도체칩과 덮개기판을 금속실링을 솔더링하여 밀폐시키는 웨이퍼 레벨 패키지 방식을 나타내는 단면도이다.
도 4에서 도시한 바와 같이, 기존의 웨이퍼 레벨 패키지는,
신호취득회로기판(200)에 신호취득회로부(213)를 형성하는 단계와; 신호취득회로기판(200) 상에 금속실링(215)부를 형성하는 단계와; 신호취득회로기판(200) 상에 센서(211)를 형성하는 단계와; 센서(211) 및 금속실링(215)이 형성되어 있는 신호취득회로기판(200)을 금속실링(217)이 형성되어져 있는 덮개기판(216)과 솔더링(219)하여 밀봉하는 단계와; 덮개기판(216)으로 센서(211)를 밀봉시킨 신호취득회로기판(200)을 웨이퍼 레벨 패키지 칩(210)으로 다이싱하는 단계로 이루어진다.
이때, 신호취득회로의 전기적 신호를 전달해줄 수 있는 본딩패드(212)가 웨이퍼 레벨 패키지 칩(210) 상의 금속실링(215) 외곽의 소정위치에 구성되어져 있다.
도 5는 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지의 배선기판을 배선기판칩으로 다이싱한 후 센서가 형성된 반도체칩과 결합한 형상을 나타낸 예시도이다.
도 6은 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 5에 도시한 바와 같이, 본 발명은 신호를 전달할 수 있는 금속배선층과 금속실링부가 포함된 배선기판칩의 상단에 센서가 형성된 반도체칩이 부착되게 된다.
도 6에 도시한 바와 같이, 본 발명인 반도체칩의 밀폐형 패키지는,
반도체칩이 상측에 배치되는 배선기판칩(310)과;
배선기판칩 상측에 부착되고 상단에 센서(111)가 형성되어 있는 반도체칩(110)과;
상기 반도체칩에 일정거리 이격되어 다수개가 형성되는 본딩패드(112)와;
상기 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되는 금속와이어(314)와;
상기 배선기판칩에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 금속배선층(311)과;
상기 금속배선층 상단에 형성되어 금속배선층을 보호하기 위한 절연막층(312)과;
상기 금속배선층 상측의 소정 위치에 형성되되, 절연막층을 제거되어 전기적 통로를 형성해주는 절연막오픈부(313)와;
상기 절연막층 상단에 형성되어 솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(315)과;
솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(317)이 형성된 덮개기판(316)과;
상기 배선기판칩과 상기 덮개기판 사이에 형성되는 벽(318)과;
상기 벽의 양단에 형성되어 배선기판칩과 덮개기판의 금속실링층과 벽을 밀폐할 수 있는 솔더층(319);을 포함하여 구성되게 된다.
상기 배선기판칩(310)의 상측에 반도체칩이 배치되게 되는데, 상기 반도체칩(110)의 상단에 센서(111)가 형성되어 있게 된다.
또한, 상기 반도체칩에 본딩패드(112)가 일정거리 이격되어 다수개가 형성되게 된다.
그리고, 상기 금속배선층(311)은 배선기판칩의 상단에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 역할을 수행하게 된다.
이때, 금속와이어(314)가 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되어야 한다.
또한, 상기 절연막층(312)을 금속배선층 상단에 형성시켜, 금속배선층을 보호하도록 하며, 절연막오픈부(313)를 금속배선층 상측의 소정 위치에 형성시키게 되는데, 이는 절연막층을 일부 제거하여 전기적 통로를 형성해주는 역할을 하게 된다.
상기 금속실링층(315)은 절연막층 상단에 형성되어 솔더층의 솔더링을 통한 밀폐성을 제공하게 된다.
솔더링을 통한 밀폐성을 제공하기 위하여 금속실링층(317)이 형성된 덮개기판(316)을 구성하게 된다.
이때, 벽(318)을 상기 배선기판칩과 상기 덮개기판 사이에 형성하게 되고, 솔더층(319)을 벽의 양단에 형성시켜 솔더링을 통해 배선기판칩과 덮개기판의 금속실링층과 벽을 밀폐하게 되는 것이다.
도 7은 본 발명의 일실시예에 따른 반도체칩의 밀폐형 패키지 공정 방법을 나타낸 흐름도이다.
도 7에 도시한 바와 같이, 본 발명인 반도체칩의 밀폐형 패키지 공정 방법은,
배선기판칩 상단에 금속배선층(311)을 형성하는 금속배선층형성단계(S100)와;
금속배선층을 보호하기 위하여 금속배선층 상단에 절연막층(312)을 형성하는 절연막층형성단계(S110)와;
금속배선층 상측의 소정 위치에 절연막층을 일부 제거하여 전기적 통로를 형성해주는 절연막오픈부(313)를 형성하는 절연막오픈부형성단계(S120)와;
솔더링을 통한 밀폐성을 제공하기 위하여 상기 절연막층 상단에 금속실링층(315)을 형성하는 금속실링층형성단계(S130)와;
배선기판칩(310) 상단에 센서(111)가 형성된 반도체칩(110)을 부착하는 반도체칩부착단계(S140)와;
반도체칩에 형성된 본딩패드(112)와 배선기판칩의 금속배선층(311)을 금속와이어(314)로 연결하는 와이어본딩단계(S150)와;
덮개기판(316)의 하단에 금속실링층(317)을 형성하는 금속실링층형성단계(S160)와;
상기 배선기판칩(310)과 덮개기판(316) 사이에 벽을 위치시키고, 솔더링하는 솔더링단계(S170)와;
덮개기판으로 센서를 밀봉시킨 배선기판칩을 밀폐형 패키지 칩 단위로 다이싱하는 다이싱단계(S180);를 포함하여 이루어지게 된다.
본 발명인 반도체칩의 밀폐형 패키지 공정 방법은 설명하자면, 최초 배선기판칩을 준비하고, 배선기판칩 상단에 금속배선층(311)을 형성(S100)하게 된다.
이후, 금속배선층을 보호하기 위하여 금속배선층 상단에 절연막층(312)을 형성(S110)하게 되며, 금속배선층 상측의 소정 위치에 절연막층을 일부 제거하여 전기적 통로를 형성해주는 절연막오픈부(313)를 형성(S120)하게 된다.
상기 식각 공정은 일반적으로 반도체칩 제조 공정에 사용하기 때문에 구체적인 설명은 생략하겠다.
이후, 솔더링을 통한 밀폐성을 제공하기 위하여 상기 절연막층 상단에 금속실링층(315)을 형성(S130)하게 되며, 배선기판칩(310) 상단에 센서(111)가 형성된 반도체칩(110)을 부착(S140)하게 된다.
이후, 반도체칩에 형성된 본딩패드(112)와 배선기판칩의 금속배선층(311)을 금속와이어(314)로 연결(S150)하게 되며, 이후에 덮개기판을 준비한 후, 덮개기판(316)의 하단에 금속실링층(317)을 형성(S160)하게 되며, 배선기판칩(310)과 덮개기판(316) 사이에 벽을 위치시키고, 솔더층을 솔더링(S170)하여 밀폐하게 되는 것이다.
이후, 덮개기판으로 센서를 밀봉시킨 배선기판칩을 밀폐형 패키지 칩 단위로 다이싱(S180)하여 최종 마무리하게 되는 것이다.
이때, 상기 배선기판칩(310)은 일반적인 실리콘, 금속, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되게 되며, 금속배선층(311)은, Al, Ti, Cr, Ni, Pt, Au 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되어야 한다.
또한, 절연막층(312)은, 실리콘 산화물 혹은 실리콘 질화물으로 구성되어야 하며, 상기 금속실링층(315, 317)은, Ti, Cr, Pt, Ni, Au, In, Sn, Ag, Pb, Sn, Bi, Sb, Cd, Cu 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되어야 한다.
또한, 상기 덮개기판(316)은, 실리콘, 게르마늄, Kovar, Invar, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되며, 상기 벽(318)은 실리콘, Kovar, Invar, 금속 및 세라믹 중 어느 하나로 구성되는 것을 특징으로 한다.
이때, 상기 솔더층(319)은, 솔더링을 진행하게 되므로 Pb, Sn, In, Ag, Au, Cu, Bi 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되게 된다.
한편, 상기 덮개기판(316)은, 반도체칩이 광 투과가 필요한 이미지 센서인 경우 비반사 코팅이 되어 있는 것을 특징으로 하며, 상기 벽(318)은, 반도체칩의 두께 이상인 것을 특징으로 한다.
즉, 최근 웨이퍼의 크기가 대부분 6인치 이상이므로 반도체칩(110)의 높이가 대부분 0.6mm 이상이 되는데 벽(318)의 높이가 반도체칩의 높이보다 낮으면 덮개기판(316)이 센서(111) 표면에 닿아서 상하게 된다.
따라서, 제 일실시예인 도6의 경우는 덮개기판과 배선기판 사이를 이격시키는 역할을 벽(318)이 수행하는 것이며, 제 이실시예인 도 8의 경우는 배선기판과 덮개기판을 반도체칩보다 더 높이 이격시키는 역할을 벽(318) 대신에 두꺼운 솔더층(319)이 수행하는 것이고, 제 삼실시예 내지 제 오실시예인 도 9 내지 도11은 배선기판이나 덮개기판을 식각하여 공동부를 만든 다음에 그 사이에 반도체칩(110)을 위치시키는 것이다.
즉, 벽의 높이가 반도체칩의 높이보다 높아야 덮개기판과 센서가 맞닿아 상하는 것을 방지하기 위한 것이다.
도 8은 본 발명의 이실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
도 8에 도시한 바와 같이, 이실시예에 따른 반도체칩의 밀폐형 패키지는,
일실시예의 구성 중 벽을 제외하고 벽의 양단에 구성된 솔더층 보다 두께가 두꺼운 솔더층(319)을 형성하고 있다.
도 9는 본 발명의 삼실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
즉, 배선기판칩(310)의 반도체칩이 상측에 배치되는 위치를 식각하여 식각된 위치에 반도체칩이 형성되도록 하는 것이다.
이때, 특징적인 것은 배선기판칩은 반도체칩보다 두꺼우며, 상기 식각은 반도체칩의 두께 이상으로 식각되어야 한다.
도 10은 본 발명의 사실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
즉, 덮개기판(316)의 반도체칩이 하측에 배치되는 위치를 식각하여 식각된 위치에 반도체칩이 형성되도록 하는 것이다.
이때, 특징적인 것은 덮개기판은 반도체칩보다 두꺼우며, 상기 식각은 반도체칩의 두께 이상으로 식각되는 것이다.
도 11은 본 발명의 오실시예에 따른 반도체칩의 밀폐형 패키지를 나타낸 단면도이다.
즉, 상기 배선기판칩(310)의 반도체칩이 상측에 배치되는 위치를 식각하며, 동시에 덮개기판(316)의 반도체칩이 하측에 배치되는 위치를 식각하는 것이다.
이때, 특징적인 것은 배선기판칩(310)의 식각 깊이와 덮개기판의 식각 깊이의 합이 반도체칩의 두께 이상이어야 하는 것이다.
상기 도 9 내지 도 11과 같이, 식각을 형성하는 이유는 센서 표면과 덮개기판이 닿는 것을 방지하기 위하여 형성하는 것이다.
상기와 같은 구성 및 공정은 반도체칩의 밀폐형(hermetic) 패키지를 제작하기 위한 것으로서, 반도체칩이 놓이게 될 배선기판칩을 이용하여 덮개기판과 함께 밀폐시키는 형태의 패키지 방법이다.
이를 통해 기존 금속 패키지 및 세라믹 패키지에 비하여 크기, 무게, 가격 등을 크게 줄일 수 있고 웨이퍼 레벨 패키지에 비하여 손쉬운 품질 관리, 반도체칩의 면적감소 등으로 제작 간편성 및 저렴한 제작 단가 등의 효과를 제공하게 된다.
상기와 같은 내용의 본 발명이 속하는 기술분야의 당업자는 본 발명의 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시된 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구 범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 반도체칩
111 : 센서
112: 본딩패드
310 : 배선기판칩
311 : 금속배선층
312 : 절연막층
313 : 절연막오픈부
314 : 금속와이어
315 : 금속실링층
316 : 덮개기판
317 : 금속실링층
318 : 벽
319 : 솔더층
111 : 센서
112: 본딩패드
310 : 배선기판칩
311 : 금속배선층
312 : 절연막층
313 : 절연막오픈부
314 : 금속와이어
315 : 금속실링층
316 : 덮개기판
317 : 금속실링층
318 : 벽
319 : 솔더층
Claims (15)
- 반도체칩의 밀폐형 패키지에 있어서,
반도체칩이 상측에 배치되는 배선기판칩(310)과;
배선기판칩 상측에 부착되고 상단에 센서(111)가 형성되어 있는 반도체칩(110)과;
상기 반도체칩에 일정거리 이격되어 다수개가 형성되는 본딩패드(112)와;
상기 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되는 금속와이어(314)와;
상기 배선기판칩에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 금속배선층(311)과;
상기 금속배선층 상단에 형성되어 금속배선층을 보호하기 위한 절연막층(312)과;
상기 금속배선층 상측의 소정 위치에 형성되되, 절연막층을 제거되어 전기적 통로를 형성해주는 절연막오픈부(313)와;
상기 절연막층 상단에 형성되어 솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(315)과;
솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(317)이 형성된 덮개기판(316)과;
상기 배선기판칩과 상기 덮개기판 사이에 형성되는 벽(318)과;
상기 벽의 양단에 형성되어 배선기판칩과 덮개기판의 금속실링층과 벽을 밀폐할 수 있는 솔더층(319);을 포함하여 구성되는 것을 특징으로 하되,
상기 배선기판칩(310)은,
실리콘, 금속, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되는 것을 특징으로 하며,
상기 금속배선층(311)은,
Al, Ti, Cr, Ni, Pt, Au 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 하며,
상기 절연막층(312)은,
실리콘 산화물 혹은 실리콘 질화물으로 구성되는 것을 특징으로 하며,
상기 금속실링층(315, 317)은,
Ti, Cr, Pt, Ni, Au, In, Sn, Ag, Pb, Sn, Bi, Sb, Cd, Cu 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 하며,
상기 덮개기판(316)은,
실리콘, 게르마늄, Kovar, Invar, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되는 것을 특징으로 하며,
상기 솔더층(319)은,
Pb, Sn, In, Ag, Au, Cu, Bi 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 하며,
상기 덮개기판(316)은,
반도체칩이 광 투과가 필요한 이미지 센서인 경우 비반사 코팅이 되어 있는 것을 특징으로 하며,
상기 벽(318)은,
실리콘, Kovar, Invar, 금속 및 세라믹 중 어느 하나로 구성되는 것을 특징으로 하고, 반도체칩의 두께 이상인 것을 특징으로 하는 반도체칩의 밀폐형 패키지.
- 반도체칩의 밀폐형 패키지에 있어서,
반도체칩이 상측에 배치되는 배선기판칩(310)과;
배선기판칩 상측에 부착되고 상단에 센서(111)가 형성되어 있는 반도체칩(110)과;
상기 반도체칩에 일정거리 이격되어 다수개가 형성되는 본딩패드(112)와;
상기 본딩패드에 일측이 연결되고, 타측이 금속배선층에 연결되는 금속와이어(314)와;
상기 배선기판칩에 일정거리 이격되어 다수개가 형성되어 반도체칩에서 발생한 전기신호를 전달해 주는 금속배선층(311)과;
상기 금속배선층 상단에 형성되어 금속배선층을 보호하기 위한 절연막층(312)과;
상기 금속배선층 상측의 소정 위치에 형성되되, 절연막층을 제거되어 전기적 통로를 형성해주는 절연막오픈부(313)와;
상기 절연막층 상단에 형성되어 솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(315)과;
솔더링을 통한 밀폐성을 제공해 줄 수 있는 금속실링층(317)이 형성된 덮개기판(316)과;
상기 배선기판칩과 덮개기판의 금속실링층 사이에 형성되어 밀폐시키기 위한 솔더층(319);을 포함하여 구성되되,
상기 배선기판칩(310)의,
반도체칩이 상측에 배치되는 위치를 식각하여 식각된 위치에 반도체칩이 형성되도록 하되,
배선기판칩은 반도체칩보다 두꺼우며, 상기 식각은 반도체칩의 두께 이상으로 식각되는 것을 특징으로 하며,
상기 덮개기판(316)의,
반도체칩이 하측에 배치되는 위치를 식각하여 식각된 위치에 반도체칩이 형성되도록 하되,
덮개기판은 반도체칩보다 두꺼우며, 상기 식각은 반도체칩의 두께 이상으로 식각되는 것을 특징으로 하며,
상기 배선기판칩(310)은,
실리콘, 금속, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되는 것을 특징으로 하며,
상기 금속배선층(311)은,
Al, Ti, Cr, Ni, Pt, Au 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 하며,
상기 절연막층(312)은,
실리콘 산화물 혹은 실리콘 질화물으로 구성되는 것을 특징으로 하며,
상기 금속실링층(315, 317)은,
Ti, Cr, Pt, Ni, Au, In, Sn, Ag, Pb, Sn, Bi, Sb, Cd, Cu 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 하며,
상기 덮개기판(316)은,
실리콘, 게르마늄, Kovar, Invar, 세라믹 중 하나 혹은 둘 이상의 적층으로 구성되는 것을 특징으로 하며,
상기 솔더층(319)은,
Pb, Sn, In, Ag, Au, Cu, Bi 중 하나 혹은 둘 이상의 적층으로 구성되거나, 둘 이상의 합금으로 구성되는 것을 특징으로 하며,
상기 덮개기판(316)은,
반도체칩이 광 투과가 필요한 이미지 센서인 경우 비반사 코팅이 되어 있는 것을 특징으로 하는 반도체칩의 밀폐형 패키지.
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| KR1020130006824A KR101470946B1 (ko) | 2013-01-22 | 2013-01-22 | 반도체칩의 밀폐형 패키지 및 공정 방법 |
| PCT/KR2013/003399 WO2014115929A1 (ko) | 2013-01-22 | 2013-04-22 | 반도체칩의 밀폐형 패키지 및 공정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130006824A KR101470946B1 (ko) | 2013-01-22 | 2013-01-22 | 반도체칩의 밀폐형 패키지 및 공정 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140094255A KR20140094255A (ko) | 2014-07-30 |
| KR101470946B1 true KR101470946B1 (ko) | 2014-12-09 |
Family
ID=51227708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130006824A KR101470946B1 (ko) | 2013-01-22 | 2013-01-22 | 반도체칩의 밀폐형 패키지 및 공정 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101470946B1 (ko) |
| WO (1) | WO2014115929A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI570854B (zh) * | 2015-08-10 | 2017-02-11 | 頎邦科技股份有限公司 | 具中空腔室之半導體封裝結構及其下基板及製程 |
| US20170053879A1 (en) * | 2015-08-21 | 2017-02-23 | Infineon Technologies Ag | Method, a semiconductor device and a layer arrangement |
| CN111698824B (zh) * | 2020-05-22 | 2022-03-08 | 中国电子科技集团公司第二十九研究所 | 一种自气密封装功能模块的一体化互联结构及实现方法 |
| CN114156237A (zh) * | 2021-12-01 | 2022-03-08 | 华进半导体封装先导技术研发中心有限公司 | 三维集成气密性封装互连结构及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100818546B1 (ko) * | 2006-07-31 | 2008-04-01 | 하나 마이크론(주) | 이미지 센서 패키지 및 이의 제조방법 |
| KR20110132219A (ko) * | 2010-06-01 | 2011-12-07 | 오므론 가부시키가이샤 | 반도체 장치 및 마이크로폰 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5158912A (en) * | 1991-04-09 | 1992-10-27 | Digital Equipment Corporation | Integral heatsink semiconductor package |
| JP3145602B2 (ja) * | 1995-03-29 | 2001-03-12 | 京セラ株式会社 | 半導体素子収納用パッケージ |
-
2013
- 2013-01-22 KR KR1020130006824A patent/KR101470946B1/ko active IP Right Grant
- 2013-04-22 WO PCT/KR2013/003399 patent/WO2014115929A1/ko active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060045888A (ko) * | 2004-06-10 | 2006-05-17 | 삼성전자주식회사 | 이미지 센서 패키지 조립 방법 및 이에 의해 조립된 패키지구조 |
| KR100818546B1 (ko) * | 2006-07-31 | 2008-04-01 | 하나 마이크론(주) | 이미지 센서 패키지 및 이의 제조방법 |
| KR20110132219A (ko) * | 2010-06-01 | 2011-12-07 | 오므론 가부시키가이샤 | 반도체 장치 및 마이크로폰 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014115929A1 (ko) | 2014-07-31 |
| KR20140094255A (ko) | 2014-07-30 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20181204 Year of fee payment: 5 |