JP2015520525A - パターン未形成接着層を利用した３次元電子回路パッケージ - Google Patents

パターン未形成接着層を利用した３次元電子回路パッケージ Download PDF

Info

Publication number
JP2015520525A
JP2015520525A JP2015518645A JP2015518645A JP2015520525A JP 2015520525 A JP2015520525 A JP 2015520525A JP 2015518645 A JP2015518645 A JP 2015518645A JP 2015518645 A JP2015518645 A JP 2015518645A JP 2015520525 A JP2015520525 A JP 2015520525A
Authority
JP
Japan
Prior art keywords
intermediate layer
substrate
opening
electronic circuit
circuit package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015518645A
Other languages
English (en)
Inventor
ヴィック，エリック，ポール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Research Triangle Institute
Original Assignee
Research Triangle Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Research Triangle Institute filed Critical Research Triangle Institute
Publication of JP2015520525A publication Critical patent/JP2015520525A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0675—Polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/07—Polyamine or polyimide
    • H01L2924/07025—Polyimide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

第１の基板の上に、絶縁材料からなる第１の層を、接点パッドを覆うように形成するステップと、第１の層を貫通する開口を形成して、接点パッドを露出させるステップと、第１の層の上に、パターン未形成の第２の層を形成するステップであって、第２の層は、第１の層の粘度より低い粘度を有する接着剤を含み、第２の層の一領域が接点パッドをふさぐ、上記ステップと、上記領域を除去して、接点パッドを再度露出させるステップと、第２の基板を第１の基板と位置合わせするステップであって、第２の基板のビアが開口と位置合わせされる、上記ステップと、第１の基板と第２の基板とを、第２の層において貼り合わせるステップと、ビア及び開口を通して導電性材料を堆積させることにより、接点パッドと接触する相互接続を形成するステップと、によって、電子回路パッケージが組み立てられてよい。

Description

関連出願の相互参照
本出願は、参照によってその全内容が本出願に組み込まれる、２０１２年６月２５日に出願された米国特許仮出願第６１／６６３，８９３号、件名「パターン未形成接着層を利用した３次元電子回路パッケージ（ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ ＥＬＥＣＴＲＯＮＩＣ ＰＡＣＫＡＧＥＳ ＵＴＩＬＩＺＩＮＧ ＵＮＰＡＴＴＥＲＮＥＤ ＡＤＨＥＳＩＶＥ ＬＡＹＥＲ）」の優先権を主張するものである。
連邦政府資金による研究開発
本発明は、宇宙・海軍戦闘システムセンター（Ｓｐａｃｅ ａｎｄ Ｎａｖａｌ Ｗａｒｆａｒｅ Ｓｙｓｔｅｍｓ Ｃｅｎｔｅｒ）によって与えられる補助Ｎ６６０１−０８−１−２０１８の下での政府支援により行われた。政府は、本発明における一定の権利を有する。
本発明は、主に、２枚以上の基板が３次元（３Ｄ）、即ちスタック形式で貼り合わされ、貼り合わされた基板同士、又はそれらの基板に関連付けられたデバイス同士の間の信号伝達に、３Ｄ、即ち垂直方向の相互接続が利用される、電子回路の組み立て及びパッケージングに関する。具体的な一態様では、本発明は、基板同士を貼り合わせて３Ｄ構成にする、改良された方法と、これによって得られる電子回路パッケージとに関する。
従来の超小型電子デバイスは、平面の、即ち２次元（２Ｄ）の表面実装構成でパッケージングされている。この構成では、パッケージサイズ（具体的にはフットプリント）は、パッケージに含まれる集積回路（ＩＣ）チップ又は他のディスクリートデバイスの個数及び物理的寸法の両方、並びに、利用されるディスクリート表面実装受動部品が占める面積によって決定される。電子回路製品は常に、サイズがより小さいことと、より高度の機能性を提供することとが、同時に求められている。従って、そのような製品で使用される為には、より高性能であり、同時に、より小さいフットプリントでパッケージングされた超小型電子デバイスが必要となる。そこで、研究者らは、従来の２Ｄ形式に代わる形式として、３次元（３Ｄ）集積、即ちチップスタック技術の開発を続けている。３Ｄ集積を実施することにより、パッケージングされた単一電子デバイスにおいて、複数のダイを（第３の次元において）「垂直方向に」並べることが可能になり、隣接するダイとの通信は、ダイ基板群の厚さ方向を貫通して延びる３Ｄの（即ち「垂直方向の」）金属相互接続によって行われる。３Ｄ集積は、ウエハレベル（ウエハ同士の貼り合わせ）で行われてよく、ダイレベル（ダイ同士の貼り合わせ）で行われてもよく、或いは、混成形式（ダイとウエハとの貼り合わせ）で行われてもよい。３Ｄパッケージは様々な利点を提供することが可能であり、例えば、信号伝搬遅延の短縮（従って、信号処理の高速化）、消費電力の低減、クロストークの低減、パッケージフットプリントの縮小、デバイスサイズの縮小、入出力（Ｉ／Ｏ）の回数及び密度の増大などの利点を提供することが可能である。更に、３Ｄパッケージ内にスタックされた様々なダイが、様々な機能を提供するように構成されてよい。例えば、１つのダイが能動電子デバイスを含んでよく、別のダイが、受動部品（抵抗、キャパシタ、インダクタ等）の並び、又はメモリモジュールの配列、又は複数の相互接続と連通する接地面を含んでよい。
３Ｄ金属相互接続の形成は、主に、「ビアファースト」方法又は「ビアラスト」方法によって達成されてきた。「ビアファースト」方法では、回路組み立て、基板薄板化、及び基板（ダイ又はウエハ）貼り合わせの前に相互接続が形成される。「ビアラスト」方法では、回路組み立て、基板薄板化、及び基板貼り合わせの後に相互接続が形成される。特に、「ビアラスト」方法の場合は、金属が接点パッドの表面に到達して、接点パッドとの低抵抗の電気的結合を形成するように、相互接続金属を、複数の材料層を貫通して堆積させることが必要となる場合がある。例えば、相互接続金属を、接点パッドに到達させる為に、１つの基板の全厚さを貫通して延びる深いビア全体にわたって堆積させ、場合によっては、接点パッドが位置する隣接基板の厚さまで部分的に踏み込んで堆積させ、同時に、これら２つの基板の間の１つ以上の介在層、例えば、貼り合わせ層、絶縁層、パッシベーション層等を貫通して堆積させることが必要となる場合がある。更に、材料付加ステップに先行することの結果として、相互接続メタライゼーションステップの前に接点パッドを露出させる為に、エッチングステップ（即ち、「ボトムクリア」エッチング）、例えば、ディープリアクティブイオンエッチング（ＤＲＩＥ）が、典型的には必要である。エッチング及び相互接続メタライゼーションの各ステップを効果的にすることは、ビアのアスペクト比（即ち、直径に対する深さの比）が大きくなるほど困難になる。
参照によって全内容が本明細書に組み込まれている同時係属中の、２０１０年４月５日に出願された米国特許出願第１２／７５４，３９６号（米国特許出願公開第２０１０／０２７０６８５号）においては、２つの基板の間の貼り合わせ媒体として、比較的厚い感光性接着層を利用することによって、それらの難題に対処している。この接着層は、１つの基板の下層にある接点パッドを露出させる開口を作成する為に、その基板に堆積され、パターン形成される。次に、２つの基板が貼り合わされ、一方の基板の金属パッドが、他方の基板の対応するビアと位置合わせされる。この方法により、その後のボトムクリアステップ、及び相互接続メタライゼーションステップが容易になる。しかしながら、フォトリソグラフィによるパターン形成方法により、接着剤中の架橋結合が増え、これによって、接着剤の粘度が高まる。その結果、貼り合わせの条件として、架橋結合が少ない（低粘度の）接着剤に比べて、高い温度及び／又は大きな力が必要になる。そのような貼り合わせ条件は、用途によっては適合しない場合がある。更に、貼り合わせ条件が許容されても、用途によっては接着線に隙間ができる場合がある。
上記に鑑みて、基板の貼り合わせ、及び３Ｄ構成における相互接続の形成の、改良された方法を含む、電子回路パッケージの、改良された組み立て方法が必要とされ続けている。
上述の問題の全体又は一部に対処する為に、且つ／又は、当業者であれば目にされてきたであろう他の問題に対処する為に、本開示は、以下に示される実施態様において例示的に記載される方法、工程、システム、装置、器具、及び／又はデバイスを提供する。
一実施形態によれば、電子回路パッケージの組み立て方法が、第１の基板の上に第１の中間層を形成するステップであって、第１の中間層は、第１の基板の上に配置された接点パッドを覆い、第１の中間層は、第１の粘度を有する電気的絶縁材料を含む、上記ステップと、第１の中間層を貫通する開口を形成して、接点パッドを露出させるステップと、第１の中間層の上に、パターン未形成の第２の中間層を形成するステップであって、第２の中間層は、第１の粘度より低い第２の粘度を有する接着剤を含み、第２の中間層の一領域が接点パッドをふさぐ、上記ステップと、上記領域を除去して、接点パッドを、開口を通して再度露出させるステップと、第２の基板を第１の基板と位置合わせするステップであって、第２の基板のビアが開口と位置合わせされる、上記ステップと、第２の基板を第２の中間層と接触させ、第１の基板及び第２の基板の少なくとも一方に力を印加し、同時に第２の中間層を加熱することにより、第１の基板と第２の基板とを貼り合わせるステップと、ビア及び開口を通して導電性材料を堆積させることにより、接点パッドと接触する相互接続を形成するステップと、を含む。
実施形態によっては、ビアは、第２の基板の内壁を被覆する電気的絶縁層によって画定され、相互接続を形成するステップは、電気的絶縁層の上に導電性材料を堆積させることを含む。
実施形態によっては、第１の中間層が平坦化されてから、第２の中間層が形成される。
別の実施形態によれば、電子回路パッケージが提供され、これは、本明細書に開示のいずれかの方法に従って組み立てられる。
別の実施形態によれば、電子回路パッケージが、第１の基板と、第１の基板の上に配置される接点パッドと、第１の基板の上に配置される第１の中間層であって、第１の粘度を有する電気的絶縁材料と、接点パッドと位置合わせされる第１の開口と、を含む第１の中間層と、第１の開口と位置合わせされるビアを含む第２の基板であって、第１の基板及び第２の基板の少なくとも一方が半導体材料を含む、第２の基板と、第１の中間層の上に配置され、第１の中間層より厚さが小さい第２の中間層であって、ビアと位置合わせされる第２の開口を含み、第２の基板と第２の中間層とを熱圧縮貼り合わせにより貼り合わせることに十分な組成と、第１の粘度より低い第２の粘度と、を有する接着剤を含む、第２の中間層と、接点パッドと接触し、第１の開口、第２の開口、及びビアを貫通して延びる導電性相互接続と、を含む。
当業者であれば、以下の図面及び詳細説明を吟味することにより、本発明の他のデバイス、装置、システム、方法、特徴、及び利点が明らかになるであろう。そのような更なるシステム、方法、特徴、及び利点は全て、本明細書内に包含され、本発明の範囲内にあり、添付の特許請求の範囲によって保護されるものとする。
本発明は、以下の図面を参照することにより、よりよく理解することが可能になる。図面の各構成要素は、必ずしも正確な縮尺では描かれておらず、むしろ、本発明の原理を図解することに重点が置かれている。図面では、異なる図の間で対応する要素は、よく似た参照符号で示されている。
本開示の一実施形態による、電子回路パッケージの組み立て方法の一例を示す概略断面図であり、パターン形成された第１の中間層が第１の基板の上に形成されている図である。 本方法を示す概略断面図であり、図１に示された第１の中間層の上に第２の中間層が形成され、第２の基板を貫通するビアが形成されている図である。 本方法を示す概略断面図であり、図２に示された２つの基板が互いに貼り合わされている図である。 本方法を示す概略断面図であり、図３に示された第２の中間層が、下層を成す接点パッドから除去され、接点パッドと接触する相互接続がビア内に形成されている図である。 本開示の別の実施形態による、電子回路パッケージの組み立て方法の一例を示す概略断面図であり、パターン形成された第１の中間層の上に第２の中間層が形成され、第２の中間層のうちの支持されていない領域が接点パッドの上方に浮いている図である。 本方法を示す概略断面図であり、図５に示された支持されていない領域が、リフロー加熱中の表面張力によって開口から除去、又は実質的に除去された図である。 本方法を示す概略断面図であり、２つの基板が互いに貼り合わされた図である。
図１乃至図４は、本開示の一実施形態による、電子回路パッケージの組み立て方法の一例を示す。図１を参照すると、第１の基板１０４と、第２の基板１０８とが与えられている。第１の基板１０４及び／又は第２の基板１０８は、貼り合わせの前又は後に複数のダイが単一化される基になるウエハであってよい。或いは、第１の基板１０４及び／又は第２の基板１０８は、ウエハから単一化されたダイであってよい。従って、本明細書に開示の方法は、ウエハにウエハを貼り合わせること、ウエハにダイを貼り合わせること、又はダイにダイを貼り合わせることを必要としてよい。典型的な実施形態では、基板１０４、１０８の少なくとも一方が、例えば、シリコン、シリコンゲルマニウム合金、シリコンカーバイド、ＩＩＩ−Ｖ族化合物（例えば、ガリウムひ素、窒化ガリウム等）、ＩＩ−ＶＩ族化合物（例えば、酸化亜鉛）等のような半導体材料を含む。実施形態によっては、基板１０４、１０８の一方又は両方が、例えば、ガラス、非導電性酸化物、非導電性窒化物、セラミック等のような電気的絶縁材料又は誘電性材料を含んでよい。実施形態によっては、基板１０４、１０８の一方又は両方が、１つ以上の受動電子部品（例えば、抵抗、キャパシタ、相互接続）、及び／又は能動電子部品（例えば、トランジスタ）、或いは、順序よく並べられた複数の電子部品を収容する１つ以上の集積回路を含んでよい。基板１０４、１０８の一方又は両方が、追加又は代替として、１つ以上の微細加工の機械部品、電気機械部品、光学部品、又は無線周波数（ＲＦ）伝送部品を含んでよい。そのような部品又は回路は、基板１０４、１０８上、又は基板１０４、１０８の厚さ方向に形成されてよく、バルク基板材料を構成する基層の表面に配置されるデバイス層の一部を成すと見なされてよい。従って、実施形態によっては、基板１０４、１０８の一方又は両方が、超小型電子デバイス、光電子デバイス、超小型電気機械システム（ＭＥＭＳ）デバイス等であると見なされてよい。更に、２つの基板１０４及び１０８は、別々の機能を実施するように構成されてよい。例えば、一方の基板が、論理機能を実施する電子デバイスとして構成され、他方の基板が、その電子デバイスに対する入出力（Ｉ／Ｏ）信号伝達及び電力供給を主に行うように構成されてよい。
図１に示された例では、任意の好適な技術（例えば、真空蒸着、電気めっき等）によって第１の基板１０４上にメタライゼーション層（図示せず）が形成され、次に、任意の好適な技術（例えば、フォトリソグラフィ）によってパターン形成が行われて、１つ以上の導電性接点パッド（又は接着パッド、又はランドパッド）１１２が第１の基板１０４上に形成されてよい。接点パッド１１２は、任意の好適な導電性材料で構成されてよく、例えば、タングステン、ケイ化タングステン、ケイ化ニッケル、アルミニウム、チタン、チタンタングステン合金、銅、アルミニウム合金、金、銀、スズ、ニッケル、又はこれらのうちの２つ以上の組み合わせなどで構成されてよい。
次に、第１の基板１０４上に第１の中間層１１６が形成され、第１の中間層１１６は、接点パッド１１２をコンフォーマルに覆う。第１の中間層１１６は、パターン形成が可能な、即ち、フォトリソグラフィなどの好適なパターン形成技術によってパターン形成されてよい、任意の電気的絶縁材料又は誘電性材料で構成されてよい。第１の中間層１１６の組成の例として、フォトレジスト、金属酸化物（例えば、サファイア）、メタロイド酸化物（例えば、二酸化シリコン）、金属窒化物、メタロイド窒化物（例えば、窒化シリコン）、ガラス、石英、及びダイヤモンドライクカーボン（ＤＬＣ）などが挙げられ、これらに限定されない。第１の中間層１１６は、例えばＳＵ−８のような、エポキシベースのフォトレジストであってよい。第１の中間層１１６は、フォトレジストだけでなく、別のタイプのポリマーであってもよく、例えば、ポリイミド（コポリマー及びこれらの混合を含む）、ポリパラキシリレン（即ち、パリレン族の）、液晶ポリマー（ＬＣＰ）、又はベンゾシクロブテン（ＢＣＢ）などであってよい。一般に、第１の中間層１１６の材料は、感光性であってもなくてもよい。感光性でない場合、その材料は、微細穴加工、ウェットエッチング、又はドライエッチング（ＲＩＥ）などの適切な微細加工技術により、その厚さ全体にわたって開口が形成されてよい、という意味で、パターン形成可能であってよい。更に、本実施形態では、第１の中間層１１６の材料は、接着剤であってもなくてもよい（或いは、接着促進剤を含んでも含まなくてもよい）。即ち、第１の中間層１１６は、主に、第１の基板１０４と第２の基板１０８との間の構造層又は絶縁層として機能してよい。
第１の中間層１１６は、第１の基板１０４の上に、任意の所望の厚さで形成されてよい。実施形態によっては、（第１の基板１０４の表面から測定された）第１の中間層１１６の厚さは、１０μｍから４０μｍの範囲である。第１の中間層１１６は、その組成にふさわしい任意の技術によって形成されてよく、例えば、スピンコーティング、スプレーコーティング、ディップコーティング、フローコーティング、真空蒸着（例えば、 物理蒸着又は化学蒸着）、蒸着、又は積層化などにより形成されてよい。所望の厚さまで堆積したら、第１の開口１２０を作成するパターン形成が第１の中間層１１６において行われ、第１の開口１２０は、第１の中間層１１６の厚さを貫通して接点パッド１１２を露出させる（又は、第１の開口１２０の配列が、第１の中間層１１６の厚さを貫通して、複数の接点パッド１１２をそれぞれ露出させる）。図１に示されるように、第１の開口１２０の断面積は、接点パッド１１２の断面積より小さくてよく、これは、第１の基板１０４が第１の中間層１１６の下に封止されたままにする為である。第１の中間層１１６の形成前に、必要に応じて、第１の基板１０４の表面処理が行われてよい（例えば、クリーニング／エッチング、ベークによる乾燥など）。
第１の中間層１１６の材料は、その組成にふさわしい任意の技術によってパターン形成されてよく、従って、ウェットエッチング及び／又はドライエッチング、又は微細加工（例えば、機械穴加工、レーザ穴加工、超音波ミリング等）を必要としてよい。第１の中間層１１６の材料は、それ自体が感光性であれば、例えば、前述の米国特許出願公開第２０１０／０２７０６８５号において開示されているフォトリソグラフィ技術に従って、パターン形成されてよい。例えば、露出前に、材料を、所望の温度で、所望の時間にわたってプリベーク（即ち、「ソフトベーク」）することにより、材料から余分な溶剤を蒸発させ、材料の密度を部分的に高め、後続の工程ステップに備えて材料を硬化させてよい。実施形態によっては、パターン形成の前に、材料を複数の層に堆積させてよく、各層は、次の層の堆積の前にプリベークされてよい。次に、しかるべきタイプの露光エネルギ（例えば、ＵＶ光、電子ビーム、Ｘ線）を、同様にパターン形成されたフォトマスク又はレティクルを通して、しかるべき波長（例えば、３５０〜４００ｎｍ）及び線量（ｍＪ／ｃｍ２）で当てることにより、材料上にパターンを形成してよい。露光後、材料に対して、架橋結合密度を高める為の露光後ベーク（ＰＥＢ）が、所望温度で所望時間にわたって行われてよい。ＰＥＢ後、好適な現像用化学物質を塗布して材料を現像することにより、第１の開口１２０（或いは、材料の厚さを貫通する第１の開口１２０のパターン）を作成してよい。
現像後、得られた第１の中間層１１６を、溶剤（例えば、イソプロピルアルコール及び／又は水）ですすぎ洗いし、ガス（例えば、空気又は窒素）で乾燥させてよい。現像後、特定の実施形態において必要であれば、第１の中間層１１６をハードベークすることにより、材料を少なくとも部分的に硬化させてよい。材料を少なくとも部分的に硬化させることは、貼り合わせ時の材料の還流を防ぐ為、又はこの段階で材料を別の方法で更に硬化させる為に、望ましい場合がある。
第１の中間層１１６の材料自体が感光性ではない実施形態では、フォトレジスト層を材料に堆積させてから、上述の、材料上の一部領域を露出させる窓を作成する場合のように、露光及び現像を行ってよい。次に、窓を通してウェットエッチング液又はドライエッチング液を露出領域に塗布して、材料を第１の基板１０４の深さまでエッチングし、これによって第１の開口１２０を作成してよい。その後、得られた第１の中間層１１６からフォトレジスト層を除去してよい。
実施形態によっては、貼り合わせを容易にする為に必要であれば、或いは、望ましければ、パターン形成の前に、第１の中間層１１６を平坦化してよい。第１の中間層１１６は、その組成にふさわしい任意の技術、例えば、ラッピングや研磨などの技術により、平坦化されてよい。別の例として、第１の中間層１１６は、前述の米国特許出願公開第２０１０／０２７０６８５号において開示されている技術に従って平坦化されてよい。この例では、ガラス、ポリ酢酸ビニル（ＰＶＡ）、又は ポリテトラフルオロエチレン（ＰＦＴＥ）のスライドのような平坦なプレートを、堆積された第１の中間層１１６と接触させ、力を印加し、しかるべき温度まで加熱する。この力及び熱は、例えば、ウエハ／ダイ貼り合わせ装置を使用して、印加されてよい。この平坦プレートは、その後、取り外される。実施形態によっては、その後、第１の中間層１１６を、材料のガラス転移温度Ｔｇ又はその近辺でベークすることにより、材料の局所的還流を引き起こして、残っている非平坦箇所を最小化又は解消してよい。
図２を参照すると、ビア２２４が、第２の基板１０８の全厚さを貫通して形成される。第２の基板１０８の組成及び厚さ、並びにビア２２４のサイズに応じて、ビア２２４は、例えば、ディープリアクティブイオンエッチング（ＤＲＩＥ）、機械穴加工、又はレーザ穴加工等によって、形成されてよい。２つの基板１０４及び１０８が貼り合わせ工程に備えてほぼ位置合わせされている場合には、ビア２２４は、第１の基板１０４の第１の開口１２０のパターンと一致するパターンで形成されてよい。実施形態によっては、第２の基板１０８を、後でビア２２４内に堆積される相互接続材料から隔離する為に、第２の基板１０８の表面に、電気的絶縁材料からなるコンフォーマル層２２８を堆積させてよい。本開示の他の箇所で言及される絶縁材料は、いずれも、絶縁層又はパッシベーション層として好適であるとしてよい。実施形態によっては、ビアの形成が、電子回路パッケージの組み立て方法の一部を成すと見なされてよい。他の実施形態では、第２の基板１０８は、ビアが既に存在する状態で提供されてよく、絶縁層２２８はあってもなくてもよい。
図２を再度参照すると、第１の中間層１１６の形成後に、第１の中間層１１６の上に第２の中間層２３２が形成され、第２の中間層２３２の領域２３６が接点パッド１１２をふさぐ。本実施形態では、領域２３６は、接点パッド１１２をコンフォーマルに覆うかたちで、接点パッド１１２をふさぐ。第２の中間層２３２は、後述されるように第２の基板１０８を第１の中間層１１６と貼り合わせるのに十分な接着剤として機能することが可能な、任意の電気的絶縁材料又は誘電性材料で構成されてよい。第２の中間層２３２の厚さは、第１の中間層１１６の厚さより薄くてよい。実施形態によっては、第２の中間層２３２の厚さは、１μｍから１０μｍの範囲である。実施形態によっては、第２の中間層２３２の厚さは、第１の中間層１１６の厚さの１％から２５％の範囲である。更に、第２の中間層２３２の粘度は、後述される、この後の貼り合わせ工程の間に遭遇する温度範囲（例えば、８０℃から２５０℃）にわたって、第１の中間層１１６の粘度より低くてよい。実施形態によっては、貼り合わせは、第２の中間層２３２の粘度が第１の中間層１１６の粘度の１％から９９％の範囲であるという条件の下で行われる。第２の中間層２３２の組成の例として、フォトレジスト、ポリイミド、ポリパラキシリレン、ＬＣＰ、ＢＣＢ、ＳＵ８、及び他の、本開示に従う接着剤として動作可能なポリマーがあり、これらの限定されない。第２の中間層２３２の組成は、第１の中間層１１６の組成と同じであってよく、異なってもよい。
第２の中間層２３２は、その組成にふさわしい任意の技術によって所望の厚さに形成されてよく、例えば、スピンコーティング、スプレーコーティング、ディップコーティング、フローコーティング、積層化、蒸着等のような技術によって形成されてよい。実施形態によっては、第２の中間層２３２は、第１の開口１２０にコンフォーマルに堆積されて、接点パッド１１２の、第１の開口１２０を通して露光された部分の全て又は一部を覆い、且つ、第１の開口１２０を画定している、第１の中間層１１６の内壁の全て又は一部を覆う。第２の中間層２３２は、堆積後にパターン形成されない。更に、第２の中間層２３２は、堆積後に硬化されない為、微量の架橋結合を含んでよい。この文脈では、「微量の架橋結合」とは、完全な架橋結合より少量であることを意味する。第２の中間層２３２の架橋結合の量は、必要とされる貼り合わせ結果に応じて最適化されてよい。従って、第２の中間層２３２の架橋結合は、第１の中間層１１６の架橋結合より少なくてよい。第２の中間層２３２の組成が第１の中間層１１６の組成と同じである実施形態では、第２の中間層２３２の粘度は、やはり第１の中間層１１６の粘度より低くてよい。これは、そのような実施形態では、第２の中間層２３２は、架橋結合が第１の中間層１１６より著しく少ないか、全くない可能性がある為である。
図３を参照すると、第２の中間層２３２の形成後に、２つの基板１０４及び１０８の位置合わせを、手動で、又は（貼り合わせ装置の一部であってよい）位置合わせツールにより行う。具体的には、第１の基板１０４の各接点パッド１１２（及び関連付けられた第１の開口１２０）と、第２の基板１０８の、対応するビア２２４との位置合わせを行う。次に、位置合わせされた基板１０４及び１０８を、それらを貼り合わせることに必要とされる適切な力（圧力）、温度、及び時間で、互いに接触させる。この力は、当業者であれば理解されるように、基板１０４及び１０８を、好適な圧縮式（又は熱圧縮式）貼り合わせ装置に取り付けることによって印加されてよい。この力の印加は、第１の基板１０４を固定的に取り付け、第２の基板１０８を、第１の基板１０４と接触するように強制的に動かすこと、又はその逆を必要としてよく、或いは、基板１０４及び１０８が互いに支え合うように、基板１０４及び１０８の両方にクランプ力を印加することを必要としてよい。従って、この文脈では、基板１０４及び１０８「への」力の印加、又は、基板１０４と基板１０８「との間の」力の印加は、これらの貼り合わせ技術を全て包含する。更に、本実施形態では、２つの基板１０４及び１０８を接触させることは、具体的には、第２の基板１０８を、下層を成す、第１の基板１０４の第１の中間層１１６の上に形成された第２の中間層２３２と接触させることを必要とする。この力及び熱の印加によって、２つの基板１０４及び１０８の間において（即ち、第２の基板１０８と第１の中間層１１６との間の界面において）実効的な貼り合わせが、介在する接着性の第２の中間層２３２を手段として行われる。
パターン未形成の第２の中間層２３２が低粘度であることにより、従来の貼り合わせ工程と比較して、貼り合わせ条件（力、温度、及び／又は時間）のレベルを低くすることが可能になると同時に、接着線の隙間を最小化若しくは解消することが可能になる。具体的には、より小さな力、及びより低い温度で貼り合わせを行うことが可能になる。 実施形態によっては、貼り合わせの力は、０．００１ｋｇ／ｃｍ２から２００ｋｇ／ｃｍ２の範囲である。実施形態によっては、貼り合わせの温度は、８０℃から２５０℃の範囲である。第２の中間層２３２は、貼り合わせ時に粘着性となり、実効的に接着剤として動作する程度に加熱されればよい。これに対し、例えば、パターン形成された第１の中間層１１６又は従来の接着剤を主な接着層として利用するとすれば、より高いレベルの貼り合わせの最適化が必要になるであろう。一旦パターン形成されると、架橋結合された材料が、典型的には、そのガラス転移温度Ｔｇより高い温度においても、粘度が非常に高くなる。結果として、より高い温度及び／又はより大きな力が、典型的には、貼り合わせに必要となる。更に、大きな力／高い温度（＞Ｔｇ）が貼り合わせ条件であっても、局所的非平坦に起因する隙間が接着線内に発生する可能性がある。
図４を参照すると、貼り合わせ後に、実施形態によっては、ボトムクリアステップを実施して、第２の中間層２３２の、接点パッド１１２を覆う部分（即ち、領域２３６）を全て除去することにより、ビア２２４内の３Ｄ相互接続メタライゼーションに備えて接点パッド１１２を再度露出させ、クリーニングを行うことが必要になる場合がある。例えば、ＤＲＩＥ、イオンミル等のような、任意の好適なボトムクリア技術が利用されてよい。更に、下層を成す第１の中間層１１６によって達成される平坦により、第２の中間層２３２の厚さを最小化することが可能になる。従って、第１の開口１２０の底部から除去されるべき材料の量が、従来の、より厚い接着層に比べて少なくなり、ボトムクリア工程は、単純化が可能であり、より実効的であり、より信頼性が高く、より再現性が高いことが可能になる。ボトムクリアステップは、第１の中間層１１６の第１の開口１２０と、第２の基板１０８の、対応するビア２２４との間の、第２の中間層２３２において第２の開口４４０を作成するものと見なされてよい。
図４を再度参照すると、接点パッド１１２の再開放後、ビア２２４内の３Ｄ相互接続メタライゼーションが実施されて、ビア２２４、第２の開口４４０、及び第１の開口１２０を貫通して延びて、接点パッド１１２と低抵抗接触する相互接続４４４が形成される。相互接続材料は、例えば、銅、タングステン、チタン等であってよい。相互接続材料は、その組成及び要求されるコンフォーマリティに対して好適な任意の技術によって堆積されてよく、例えば、ＰＶＤ、ＣＶＤ（例えば、有機金属ＣＶＤ（ＭＯＣＶＤ））、電気めっき、又は蒸着などの技術によって堆積されてよい。実施形態によっては、相互接続材料は、ビア２２４及び第１の開口１２０に充填される。他の実施形態では、相互接続材料は、接点パッド１１２に向けて下りているビア２２４を画定する壁をコンフォーマルに被覆する層である。３Ｄ（垂直方向）相互接続４４４の形成後、第２の基板１０８の外側表面上の相互接続材料４４８に、接着パッドを形成したり、相互接続を、第２の基板１０８上の回路と信号連通させたりする為のパターンを、必要に応じて形成してよい。当業者であれば理解されるように、所望の構造的且つ機能的構成を有する電子回路パッケージ４００の組み立てを完結させる為に、必要に応じて、他の貼り合わせ後ステップ及び仕上げステップを実施してよい。
図５乃至図７は、本開示の別の実施形態による電子回路パッケージの組み立て方法の一例を示す。図５を参照すると、第１の基板５０４及び第２の基板５０８が、図１を参照して上述されたように与えられる。次に、図１を参照して上述されたように、第１の基板５０４の上に、第１の中間層５１６を形成（堆積させてパターン形成）して、対応する接点パッド５１２を露出させる１つ以上の第１の開口５２０が第１の中間層５１６に含まれるようにする。図２を参照して上述されたように、第２の基板５０８の全厚さを貫通して、ビア５２４が形成される（或いは、第２の基板５０８は、ビア５２４が既に形成された状態で提供される）。
ここで説明する実施形態では、第１の中間層５１６の形成後に、第１の中間層５１６の上に第２の中間層５３２が形成され、第２の中間層５３２の一領域５３６が接点パッド５１２をふさぐ。本実施形態では、このふさぎは、第２の中間層５３２が第１の開口５２０にまたがっている結果である。即ち、第２の中間層５３２は、第１の開口５２０内に堆積されることなく、第１の開口５２０をまたいで延びており、これによって、領域５３６は、接点パッド５１２の上方に浮いており、接点パッド５１２も第１の開口５２０の内壁も被覆しない。第２の中間層５３２の浮いている部分は、支持されていないセクション又は領域５３６と称されてよい。第２の中間層５３２は、第２の基板５０８を第１の中間層５１６に貼り合わせる為の十分な接着剤として動作することが可能な任意の電気的絶縁材料又は誘電性材料で構成されてよく、これは、所望の厚さの既存のフィルム又はシートとして最初に設けられてよい。従って、第２の中間層５３２の材料は、既存のフィルム又はドライフィルムとして第１の中間層５１６に、積層化などにより貼り付けられてよい材料である。第２の中間層５３２の組成の例として、フォトレジスト、ＢＣＢ、ポリイミド、又はＳＵ８があり、これらに限定されない。結果として第１の基板５０４上に配置される構造は、第１の中間層５１６及び第２の中間層５３２を含む二成分積層物と見なされてよい。第２の中間層５３２の厚さは、第１の中間層５１６の厚さより薄くてよく、第２の中間層５３２の粘度は、第１の中間層５１６の粘度より低くてよく、これらは上述されたとおりである。
図６を参照すると、第２の中間層５３２の形成後（即ち、第２の中間層５３２のあらかじめ形成された材料を第１の中間層５１６に貼り付けた後）、第２の中間層５３２を、所望の温度で、所望の時間にわたって、ソフトベーク（加熱）してよい。この熱の印加によって、第２の中間層５３２の支持されていない領域５３６に変形（例えば、テント状隆起又は腰折れ）が引き起こされる。その結果、印加された熱と、第２の中間層５３２の材料の表面張力とによって、支持されていない領域５３６は、第１の開口５２０から外れる（例えば、引き出されたり流出したりする）ことが可能である。このように、ソフトベークステップは、第１の開口５２０を再度、完全に、又は部分的に開くか、実質的に、第２の中間層５３２の、第１の開口５２０とビア５２４との間に第２の開口６４０を作成することにより、支持されていない領域５３６を完全に、又は部分的に除去するものとして、特徴づけられてよい。一般に、ソフトベークステップの温度及び継続時間は、上記のように、支持されていない領域５３６を除去することには十分であって、且つ、第２の中間層５３２内に実質的な架橋結合を発生させるほどではないように、選択される。実施形態によっては、ソフトベーク温度は、６０℃から１２０℃の範囲であってよく、継続時間は５秒から１時間の範囲であってよい。図６に更に示されるように、支持されていない領域５３６の残った部分は、第１の開口５２０を画定する壁の一部を被覆してよいが、接点パッド５１２を完全に被覆するものではない。
図７を参照すると、第２の中間層５３２の形成後に、図３を参照して上述されたように、２つの基板５０４及び５０８を互いに位置合わせし、貼り合わせてよい。しかしながら、図３とは異なり、本実施形態では、ビア５２４内の３Ｄ相互接続メタライゼーションに備えてのエッチング又は他のタイプのボトムクリアステップが不要であり、これは、上述の、貼り合わせ前のソフトベークステップの結果として、接点パッド５１２までのメタライゼーション経路が既に実効的にクリアされている為である。従って、３Ｄ相互接続メタライゼーション及びその後の任意の貼り合わせ後工程は、ボトムクリアステップを行わずに、図４を参照して上述されたように実施されてよい。
以上より、本明細書の開示対象は、様々な電子回路パッケージング用途に適用されてよいことがわかり、例えば、半導体回路基板、半導体インタポーザ、システムインパッケージ（ＳｉＰ）、チップスタックマルチチップモジュール（ＭＣＭ）、３Ｄ集積回路（３Ｄ ＩＣ）、他の３Ｄパッケージ、他の基板貫通相互接続（ウエハ貫通相互接続（ＴＷＩ）、シリコン貫通ビア（ＴＳＶ））、ＭＥＭＳパッケージ、及び、以上の基板／パッケージの任意の組み合わせからなる異種混成パッケージなどに適用されてよいことがわかる。
本開示の目的上、ある層（又はフィルム、領域、基板、部品、デバイスなど）が別の層の「上（ｏｎ）」又は「上方（ａｂｏｖｅ）」にあるとされた場合、その層は、その別の層の上（又は上方）に直接又は実際に存在してよく、或いは、介在層（例えば、バッファ層、転移層、中間層、犠牲層、エッチングストップ層、マスク、電極、相互接続、接点など）が存在してもよいことを理解されたい。ある層が別の層の「上に直接」あることは、特に断らない限り、介在層が存在しないことを意味する。ある層が別の層の「上」（又は「上方」）にあるとされる場合、その層は、その別の層の全表面を覆うものであってよく、その別の層の一部のみを覆うものであってもよいことも理解されたい。更に、「〜の上に形成された」又は「〜の上に堆積された」などの言い方は、材料の輸送、堆積、組み立て、表面処理、或いは、物理的、化学的、又はイオン的な接着又は相互作用の特定の方法に関して何らかの制限を導入するものではないことを理解されたい。「介在する（ｉｎｔｅｒｐｏｓｅｄ）」という言い方も同様に解釈される。
一般に、「連通する（ｃｏｍｍｕｎｉｃａｔｅ）」及び「…と連通している（ｉｎ ． ． ． ｃｏｍｍｕｎｉｃａｔｉｏｎ ｗｉｔｈ）」（例えば、第１の部品が第２の部品と「連通する（ｃｏｍｍｕｎｉｃａｔｅｓ ｗｉｔｈ）」又は「連通している（ｉｓ ｉｎ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｗｉｔｈ）」）などの言い方は、本明細書では、２つ以上の部品又は素子の間の構造的な、機能的な、機械的な、電気的な、信号の、光学的な、磁気的な、電磁気的な、イオン的な、又は流体的な関係を示す為に使用される。従って、１つの部品が第２の部品と連通していると言われた場合、これは、別の部品が、その第１の部品と第２の部品との間に存在するか、且つ／又は、第１及び第２の部品と作用的に関連付けられるか係合される可能性を排除するものではない。
本発明の範囲から逸脱しない限り、本発明の様々な態様又は細部を変更してよいことを理解されたい。更に、上述の説明は、例示のみを目的としており、限定は目的としておらず、本発明は、特許請求の範囲によって定義される。

Claims (29)

  1. 電子回路パッケージの組み立て方法であって、
    第１の基板の上に第１の中間層を形成するステップであって、前記第１の中間層は、前記第１の基板の上に配置された接点パッドを覆い、前記第１の中間層は、第１の粘度を有する電気的絶縁材料を含む、前記ステップと、
    前記第１の中間層を貫通する開口を形成して、前記接点パッドを露出させるステップと、
    前記第１の中間層の上に、パターン未形成の第２の中間層を形成するステップであって、前記第２の中間層は、前記第１の粘度より低い第２の粘度を有する接着剤を含み、前記第２の中間層の一領域が前記接点パッドをふさぐ、前記ステップと、
    前記領域を除去して、前記接点パッドを、前記開口を通して再度露出させるステップと、
    第２の基板を前記第１の基板と位置合わせするステップであって、前記第２の基板のビアが前記開口と位置合わせされる、前記ステップと、
    前記第２の基板を前記第２の中間層と接触させ、前記第１の基板及び前記第２の基板の少なくとも一方に力を印加し、同時に前記第２の中間層を加熱することにより、前記第１の基板と前記第２の基板とを貼り合わせるステップと、
    前記ビア及び前記開口を通して導電性材料を堆積させることにより、前記接点パッドと接触する相互接続を形成するステップと、
    を含む方法。
  2. 貼り合わせの前に前記第１の中間層を硬化させるステップを含む、請求項１に記載の方法。
  3. 前記第１の中間層は感光性であり、前記開口を形成する前記ステップは、前記第１の中間層をフォトリソグラフィ工程にかけることを含む、請求項１に記載の方法。
  4. 前記第１の中間層は感光性ではなく、前記開口を形成する前記ステップは、前記第１の中間層の上に配置されたフォトレジストを利用して、前記第１の中間層をフォトリソグラフィ工程にかけることを含む、請求項１に記載の方法。
  5. 前記第１の中間層の材料と、前記第２の中間層の接着剤は、組成が同じであり、貼り合わせの前に前記第１の中間層を硬化させるステップを含み、前記第２の中間層は硬化されない、請求項１に記載の方法。
  6. 前記第１の中間層の材料と前記第２の中間層の接着剤は、組成が異なる、請求項１に記載の方法。
  7. 前記領域を除去する前記ステップは、貼り合わせの後に行われる、請求項１に記載の方法。
  8. 前記第２の中間層の形成後に、前記領域が前記接点パッドの上に配置され、前記領域を除去する前記ステップはエッチングを含む、請求項７に記載の方法。
  9. 前記第２の中間層を形成する前記ステップは、スピンコーティング、スプレーコーティング、ディップコーティング、フローコーティング、及び積層化からなる群から選択されるステップを実施することを含む、請求項７に記載の方法。
  10. 前記領域を除去する前記ステップは、貼り合わせの前に行われる、請求項１に記載の方法。
  11. 前記領域を除去する前記ステップは、前記領域が前記開口から外れるように前記第２の中間層を加熱することを含む、請求項１０に記載の方法。
  12. 加熱は、６０℃から１２０℃の範囲の温度で行われる、請求項１１に記載の方法。
  13. 前記第２の中間層を形成する前記ステップは、前記接着剤を、あらかじめ形成されたフィルムとして、前記第１の中間層に貼り付けることを含む、請求項１０に記載の方法。
  14. 貼り合わせる前記ステップは、０．００１ｋｇ／ｃｍ２から２００ｋｇ／ｃｍ２の範囲の力を印加することを含む、請求項１に記載の方法。
  15. 貼り合わせる前記ステップは、第２の中間層が、８０℃から２５０℃の範囲の温度、及び、前記第２の中間層において微量の架橋結合が形成される温度からなる群から選択される温度にある間に力を印加することを含む、請求項１に記載の方法。
  16. 貼り合わせる前記ステップは、前記第２の中間層の粘度が前記第１の中間層の粘度の１％から９９％の範囲にあるという条件の下で行われる、請求項１に記載の方法。
  17. 形成された前記第２の中間層は、１μｍから１０μｍの範囲の厚さ、及び、前記第１の中間層の厚さの１％から２５％の範囲にある厚さからなる群から選択される厚さを有する、請求項１に記載の方法。
  18. 前記第２の中間層の接着剤は、フォトレジスト、エポキシベースのフォトレジスト、ポリイミド、ポリパラキシリレン、液晶ポリマー、ベンゾシクロブテン、及びＳＵ８からなる群から選択される、請求項１に記載の方法。
  19. 前記第１の中間層の材料は、フォトレジスト、エポキシベースのフォトレジスト、ポリイミド、ポリパラキシリレン、液晶ポリマー、ベンゾシクロブテン、金属酸化物、メタロイド酸化物、金属窒化物、メタロイド窒化物、ガラス、石英、ダイヤモンドライクカーボン、及びＳＵ８からなる群から選択される、請求項１に記載の方法。
  20. 請求項１に記載の方法に従って組み立てられる電子回路パッケージ。
  21. 第１の基板と、
    前記第１の基板の上に配置される導電性接点パッドと、
    前記第１の基板の上に配置される第１の中間層であって、第１の粘度を有する電気的絶縁材料と、前記接点パッドと位置合わせされる第１の開口と、を含む前記第１の中間層と、
    前記第１の開口と位置合わせされるビアを含む第２の基板であって、前記第１の基板及び前記第２の基板の少なくとも一方が半導体材料を含む、前記第２の基板と、
    前記第１の中間層の上に配置され、前記第１の中間層より厚さが小さい第２の中間層であって、前記ビアと位置合わせされる第２の開口を含み、前記第２の基板と前記第２の中間層とを熱圧縮貼り合わせにより貼り合わせることに十分な組成と、前記第１の粘度より低い第２の粘度と、を有する接着剤を含む、前記第２の中間層と、
    前記接点パッドと接触し、前記第１の開口、前記第２の開口、及び前記ビアを貫通して延びる導電性相互接続と、
    を備える電子回路パッケージ。
  22. 前記第１の中間層の材料と、前記第２の中間層の接着剤は、組成が同じであり、前記第１の中間層は、硬化された状態にあり、前記第２の中間層は、硬化されていない状態にある、請求項２１に記載の電子回路パッケージ。
  23. 前記第１の中間層の材料と、前記第２の中間層の接着剤は、組成が異なる、請求項２１に記載の電子回路パッケージ。
  24. 前記第１の中間層の材料は、非接着性の組成を有する、請求項２３に記載の電子回路パッケージ。
  25. 前記第２の中間層の接着剤は、微量の架橋結合を含む、請求項２１に記載の電子回路パッケージ。
  26. 前記第２の中間層の接着剤は、フォトレジスト、エポキシベースのフォトレジスト、ポリイミド、ポリパラキシリレン、液晶ポリマー、ベンゾシクロブテン、及びＳＵ８からなる群から選択される、請求項２１に記載の電子回路パッケージ。
  27. 前記第１の中間層の材料は、フォトレジスト、エポキシベースのフォトレジスト、ポリイミド、ポリパラキシリレン、液晶ポリマー、ベンゾシクロブテン、金属酸化物、メタロイド酸化物、金属窒化物、メタロイド窒化物、ガラス、石英、ダイヤモンドライクカーボン、及びＳＵ８からなる群から選択される、請求項２１に記載の電子回路パッケージ。
  28. 前記第２の中間層の粘度は、前記第１の中間層の粘度の１％から９９％の範囲にある、請求項２１に記載の電子回路パッケージ。
  29. 前記第２の中間層は、１μｍから１０μｍの範囲の厚さ、及び、前記第１の中間層の厚さの１％から２５％の範囲にある厚さからなる群から選択される厚さを有する、請求項２１に記載の電子回路パッケージ。
JP2015518645A 2012-06-25 2013-06-25 パターン未形成接着層を利用した３次元電子回路パッケージ Pending JP2015520525A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261663893P 2012-06-25 2012-06-25
US61/663,893 2012-06-25
PCT/US2013/047612 WO2014004504A1 (en) 2012-06-25 2013-06-25 Three-dimensional electronic packages utilizing unpatterned adhesive layer

Publications (1)

Publication Number Publication Date
JP2015520525A true JP2015520525A (ja) 2015-07-16

Family

ID=49783792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015518645A Pending JP2015520525A (ja) 2012-06-25 2013-06-25 パターン未形成接着層を利用した３次元電子回路パッケージ

Country Status (6)

Country Link
US (1) US9576889B2 (ja)
EP (1) EP2865005A4 (ja)
JP (1) JP2015520525A (ja)
KR (1) KR20150021959A (ja)
CA (1) CA2873883A1 (ja)
WO (1) WO2014004504A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015164266A1 (en) 2014-04-21 2015-10-29 Research Triangle Institute Electronic packages with three-dimensional conductive planes, and methods for fabrication
US20170053879A1 (en) * 2015-08-21 2017-02-23 Infineon Technologies Ag Method, a semiconductor device and a layer arrangement
EP3531445B1 (en) * 2016-09-07 2020-06-24 IMEC vzw A method for bonding and interconnecting integrated circuit devices
KR101988840B1 (ko) 2019-04-17 2019-06-12 김진 머플러용 타공장치
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US20230129405A1 (en) * 2021-10-26 2023-04-27 Applied Materials, Inc. Semiconductor device packaging methods
US20230378047A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Semiconductor device packages with enhanced thermo-mechanical reliability

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525415B2 (en) * 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
US7271491B1 (en) 2000-08-31 2007-09-18 Micron Technology, Inc. Carrier for wafer-scale package and wafer-scale package including the carrier
US7265429B2 (en) 2002-08-07 2007-09-04 Chang-Feng Wan System and method of fabricating micro cavities
KR100609334B1 (ko) 2005-06-13 2006-08-08 삼성전자주식회사 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP2009146940A (ja) 2007-12-11 2009-07-02 Fujikura Ltd 積層配線基板及びその製造方法
US8093099B2 (en) * 2008-09-26 2012-01-10 International Business Machines Corporation Lock and key through-via method for wafer level 3D integration and structures produced
JP5285385B2 (ja) 2008-10-15 2013-09-11 株式会社フジクラ 積層配線基板の製造方法
WO2010114662A1 (en) * 2009-04-03 2010-10-07 Research Triangle Institute A three dimensional interconnect structure and method thereof
US8361901B2 (en) * 2009-04-03 2013-01-29 Research Triangle Institute Die bonding utilizing a patterned adhesion layer

Also Published As

Publication number Publication date
EP2865005A1 (en) 2015-04-29
US20150187691A1 (en) 2015-07-02
US9576889B2 (en) 2017-02-21
CA2873883A1 (en) 2014-01-03
KR20150021959A (ko) 2015-03-03
WO2014004504A1 (en) 2014-01-03
EP2865005A4 (en) 2016-03-30

Similar Documents

Publication Publication Date Title
US7183176B2 (en) Method of forming through-wafer interconnects for vertical wafer level packaging
JP7386902B2 (ja) パッケージの構成及び製造の方法
US9576889B2 (en) Three-dimensional electronic packages utilizing unpatterned adhesive layer
KR101721746B1 (ko) 반도체 장치 및 그 제조 방법
US20190115316A1 (en) Packaging method and package structure of wafer-level system-in-package
KR101746269B1 (ko) 반도체 디바이스 및 그 제조방법
JP2024504035A (ja) 直接接合構造体
US9299649B2 (en) 3D packages and methods for forming the same
TW201935630A (zh) 製造半導體元件的方法
KR100772321B1 (ko) Ｍｅｍｓ 소자의 패키지 및 그 제조방법
US10418344B2 (en) Electronic packages with three-dimensional conductive planes, and methods for fabrication
TW201724460A (zh) 半導體元件以及製造方法
CN102214624A (zh) 一种具有通孔的半导体结构及其制造方法
KR20190024570A (ko) 반도체 패키지 내의 도전성 비아 및 그 형성 방법
KR101720406B1 (ko) 반도체 디바이스 및 방법
TW202114090A (zh) 封裝、半導體封裝及其形成方法
KR102480685B1 (ko) 반도체 디바이스 및 제조 방법
TW202133258A (zh) 半導體元件以及其製造方法
JP6440291B2 (ja) 半導体装置及びその製造方法
US10347616B2 (en) Chip package and manufacturing method thereof
KR20190055715A (ko) 반도체 디바이스 및 그 제조 방법
TW202406018A (zh) 具有高深寬比tsv的電連接結構及其製造方法
KR101679736B1 (ko) 센서 패키징 및 그 제조 방법
KR102450735B1 (ko) 반도체 디바이스 및 제조 방법
TWI834012B (zh) 封裝核心組件及製造方法