KR20190024570A - 반도체 패키지 내의 도전성 비아 및 그 형성 방법 - Google Patents

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KR20190024570A
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KR
South Korea
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insulating layer
substrate
die
layer
silicon
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KR1020180014047A
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성-후이 후앙
샹-윤 호우
사오-링 치우
완-유 리
헝-핀 창
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
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    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
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Abstract

실시형태의 방법은 제1 다이를 인터포저의 제1 측부에 본딩하는 단계 - 상기 인터포저는 기판을 포함함 -; 제1 다이를 인터포저의 제1 측부에 본딩한 후, 인터포저의 제1 측부에 대향하는 제2 측부 상에 제1 절연 층을 퇴적하는 단계; 상기 기판 및 상기 제1 절연 층을 통하여 개구부를 패터닝하는 단계; 및 상기 제1 절연 층 위에 그리고 상기 개구부의 측벽들 및 측방 표면을 따라 제2 절연 층을 퇴적하는 단계를 포함한다. 제2 절연 층은 실리콘을 포함한다. 상기 방법은 상기 개구부의 측벽들 상에 측벽 스페이서를 규정하도록 상기 제2 절연 층의 측방 부분을 제거하는 단계와 상기 개구부에 관통 비아를 형성하는 단계를 더 포함하며, 상기 관통 비아는 제 1 다이에 전기적으로 연결된다.

Description

반도체 패키지 내의 도전성 비아 및 그 형성 방법{CONDUCTIVE VIAS IN SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
우선권 주장 및 상호 참조
이 특허 출원은 2017년 8월 31일자로 출원되고 명칭이“반도체 패키지 내의 도전성 비아 및 그 형성 방법”인 미국 가출원 제62/552,965호의 우선권을 주장하며, 이는 마치 그 전체가 재현되는 것과 같이 본원에 참고로 통합되어 있다..
집적 회로(IC)의 개발 이후, 반도체 산업은 다양한 전자 부품(즉, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 향상으로 인해 계속해서 급속한 성장을 경험하였다. 대부분의 경우, 통합 밀도의 이러한 향상은 최소 피처 크기가 반복적으로 줄어들게 됨으로써 행해지고, 이는 보다 많은 구성요소가 주어진 영역에 통합될 수 있게 하였다.
이러한 통합 밀도의 향상은 본질적으로 사실상 2 차원적(2D)이며, 통합된 구성요소가 차지하는 면적은 본질적으로 반도체 웨이퍼의 표면 상에 있다는 것이다. 집적 회로의 증가된 밀도 및 대응하는 면적 감소는 일반적으로 집적 회로 칩을 기판 위에 직접 본딩하는 능력을 능가한다. 인터포저는 공(ball) 접촉 영역을 칩의 접촉 영역에서 인터포저의 더 넓은 영역으로 재분배하는데 사용되었다. 또한, 인터포저는 다중 칩을 포함하는 3 차원(3D) 패키지를 허용하였다. 다른 패키지도 3D 양태를 통합하기 위해 개발되어 있다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 17, 도 18a, 18b, 및 도 19 내지 도 21는 일부 실시형태에 따른 반도체 디바이스 패키지를 제조하는 중간 스테이지의 단면도와 하향식 도면을 예시한다.
다음의 개시는 본 발명의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본원에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본원에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
다양한 실시형태는 인터포저에 본딩된 하나 이상의 반도체 칩 및 상기 하나 이상의 반도체 칩에 대향하는 인터포저의 측부에 본딩된 패키지 기판을 구비하는 디바이스 패키지를 포함한다. 일부 실시형태에서, 디바이스 패키지는 CoWoS(Copper-On-Wafer-On-Substrate) 초박형 샌드위치(ultra-thin sandwich; UTS) 패키지로 지칭될 수도 있다. 인터포저는 하나 이상의 반도체 칩과 패키지 기판 사이의 전기적 라우팅을 제공한다. 예를 들어, 인터포저는 반도체 기판 상에 배치된 재배치 구조물(예를 들어, 하나 이상의 절연 층에 배치된 도전성 라인 및/또는 비아를 포함함)을 포함할 수도 있다. 재배치 구조물은 하나 이상의 반도체 칩에의/으로부터의 전기적 라우팅을 제공한다. 도전성 비아들은 기판을 통해 연장될 수도 있고, 재배치 구조물의 도전성 피처들에 전기적으로 연결될 수도 있다. 일부 실시형태들에서, 땜납 영역은 패키지 기판에 본딩하기 위한 전기 커넥터(예를 들어, 마이크로 범프(μbump))를 제공하기 위해 도전성 비아에 배치된다.
작은 패키지 프로파일을 달성하기 위하여, 인터포저의 반도체 기판은 제조 동안에 얇아질 수도 있다. 반도체 기판의 얇음으로 인해, 반도체 기판을 통해 연장되는 도전성 비아들은 디바이스 패키지의 열처리 동안(예를 들어, 신뢰성/응력 테스트, 패키지 기판에 대한 리플로우/본딩 등)에 변형(예를 들어, 박리)의 위험이 증가한다. 다양한 실시형태는 도전 비아의 강성을 향상시키고 제조 결함을 감소시키기 위해 도전성 비아의 측벽 상에 절연 스페이서를 제공한다. 일부 실시형태들에서, 절연 스페이서는 인터포저의 반도체 기판으로부터 도전성 비아를 절연할 뿐만 아니라 증가된 구조물 지지를 제공할 수도 있다. 예를 들어, 절연 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘 함유 재료일 수도 있다. 다른 절연 재료(예를 들어, 중합체)와 비교하여, 상기 재료로 제조된 스페이서는 개선된 구조적 지지를 제공한다는 것이 관찰되었다.
실시형태는 특정 문맥, 즉 칩-온-웨이퍼-온-기판(Chip-on-Wafer-on-Substrate; CoWoS) 프로세싱을 이용하는 다이-인터포저-기판 적층 패키지(Die-Interposer-Substrate stacked package)와 관련하여 설명될 것이다. 그러나, 다른 실시형태는 다이-다이-기판 적층 패키지와 같은 다른 패키지 및 다른 프로세싱에도 적용될 수 있다. 본원에 논의된 실시 형태들은 본 개시의 주제를 구성하거나 이용할 수 있게 하는 예를 제공하는 것이며, 당업자는 상이한 실시형태들의 고려된 범위 내에 유지되면서 행해질 수 있는 변경을 쉽게 이해할 것이다. 아래의 그림에서 동일한 참조 번호와 문자는 동일한 구성요소를 지칭한다. 방법 실시형태들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시형태들은 임의의 논리적 순서로 수행될 수도 있다.
도 1은 하나 이상의 다이(68)의 형성을 예시한다. 다이(68)의 본체(60)는 임의의 수의 다이, 기판, 트랜지스터, 능동 디바이스, 수동 디바이스 등을 포함할 수도 있다. 일 실시형태에서, 본체(60)는 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 다층 반도체 기판 등을 포함할 수도 있다. 본체(60)의 반도체 재료는, 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합일 수도 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다. 본체(60)는 도핑되거나 도핑되지 않을 수도 있다. 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 디바이스는 활성 표면(62) 내에 및/또는 활성 표면(62) 상에 형성될 수도 있다.
하나 이상의 유전체 층(들) 및 각각의 금속화 패턴(들)을 포함하는 상호연결 구조물(64)이 활성 표면(62) 상에 형성된다. 유전체 층(들) 내의 금속화 패턴(들)은 예를 들어 비아들 및/또는 트레이스들을 사용함으로써 디바이스들 사이에서 전기 신호들을 라우팅할 수 있고, 또한 커패시터, 레지스터, 인덕터 등과 같은 다양한 전기 디바이스들을 포함할 수도 있다. 다양한 디바이스들 및 금속화 패턴들은 하나 이상의 기능을 수행하도록 상호연결될 수도 있다. 기능들은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수도 있다. 부가적으로, 도전성 필러(예를 들어, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(66)는, 회로 및 디바이스에 외부 전기 연결을 제공하도록 상호연결 구조물(64) 내에 및/또는 그 위에 형성된다. 일부 실시형태에서, 다이 커넥터(66)는, 다이(68)를 다른 구조물에 본딩할 때 이용되는 필러 구조물을 형성하도록, 상호연결 구조물(64)로부터 돌출한다. 당업자는 상기 실시예가 예시의 목적을 위해 제공된다는 것을 인식할 것이다. 다른 회로가 주어진 애플리케이션을 위해 적절하게 사용될 수도 있다.
보다 구체적으로는, IMD(inter-metallization dielectric) 층이 상호연결 구조물(64)에 형성될 수도 있다. IMD 층은, 스피닝, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 화학적 기상 증착(HDP-CVD) 등과 같은 당해 분야에 공지된 임의의 적합한 방법에 의해, 예를 들어 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 포스포실리케이트 유리(PSG), 보로포스포실리케이스 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등과 같은 로우-K 유전체 재료로 형성될 수도 있다. 금속화 패턴은, 예를 들어 포토리소그래피 기술을 이용하여 IMD 층 상에 포토 레지스트 재료를 증착하고 패터닝하여 금속화 패턴이 될 IMD 층의 부분을 노출시킴으로써 IMD 층에 형성될 수도 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 IMD 층의 노출된 부분에 대응하여 IMD 층에 리세스 및/또는 개구부를 생성하는데 이용될 수도 있다. 리세스 및/또는 개구부는 확산 배리어 층으로 라이닝되고 도전성 재료로 채워질 수도 있다. 확산 배리어 층은 원자 층 증착(ALD) 등에 의해 증착된 탄탈륨 질화물, 탄탈륨, 티타늄 질화물, 티타늄, 코발트 텅스텐 등, 또는 이들의 조합의 하나 이상의 층을 포함할 수도 있다. 금속화 패턴의 도전성 재료는, CVD, 물리적 기상 증착(PVD) 등에 의해 증착된 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등을 포함할 수도 있다. IMD 층 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예를 들어 화학적 기계적 연마(CMP)를 이용하여 제거될 수도 있다.
도 2에서, 상호연결 구조물(64)을 포함하는 본체(60)는 개개의 다이(68)로 싱귤레이트된다. 일반적으로, 다이는 상이한 회로를 가질 수도 있지만, 다이(68)는 디바이스 및 금속화 패턴과 같은 동일한 회로를 포함한다. 싱귤레이션은 쏘잉(sawing), 다이싱(dicing) 등을 포함할 수도 있다.
각각의 다이(68)는 하나 이상의 로직 다이(예를 들어, 중앙 처리 장치, 그래픽 처리 유닛, 시스템-온-칩, 필드 프로그래머블 게이트 어레이(FPGA), 마이크로컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로-전자-기계-시스템( micro-electro-mechanical-system; MEMS) 다이, 신호 프로세싱 다이(예를 들어, 디지털 신호 프로세싱(DSP) 다이), 프론트-엔드 다이(예를 들어, 아날로그 프론트-엔드(AFE) 다이) 등, 또는 그 조합을 포함할 수도 있다. 또한, 일부 실시형태에서, 다이(68)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면 영역)일 수도 있고, 다른 실시형태에서, 다이(68)는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면 영역)일 수도 있다.
도 3은 구성요소(96)의 제1 측부의 형성을 예시한다(도 21 참조). 기판(70)은 프로세싱 동안에 하나 이상의 구성요소(96)를 포함한다. 구성요소(96)는 인터포저 또는 다른 다이일 수도 있다. 기판(70)은 웨이퍼일 수 있다. 기판(70)은 벌크 반도체 기판, SOI 기판, 다층 반도체 기판 등을 포함할 수도 있다. 기판(70)의 반도체 재료는, 실리콘과, 게르마늄과, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합일 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판도 사용될 수있다. 기판(70)은 도핑되거나 도핑되지 않을 수도 있다. 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 디바이스는, 기판(70)의 활성 표면으로 지칭될 수도 있는 제1 표면(72) 내에 및/또는 제1 표면(72) 상에 형성될 수도 있다. 구성요소(96)가 인터포저인 실시형태에서, 인터포저는 제1 표면(72) 및/또는 제1 표면(72) 상에 형성된 수동 디바이스를 포함할 수도 있지만, 구성요소(96)는 일반적으로 그 내부에 능동 디바이스를 포함하지 않는다.
재배치 구조물(76)은 기판(70)의 제1 표면(72) 위에 형성되고, 만약 있다면, 집적 회로 디바이스 및/또는 외부 디바이스를 전기적으로 연결하는데 이용된다. 재배치 구조물(76)은 유전체 층(들)에 하나 이상의 유전체 층(들) 및 각각의 금속화 패턴(들)을 포함할 수도 있다. 금속화 패턴은 임의의 디바이스 및/또는 외부 디바이스를 상호 연결하기 위한 비아 및/또는 트레이스를 포함할 수도 있다. 금속화 패턴은 종종 재배치 라인(Redistribution Line; RDL)으로 지칭된다. 유전체 층은 PSG, BPSG, FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머(spin-on-polymer), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등과 같은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-K 유전체 재료를 포함할 수도 있다. 유전체 층은 스피닝, CVD, PECVD, HDP-CVD 등과 같은 당해 분야에 공지된 임의의 적합한 방법에 의해 퇴적될 수도 있다. 금속화 패턴은 예를 들어, 포토리소그래피 기술을 사용하여 유전체 층 상에 포토레지스트 재료를 퇴적하고 패터닝하여 금속화 패턴이 될 유전체 층의 일부를 노출시킴으로써, 유전체 층에 형성될 수도 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는, 유전체 층의 노출된 부분에 대응하는 유전체 층에 리세스 및/또는 개구부를 생성하는데 사용될 수도 있다. 리세스 및/또는 개구부는 확산 배리어 층으로 라이닝될 수 있고, 도전성 재료로 채워질 수도 있다. 확산 배리어 층은 ALD 등에 의해 증착된 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수도 있으며, 도전성 재료는 CVD, PVD, 도금 프로세스 등에 의해 퇴적된, 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합을 포함할 수도 있다. 유전체 층 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예를 들어 CMP를 이용함으로써 제거될 수도 있다.
전기 커넥터(77/78)는 도전성 패드 상의 재배치 구조물(76)의 상부 표면에 형성된다. 일부 실시형태들에서, 도전성 패드는 언더 범프 야금(under bump metallurgy; UBM)을 포함한다. 예시된 실시형태에서, 패드는 재배치 구조물(76)의 유전체 층의 개구부 내에 형성된다. 다른 실시형태에서, 패드(UBM)는 재배치 구조물(76)의 유전체 층의 개구부를 통해 연장될 수 있고, 또한 재배치 구조물(76)의 상부 표면을 가로 질러 연장될 수도 있다. 패드를 형성하는 예로서, 적어도 재배치 구조물(76)의 유전체 층의 개구부에 시드 층(도시되지 않음)이 형성된다. 일부 실시형태에서, 시드 층은 금속 층이며, 이러한 금속 층은 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수도 있다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 이용하여 형성될 수도 있다. 그 후, 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수도 있고, 패터닝을 위해 광에 노출될 수도 있다. 포토레지스트의 패턴은 패드에 대응한다. 패터닝은 시드 층을 노출시키기 위하여 포토레지스트를 통해 개구부를 형성한다. 도전성 재료는 포토레지스트의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수도 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수도 있다. 그 후, 포토레지스트, 및 도전성 재료가 형성되지 않은 시드 층의 일부가 제거된다. 포토레지스트는 허용가능한 애싱(ashing) 또는 스트립핑(stripping) 프로세스, 예를 들어 산소 플라즈마 등을 이용하여 제거될 수도 있다. 일단 포토레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 수용가능한 에칭 프로세스를 사용함으로써, 시드 층의 노출된 부분이 제거된다. 시드 층 및 도전성 재료의 나머지 부분은 패드를 형성한다. 패드가 다르게 형성되는 실시형태에서, 더 많은 포토레지스트 및 패터닝 단계가 이용될 수도 있다.
일부 실시형태들에서, 전기 커넥터(77/78)는 금속 캡 층(78)을 갖는 금속 필러(77)를 포함하며, 이러한 금속 캡 층은 금속 필러(77) 위에 있는 땜납 캡일 수도 있다. 필러(77) 및 캡 층(78)을 포함하는 전기 커넥터(77/78)는 종종 μ범프(77/78)로 지칭된다. 일부 실시형태들에서, 금속 필러(77)는 구리, 알루미늄, 금, 니켈, 팔라듐 등 또는 이들의 조합과 같은 도전성 재료를 포함하며, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수도 있다. 금속 필러(77)는 솔더 프리(solder free)일 수도 있고 실질적으로 수직 측벽을 갖는다. 일부 실시형태들에 있어서, 금속 캡 층(78)은 금속 필러(77)의 상부에 형성된다. 금속 캡 층(78)은 니켈, 주석, 주석-납, 금, 구리, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수도 있고, 도금 프로세스에 의해 형성될 수도 있다.
다른 실시형태에서, 전기 커넥터(77/78)는 금속 필러를 포함하지 않고, 제어된 붕괴 칩 연결부(controlled collapse chip connection; C4), 무전해 니켈 침지 금(electroless nickel immersion Gold; ENIG), 무전해 니켈 무전해 팔라듐 침지 금 기법(electroless nickel electroless palladium immersion gold technique; ENEPIG)으로 형성된 범프 등과 같은 땜납 볼 및/또는 범프이다. 이 실시형태에서, 범프 전기 커넥터(77/78)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수도 있다. 이 실시형태에서, 전기 커넥터(77/78)는 증발, 전기 도금, 인쇄, 땜납 이송, 볼 배치 등과 같은 적합한 방법을 통해 초기에 땜납 층을 형성함으로써 형성된다. 구조물 상에 땜납 층이 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수도 있다.
도 4에서, 다이(68) 및 다이(88)는 예를 들어 전기 커넥터(77/78) 및 다이 상의 금속 필러(79)를 거쳐 플립-칩 본딩을 통해 구성요소(96)의 제1 측부에 부착되어 도전성 조인트(91)를 형성한다. 금속 필러(79)는 금속 필러(77)와 유사할 수도 있으며, 설명은 본원에서 반복되지 않는다. 다이(68) 및 다이(88)는 예를 들어 픽-앤드-플레이스(pick-and-place) 툴을 사용하여 전기 커넥터(77/78) 상에 배치될 수도 있다. 일부 실시형태에서, 금속 캡 층(78)은 (도 3에 도시된 바와 같이) 금속 필러(77), 다이(68) 및 다이(88)의 금속 필러(79), 또는 양자 모두에 형성된다.
다이(88)는 다이(68)와 관련하여 전술한 바와 유사한 프로세싱을 통해 형성될 수도 있다. 일부 실시형태에서, 다이(88)는 메모리 다이[예를 들어, DRAM 다이, SRAM 다이, 고대역폭 메모리(High-Bandwidth Memory; HBM) 다이, 하이브리드 메모리 큐브(Hybrid Memory Cube; HMC) 다이 등]의 스택과 같은 하나 이상의 메모리 다이를 포함한다. 메모리 다이의 스택의 실시형태에서, 다이(88)는 예를 들어, 메모리 제어기를 갖는 4 개 또는 8 개의 메모리 다이의 스택과 같은 메모리 다이 및 메모리 제어기 모두를 포함할 수 있다. 또한, 일부 실시형태에서, 다이(88)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면 영역)일 수도 있고, 다른 실시형태에서, 다이(88)는 동일한 크기(예를 들어, 동일한 높이 및/또는 표면 영역)일 수도 있다.
일부 실시형태에서, 다이(88)는 (도 4에 도시된 바와 같이) 다이(68)의 높이와 유사한 높이일 수도 있거나, 일부 실시형태에서, 다이(68 및 88)는 상이한 높이를 가질 수도 있다.
다이(88)는 본체(80), 상호연결 구조물(84), 및 다이 커넥터(86)를 포함한다. 다이(88)의 본체(80)는 임의의 수의 다이, 기판, 트랜지스터, 능동 디바이스, 수동 디바이스 등을 포함할 수도 있다. 일 실시형태에서, 본체(80)는 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 다층 반도체 기판 등을 포함할 수도 있다. 본체(80)의 반도체 재료는, 실리콘과, 게르마늄과, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합일 수도 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다. 본체(80)는 도핑되거나 도핑되지 않을 수도 있다. 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 디바이스는 활성 표면에 및/또는 활성 표면 상에 형성될 수도 있다.
하나 이상의 유전체 층(들) 및 각각의 금속화 패턴(들)을 포함하는 상호연결 구조물(84)이 활성 표면 상에 형성된다. 유전체 층(들) 내의 금속화 패턴(들)은 예를 들어, 비아 및/또는 트레이스를 이용함으로써, 디바이스들 사이에서 전기 신호들을 라우팅할 수도 있고, 또한 커패시터, 저항기, 인덕터 등과 같은 다양한 전기 디바이스들을 포함할 수도 있다. 다양한 디바이스 및 금속화 패턴은 하나 이상의 기능을 수행하도록 상호연결될 수도 있다. 기능은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수도 있다. 또한, 회로 및 디바이스에 외부 전기 연결을 제공하도록, (예를 들어, 구리와 같은 금속을 포함하는) 도전성 필러와 같은 다이 커넥터(86)가 상호연결 구조물(84) 내에 및/또는 상호연결 구조물(84) 상에 형성된다. 회로 및 장치에 외부 전기 접속을 제공한다. 일부 실시형태에서, 다이 커넥터(86)는, 다이(88)를 다른 구조물에 본딩할 때 이용되는 필러 구조물을 형성하도록 상호연결 구조물(84)로부터 돌출한다. 당업자는 상기 실시예가 예시의 목적을 위하여 제공된다는 것을 인식할 것이다. 다른 회로가 주어진 애플리케이션을 위하여 적절하게 사용될 수도 있다.
더욱 구체적으로, 상호연결 구조물(84)에 IMD 층이 형성될 수도 있다. IMD 층은, 스피닝, CVD, PECVD, HDP-CVD 등과 같은 당해 분야에 공지된 임의의 적합한 방법에 의해, 예를 들어 PSG, BPSG, FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등과 같은 로우-K 유전체 재료로 형성될 수도 있다. 금속화 패턴은 예를 들어, 포토리소그래피 기술을 이용하여 IMD 층 상에 포토 레지스트 재료를 퇴적하고 패터닝하여 금속화 패턴이 될 IMD 층의 일부를 노출시킴으로써, IMD 층에 형성될 수도 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 IMD 층의 노출된 부분에 대응하여 IMD 층에 리세스 및/또는 개구부를 생성하는데 이용될 수도 있다. 리세스 및/또는 개구부는 확산 배리어 층으로 라이닝될 수도 있고, 도전성 재료로 채워질 수도 있다. 확산 배리어 층은. ALD 등에 의해 증착된, 탄탈륨 질화물, 탄탈륨, 티타늄 질화물, 티타늄, 코발트 텅스텐 등, 또는 이들의 조합의 하나 이상의 층을 포함할 수도 있다. 금속화 패턴의 도전성 재료는, CVD, PVD 등에 의해 증착된, 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등을 포함할 수도 있다. IMD 층 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예를 들어 CMP를 이용함으로써 제거될 수도 있다.
다이 커넥터들(66 및 86)이 상호연결 구조물(64 및 84)로부터 각각 돌출하는 실시형태들에서, 돌출 다이 커넥터(66, 86)가 금속 캡 층(78)을 위한 필러로서 사용될 수도 있기 때문에, 금속 필러(79)는 다이(68, 86)로부터 제외될 수도 있다.
도전성 조인트(91)는 다이(68) 및 다이(88)의 회로를 상호연결 구조물(84 및 64) 및 다이 커넥터(86 및 66)를 통해 각각 구성요소(96)의 재배치 구조물(76)에 전기적으로 연결한다.
일부 실시형태들에서, 전기 커넥터(77/78)를 본딩하기 전에, 전기 커넥터(77/78)는 무세척 플럭스와 같은 플럭스(도시되지 않음)로 코팅된다. 전기 커넥터(77/78)는 플럭스 내에 침지될 수 있거나 또는 플럭스는 전기 커넥터(77/78) 위로 분사될 수도 있다. 다른 실시형태에서, 플럭스는 또한 전기 커넥터(79/78)에 인가될 수도 있다. 일부 실시형태에서, 전기 커넥터(77/78 및/또는 79/78)는 다이(68) 및 다이(68)가 구성요소(96)에 부착된 이후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우되기 전에, 상부에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수도 있다. 이 잔여 에폭시 부분은 스트레스를 감소시키고 전기 커넥터(77/78/79)의 리플로우로 인해 발생하는 조인트를 보호하기 위한 언더필(underfill)로서 기능할 수도 있다.
다이(68 및 88)와 구성요소(96) 사이의 본딩은, 땜납 본딩 또는 직접 금속 대 금속(예를 들어, 구리 대 구리 또는 주석 대 주석) 본딩일 수도 있다. 일 실시 예에서, 다이(68) 및 다이(88)는 리플 로우 공정에 의해 구성요소(96)에 본딩된다. 이러한 리플로우 프로세스 동안에, 전기 커넥터(77/78/79)는 다이(68) 및 다이(88)를 구성요소(96)에 물리적으로 그리고 전기적으로 결합하기 위해 다이 커넥터(66, 86) 각각과 그리고 재배치 구조물(76)의 패드와 접촉한다. 본딩 프로세스 후에, 금속 필러(77, 79)와 금속 캡 층(78)의 계면에 IMC(도시되지 않음)가 형성될 수도 있다.
도 4 및 후속 도면에서, 각각 제1 패키지 및 제2 패키지의 형성을 위한 제1 패키지 영역(90) 및 제2 패키지 영역(92)이 예시되어 있다. 스크라이브 라인 영역(94)은 인접한 패키지 영역 사이에 있다. 도 4에 예시된 바와 같이, 제1 다이 및 복수의 제2 다이가 제1 패키지 영역(90) 및 제2 패키지 영역(92)의 각각에 부착된다.
일부 실시형태에서, 다이(68)는 시스템-온-어-칩(SoC) 또는 그래픽 프로세싱 유닛(GPU)이고, 제2 다이는 다이(68)에 의해 이용될 수도 있는 메모리 다이이다. 일 실시형태에서, 다이(88)는 적층된 메모리 다이이다. 예를 들어, 적층된 메모리 다이(88)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 또는 유사한 메모리 모듈과 같은 저전력(LP) 이중 데이터 레이트(DDR) 메모리 모듈을 포함할 수도 있다.
도 5에서, 언더필 재료(100)는 다이(68), 다이(88), 및 재배치 구조물(76) 사이의 갭으로 분배된다. 언더필 재료(100)는 다이(68) 및 다이(88)의 측벽을 따라 위로 연장될 수도 있다. 언더필 재료(100)는 중합체, 에폭시, 몰딩 언더필 등과 같은 임의의 허용 가능한 재료일 수도 있다. 언더필 재료(100)는 다이(68 및 88)가 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나, 다이(68 및 88)가 부착되기 전에 적절한 증착 방법에 의해 형성될 수도 있다.
도 7 내지 도 20은 구성요소(96)의 기판(70)을 통해 연장되는 구성요소(96) 및 관통 비아(TV)(128)의 제2 측부의 형성을 예시한다(도 20 참조). 도 7에서, 도 6의 구조물은 뒤집혀 구성요소(96)의 제2 측부의 형성을 준비하기 위하여 뒤집혀 진다. 구조물은 캐리어 기판(200) 또는 도 7 내지 도 20의 프로세스를 위한 다른 적절한 지지 구조물 상에 배치될 수도 있다.
캐리어 기판(200)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수도 있다. 도 6의 구조물은 릴리스 층(202)에 의해 캐리어 기판(200)에 부착될 수도 있다. 릴리스 층(202)은 위에 놓인 구조물로부터 캐리어 기판(200)과 함께 제거될 수도 있는 중합체-기반 재료로 형성될 수도 있다. 일부 실시형태들에서, 릴리스 층(202)은 광-열 변환(LTHC) 릴리스 코팅과 같이 가열될 때 그 접착 특성을 상실하는 에폭시계 열-방출 재료이다. 다른 실시형태들에서, 릴리스 층(202)은 UV(ultra-violet) 광에 노출될 때 그 접착 특성을 상실하는 자외선(UV) 접착제일 수도 있다. 릴리스 층(202)은 액체로서 분배되고 경화될 수도 있거나, 캐리어 기판(200) 위에 적층된 라미네이트 필름일 수도 있거나, 또는 유사한 종류일 수도 있다.
도 7에 도시된 바와 같이, 이러한 프로세싱 단계에서, 구성요소(96)의 기판(70) 및 재배치 구조물(76)는 약 50 ㎛ 내지 약 775 ㎛ 범위의 조합된 두께 T1을 가진다. 도 8에서, 박화 프로세스는 기판(70)을 얇게 하기 위하여 기판(70)의 제2 측부 상에서 수행된다. 박화 프로세스는 에칭 프로세스, 연마 프로세스 등, 또는 이들의 조합을 포함할 수도 있다. 일부 실시형태에서, 박화 프로세스 후에, 구성요소(96)의 기판(70) 및 재배치 구조물(76)는 약 100 ㎛와 같은, 약 30 ㎛ 내지 약 200 ㎛ 범위의 조합된 두께 T2를 가진다.
도 9 내지 도 19는 구성요소(96)의 기판(70)을 통해 연장되는 TV(128)를 형성하는 다양한 중간 스테이지를 예시한다. TV(128)는 또한 구성요소(96)를 후속 프로세스 단계(도 21 참조)에서 패키지 기판에 본딩될 수 있게 하는 전기 커넥터(예를 들어, μ범프)로 지칭될 수 있다. 도 9 내지 도 19는 도 8의 구조물의 영역(250)(도 8 참조)의 상세한 단면도를 예시한다.
도 9를 참조하면, 영역(250)의 세부사항이 예시된다. 영역(250)은 전술한 바와 같이 기판(70)의 일부 및 재배치 구조물(76)의 일부를 포함한다. 예를 들어, 재배치 구조물(76)은 IMD 층(104)을 포함하며, 이 IMD 층(104)은 전술한 로우-k 유전체 재료(예를 들어, USG)를 포함할 수도 있다. 금속화 패턴(102)은 IMD 층(104) 내에 형성된다. 일부 실시형태들에서, 금속화 패턴(102)은 도전성 라인(예를 들어, 구림, 알루미늄, 텅스텐, 은, 및 이들의 조합을 포함함)이며, 이는 다이(68), 다이(88), 및/또는 패키지 기판(300)(도 21 참조) 사이에 전기적 라우팅을 제공한다.
금속화 패턴(102)과 기판(70) 사이에는 절연 버퍼 층(108)이 배치될 수도 있다. 일부 실시형태에서, 절연 버퍼 층(108)은 금속화 패턴(102)과 기판(70) 사이의 전기적 절연을 제공한다. 일부 실시형태에서, 절연 버퍼 층(108)은 도핑되지 않은 실리케이트 유리(USG), 포 스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등과 같은 로우-K 유전체 재료를 포함한다. 절연 버퍼 층(108)은 스피닝, CVD, PECVD, HDP-CVD 등과 같은, 당해 분야에 공지된 임의의 적합한 방법에 의해 퇴적될 수있다. 절연 버퍼 층(108) 및 IMD 층(104)의 재료는 동일하거나 상이할 수도 있다. IMD 층(104)과 절연 버퍼 층(108) 사이에 에칭 정지 층(106)(예를 들어, 실리콘 질화물 등)이 배치될 수도 있다. 에칭 정지 층(106)은 스피닝, CVD, PECVD, HDP-CVD 등과 같은, 당해 분야에 공지된 임의의 적합한 방법에 의해 퇴적될 수도 있다. 에칭 정지 층(106)은 IMD 층(104)의 개구부를 에칭하기 위한 종점을 제공하기 위하여 금속화 패턴(102)의 제조 중에 이용될 수도 있다. 도 9에 예시된 바와 같이, 금속화 패턴(102)은 또한 에칭 정지 층(106)을 통해 연장된다. 따라서, 금속화 패턴(102)을 형성하는 일부로서, 에칭 정지 층(106)은 또한 적절한 포토리소그래피 및 에칭 프로세스를 이용하여 패터닝될 수도 있다.
도 10에서, 절연 층(110)은 기판(70)의 후면 상에 퇴적된다. 예를 들어, 절연 층(110)은 금속화 패턴(102) 및 IMD 층(104)과 같이 기판(70)의 대향 측부 상에 배치될 수도 있다. 일부 실시형태에서, 절연 층(110)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘-함유 절연체를 포함한다. 절연 층(110)은 스피닝, CVD, PECVD, HDP-CVD 등과 같은, 당해 분야에 공지된 임의의 적합한 방법에 의해 퇴적될 수도 있다. 절연 층(110)의 두께는 약 0.4㎛ 내지 약 1.0㎛의 범위 내에 있을 수도 있다.
도 11에서, 개구부(112)는 절연 층(110), 기판(70), 및 버퍼 층(108)을 통해 패터닝된다. 예시의 용이화를 위하여 하나의 개구부(112)가 영역(250)에 예시되어 있으며, 도 8의 구조물에서 절연 층(110), 기판(70), 및 버퍼층(108)을 통해 복수의 개구부(112)가 동시에 패터닝될 수도 있음을 이해하여야 한다. 개구부(112)는 예를 들어 포토리소그래피와 에칭의 조합을 이용하여, 절연 층(110), 기판(70) 및 절연 버퍼 층(108)을 통해 순차적으로 패터닝될 수도 있다. 예를 들어, 포토레지스트(도시되지 않음)는 스피닝 등에 의해 절연 층(110) 위에 퇴적될 수도 있다. 퇴적 후에, 포토레지스는 그 후 예를 들어, 포토레지스트 위에 패터닝된 포토마스크를 배치하고, 포토마스크를 이용하여 포토레지스트의 일부를 노광하고, (예를 들어, 포지티브 톤 또는 네가티브 톤 레지스트가 사용되는지 여부에 의존하여) 포토레지스트의 노광된 부분 또는 노광되지 않은 부분을 제거하기 위해 포토레지스트를 현상함으로써, 패터닝된다. 포토레지스트의 패턴은 개구부(112)의 패턴에 대응한다. 그 후, 포토레지스트를 마스크로서 이용하여, 절연 층(110), 기판(70), 및 절연 버퍼 층(108)을 순차적으로 에칭한다. 에칭 프로세스의 유형은 절연 층(110), 기판(70), 및 절연 버퍼 층(108)의 재료에 의존할 수도 있다. 예를 들어, 기판(70) 및 절연 층(110)/절연 버퍼 층(108)은 상이한 재료로 제조되기 때문에, 상이한 에칭 프로세스가 이용될 수도 있다. 예를 들어, 절연 층(110)을 에칭하기 위하여, 건식 에칭 프로세스가 이용될 수도 있다. 건식 에칭 프로세스에 대한 에칭제의 예는 SF6 등을 포함한다. 다른 예로서, 기판(70)을 에칭하기 위하여, 건식 에칭 프로세스가 사용될 수도 있다. 건식 에칭 프로세스에 대한 에칭제의 예는 SF6 등을 포함한다. 다른 예로서, 절연 버퍼 층(108)을 에칭하기 위해, 건식 및/또는 습식 에칭 프로세스가 사용될 수도 있다. 건식 에칭 프로세스에 대한 에칭제의 예는 SF6 등을 포함한다. 습식 에칭 공프로세스에 대한 에칭제의 예는 수소 불화물 등을 포함한다.
또한, 상이한 에칭 프로세스를 이용한 결과로서, 개구부(112)의 폭은, 절연 층(110), 기판(70), 및 절연 버퍼 층(108)을 통해 동일하지 않을 수도 있다. 예를 들어, 절연 층(110)의 개구부(112)의 폭(W2)은 기판(70) 및 절연 버퍼 층(108)의 개구부(112)의 폭(W1)보다 더 클 수도 있다. 일부 실시형태에서, 폭(W1)은 약 15 ㎛ 내지 약 30 ㎛의 범위 내에 있고, 폭(W2)은 약 15.1 ㎛ 내지 약 30.3 ㎛의 범위 내에 있다. 다른 실시형태들에서, 절연 층(110)의 개구부(112)의 폭(W2)은 기판(70) 및 절연 버퍼 층(108)의 개구부(112)의 폭(W1)과 동일할 수도 있다. 또한, 개구부(112)는 기판(70)에 측벽(112A, 112B)을 가질 수도 있고, 개구부(112)는 절연 층(110)에 측벽(112C)을 가질 수도 있다. 일부 실시형태에서, 측벽(112B)은 측벽(112A)을 측벽(112C)에 직접 연결한다. 측벽(112B)은 측벽(112A) 및 측벽(112C)보다 기판(70)의 주 표면에 대해 상이한 각도로 배치될 수도 있다. 예를 들어, 측벽(112B)의 경사는, 기판(70)의 주 표면에 대한 측벽(112A) 및 측벽(112C)의 각각의 경사보다 작을 수도 있다.
개구부(112)를 형성하기 위해 패터닝 프로세스에서 다른 층들이 사용될 수도 있다. 예를 들어, 하나 이상의 임의의 하드 마스크 층이 절연 층(110), 기판(70), 및 절연 버퍼 층(108)을 패터닝하는데 이용될 수도 있다. 일반적으로, 하나 이상의 하드 마스크 층은 에칭 프로세스가 포토 레지스트 재료에 의해 제공되는 마스킹 이외에 마스킹을 요구하는 실시형태들에서 유용할 수도 있다. 포토레지스트 재료의 에칭 레이트가 절연 층(110), 기판(70), 절연 버퍼 층(108의 에칭 레이트와 같이 높지 않을 수도 있지만, 절연 층(110), 기판(70)을 패터닝하는 후속 에칭 프로세스(들) 동안에, 패터닝된 포토레지스트 마스크가 또한 에칭될 것이다. 에칭 프로세스가, 절연 층(110), 기판(70), 및 절연 버퍼 층(108)에 대한 에칭 프로세스를 완료하기 전에 패터닝된 포토레지스트 마스크가 소모될 수 있도록 행해지는 경우, 그 후, 추가적인 하드 마스크가 이용될 수도 있다. 하드 마스크 층 또는 하드 마스크 층들의 재료는, 하드 마스크 층(들)이 절연 층(110), 기판(70), 및/또는 절연 버퍼 층(108)의 재료와 같은 하부 재료보다 낮은 에칭 레이트를 나타내도록 선택된다. 개구부(112)가 패터닝 된 후에, 옵션적인 하드 마스크 층 및 포토레지스트의 임의의 나머지 잔류물이 제거될 수도 있다.
도 12에서, 절연 층(114)이 절연 층(110) 위에 그리고 개구부(112)의 측벽 및 바닥면을 따라 퇴적된다. 일부 실시형태에서, 절연 층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘-함유 절연체를 포함한다. 절연 층(114)의 재료는 절연 층(110)의 재료와 동일하거나 또는 동일하지 않을 수도 있다. 절연 층(114)과 절연 층(110)이 동일한 재료로 제조된 실시형태에서도, 절연 층(110)과 절연 층(114)을 형성하는데 사용되는 분리된 퇴적 프로세스로 인하여 절연 층(110)과 절연 층(114) 사이에 여전히 계면이 형성될 수도 있다. 절연 층(114)은 CVD, PECVD, HDP-CVD 등과 같은, 당해 분야에 공지된 임의의 적합한 방법에 의해 퇴적될 수도 있다. 일부 실시형태들에서, 절연 층(114)의 측방 부분(예를 들어, 개구부(112)의 바닥 표면 외부의 부분 및 개구부(112)의 바닥 표면 위의 부분)의 두께가, 실질적으로 절연 층(114)의 수직 부분(예를 들어, 개구부(112)의 측벽을 따른 부분)의 두께와 동일하도록, 절연 층(114)은 컨포멀 퇴적 프로세스를 이용하여 퇴적된다. 절연 층(114)의 두께는 약 1㎛ 내지 약 5㎛의 범위 내에 있을 수도 있다.
다음으로 도 13을 참조하면, 절연 층(114)의 측방 부분은 적절한 에칭 프로세스를 이용하여 제거된다. 일부 실시형태에서, 에칭은 이방성일 수도 있다(예를 들어, 화살표(150)로 표시된 방향으로 방향성을 가짐). 예시적인 이방성 에칭 프로세스는 에칭제로서 SF6 등을 이용하는 건식 에칭 프로세스를 포함한다. 이방성 에칭 프로세스의 결과, 절연 층(114)의 측방 부분은 제거되지만 절연 층(114)의 수직 부분(예를 들어, 개구부(112)의 측벽 상의 일부)이 남겨진다. 따라서, 측벽 스페이서(114’)는 개구부(112)의 측벽(112A, 112B, 112C)을 따라 형성된다. 예를 들어, 측벽 스페이서(114’)는 절연 층(110)의 측벽과 기판(70)의 측벽과의 계면을 형성할 수도 있다. 측벽 스페이서(114’)는 하향식 도면(제공되지 않음)으로 환형 형상을 가질 수도 있다.
측벽 스페이서(114’)를 규정하도록 절연 층(114)을 패터닝하는 것은, 임의의 포토리소그래피 프로세스 또는 마스크 층의 사용을 요구하지 않을 수도 있다. 예를 들어, 절연 층(114)을 형성하기 전에 절연 층(110)이 이미 형성되어 패터닝되어 있기 때문에, 방향성 에칭 프로세스는 웨이퍼의 다른 영역들을 마스킹할 필요없이 기판(70)을 포함하는 웨이퍼 전체를 가로 질러 절연 층(114)을 패터닝하는데 사용될 수도 있다. 구조물이 절연 재료(예를 들어, 절연 층(110) 및 측벽 스페이서(114’))에 의해 상부 표면 및 측벽을 따라 덮힌 기판(70)을 포함하도록, 시간이 정해진 에칭 프로세스가 이용될 수 있다. 따라서, 제조 비용이 감소될 수 있다.
도 14에서, 스트레스 버퍼 층(116)이 퇴적된다. 스트레스 버퍼 층(116)은 CVD, PECVD, HDP-CVD 등과 같은 당해 분야에 공지된 임의의 적합한 방법에 의해 퇴적될 수도 있다. 일부 실시형태에서, 스트레스 버퍼 층(116)은, 스트레스 버퍼 층(116)의 측방 부분(예를 들어, 개구부(112)의 바닥 표면의 외부 부분 및 상기 바닥 표면 위의 부분)의 두께는 실질적으로 스트레스 버퍼 층(116)의 수직 부분(예를 들어, 개구부(112)의 측벽을 따르는 부분)의 두께와 동일하게 되도록, 컨포멀 퇴적 프로세스를 이용하여 퇴적된다. 다른 실시형태들에서, 스트레스 버퍼 층(116)은 스피닝과 같은 논-컨포멀 프로세스를 이용하여 퇴적될 수도 있다. 스트레스 버퍼 층(116)은 절연 층(110) 및 측벽 스페이서(114’)와 상이한 재료를 포함할 수도 있다. 예를 들어, 일부 실시형태들에서, 스트레스 버퍼 층(116)은 폴리벤조옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 중합체를 포함한다. 일부 실시형태들에서, 절연 층(110) 및 측벽 스페이서(114’)는 감광 층으로서 퇴적되지 않는 반면에, 스트레스 버퍼 층(116)은 감광 층으로서 퇴적된다. 도 14는 스트레스 버퍼 층(116)을 단일 층으로 예시하지만, 다른 실시형태들에서, 스트레스 버퍼 층(116)은 예를 들어 복수의 적층된 중합체 층을 포함하는 다층 구조물일 수도 있다. 이러한 실시형태들에서, 복수의 적층된 중합체 층의 각각은 상이한 재료를 포함할 수도 있다.
도 15에서, 스트레스 버퍼 층(116)은, 개구부(112) 내의 스트레스 버퍼 층(116)의 일부를 제거하도록 그리고 개구부(112)를 스트레스 버퍼층(116)으로 연장시키도록 패터닝된다. 스트레스 버퍼 층(116)을 패터닝하는 것은 또한 절연 층(110)의 일부를 노출시킬 수 있다. 스트레스 버퍼 층(116)을 패터닝하는 것은 임의의 적합한 프로세스를 이용하여 수행될 수 있다. 예를 들어, 스트레스 버퍼 층(116)이 감광성 재료(예를 들어, PBO)를 포함 할 때, 스트레스 버퍼 층(116)은 리소그래피 프로세스를 이용하여 패터닝될 수도 있다. 그러한 실시형태들에서, 패터닝 후에, 스트레스 버퍼 층(116)을 경화시키기 위한 패터닝 후에 스트레스 버퍼 층(116) 상에 경화가 수행될 수도 있다. 일부 실시형태들에서, 스트레스 버퍼 층(116)은 고온에 구조물의 다른 구성요소(예를 들어, 다이(68) 및 다이(88), 도 8 참조)의 노출을 감소시키고 경화하는 동안에 이들 구성요소에 손상을 주는 것을 감소시키기 위하여 비교적 낮은 경화 온도(예를 들어, 약 200℃ 미만)를 가지는 중합체를 포함할 수도 있다. 경화 후에, 스트레스 버퍼 층(116)은 더 이상 감광성일 수 없다. 다른 실시형태들에서, 스트레스 버퍼 층(116)은 감광 층에 퇴적되지 않고, 포토리소그래피와 에칭의 조합이 하나 이상의 마스크를 사용하여 스트레스 버퍼 층(116)을 패터닝하는데 이용될 수도 있다.
도 16 내지 도 18a 및 도 18b에서, 도전성 피처가 개구부(112)를 통해 형성된다. 도전성 피처를 형성하는 예로서, 시드 층(118)이 스트레스 버퍼 층(116) 위에 그리고 도 16의 개구부(112)의 측벽/바닥 표면을 따라 형성된다. 일부 실시형태들에서, 시드 층(118)은 금속 층이며, 이 금속 층은 상이한 재료로 형성된 복수의 서브층을 포함하는 복합 층 또는 단일 층일 수도 있다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 상기 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 이용하여 형성될 수도 있다.
다음으로, 도 17에서, 시드 층(118) 상에 포토레지스트(120)가 형성되어 패터닝된다. 포토레지스트는 개구부(122)를 포함하도록 패터닝될 수도 있고, 이 개구부(122)는 개구부(112) 내의 시드 층(118)의 일부를 노출시킨다. 스트레스 버퍼 층(116) 위의 시드 층(118)의 적어도 일부는 또한 개구부(122)에서 노출될 수도 있다. 포토레지스트의 패턴은 후속하여 형성된 도전성 피처(예를 들어, 도전성 피처(124), 도 18a 참조)의 패턴에 대응한다.
도 18a에서, 도전성 피처(124)는 시드 층(118)의 노출된 부분 상의 개구부(112)(도 17 참조) 및 개구부(122)(도 17 참조)에 형성된다. 도전성 피처(124)는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수도 있다. 도전성 피처(124)는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수도 있다. 도전성 피처(124)가 형성된 후에, 포토레지스트(120)(도 17 참조) 및 도전성 피처(124)가 형성되지 않은 시드 층(118)의 일부가 제거된다. 포토레지스트(120)는 예를 들어 산소 플라즈마 등을 이용하여 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수도 있다. 일단 포토레지스트(120)가 제거되면, 습식 또는 건식 에칭과 같은, 예를 들어 허용 가능한 에칭 프로세스를 사용함으로써 시드 층(118)의 노출된 부분이 제거된다. 하향식 도면(도 18b 참조)에서, 결과적인 도전성 피처(124)는 원형 또는 타원 형상을 가질 수도 있다. 다른 실시형태들에서, 도전성 피처(124)에 대한 다른 형상도 고려된다. 측벽 스페이서(114’)(도 18b에 도시되지 않음)는 기판(70)으로부터 도전성 피처를 둘러싸고, 물리적으로 분리하고, 절연시킬 수도 있다.
도 19에서, 땜납 영역(126)은 전도성 피처(124) 위에 형성된다. 일부 실시형태에서, 땜납 영역(126)은 증발, 전기 도금, 인쇄, 땜납 이송, 볼 배치 등과 같은 이러한 적합한 방법을 통해 초기에 땜납 층을 형성함으로써 형성된다. 일단 땜납 층이 도전성 피처(124) 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위하여 리플로우가 수행될 수도 있다.
스트레스 버퍼 층(116), 절연 층(110), 및 기판(70)을 통하여 연장되는 TV(128)가 형성된다. TV(128)는 땜납 영역(126), 도전성 피처(124), 및 시드 층(118)을 포함한다. 다양한 실시형태에서, TV(128)는 IMD 층(104) 내의 금속화 패턴(102)에 전기적으로 연결된다. 절연 층(110) 및 측벽 스페이서(114’)는 기판(70) 및 상기 기판(70)을 통해 연장되는 다른 TV(128)(도 20 참조)로부터 TV(128)를 전기적으로 절연시킨다. 일부 실시형태에서, TV(128)는 또한 기판(70)을 다른 패키지 피처[예를 들어, 패키지 기판(300), 도 21 참조]에 본딩하는데 사용될 수 있는 μ범프로서 기능한다. 또한, 측벽 스페이서(114’)의 재료로 인해, 측벽 스페이서(114’)는 TV(128)에 대한 향상된 구조적 지지를 제공할 수도 있다. 따라서, TV(128)가 다른 패키지 피처(예를 들어, 가열 프로세스)에 본딩될 때, 제조 결함(예를 들어, TV(128)의 변형)이 감소될 수 있다. 제조 결함은 후속 테스트 사이클(예를 들어, 신뢰성 스트레스 테스팅)에서 유사하게 감소될 수도 있다.
도 20은 TV(128)가 형성된 후에 기판(70)을 포함하는 웨이퍼의 축소된 도면을 예시한다. 각각의 TV(128)는 도 9 내지 도 19와 관하여 전술한 프로세스를 이용하여 형성된다. 도 20에 의해 예시된 바와 같이, TV(128)는 재배치 구조물(76)의 금속화 패턴에 의해 다이(68) 및 다이(88)에 전기적으로 연결된다.
도 20에 의해 추가로 예시된 바와 같이, 캐리어 디-본딩이 캐리어 기판(200)을 다이(68), 다이(88), 및 몰딩 화합물(120)로부터 분리(디-본드)하도록 수행된다. 일부 실시형태에 따라, 디-본딩은, 릴리스 층(202)이 광의 열로 분해되어 캐리어 기판(200)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 릴리스 층(202) 상에 투사하는 것을 포함한다. 그 후, 구조물을 뒤집어 테이프(도시되지 않음) 위에 배치한다. 이후에, 다른 것들 중에서, 다이(68), 구성요소(96), 및 다이(88)를 포함하는 구성요소 패키지(204)를 형성하기 위하여, 스크라이브 라인 영역(94)을 따라 인접한 영역들(90 및 92) 사이에서 구성요소(96)가 싱귤레이트된다. 싱귤레이션은 쏘잉, 다이싱 등에 의해 행해질 수도 있다.
도 21은 기판(300) 상의 구성요소 패키지(204)의 부착을 예시한다. TV(128)는 기판(300)의 본드 패드(302)와 정렬되며, 이 본드 패드(302)에 접촉하여 놓여진다. TV(128)는 기판(300)과 구성요소(96) 사이에 본드를 생성할 수 있도록 리플로우될 수도 있다. 기판(300)은 내부에 코어를 포함하는 빌드-업 기판과 같은 패키지 기판, 복수의 적층된 유전체 막을 포함하는 라미네이트 기판, PCB 등을 포함할 수도 있다. 기판(300)은 기판(300)이 다른 디바이스에 장착될 수 있도록 구성요소 패키지에 대향하는 땜납 볼과 같은 전기 커넥터(도시되지 않음)를 포함할 수도 있다. 구성요소 패키지(204)와 기판(300) 및 기판(70), 절연 층(110), 및 스트레스 버퍼 층(116)으로부터 돌출하는 TV(128)의 주변 부분 사이에 언더필 재료(도시되지 않음)가 분배될 수 있다. 언더필 재료는 중합체, 에폭시, 몰딩 언더필 등과 같은 임의의 허용 가능한 재료일 수도 있다.
일부 실시형태에서, 스트레스 버퍼 층(116)은 구성요소 패키지(204)와 기판(300) 사이의 본딩 프로세스에 의해 야기된 스트레스를 흡수하도록 포함된다. 또한, 전술한 바와 같이, 측벽 스페이서(114’) 및 절연 층(110)은 가열 프로세스(예를 들어, 구성요소 패키지(204)를 기판(300)에 본딩하는 것) 동안에 TV(128)의 변형을 감소시키는 재료를 포함할 수도 있다.
부가적으로, 하나 이상의 표면 디바이스(304)가 기판(300)에 연결될 수도 있다. 표면 디바이스(304)는 구성요소 패키지(204) 또는 패키지 전체에 추가적인 기능 또는 프로그래밍을 제공하기 위해 이용될 수도 있다. 일 실시형태에서, 표면 디바이스(304)는, 저항기, 인덕터, 커패시터, 점퍼, 이들의 조합 등과 같은 수동 디바이스를 포함하는 표면 실장 디바이스(surface mount device; SMD) 또는 집적 수동 디바이스(integrated passive device; IPD)를 포함할 수도 있으며, 이들은 구성요소 패키지(204) 또는 패키지의 다른 부분에 연결되도록 소망되고 구성요소 패키지(204) 또는 패키지의 다른 부분과 함께 이용된다. 표면 디바이스(304)는 다양한 실시형태들에 따라, 기판(300)의 제1 주 표면, 기판(300)의 대향하는 주 표면, 또는 양자에 배치될 수도 있다.
다른 피처 및 프로세스가 또한 포함될 수도 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스팅 구조물이 포함될 수도 있다. 테스팅 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배치 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수도 있다. 검증 테스트는 중간 구조물뿐만 아니라 최종 구조물에 대하여 수행될 수도 있다. 부가적으로, 본원에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 이용될 수도 있다.
본 개시 내용의 디바이스 및 방법의 실시형태는 많은 이점을 가진다. 예를 들어, 구성요소(예를 들어, 구성요소(96))의 반도체 기판(예를 들어, 기판(70))은 제조 중에 얇아질 수도 있다. 반도체 기판의 얇은 두께로 인해, 반도체 기판을 통해 연장되는 도전성 비아(예를 들어, TV(128))는, 디바이스 패키지의 열처리(예를 들어, 신뢰성/스트레스 테스트, 패키지 기판으로의 리플로우/본딩 등) 동안에 변형(예를 들어, 박리)의 위험성이 증가된다. 다양한 실시형태는 도전 비아의 강성을 향상시키고 제조 결함을 감소시키기 위해 도전성 비아의 측벽 상에 절연 스페이서(예를 들어, 측벽 스페이서(114’))를 제공한다. 일부 실시형태들에서, 절연 스페이서는 인터포저의 반도체 기판으로부터 도전성 비아를 절연할 수 있을 뿐만 아니라, 도전성 비아에 대한 구조물 지지를 증가시킬 수도 있고, 이는 후속 가열 프로세스(예를 들어, 본딩 및/또는 신뢰성 테스트) 동안에 제조 결함을 감소시킨다.
실시형태에 따르면, 방법은, 제1 다이를 인터포저 - 상기 인터포저는 기판을 구비함 - 의 제1 측부(side)에 본딩하는 단계와, 상기 제1 측부과 대향하는 상기 인터포저의 제2 측부 상에 제1 절연층을 퇴적(deposit)하는 단계하는 단계; 상기 기판 및 상기 제1 절연층을 관통하는 개구부를 패터닝하는 단계; 상기 제1 절연층 위에 그리고 개구부의 측벽들과 측면을 따라 실리콘을 포함하는 제2 절연층을 퇴적하는 단계; 상기 개구부의 측벽들 상에 측벽 스페이서를 규정하도록 상기 제2 절연층의 측방 부분들을 제거하는 단계; 상기 개구부에 관통 비아를 형성하는 단계를 포함하며, 여기서 상기 관통 비아는 상기 제1 다이에 전기적으로 연결된다. 실시형태에 있어서, 상기 인터포저는 상기 인터포저의 상기 제1 측부에 상기 제1 다이를 본딩하는 동안의 웨이퍼의 구성요소이며, 상기 방법은 상기 개구부에 상기 관통 비아를 형성하는 단계 이후에, 상기 웨이퍼로부터 인터포저를 싱귤레이팅하는 단계를 더 포함한다. 실시형태에 있어서, 상기 제2 절연층의 측방 부분들을 제거하는 단계는, 임의의 패터닝 마스크들을 이용하지 않는 이방성 에칭 프로세스를 포함한다. 실시형태에 있어서, 상기 제2 절연층의 측방 부분들을 제거하는 단계는 상기 제1 절연층을 노출시킨다. 실시형태에 있어서, 상기 제1 절연층 및 상기 제2 절연층은 동일한 재료로 제조되며 각각이 실리콘 질화물을 포함한다. 실시형태에 있어서, 상기 방법은 상기 개구부에 관통 비아를 형성하는 단계 이전에, 상기 제1 절연층 위에 스트레스 버퍼 층을 형성하는 단계를 더 포함하며, 상기 스트레스 버퍼 층은 상기 제1 절연층 및 상기 제2 절연층과는 상이한 재료를 포함한다. 실시형태에 있어서, 상기 관통 비아를 형성하는 단계는, 상기 개구부의 측벽들 및 바닥 표면을 따라 시드 층을 퇴적하는 단계와, 상기 시드 층 상의 도전성 피처(feature)를 도금하는 단계로서, 상기 도전성 피처는 상기 기판 및 상기 제1 절연층을 통해 연장되는 것인, 상기 도전성 피처를 도금하는 단계와, 상기 시드 층에 대향하는 상기 도전성 피처의 표면 상에 땜납 영역을 형성하는 단계를 포함한다. 실시형태에 있어서, 상기 방법은 상기 인터포저를 패키지 기판에 본딩하는 단계를 더 포함하며, 상기 땜납 영역은 상기 패키지 기판의 콘택트 패드에 직접 본딩된다.
실시형태에 따르면, 방법은, 제1 다이와 제2 다이를 인터포저에 본딩하는 단계로서, 상기 인터포저는, 상기 제1 다이를 상기 제2 다이에 전기적으로 연결하는 하나 이상의 금속화 패턴을 포함하는 재배치 구조물; 및 상기 제1 다이와 상기 제2 다이로서의 상기 재배치 구조물의 대향 측부 상의 기판을 포함하는 것인, 상기 인터포저를 본딩하는 단계를 포함한다. 상기 방법은 상기 재배치 구조물에 대향하는 상기 기판의 표면 상에 제1 실리콘-함유 절연층을 퇴적하는 단계와, 상기 제1 실리콘-함유 절연층 및 상기 기판을 통해 연장되는 제1 개구부를 패터닝하는 단계로서, 상기 제1 개구부는 상기 하나 이상의 금속화 패턴의 제1 금속화 패턴을 노출시키는 것인, 상기 제1 개구부를 패터닝하는 단계와, 상기 제1 개구부의 측벽들을 따라 측벽 스페이서들을 형성하는 단계로서, 상기 측벽 스페이서들은 실리콘-함유 절연 재료를 포함하는 것인, 상기 측벽 스페이서들을 형성하는 단계와, 상기 제1 개구부를 통해 연장되고 상기 제1 금속화 패턴에 전기적으로 연결되는 전기 커넥터를 형성하는 단계와, 상기 전기 커넥터를 이용하여 패키지 기판을 상기 인터포저에 본딩하는 단계를 더 포함한다. 실시형태에서, 상기 방법은 상기 측벽 스페이서들을 형성하는 단계 후에, 상기 제1 실리콘-함유 절연층 위에 중합체를 포함하는 절연 버퍼 층을 퇴적하는 단계와, 상기 제1 개구부를 상기 절연 버퍼층으로 연장시키는 단계를 더 포함한다. 실시형태에 있어서, 상기 측벽 스페이서들을 형성하는 단계는, 상기 제1 실리콘 함유 절연 층 위에, 상기 제1 개구부의 측벽들을 따라, 그리고 상기 제1 개구의 바닥 표면 위에 제2 실리콘 함유 절연 층을 퇴적하는 단계와, 상기 제2 실리콘 함유 절연 층의 측방 부분들을 제거하고 상기 측벽 스페이서들을 규정하도록 이방성 에칭 프로세스를 이용하여 상기 제2 실리콘 함유 절연 층을 패터닝하는 단계를 포함한다. 실시형태에 있어서, 상기 측벽 스페이서들은 상기 기판과의 제1 계면 및 상기 제1 실리콘 함유 절연 층과의 제2 계면을 형성하고, 상기 제1 계면은 상기 제2 계면으로부터 측방향으로 이격된다. 실시형태에 있어서, 상기 측벽 스페이서들은 상기 기판과의 제3 계면을 형성하고, 상기 제3 계면은 상기 제1 계면과 상기 제2 계면 사이에 배치되고, 상기 제3 계면의 경사는 상기 기판의 주 표면에 대한 상기 제1 계면의 경사 그리고 상기 제2 계면의 경사보다 작다. 실시형태에 있어서, 상기 제1 실리콘 함유 절연 층은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함하고, 상기 측벽 스페이서들은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함한다. 실시형태에 있어서, 상기 전기 커넥터를 형성하는 단계는, 상기 측벽 스페이서들의 측벽을 따라 그리고 상기 제1 금속화 패턴 위에 시드 층을 퇴적하는 단계와, 상기 시드 층으로부터 상기 제1 개구부의 외부로 연장되는 도전성 피처를 도금하는 단계와, 상기 도전성 피처 상에 땜납 영역을 형성하는 단계를 포함한다. 실시형태에 있어서, 상기 방법은, 상기 제1 다이와 상기 인터포저 사이에 언더필을 분배하는 단계로서, 상기 언더필은 상기 제2 다이와 상기 인터포저 사이에서 연장되는 것인, 상기 언더필을 분배하는 단계와, 상기 제1 다이, 상기 제2 다이, 및 상기 언더필을 몰딩 화합물 내에 캡슐화하는 단계를 더 포함한다. 실시형태에 있어서, 상기 제1 실리콘-함유 절연 층 및 상기 기판을 통해 연장되는 상기 제1 개구부를 패터닝하는 단계는, 상기 기판보다 상기 제1 실리콘-함유 절연 층에서 더 넓은 상기 제1 개구부를 패터닝하는 단계를 포함한다.
실시형태에 따르면, 패키지는 인터포저에 본딩된 제1 다이로서, 상기 인터포저는, 상기 제1 다이에 전기적으로 연결된 금속화 패턴; 및 상기 제1 다이로서의 상기 금속화 패턴의 대향 측부 상의 기판을 포함하는 것인, 상기 제1 다이를 포함한다. 상기 패키지는, 상기 금속화 패턴에 대향하는 상기 기판의 표면 상의 실리콘-함유 절연층과, 상기 기판으로서의 상기 실리콘-함유 절연층의 대향 측부 상의 폴리머 층과, 상기 폴리머 층, 상기 실리콘-함유 절연층, 및 상기 기판을 통해 상기 금속화 패턴으로 연장되는 관통 비아와, 상기 관통 비아와 상기 기판 사이의 실리콘-함유 측벽 스페이서를 더 포함하며, 상기 실리콘-함유 측벽 스페이서는 상기 관통 비아와 상기 실리콘-함유 절연층 사이에 추가로 배치된다. 실시형태에 있어서, 상기 실리콘-함유 측벽 스페이서는 상기 실리콘-함유 절연층과 함께 제1 계면을 형성하고 상기 실리콘-함유 절연층과 동일한 재료로 제조된다. 실시형태에 있어서, 상기 실리콘-함유 측벽 스페이서는 상기 기판과 함께 제2 계면을 형성하고, 상기 제1 계면은 상기 제2 계면으로부터 측방향으로 이격되어 있다. 실시형태에서, 상기 관통 비아는 상기 중합체 층, 상기 실리콘-함유 절연 층, 및 상기 기판을 통해 연장되는 도전성 피처; 및 상기 금속화 패턴으로서의 상기 도전성 피처의 대향 측부 상의 땜납 영역을 포함하고, 상기 땜납 영역은 패키지 기판의 컨택트 패드에 직접 본딩된다. 실시형태에서, 실리콘-함유 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함한다.
실시형태에 따르면, 패키지는 패키지 구성요소에 본딩된 제1 다이 및 제2 다이로서, 상기 패키지 구성요소는 제 1 다이와 제 2 사이의 전기적 라우팅을 제공하는 하나 이상의 금속화 패턴 층을 포함하는 재분배 구조물을 포함하는 것인, 상기 제1 다이 및 제2 다이; 및 상기 제1 다이와 제2 다이로서의 재배치 구조물의 대향 측부 상의 기판을 포함한다. 상기 패키지는, 재배치 구조물에 대향하는 상기 기판의 측부 상의 제1 절연 층으로서, 상기 제1 절연 층은 실리콘 질화물, 실리콘 산화물. 또는 실리콘 산질화물을 포함하는 것인, 상기 제1 절연 층; 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함하며 상기 제1 절연 층 및 상기 기판의 측벽을 따른 측벽 스페이서; 및 상기 제1 절연 층 및 상기 기판을 관통하여 연장되는 전기 커넥터로서, 상기 측벽 스페이서는 상기 전기 커넥터를 상기 기판으로부터 절연시키는 것인, 상기 전기 커넥터를 더 포함하며, 상기 전기 커넥터는 상기 금속화 패턴들 중 제1 금속화 패턴에 전기적으로 연결된다. 실시형태에서, 패키지는 기판으로서의 제1 절연 층의 대향 측부 상에 제1 절연 층과 상이한 재료를 포함하는 제2 절연 층을 더 포함한다. 실시형태에서, 상기 측벽 스페이서는 상기 제1 절연 층에 제1 경사를 갖는 제1 측벽; 상기 기판에 제2 경사를 갖는 제2 측벽; 및 상기 제1 측벽을 상기 제2 측벽에 연결하는 제3 측벽을 포함하며, 상기 제3 측벽은 상기 기판의 주 표면에 대하여 제1 경사 그리고 제2 경사보다 작은 제3 경사를 가진다. 실시형태에서, 패키지 구성요소는 임의의 능동 디바이스가 없는 인터포저이다.
실시형태에 따르면, 인터포저는 제1 유전체 층 내의 금속화 패턴; 상기 제1 유전체 층 위의 기판; 상기 기판 위의, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함하는 제1 절연 층; 및 상기 제1 절연 층 및 기판의 측벽을 따라 형성된 측벽 스페이서로서, 상기 측벽 스페이서는, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함하는 것인, 상기 측벽 스페이서를 포함한다. 상기 측벽 스페이서는, 상기 제1 절연 층에 제1 경사를 갖는 제1 측벽; 상기 기판에 제2 경사를 갖는 제 2 측벽; 및 상기 제1 측벽을 상기 제2 측벽에 연결하고, 상기 기판의 주 표면에 대하여 상기 제1 경사 및 상기 제2 경사보다 작은 제3 경사를 가지는 제3 측벽; 및 상기 제1 절연 층과 상기 기판을 관통하여 연장되는 전기 커넥터를 포함하며, 상기 측벽 스페이서는, 상기 전기 커넥터와 상기 기판 사이에 배치된다. 전기 커넥터는 금속화 패턴에 전기적으로 연결된다. 실시형태에서, 인터포저는 제1 절연 층과 제1 유전체 층 사이의 제2 절연 층을 더 포함하고, 상기 측벽 스페이서는 제2 절연 층을 통해 연장된다.
실시형태에 따르면, 방법은, 임의의 능동 디바이스가 없는 인터포저의 기판 위에 제1 절연 층을 퇴적하는 단계로서, 상기 제1 절연 층은 재배치 구조물에 대향하는 상기 기판의 측부에 배치되는 것인, 상기 제1 절연 층을 퇴적하는 단계; 상기 기판 및 상기 제1 절연 층을 관통하여 개구부를 패터닝하는 단계; 상기 제1 절연 층 위에 그리고 상기 개구부의 측벽들 및 측면을 따라 제2 절연 층을 퇴적하는 단계로서, 상기 제2 절연 층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 것인, 상기 제2 절연 층을 퇴적하는 단계; 상기 개구부의 측벽들 상에 측벽 스페이서를 규정하도록 상기 제2 절연 층의 측방 부분을 제거하는 단계; 및 상기 개구부에 외부 커넥터를 형성하는 단계를 포함하며, 상기 외부 커넥터는 상기 재배치 구조물의 금속화 패턴에 전기적으로 연결된다. 실시형태에서, 상기 방법은 제1 다이를 인터포저의 제1 측부에 본딩하는 단계와 패키지 기판을 제1 측부와 대향하는 상기 인터포저의 제2 측부에 본딩하는 단계를 더 포함하고, 외부 커넥터의 땜납 영역은 패키지 기판의 컨택트 패드에 직접 본딩된다.
<부기>
1. 방법에 있어서,
제1 다이를 인터포저 - 상기 인터포저는 기판을 구비함 - 의 제1 측부(side)에 본딩하는 단계와,
상기 제1 측부과 대향하는 상기 인터포저의 제2 측부 상에 제1 절연층을 퇴적(deposit)하는 단계하는 단계;
상기 기판 및 상기 제1 절연층을 관통하는 개구부를 패터닝하는 단계;
상기 제1 절연층 위에 그리고 개구부의 측벽들과 측면을 따라 실리콘을 포함하는 제2 절연층을 퇴적하는 단계;
상기 개구부의 측벽들 상에 측벽 스페이서를 규정하도록 상기 제2 절연층의 측방 부분들을 제거하는 단계;
상기 개구부에 관통 비아를 형성하는 단계
를 포함하며.
상기 관통 비아는 상기 제1 다이에 전기적으로 연결되는 것인 방법.
2.제1항에 있어서, 상기 인터포저는 상기 인터포저의 상기 제1 측부에 상기 제1 다이를 본딩하는 동안의 웨이퍼의 구성요소이며, 상기 방법은 상기 개구부에 상기 관통 비아를 형성하는 단계 이후에, 상기 웨이퍼로부터 인터포저를 싱귤레이팅하는 단계를 포함하는 방법.
3.제1항에 있어서, 상기 제2 절연층의 측방 부분들을 제거하는 단계는, 임의의 패터닝 마스크들을 이용하지 않는 이방성 에칭 프로세스를 포함하는 것인 방법.
4.제1항에 있어서, 상기 제2 절연층의 측방 부분들을 제거하는 단계는 상기 제1 절연층을 노출시키는 것인 방법.
5.제1항에 있어서, 상기 제1 절연층 및 상기 제2 절연층은 동일한 재료로 제조되며 각각이 실리콘 질화물을 포함하는 것인 방법.
6.제1항에 있어서, 상기 개구부에 관통 비아를 형성하는 단계 이전에, 상기 제1 절연층 위에 스트레스 버퍼 층을 형성하는 단계를 더 포함하며,
상기 스트레스 버퍼 층은 상기 제1 절연층 및 상기 제2 절연층과는 상이한 재료를 포함하는 것인 방법.
7.제1항에 있어서, 상기 관통 비아를 형성하는 단계는,
상기 개구부의 측벽들 및 바닥 표면을 따라 시드 층을 퇴적하는 단계와,
상기 시드 층 상의 도전성 피처(feature)를 도금하는 단계로서, 상기 도전성 피처는 상기 기판 및 상기 제1 절연층을 통해 연장되는 것인, 상기 도전성 피처를 도금하는 단계와,
상기 시드 층에 대향하는 상기 도전성 피처의 표면 상에 땜납 영역을 형성하는 단계
를 포함하는 방법.
8.제7항에 있어서, 상기 인터포저를 패키지 기판에 본딩하는 단계를 더 포함하며, 상기 땜납(solder) 영역은 상기 패키지 기판의 콘택트 패드에 직접 본딩되는 것인 방법.
9. 방법에 있어서,
제1 다이와 제2 다이를 인터포저에 본딩하는 단계로서, 상기 인터포저는,
상기 제1 다이를 상기 제2 다이에 전기적으로 연결하는 하나 이상의 금속화(metallization) 패턴을 포함하는 재배치 구조물; 및
상기 제1 다이와 상기 제2 다이로서의 상기 재배치 구조물의 대향 측부 상의 기판
을 포함하는 것인, 상기 인터포저를 본딩하는 단계와,
상기 재배치 구조물에 대향하는 상기 기판의 표면 상에 제1 실리콘-함유 절연층을 퇴적하는 단계와,
상기 제1 실리콘-함유 절연층 및 상기 기판을 통해 연장되는 제1 개구부를 패터닝하는 단계로서, 상기 제1 개구부는 상기 하나 이상의 금속화 패턴의 제1 금속화 패턴을 노출시키는 것인, 상기 제1 개구부를 패터닝하는 단계와,
상기 제1 개구부의 측벽들을 따라 측벽 스페이서들을 형성하는 단계로서, 상기 측벽 스페이서들은 실리콘-함유 절연 재료를 포함하는 것인, 상기 측벽 스페이서들을 형성하는 단계와,
상기 제1 개구부를 통해 연장되고 상기 제1 금속화 패턴에 전기적으로 연결되는 전기 커넥터를 형성하는 단계와,
상기 전기 커넥터를 이용하여 패키지 기판을 상기 인터포저에 본딩하는 단계
를 포함하는 방법.
10.제9항에 있어서, 상기 측벽 스페이서들을 형성하는 단계 후에, 상기 제1 실리콘-함유 절연층 위에 중합체를 포함하는 절연 버퍼 층을 퇴적하는 단계와,
상기 제1 개구부를 상기 절연 버퍼층으로 연장시키는 단계
를 포함하는 방법.
11.제9항에 있어서, 상기 측벽 스페이서들을 형성하는 단계는,
상기 제1 실리콘 함유 절연 층 위에, 상기 제1 개구부의 측벽들을 따라, 그리고 상기 제1 개구의 바닥 표면 위에 제2 실리콘 함유 절연 층을 퇴적하는 단계와,
상기 제2 실리콘 함유 절연 층의 측방 부분들을 제거하고 상기 측벽 스페이서들을 규정하도록 이방성 에칭 프로세스를 이용하여 상기 제2 실리콘 함유 절연 층을 패터닝하는 단계
를 포함하는 방법.
12.제9항에 있어서, 상기 측벽 스페이서들은 상기 기판과의 제1 계면 및 상기 제1 실리콘 함유 절연 층과의 제2 계면을 형성하고, 상기 제1 계면은 상기 제2 계면으로부터 측방향으로 이격되는 것인 방법.
13.제12항에 있어서, 상기 측벽 스페이서들은 상기 기판과의 제3 계면을 형성하고, 상기 제3 계면은 상기 제1 계면과 상기 제2 계면 사이에 배치되고, 상기 제3 계면의 경사는 상기 기판의 주 표면에 대한 상기 제1 계면의 경사 그리고 상기 제2 계면의 경사보다 작은 것인 방법.
14.제9항에 있어서, 상기 제1 실리콘 함유 절연 층은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함하고, 상기 측벽 스페이서들은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 포함하는 것인 방법.
15.제9항에 있어서, 상기 전기 커넥터를 형성하는 단계는,
상기 측벽 스페이서들의 측벽을 따라 그리고 상기 제1 금속화 패턴 위에 시드 층을 퇴적하는 단계와,
상기 시드 층으로부터 상기 제1 개구부의 외부로 연장되는 도전성 피처를 도금하는 단계와,
상기 도전성 피처 상에 땜납 영역을 형성하는 단계
를 포함하는 방법.
16.제9항에 있어서, 상기 제1 다이와 상기 인터포저 사이에 언더필을 분배하는 단계로서, 상기 언더필은 상기 제2 다이와 상기 인터포저 사이에서 연장되는 것인, 상기 언더필을 분배하는 단계와,
상기 제1 다이, 상기 제2 다이, 및 상기 언더필을 몰딩 화합물 내에 캡슐화하는 단계를 더 포함하는 방법.
17.제9항에 있어서, 상기 제1 실리콘-함유 절연 층 및 상기 기판을 통해 연장되는 상기 제1 개구를 패터닝하는 단계는, 상기 기판보다 상기 제1 실리콘-함유 절연 층에서 더 넓은 상기 제1 개구부를 패터닝하는 단계를 포함하는 방법.
18. 패키지에 있어서,
인터포저에 본딩된 제1 다이로서, 상기 인터포저는,
상기 제1 다이에 전기적으로 연결된 금속화 패턴; 및
상기 제1 다이로서의 상기 금속화 패턴의 대향 측부 상의 기판
을 포함하는 것인, 상기 제1 다이와,
상기 금속화 패턴에 대향하는 상기 기판의 표면 상의 실리콘-함유 절연층과,
상기 기판으로서의 상기 실리콘-함유 절연층의 대향 측부 상의 폴리머 층과,
상기 폴리머 층, 상기 실리콘-함유 절연층, 및 상기 기판을 통해 상기 금속화 패턴으로 연장되는 관통 비아와,
상기 관통 비아와 상기 기판 사이의 실리콘-함유 측벽 스페이서
를 포함하며,
상기 실리콘-함유 측벽 스페이서는 상기 관통 비아와 상기 실리콘-함유 절연층 사이에 추가로 배치되는 것인 패키지.
19.제18항에 있어서, 상기 실리콘-함유 측벽 스페이서는 상기 실리콘-함유 절연층과 함께 제1 계면을 형성하고 상기 실리콘-함유 절연층과 동일한 재료로 제조되는 것인 패키지.
20.제19항에 있어서, 상기 실리콘-함유 측벽 스페이서는 상기 기판과 함께 제2 계면을 형성하고, 상기 제1 계면은 상기 제2 계면으로부터 측방향으로 이격되어 있는 것인 패키지.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 피처를 개략 설명하였다. 당업자들은 이들이 본원에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 알 수 있다. 당업자들은 또한 이러한 등가의 구성들이 본 개시의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    제1 다이를 인터포저 - 상기 인터포저는 기판을 구비함 - 의 제1 측부(side)에 본딩하는 단계와,
    상기 제1 측부과 대향하는 상기 인터포저의 제2 측부 상에 제1 절연층을 퇴적(deposit)하는 단계하는 단계;
    상기 기판 및 상기 제1 절연층을 관통하는 개구부를 패터닝하는 단계;
    상기 제1 절연층 위에 그리고 개구부의 측벽들과 측면을 따라 실리콘을 포함하는 제2 절연층을 퇴적하는 단계;
    상기 개구부의 측벽들 상에 측벽 스페이서를 규정하도록 상기 제2 절연층의 측방 부분들을 제거하는 단계;
    상기 개구부에 관통 비아를 형성하는 단계
    를 포함하며.
    상기 관통 비아는 상기 제1 다이에 전기적으로 연결되는 것인 방법.
  2. 제1항에 있어서, 상기 인터포저는 상기 인터포저의 상기 제1 측부에 상기 제1 다이를 본딩하는 동안의 웨이퍼의 구성요소이며, 상기 방법은 상기 개구부에 상기 관통 비아를 형성하는 단계 이후에, 상기 웨이퍼로부터 인터포저를 싱귤레이팅하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 제2 절연층의 측방 부분들을 제거하는 단계는, 임의의 패터닝 마스크들을 이용하지 않는 이방성 에칭 프로세스를 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 제2 절연층의 측방 부분들을 제거하는 단계는 상기 제1 절연층을 노출시키는 것인 방법.
  5. 제1항에 있어서, 상기 제1 절연층 및 상기 제2 절연층은 동일한 재료로 제조되며 각각이 실리콘 질화물을 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 개구부에 관통 비아를 형성하는 단계 이전에, 상기 제1 절연층 위에 스트레스 버퍼 층을 형성하는 단계를 더 포함하며,
    상기 스트레스 버퍼 층은 상기 제1 절연층 및 상기 제2 절연층과는 상이한 재료를 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 관통 비아를 형성하는 단계는,
    상기 개구부의 측벽들 및 바닥 표면을 따라 시드 층을 퇴적하는 단계와,
    상기 시드 층 상의 도전성 피처(feature)를 도금하는 단계로서, 상기 도전성 피처는 상기 기판 및 상기 제1 절연층을 통해 연장되는 것인, 상기 도전성 피처를 도금하는 단계와,
    상기 시드 층에 대향하는 상기 도전성 피처의 표면 상에 땜납 영역을 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 인터포저를 패키지 기판에 본딩하는 단계를 더 포함하며, 상기 땜납(solder) 영역은 상기 패키지 기판의 콘택트 패드에 직접 본딩되는 것인 방법.
  9. 방법에 있어서,
    제1 다이와 제2 다이를 인터포저에 본딩하는 단계로서, 상기 인터포저는,
    상기 제1 다이를 상기 제2 다이에 전기적으로 연결하는 하나 이상의 금속화(metallization) 패턴을 포함하는 재배치 구조물; 및
    상기 제1 다이와 상기 제2 다이로서의 상기 재배치 구조물의 대향 측부 상의 기판
    을 포함하는 것인, 상기 인터포저를 본딩하는 단계와,
    상기 재배치 구조물에 대향하는 상기 기판의 표면 상에 제1 실리콘-함유 절연층을 퇴적하는 단계와,
    상기 제1 실리콘-함유 절연층 및 상기 기판을 통해 연장되는 제1 개구부를 패터닝하는 단계로서, 상기 제1 개구부는 상기 하나 이상의 금속화 패턴의 제1 금속화 패턴을 노출시키는 것인, 상기 제1 개구부를 패터닝하는 단계와,
    상기 제1 개구부의 측벽들을 따라 측벽 스페이서들을 형성하는 단계로서, 상기 측벽 스페이서들은 실리콘-함유 절연 재료를 포함하는 것인, 상기 측벽 스페이서들을 형성하는 단계와,
    상기 제1 개구부를 통해 연장되고 상기 제1 금속화 패턴에 전기적으로 연결되는 전기 커넥터를 형성하는 단계와,
    상기 전기 커넥터를 이용하여 패키지 기판을 상기 인터포저에 본딩하는 단계
    를 포함하는 방법.
  10. 패키지에 있어서,
    인터포저에 본딩된 제1 다이로서, 상기 인터포저는,
    상기 제1 다이에 전기적으로 연결된 금속화 패턴; 및
    상기 제1 다이로서의 상기 금속화 패턴의 대향 측부 상의 기판
    을 포함하는 것인, 상기 제1 다이와,
    상기 금속화 패턴에 대향하는 상기 기판의 표면 상의 실리콘-함유 절연층과,
    상기 기판으로서의 상기 실리콘-함유 절연층의 대향 측부 상의 폴리머 층과,
    상기 폴리머 층, 상기 실리콘-함유 절연층, 및 상기 기판을 통해 상기 금속화 패턴으로 연장되는 관통 비아와,
    상기 관통 비아와 상기 기판 사이의 실리콘-함유 측벽 스페이서
    를 포함하며,
    상기 실리콘-함유 측벽 스페이서는 상기 관통 비아와 상기 실리콘-함유 절연층 사이에 추가로 배치되는 것인 패키지.
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