DE102014116078A1 - Halbleitervorrichtung und verfahren zum herstellen dieser - Google Patents

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DE102014116078A1
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metallization layer
surface metallization
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layer
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Withdrawn
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DE201410116078
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English (en)
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Jochen Hilsenbeck
Jens Peter Konrath
Stefan KRIVEC
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Infineon Technologies AG
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Infineon Technologies AG
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Publication date
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Abstract

Eine Halbleitervorrichtung umfasst einen Halbleiterkörper mit einer Vorderseite und einer Rückseite, der eine sich an der Vorderseite befindenden aktive Zone, eine Vorderoberflächenmetallisierungsschicht mit einer Vorderseite und einer der aktiven Zone zugewandten Rückseite, wobei die Vorderoberflächenmetallisierungsschicht auf der Vorderseite des Halbleiterkörpers bereitgestellt ist und mit der aktiven Zone elektrisch verbunden ist, und eine erste Barriereschicht, die amorphes Metallnitrid umfasst und zwischen der aktiven Zone und der Metallisierungsschicht angeordnet ist, aufweist. Zudem wird ein Verfahren zum Herstellen einer solchen Vorrichtung bereitgestellt.

Description

  • FACHGEBIET
  • Diese Beschreibung betrifft Ausführungsformen von Verfahren zum Ausbilden einer Halbleitervorrichtung. Darüber hinaus betrifft diese Beschreibung Ausführungsformen von Halbleitervorrichtungen, beispielsweise IGBT, DMO, Bipolartransistoren, IGBT, Dioden oder Thyristoren mit verbesserter Barriereschicht.
  • HINTERGRUND
  • Zum Verbessern der Stabilität im Falle eines Kurzschlusses und zum Erhöhen des Ladungsänderungsleistungsverhaltens von z.B. IGBT gab es eine Tendenz, die wohlbekannte Metallisierung unter Verwendung von Aluminium (AlSi oder AlSiCu) durch eine dicke Cu-Metallisierung im Bereich von 5 µm bis 20 µm zu ersetzen. Dies soll ein verbessertes Leistungsverhalten bereitstellen und höhere Betriebstemperaturen aufgrund einer verstärkten Wärmeableitung ermöglichen.
  • Jedoch hat die Anwendung von Cu als eine Metallisierung einige Nachteile. Beispielsweise reagiert Cu mit Si bei so tiefen Temperaturen wie Raumtemperatur und führt zu Cu-Siliciden. Als ein Beispiel bildet sich Cu3Si bei Raumtemperatur. Somit ist eine Barriere zwischen der Cu-Metallisierung und dem Si erforderlich. Üblicherweise wird eine Barriereschicht aus einem Material mit einem hohen Schmelzpunkt, wie etwa W, Ta oder einer Legierung, wie etwa TiW oder TiN, bereitgestellt. Häufig werden Kombinationen aus verschiedenen Schichten, die verschiedene Elemente einsetzen, verwendet.
  • Darüber hinaus neigen Cu-Atome dazu, in Si zu diffundieren und können somit die Lebensdauer von Minoritätsladungsträgern drastisch reduzieren. Dies kann zu verschiedenen Nachteilen führen, beispielsweise eine ungewollte Erhöhung der Durchlassspannung und des Leckstroms in einem Sperrzustand.
  • Darüber hinaus kann in einer feuchten Umgebung eine elektrochemische Reaktion in Gegenwart eines elektrischen Feldes zu einer Entladung von Cu-Ionen führen. Diese werden durch anodische Oxidation hergestellt, können aufgrund der Gegenwart des elektrischen Feldes während des Betriebs zu wandern beginnen und können unter gewissen Umständen sich an der Kathode ansammeln, wodurch Cu-Dendriten gebildet werden, was auch als Elektromigration bezeichnet wird. Der letztere Prozess tritt vorwiegend in der Region des Randabschlusses auf, da in dieser Region ein höheres elektrisches Feld vorliegt. Während des Driftprozesses in Richtung der Randregion können die positiv geladenen Cu-Ionen die wohldefinierte Änderung des Potentials stören.
  • Jedoch stellen bekannte Barriereschichten, die Materialien wie TiW einsetzen, zumindest mikroskopische Pfade entlang mikroskopischer Kristallgrenzen bereit, durch die Cu-Atome unerwünschterweise von der Metallisierungsschicht in Richtung der aktiven Fläche diffundieren können, was die beschriebenen negativen Auswirkungen verursacht.
  • Aus diesen und anderen Gründen besteht Bedarf nach der vorliegenden Erfindung.
  • ZUSAMMENFASSUNG
  • In einem ersten Aspekt wird eine Halbleitervorrichtung bereitgestellt. Sie umfasst einen Halbleiterkörper mit einer Vorderseite und einer Rückseite, und weist eine aktive Zone, die an der Vorderseite angeordnet ist, und eine Vorderoberflächenmetallisierungsschicht mit einer Vorderseite und einer der aktiven Zone zugewandten Rückseite auf. Die Vorderoberflächenmetallisierungsschicht wird auf der Vorderseite des Halbleiterkörpers bereitgestellt und ist elektrisch mit der aktiven Zone verbunden und eine erste Barriereschicht, die amorphes Metallnitrid umfasst, ist zwischen der aktiven Zone und der Metallisierungsschicht angeordnet.
  • In einem weiteren Aspekt wird ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Halbleiterkörpers mit einer Vorderseite und einer Rückseite, das Bereitstellen einer aktiven Zone im Halbleiterkörper, die teilweise auf der Vorderseite angeordnet ist, das Bereitstellen einer ersten Barriereschicht, die die aktive Zone auf einer Vorderseite des Halbleiterkörpers bedeckt, wobei die Barriereschicht amorphes Metallnitrid umfasst, und das Bereitstellen einer Vorderoberflächenmetallisierungsschicht auf der ersten Barriereschicht.
  • Dabei wird eine Vorderoberflächenmetallisierungsschicht abgegeben, die durch eine amorphe Metallnitridbarriere eingekapselt ist. Die Barriere verhindert einerseits die Diffusion des Materials der Vorderseitenmetallisierung in darunterliegende Schichten und versichert auch, dass kein Sauerstoff in die Oberfläche des Vorderseitenmetalls eindringen kann. Somit wird eine unkontrollierte Oxidierung des Vorderseitenmetalls gehemmt.
  • Diese und andere Ausführungsformen werden in den beiliegenden Zeichnungen veranschaulicht und nachfolgend im Detail beschrieben. Demgemäß werden Fachleute auf dem Gebiet der Erfindung beim Lesen der nachfolgenden detaillierten Beschreibung und beim Betrachten der beiliegenden Zeichnungen zusätzliche Merkmale und Vorzüge der vorliegenden Erfindung erkennen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen sind umfasst, um ein tieferes Verständnis von Ausführungsformen bereitzustellen und sind in diese Beschreibung integriert und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erklärung der Grundlagen von Ausführungsformen. Andere Ausführungsformen und viele der intendierten Vorzüge von Ausführungsformen werden ohne Weiteres verstanden werden, da sie mit Verweis auf die nachfolgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu im Vergleich zu einander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 ist eine schematische Darstellung eines vertikalen Querschnitts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 2 ist eine schematische Darstellung eines vertikalen Querschnitts eines Zwischenprodukts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 3 ist eine schematische Darstellung eines vertikalen Querschnitts eines weiteren Zwischenprodukts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 4 ist eine schematische Darstellung eines vertikalen Querschnitts noch eines weiteren Zwischenprodukts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 5 ist eine schematische Darstellung eines vertikalen Querschnitts eines weiteren Zwischenprodukts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 6 ist eine schematische Darstellung eines vertikalen Querschnitts noch eines weiteren Zwischenprodukts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 7 ist eine schematische Darstellung eines vertikalen Querschnitts einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • 8 ist eine schematische Darstellung eines Verfahrens gemäß den Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der nachfolgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen verwiesen, die einen Teil hiervon darstellen und in denen spezielle Ausführungsformen, in denen die Erfindung in die Praxis umgesetzt werden kann, beispielhaft veranschaulicht sind. Diesbezüglich wird eine richtungsangebende Terminologie, wie etwa „oben“, „unten“, „vorne“, „hinten“, „führend“, „folgend“ etc. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Bestandteile von Ausführungsformen in einer Reihe verschiedener Ausrichtungen positioniert werden können, wird die richtungsangebende Terminologie zu Zwecken der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es versteht sich, dass andere Ausführungsformen eingesetzt werden können und strukturelle oder logische Änderungen gemacht werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die nachfolgende detaillierte Beschreibung soll daher nicht in einschränkendem Sinne verstanden werden und der Schutzumfang der vorliegenden Erfindung wird durch die nachstehenden Patentansprüche definiert.
  • Nun wird im Detail auf verschiedene Ausführungsformen verwiesen, von denen ein oder mehrere Beispiele in den Figuren veranschaulicht sind. Jedes Beispiel wird beispielhalber bereitgestellt und ist nicht als Einschränkung der Erfindung gemeint. Beispielsweise können Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, auf oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist vorgesehen, dass die vorliegende Erfindung solche Modifikationen und Variationen umfasst. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht als den Schutzumfang der nachstehenden Patentansprüche einschränkend ausgelegt werden soll. Die Zeichnungen sind nicht maßstabsgetreu und sind lediglich zur Veranschaulichung da. Aus Gründen der Klarheit wurden dieselben Elemente oder Herstellungsschritte durch dieselben Bezugszeichen in den unterschiedlichen Zeichnungen bezeichnet, sofern nicht anders angegeben.
  • Der Begriff „horizontal“ oder „seitlich“, wie in dieser Beschreibung verwendet, soll eine Ausrichtung beschreiben, die zu einer horizontalen ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers im Wesentlichen parallel ist. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Nacktchips sein.
  • Der Begriff „vertikal“, wie in dieser Beschreibung verwendet, soll eine Ausrichtung beschreiben, die zu der ersten Oberfläche im Wesentlichen senkrecht ist, d.h. parallel zu einer Normalrichtung mit Bezug auf eine seitliche Oberfläche eines Halbleitersubstrats oder körpers.
  • Zudem werden die Begriffe „aktive Zone“ und „aktive Region“ einer Halbleitervorrichtung hierin austauschbar verwendet, sowie „passive Zone“, „passive Region“, „periphere Zone“, „Abschlussregion“ und „Randabschlussregion“.
  • Zudem soll der Begriff „halbisolierend“, wie hierin verwendet, eine Eigenschaft eines Materials beschreiben, die durch einen spezifischen elektrischen Widerstand von 106 Ω cm oder größer, mehr bevorzugt 108 Ω cm oder größer, noch mehr bevorzugt 1010 Ω cm oder größer, gekennzeichnet ist.
  • Zudem werden die Begriffe „periphere Zone“ und „Abschlusszone“ austauschbar verwendet.
  • In dieser Beschreibung wird ein n-dotiertes Material oder eine n-dotierte Region als einen ersten Leitfähigkeitstyp aufweisend bezeichnet, während ein p-dotiertes Material oder eine p-dotierte Region als einen zweiten Leitfähigkeitstyp aufweisend bezeichnet wird. Es versteht sich von selbst, dass die Halbleitervorrichtungen mit umgekehrten Dotierbeziehungen ausgebildet werden können, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Darüber hinaus veranschaulichen manche Figuren relative Dotierkonzentrationen durch Angeben von „–“ oder „+“ neben dem Dotiertyp. Beispielsweise bezeichnet „n–“ eine Dotierkonzentration, die geringer als die Dotierkonzentration einer „n“-dotierten Region ist, während eine „n+“-Dotierregion bezeichnet, die eine größere Dotierkonzentration als eine „n“-Dotierregion aufweist. Jedoch bedeutet die Angabe der relativen Dotierkonzentration nicht, dass Dotierregionen derselben relativen Dotierkonzentration dieselbe absolute Dotierkonzentration aufweisen, sofern nicht anders angegeben. Beispielsweise können zwei verschiedene n+-Regionen unterschiedliche absolute Dotierkonzentrationen aufweisen. Dasselbe gilt beispielsweise für eine n+- und eine p+-Region.
  • In dieser Beschreibung beschriebene Ausführungsformen können ohne darauf beschränkt zu sein Feldeffekttransistoren betreffen und insbesondere Leistungsfeldeffekttransistoren. Der Begriff „Feldeffekt“, wie in dieser Beschreibung verwendet, soll die von einem elektrischen Feld vermittelte Ausbildung eines leitfähigen „Kanals“ eines ersten Leitfähigkeitstyps und/oder die Steuerung der Leitfähigkeit und/oder Form des Kanals in einer Halbleiterregion des zweiten Leitfähigkeitstyps, üblicherweise ein Bodygebiet des zweiten Leitfähigkeitstyps, beschreiben. Aufgrund des Feldeffekts wird ein unipolarer Strompfad durch die Kanalregion ausgebildet und/oder zwischen einer Sourceregion oder einer Emitterregion des ersten Leitfähigkeitstyps und einer Driftregion des ersten Leitfähigkeitstyps gesteuert. Die Driftregion kann eine Drainregion bzw. eine Kollektorregion berühren. Die Drainregion oder die Kollektorregion steht in Ohm’schen Kontakt mit einer Drain- oder Kollektorelektrode. Die Source- oder Emitterregion steht in Ohm’schen Kontakt mit einer Source- oder Emitterelektrode. Ohne die Beaufschlagung einer externen Spannung zwischen der Gateelektrode und der Source- oder Emitterelektrode wird der Ohm’sche Strompfad zwischen der Source- oder Emitterelektrode und der Drain- oder Kollektorelektrode durch die Halbleitervorrichtung unterbrochen oder in Normal-aus-Feldeffektvorrichtungen zumindest hochohmig. In Normal-ein-Feldeffektvorrichtungen, wie etwa HEMT (Transistoren mit hoher Elektronenbeweglichkeit), Verarmungs-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistoren) und Normal-ein-JFET (Barriereschicht-Feldeffekttransistoren), ist der Strompfad zwischen der Source-Elektrode und der Drain-Elektrode durch die Halbleitervorrichtung üblicherweise niederohmig ohne die Beaufschlagung einer externen Spannung zwischen der Gateelektrode und der Source- oder Emitterelektrode.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Feldeffektstruktur“ eine Struktur, die in einem Halbleitersubstrat oder einer Halbleitervorrichtung ausgebildet ist und eine Gateelektrode zum Ausbilden oder Formen eines leitfähigen Kanals in der Kanalregion aufweist, beschreiben. Die Gateelektrode ist zumindest durch eine dielektrische Region oder eine dielektrische Schicht von der Kanalregion isoliert.
  • Die Begriffe „verarmt“ und „vollständig verarmt“ sollen beschreiben, dass eine Halbleiterregion im Wesentlichen keine freien Ladungsträger umfasst. Üblicherweise werden isolierte Feldplatten nahe zu pn-Übergängen, die sich z.B. zwischen einer Driftregion und einer Bodyregion gebildet haben, angeordnet. Demgemäß kann die Sperrspannung des pn-Übergangs bzw. der Halbleitervorrichtung erhöht werden. Die dielektrische Schicht oder Region, die die Feldplatte von der Driftregion isoliert, wird im Folgenden auch als eine dielektrische Feldschicht oder dielektrische Feldregion bezeichnet. Die Gateelektrode und die Feldplatte können dasselbe elektrische Potential oder unterschiedliche elektrische Potentiale besitzen. Die Feldplatte kann das Source- oder Emitterpotential besitzen. Darüber hinaus kann ein Abschnitt der Gateelektrode als Feldelektrode betrieben werden.
  • Beispiele für dielektrische Materialien zum Ausbilden einer dielektrischen Region oder dielektrischen Schicht zwischen der Gateelektrode oder einer Feldplatte und der Driftregion umfassen, ohne darauf beschränkt zu sein, SiO2, Si3N4, SiOxNy, Al2O3, ZrO2, Ta2O5, TiO2 und HfO2 sowie Gemische und/oder Schichten oder Einlagen dieser Materialien.
  • Hierin beschriebene Ausführungsformen haben üblicherweise das Ziel, die beschriebenen inhärenten Nachteile einer Metallisierung eines (nichteinschränkenden) Halbleiters, der z.B. Si umfasst, durch Einsetzen einer zusätzlichen durchgehenden Barriere in dem aktiven Bereich des Chips und um die Vorderoberflächenmetallisierungsschicht herum zu reduzieren. Zu diesem Zweck wird vorgeschlagen, eine Barriereschicht, die amorphes Metallnitrid, beispielsweise amorphes Molybdännitrid, umfasst, bereitzustellen. Dadurch sollte das eingesetzte amorphe Metallnitrid eine ausreichende elektrische Leitfähigkeit, das heißt, ungefähr in derselben Größenordnung wie die elektrische Leitfähigkeit von amorphem Molybdännitrid, aufweisen.
  • Eine Halbleitervorrichtung 90 gemäß den Ausführungsformen, wie in 1 gezeigt, umfasst einen Halbleiterkörper 8 mit einer Vorderseite 10 und einer Rückseite 12, der eine aktive Zone 14, die auf der Vorderseite 10 angeordnet ist, aufweist. Eine Vorderoberflächenmetallisierungsschicht 16 mit einer Vorderseite 18 und einer der aktiven Zone 14 zugewandten Rückseite 20 wird auf der Vorderseite 10 des Halbleiterkörpers 8 bereitgestellt und ist mit der aktiven Zone 14 elektrisch verbunden. Eine erste Barriereschicht 22, die amorphes Molybdännitrid umfasst, ist zwischen der aktiven Zone 14 und der Vorderoberflächenmetallisierungsschicht 16 angeordnet. Die Barriereschichten 22, 23 sind leitfähig. Eine zweite amorphes Molybdännitrid umfassende Barriereschicht 23 ist auf der Vorderseite 18 der Vorderoberflächenmetallisierungsschicht 16 bereitgestellt und bedeckt üblicherweise auch ihre Seitenflanken. Die Vorderoberflächenmetallisierungsschicht 16 ist durch die erste Barriereschicht 22 und die zweite Barriereschicht 23 eingekapselt. Diese Einkapselung ist üblicherweise nur an Positionen offen, an denen eine elektrische Verbindung der Vorderoberflächenmetallisierungsschicht 16 mit einer Außenseite bereitgestellt ist, üblicherweise durch einen Bondingdraht 25. Im Allgemeinen umfasst der Begriff „eingekapselt“, wie hierin verwendet, dass eine oder mehrere elektrische Komponente(n), üblicherweise Bondingdrähte 25, durch die einkapselnde zweite (oder obere) Barriereschicht 23 oder von der Vorderoberflächenmetallisierungsschicht wegführen können.
  • In Ausführungsformen kann reaktives Sputtern von Molybdän in einer Stickstoff-/Argonatmosphäre eingesetzt werden, um die amorphes Molybdännitrid umfassenden Barriereschichten 22, 23 abzuscheiden. Geeignete Prozessbedingungen für die Abscheidung von Barriereschichten oder amorphen Molybdännitridschichten gemäß Ausführungsformen sind nachfolgend dargelegt, wobei die Stöchiometrie von den exakten Bedingungen während des Abscheidens abhängt. Ein Gasgemisch gemäß Ausführungsformen, wie etwa: N2/(Ar + N2) Verhältnis von > 0.5 (1) führt zum Abscheiden von amorphen Molybdännitridschichten, die inhärent keine Korngrenzen zeigen, was wünschenswert ist. Diese Schichten können als Molybdännitrid mit einer Stöchiometrie Mo:N 1:1 verwendet werden oder treten als gemischte Phase der vorherigen Verbindung mit Mo2N auf.
  • Amorphe Schichten von Mo2N können in Ausführungsformen in nichteinschränkenden Beispielen erhalten werden durch: N2/(Ar + N2) Verhältnis von 0.15 < x < 0.5 (2) üblicherweise bei einem Sputterdruck von > 10 mTorr.
  • Aufgrund der amorphen Natur der in (1) und (2) beschriebenen Schichten gemäß Ausführungsformen, wird die Gegenwart von Korngrenzen vermieden. Es versteht sich von selbst, dass auch andere Prozessbedingungen, die zu einer Abscheidung amorpher Molybdännitridschichten führen, als von dieser Offenbarung umfasst betrachtet werden. Eine erhöhte Undurchlässigkeit (in Richtung der aktiven Halbleiterregion) führt über herkömmliche Diffusionsbarrieren gegen sowohl Cu als auch andere Materialien, die gewöhnlich als Vorderseitenmetallisierungsmetalle der äußeren Oberfläche der Vorderseitenmetallisierungsschicht eingesetzt werden, und Legierungen, wie etwa AlCu oder AlSiCu, sowie zu Aussetzen der äußeren Oberfläche der Vorderseitenmetallisierungsschicht gegenüber Sauerstoff und Feuchtigkeit. Darüber hinaus stellen die Molybdännitridschichten gemäß Ausführungsformen aufgrund ihres geringen elektrischen Widerstands eine gute elektrische Verbindung der aktiven Halbleiterregion und ihrer Umgebung, wie etwa ein Modul oder ein separates Gehäuse, bereit. Somit kann mit nur einem Materialsystem, Molybdännitrid, eine Reihe von Schwächen vorheriger Sperrtechniken überwunden werden, was gleichzeitig zu einer Vereinfachung des Herstellungsprozesses führt.
  • Die erste und die zweite Barriereschicht 22, 23 können eine typische Dicke von etwa 100 nm bis etwa 2 µm, üblicherweise von etwa 200 nm bis etwa 800 nm, aufweisen. In manchen Ausführungsformen kann die Halbleitervorrichtung SiC umfassen. Sie kann jede Art von Halbleitervorrichtung, wie etwa z.B. ein IGBT, ein FET, eine Diode, ein BJT und ein Thyristor sein. In Ausführungsformen können Halbleitermaterialien, wie etwa SiC, Si, (Al)GaN und GaAs eingesetzt werden. Generell können in Ausführungsformen die erste Barriereschicht und die zweite Barriereschicht amorphes Metallnitrid umfassen, wobei, als nicht einschränkendes Beispiel, Barriereschichten, die amorphes Molybdännitrid umfassen, hierin detaillierter beschrieben sind.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen umfasst das Bereitstellen eines Halbleiterkörpers mit einer Vorderseite und einer Rückseite, der eine aktive Zone im Halbleiterkörper bereitstellt, die teilweise auf der Vorderseite angeordnet ist, und eine die aktive Zone bedeckende erste Barriereschicht auf einer Vorderseite des Halbleiterkörpers bereitstellt, wobei die Barriereschicht amorphes Metallnitrid umfasst. Eine Vorderoberflächenmetallisierungsschicht wird auf der ersten Barriereschicht bereitgestellt.
  • Ein beispielhaftes Verfahren gemäß Ausführungsformen ist mit Bezug auf 2 bis 7 im Detail gezeigt. Dabei ist die Halbleitervorrichtung 100, beispielsweise und nicht darauf beschränkt, ein JFET-Transistor oder eine Transistoranordnung, wobei SiC als ein Halbleitermaterial verwendet wird. Es versteht sich von selbst, dass die offenbarten Verfahren und Konzepte auf viele Arten von Halbleitervorrichtungen angewandt werden können.
  • Die in 2 dargestellte Halbleitervorrichtung 100 wird als eine oder mehrere Transistor-„Zellen“ 200, 201, 202 umfassend beschrieben und gezeigt. Die Vorrichtung in 2 stellt ein Zwischenprodukt in einer Herstellung einer Vorrichtung gemäß Ausführungsformen dar, die mit Bezug auf die nachfolgenden Figuren beschrieben wird. Die Zwischenproduktvorrichtung 100 ist eine Transistorstruktur mit JFETs, die im Wesentlichen gemäß bekannten Verfahren hergestellt wird.
  • Eine Transistorzelle 200, 201, 202 kann, abhängig von den in der Zelle umfassten Komponenten, eine oder mehrere Transistorvorrichtungen umfassen. Eine Beispielzelle wird von den gestrichelten Linien, die den Teilungsabstand cp einer Beispielzelle beschreiben (beispielsweise von einem Sourcekontakt 122 zum nächsten Sourcekontakt 122), begrenzt, dargestellt. Eine Transistorstruktur der Halbleitervorrichtung 100 kann eine Zelle oder mehrere Zellen enthalten. In manchen Implementierungen können mehrere Zellen zusammen in einer Transistorstruktur 100 verwendet werden, um die Kosten und Nacktchipfläche zu minimieren und gleichzeitig die Kanaldichte der Transistorstruktur 100 zu maximieren. In verschiedenen Ausführungsformen kann eine Transistorstruktur 100 aus mehreren Zellen, die in Reihen, Matrizen und dergleichen angeordnet sind, bestehen. Demgemäß können die Zellen verschiedene Formen aufweisen, einschließlich Streifen, Polygone und so weiter. In manchen Ausführungsformen können Zellen unregelmäßige Formen aufweisen. In verschiedenen Ausführungsformen kann eine in einer Zelle umfasste Transistorvorrichtung eine Substratschicht 102, eine Driftregion 104 (auch als Masse, Volumgsteil etc. bezeichnet), eine Topfregion (auch als Body oder vergrabenes Gate bezeichnet) 106, eine Sourceregion 108, eine Kanalregion 110, ein oberes Gate 112, ein hinteres Gate 114, eine Stromflussregion 116 der Driftregion 104, eine oder mehrere Metallisierungsschichten 118, eine Drainregion 120, einen Sourcekontakt 122, einen Gatekontakt 124 und dergleichen umfassen. In alternativen Ausführungsformen kann eine Halbleitervorrichtung alternative oder zusätzliche Komponenten umfassen oder kann unterschiedliche Begrenzungen aufweisen.
  • In verschiedenen Ausführungsformen können viele der Komponenten einer Transistorstruktur 100 beispielsweise aus einem p-artigen oder einem n-artigen Halbleitermaterial bestehen. In den Ausführungsformen können die Sourceregion 108, die Kanalregion 110, die Driftregion 104 und das Substrat 102 aus derselben Art von Halbleitermaterial bestehen (möglicherweise in unterschiedlichen Dotierniveaus). Das obere Gate 112 und das hintere Gate 106 können aus einer entgegengesetzten Art von Halbleitermaterial (möglicherweise in unterschiedlichen Dotierniveaus) bestehen. Die Halbleitermaterialien können beispielsweise Regionen aus Silicium, Germanium, Siliciumcarbid, Galliumnitrid oder einem anderen Material mit Halbleitereigenschaften umfassen.
  • Üblicherweise bestehen der Sourcekontakt 122 und der Gatekontakt 124 beispielsweise aus einem leitfähigen Material, wie etwa einem Metall. In der Ausführungsform wie in 2 gezeigt umfassen die Transistorzellen 200, 201, 202 eine Isolierschicht 126, die über den oberen Gates 112 und den Gatekontakten 124 darüber liegt. Üblicherweise kann die Isolierschicht 126 die oberen Komponenten der Transistorzellen 200, 201, 202 bedecken. In verschiedenen Ausführungsformen besteht die Isolierschicht 126 aus einem Isoliermaterial, wie etwa Siliciumoxid, Siliciumdioxid, Siliciumoxynitrid oder einem anderen Material, das elektrisch isolierend ist. Der Sourcekontakt 122 ist üblicherweise nicht von der Isolierschicht 126 bedeckt, jedoch können seine Endregionen beispielsweise bedeckt sein wie in 2 beispielhaft gezeigt.
  • In 3 ist ein weiteres Zwischenprodukt der Vorrichtung 100 gezeigt. Nach dem Ätzen von Durchkontaktierungen in die Isolierschicht 126, üblicherweise eine Oxidschicht, zum Kontaktieren der Sourcekontakte 122 und der Gatekontaktstellen 112, wird die erste Molybdännitrid umfassende Barriereschicht 22 wie oben beschrieben über Sputtern abgeschieden, was zu einer durchgehenden leitfähigen ersten Barriereschicht 22 auf der Oberseite der Zwischenhalbleitervorrichtung 100, oberhalb der aktiven Zone der Zellen 200, 201, 202 führt.
  • In weiterer Folge wird die Vorderseitenmetallisierungsschicht 16, im Beispiel aus Cu, in situ abgeschieden, wobei der Zustand danach in 4 gezeigt ist, wobei die Cu-Vorderseitenmetallisierungsschicht 16 bereits strukturiert wurde. Dies kann beispielsweise unter Verwendung einer Masken- und Nassätzung durchgeführt werden. Es sollte beachtet werden, dass die Seitenflanken der Cu-Vorderseitenmetallisierungsschicht keinen bestimmten Rampenwinkel übersteigen, was negative Auswirkungen auf die durch die nachfolgende Abscheidung der zweiten Barriereschicht 23 erzielte Abdeckung haben kann.
  • Im Allgemeinen muss darauf geachtet werden, dass die Barriereschichten 22, 23 eine ausreichende Dicke haben, um die bezweckte Barrierewirkung zu erreichen. Andererseits darf die in 5 gezeigte zweite Barriereschicht 23 nicht zu dick sein, da sie in einem späteren nachfolgenden Schritt in einem Bondingschritt eingeschnürt wird. Nach dem Abscheiden der zweiten Barriereschicht 23 werden sowohl die erste als auch die zweite Barriereschicht 22, 23 unter Verwendung einer weiteren Photoresist-Maske (nicht gezeigt) strukturiert. Diese Strukturierung kann in Ausführungsformen durch Trocken- oder Nassätzen erreicht werden. Die Zwischenvorrichtung 100 nach dem Strukturierungsschritt ist in 6 gezeigt.
  • In weiterer Folge wird die Vorderseite passiviert. Dies kann beispielsweise durch das Aufbringen von Photoimid oder durch eine harte Passivierung (über Siliciumoxid oder nitrid) erreicht werden. Nach der Passivierung muss die Passivierung in den Kontaktstellenbereichen (Sourcekontaktstelle 101, Gatekontaktstelle 102) wieder entfernt werden. In weiterer Folge wird ein Rückseitenprozess der Vorrichtungsrückseite 100 ausgedünnt und eine Metallisierung des Rückseitenkontakts 107 für den Drainkontakt 120 wird aufgebracht. Die Halbleitervorrichtung 100 nach diesen Schritten ist in 7 gezeigt. Die Sourcekontaktstelle 101 und die Gatekontaktstelle 102 werden anschließend durch Bondingdrähte berührt, wobei die Drähte durch die Molybdännitrid-Barriereschicht gebondet werden. Die Parameter der Bondingprozesse werden demgemäß angepasst.
  • In 8 ist ein Verfahren 300 zum Herstellen einer Halbleitervorrichtung 90, 100 gemäß Ausführungsformen schematisch gezeigt. Das Verfahren umfasst das Bereitstellen eines Halbleiterkörpers mit einer Vorderseite und einer Rückseite in einem Block 310, das Bereitstellen einer aktiven Zone im Halbleiterkörper, die auf der Vorderseite eines Blocks 320 angeordnet ist, das Bereitstellen einer Vorderoberflächenmetallisierungsschicht in einem Block 330 und das Bereitstellen einer ersten Barriereschicht und einer zweiten Barriereschicht, wobei die Schichten Molybdännitrid umfassen, die die Vorderoberflächenmetallisierungsschicht einkapseln, in einem Block 340.
  • Während in den mit Bezug auf 2 bis 7 beschriebenen Ausführungsformen die Halbleitervorrichtung 100 ein JFET ist, kann die Vorrichtung in Ausführungsformen eine beliebige Halbleitervorrichtung mit einem pn-Übergang (aktive Region) in der Umgebung der Oberfläche sein. Insbesondere kann sie ein IGBT, ein FET, ein Thyristor, ein GTO, ein JFET, ein MOSFET, ein Kompensations-MOSFET, ein BJT, eine Diode und ein HEMT sein.
  • Die obige schriftliche Beschreibung verwendet spezifische Ausführungsformen, um die Erfindung, einschließlich des besten Modus, zu offenbaren und auch um Fachleuten auf dem Gebiet der Erfindung zu ermöglichen, die Erfindung herzustellen und einzusetzen. Während die Erfindung in Bezug auf verschiedene spezifische Ausführungsformen beschrieben wurde, werden Fachleute auf dem Gebiet der Erfindung erkennen, dass die Erfindung mit Modifikation innerhalb des Wesens und Schutzumfangs der Patentansprüche in die Praxis umgesetzt werden kann. Insbesondere können sich gegenseitig nicht ausschließende Merkmale der oben beschriebenen Ausführungsformen miteinander kombiniert werden. Der patentierbare Schutzumfang wird durch die Patentansprüche definiert und kann andere Beispiele umfassen, die Fachleuten auf dem Gebiet der Erfindung in den Sinn kommen. Solche anderen Beispiele sollen im Schutzumfang der Patentansprüche umfasst sein, wenn sie Strukturelemente aufweisen, die nicht von der wörtlichen Sprache der Patentansprüche abweichen, oder wenn sie äquivalente Strukturelemente mit unwesentlichen Unterschieden von der wörtlichen Sprache der Patentansprüche umfassen.

Claims (29)

  1. Halbleitervorrichtung, umfassend: – einen Halbleiterkörper mit einer Vorderseite und einer Rückseite, der eine aktive Zone aufweist, die an der Vorderseite angeordnet ist, – eine Vorderoberflächenmetallisierungsschicht mit einer Vorderseite und einer der aktiven Zone zugewandten Rückseite, wobei die Vorderoberflächenmetallisierungsschicht auf der Vorderseite des Halbleiterkörpers bereitgestellt ist und mit der aktiven Zone elektrisch verbunden ist, – eine erste Barriereschicht, die amorphes Metallnitrid umfasst und zwischen der aktiven Zone und der Vorderoberflächenmetallisierungsschicht angeordnet ist, und – eine zweite Barriereschicht, die amorphes Metallnitrid umfasst und auf der Vorderseite der Vorderoberflächenmetallisierungsschicht bereitgestellt ist.
  2. Vorrichtung nach Anspruch 1, wobei das amorphe Metallnitrid amorphes Molybdännitrid umfasst.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die erste und zweite Barriereschicht die Vorderoberflächenmetallisierungsschicht einkapseln.
  4. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei die erste und zweite Barriereschicht eine Dicke von etwa 100 nm bis etwa 2 µm aufweisen.
  5. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei die Halbleitervorrichtung SiC, Si, (Al)GaN, GaAs umfasst.
  6. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei das Halbleiterelement eines aus einem IGBT, einem FET, einer Diode, einem BJT und einem Thyristor ist.
  7. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei die Vorderoberflächenmetallisierungsschicht Cu, Au, Pt oder Fe umfasst.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: – das Bereitstellen eines Halbleiterkörpers mit einer Vorderseite und einer Rückseite, – das Bereitstellen einer aktiven Zone im Halbleiterkörper, die an der Vorderseite angeordnet ist, – das Bereitstellen einer ersten Barriereschicht, die die aktive Zone auf einer Vorderseite des Halbleiterkörpers bedeckt, wobei die erste Barriereschicht amorphes Metallnitrid umfasst, – das Bereitstellen einer Vorderoberflächenmetallisierungsschicht auf der ersten Barriereschicht.
  9. Verfahren nach Anspruch 8, wobei das amorphe Metallnitrid amorphes Molybdännitrid umfasst.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Verfahren zudem umfasst: – das Bereitstellen einer zweiten amorphes Metallnitrid umfassenden Barriereschicht auf einer Vorderseite der Vorderoberflächenmetallisierungsschicht.
  11. Verfahren nach Anspruch 10, wobei die Vorderoberflächenmetallisierungsschicht durch die erste Barriereschicht und die zweite Barriereschicht eingekapselt ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei die erste und zweite Barriereschicht eine Dicke von etwa 100 nm bis 2 µm aufweisen.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die Vorderoberflächenmetallisierungsschicht vor dem Bereitstellen der zweiten Barriereschicht strukturiert wird.
  14. Verfahren nach Anspruch 13, wobei das Strukturieren durch chemisches Ätzen durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei die Halbleitervorrichtung SiC, Si, GaAs, (Al)GaN umfasst.
  16. Verfahren nach einem der Ansprüche 8 bis 15, wobei das Halbleiterelement eines aus einem IGBT, einem FET und einer Diode, einem BJT und einem Thyristor ist.
  17. Verfahren nach einem der Ansprüche 8 bis 16, wobei die Vorderoberflächenmetallisierungsschicht zumindest eines aus Cu, Au, Pt und Fe umfasst.
  18. Verfahren nach einem der Ansprüche 10 bis 17, wobei die erste und zweite Barriereschicht durch PECVD bereitgestellt werden.
  19. Verfahren nach einem der Ansprüche 10 bis 18, wobei das Verfahren zudem das Bereitstellen einer Polyimidschutzschicht auf der zweiten Barriereschicht umfasst.
  20. Halbleitervorrichtung, umfassend: – einen Halbleiterkörper mit einer Vorderseite und einer Rückseite, der eine aktive Zone auf der Vorderseite aufweist, – eine Vorderoberflächenmetallisierungsschicht mit einer Vorderseite und einer der aktiven Zone zugewandten Rückseite, wobei die Vorderoberflächenmetallisierungsschicht an der Vorderseite des Halbleiterkörpers bereitgestellt ist und mit der aktiven Zone elektrisch verbunden ist, – eine erste Barriereschicht und eine zweite Barriereschicht, wobei die Schichten amorphes Metallnitrid umfassen, wobei die erste und zweite Barriereschicht die Vorderoberflächenmetallisierungsschicht einkapseln.
  21. Halbleitervorrichtung nach Anspruch 20, wobei das amorphe Metallnitrid amorphes Molybdännitrid umfasst.
  22. Vorrichtung nach Anspruch 20 oder 21, wobei die erste und zweite Barriereschicht eine Dicke von etwa 100 nm bis etwa 2 µm aufweisen.
  23. Vorrichtung nach einem der Ansprüche 20 bis 22, wobei die Vorrichtung SiC, Si, (Al)GaN oder GaAs umfasst.
  24. Vorrichtung nach einem der Ansprüche 20 bis 23, wobei die Halbleitervorrichtung eines aus einem IGBT, einem FET, einer Diode, einem BJT und einem Thyristor ist.
  25. Vorrichtung nach einem der Ansprüche 20 bis 24, wobei die Vorderoberflächenmetallisierungsschicht Cu, Au, Pt oder Fe umfasst.
  26. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: – das Bereitstellen eines Halbleiterkörpers mit einer Vorderseite und einer Rückseite, – das Bereitstellen einer aktiven Zone im Halbleiterkörper, die an der Vorderseite angeordnet ist, – das Bereitstellen einer Vorderoberflächenmetallisierungsschicht, – das Bereitstellen einer ersten Barriereschicht und einer zweiten Barriereschicht, wobei beide amorphes Metallnitrid umfassen und die Vorderoberflächenmetallisierungsschicht einkapseln.
  27. Verfahren nach Anspruch 26, wobei das amorphe Metallnitrid amorphes Molybdännitrid umfasst.
  28. Verfahren nach Anspruch 26 oder 27, wobei die Barriereschichten durch reaktives Sputtern bereitgestellt werden.
  29. Verfahren nach einem der Ansprüche 26 bis 28, wobei die Vorderoberflächenmetallisierungsschicht Cu, Au, Pt oder Fe umfasst.
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