DE112019005209T5 - Halbleiterbauelement - Google Patents

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Abstract

Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, die eine erste Hauptfläche an einer Seite und eine zweite Hauptfläche an einer anderen Seite hat und einen aktiven Bereich, eine Vielzahl von IGBT-Bereichen, die in dem aktiven Bereich ausgebildet sind, und eine Vielzahl von Diodenbereichen, die in dem aktiven Bereich so ausgebildet sind, dass sie an die Vielzahl von IGBT-Bereichen angrenzen, wobei, wenn eine Gesamtausdehnung von Grenzlinien zwischen der Vielzahl von IGBT-Bereichen und der Vielzahl von Diodenbereichen durch L repräsentiert wird, eine Gesamtfläche der Vielzahl von Diodenbereichen durch SD dargestellt wird und ein Dispersionsgrad der Vielzahl von Diodenbereichen in Bezug auf den aktiven Bereich durch eine Formel Loge (L2/SD) definiert ist, der Dispersionsgrad nicht kleiner als 2 und nicht größer als 15 ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement, das einen IGBT-Bereich und einen Diodenbereich enthält.
  • Hintergrund
  • Die Patentliteratur 1 offenbart einen RC-IGBT (engl: reverse conduction-insulated gate bipolar transistor) als Beispiel für ein Halbleiterbauelement. Der RC-IGBT enthält einen IGBT-Bereich und einen Diodenbereich, die gemeinsam in einer Halbleiterschicht ausgebildet sind. Der IGBT-Bereich enthält einen IGBT. Der Diodenbereich enthält eine Diode.
  • Zitierliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung Veröffentlichungs-Nr. 2010-118642
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Bei dem Halbleiterbauelement, das den IGBT-Bereich und den Diodenbereich enthält, besteht das Problem, dass sich eine Durchlassspannung VF der Diode vor und nach dem Anlegen einer Vorspannung an den IGBT ändert. Dies ist darauf zurückzuführen, dass sich die Menge der einfließenden Ladungsträger aus dem IGBT-Bereich in den Diodenbereich vor und nach dem Anlegen der Vorspannung an den IGBT ändert.
  • Zur Lösung dieses Problems kann die Bildung des Diodenbereichs an nur einer einzelnen Stelle in Betracht gezogen werden. Dadurch können die Einströmwege für Ladungsträger eingeschränkt und somit die Änderung der Durchlassspannung VF der Diode unterdrückt werden. In diesem Fall sinkt jedoch die Durchbruchstoleranz aufgrund der Stromkonzentration (Überstrom) im Diodenbereich.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, mit dem eine Verbesserung der Durchbruchstoleranz erreicht werden kann, während die Änderung einer Durchlassspannung VF einer Diode vor und nach dem Anlegen einer Vorspannung an einen IGBT unterdrückt wird.
  • Lösung des Problems
  • Eine bevorzugte Ausführung der vorliegenden Erfindung stellt ein Halbleiterbauelement bereit, welches umfasst: eine Halbleiterschicht , die eine erste Hauptfläche an einer Seite und eine zweite Hauptfläche an einer anderen Seite hat und einen aktiven Bereich umfasst, eine Vielzahl von IGBT-Bereichen, die in dem aktiven Bereich ausgebildet sind, und eine Vielzahl von Diodenbereichen, die in dem aktiven Bereich so ausgebildet sind, dass sie an die Vielzahl von IGBT-Bereichen angrenzen, wobei, wenn eine Gesamtausdehnung von Grenzlinien zwischen der Vielzahl von IGBT-Bereichen und der Vielzahl von Diodenbereichen durch L dargestellt wird, eine Gesamtfläche der Vielzahl von Diodenbereichen durch SD dargestellt wird und ein Dispersionsgrad der Vielzahl von Diodenbereichen in Bezug auf den aktiven Bereich durch eine Formel Loge(L2/SD) definiert ist, der Dispersionsgrad nicht weniger als 2 und nicht mehr als 15 beträgt.
  • Mit diesem Halbleiterbauelement kann eine Verbesserung der Durchbruchstoleranz erreicht werden, während die Änderung der Durchlassspannung VF einer Diode vor und nach dem Anlegen einer Vorspannung an einen IGBT unterdrückt wird.
  • Die vorgenannten sowie noch weitere Gegenstände, Merkmale und Wirkungen der vorliegenden Erfindung werden durch die nachfolgende Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen deutlich gemacht.
  • Figurenliste
    • 1 ist eine Draufsicht auf ein Halbleiterbauelement gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Draufsicht auf eine Struktur einer ersten Hauptfläche einer Halbleiterschicht.
    • 3 ist ein Diagramm eines Ergebnisses der Untersuchung der Beziehung zwischen einer Toleranz gegenüber einem Stoßstrom und einem Dispersionsgrad durch Simulation.
    • 4 ist ein Diagramm der Ergebnisse der Untersuchung der Beziehung zwischen einem Vorwärtsstrom und einer Durchlassspannung durch Simulation.
    • 5 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs V.
    • 6 ist eine vergrößerte Ansicht eines in 5 dargestellten Bereichs VI.
    • 7 ist eine vergrößerte Ansicht eines in 6 dargestellten Bereichs VII.
    • 8 ist eine vergrößerte Ansicht eines in 6 dargestellten Bereichs VIII.
    • 9 ist eine Schnittansicht entlang der in 7 dargestellten Linie IX-IX.
    • 10 ist eine Schnittansicht entlang der in 8 dargestellten Linie X-X.
    • 11 ist eine Schnittansicht entlang der in 7 dargestellten Linie XI-XI.
    • 12 ist eine Schnittansicht entlang der in 8 dargestellten Linie XII-XII.
    • 13 ist ein Diagramm der Ergebnisse einer Untersuchung der Beziehung zwischen einem Erholungsverlust (engl. recovery loss) und einer Durchlassspannung durch Simulation.
    • 14 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs XIV.
    • 15 ist ein Schaltungsdiagramm einer elektrischen Struktur des in 14 dargestellten Bereichs.
    • 16 ist eine Schnittansicht entlang der in 14 dargestellten Linie XVI-XVI.
    • 17 ist eine Schnittansicht entlang der in 14 dargestellten Linie XVII-XVII.
    • 18 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs XVIII.
    • 19 ist eine Schnittansicht entlang der in 18 dargestellten Linie XIX-XIX.
    • 20A ist eine Schnittansicht eines Bereichs, der 10 entspricht, und ist eine Schnittansicht zur Beschreibung eines Beispiels eines Herstellungsverfahrens für das in 1 dargestellte Halbleiterbauelement.
    • 20B ist eine Schnittansicht eines Schritts nach dem von 20A.
    • 20C ist eine Schnittansicht eines Schritts nach dem von 20B.
    • 20D ist eine Schnittansicht eines Schritts nach dem von 20C.
    • 20E ist eine Schnittansicht eines Schritts nach dem von 20D.
    • 20F ist eine Schnittansicht eines Schritts nach dem von 20E.
    • 20G ist eine Schnittansicht eines Schritts nach dem von 20F.
    • 20H ist eine Schnittansicht eines Schritts nach dem von 20G.
    • 20I ist eine Schnittansicht eines Schritts nach dem von 20H.
    • 20J ist eine Schnittansicht eines Schritts nach dem von 20I.
    • 20K ist eine Schnittansicht eines Schritts nach dem von 20J.
    • 20L ist eine Schnittansicht eines Schritts nach dem von 20K.
    • 20M ist eine Schnittansicht eines Schritts nach dem von 20L.
    • 20N ist eine Schnittansicht eines Schritts nach dem von 20M.
    • 20O ist eine Schnittansicht eines Schritts nach dem von 20N.
    • 20P ist eine Schnittansicht eines Schritts nach dem von 20O.
    • 20Q ist eine Schnittansicht eines Schritts nach dem von 20P.
    • 20R ist eine Schnittansicht eines Schritts nach dem von 20Q.
    • 20S ist eine Schnittansicht eines Schritts nach dem von 20R.
    • 20T ist eine Schnittansicht eines Schritts nach dem von 20S.
    • 21 ist eine vergrößerte Ansicht eines Bereichs entsprechend 5 und ist eine vergrößerte Ansicht eines Halbleiterbauelements gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 22 ist eine Schnittansicht eines Bereichs, der 10 entspricht, und ist eine Schnittansicht zur Beschreibung der Struktur des in 21 gezeigten Halbleiterbauelements.
    • 23 ist eine grafische Darstellung der Ergebnisse der Untersuchung der Rückwärtserholungseigenschaften von pn-Übergangsdioden durch Simulation.
    • 24 ist eine perspektivische Ansicht eines Konfigurationsbeispiels für ein Halbleitermodul.
    • 25 ist ein Schaltungsdiagramm einer elektrischen Struktur des in 24 dargestellten Halbleitermoduls.
  • Beschreibung der Ausführungsformen
  • 1 ist eine Draufsicht auf ein Halbleiterbauelement gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. 2 ist eine Draufsicht auf eine Struktur einer ersten Hauptfläche einer Halbleiterschicht.
  • Das Halbleiterbauelement 1 ist ein elektronisches Bauteil, das einen RC-IGBT (engl.: reverse conduction-insulated gate bipolar transistors) aufweist, der einen IGBT und eine Diode integriert.
  • Bezug nehmend auf 1 und 2 enthält das Halbleiterbauelement 1 eine Halbleiterschicht 2 mit rechteckiger, parallelpipeder Form. Die Halbleiterschicht 2 hat eine erste Hauptfläche 3 an einer Seite, eine zweite Hauptfläche 4 an einer anderen Seite und Seitenflächen 5A, 5B, 5C und 5D, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 sind in einer Draufsicht, von einer Normalenrichtung Z aus gesehen (im Folgenden einfach als „Draufsicht“ bezeichnet), viereckig geformt. Die Seitenfläche 5A und die Seitenfläche 5C erstrecken sich entlang einer ersten Richtung X und stehen sich in einer zweiten Richtung Y gegenüber, die die erste Richtung X schneidet. Die Seitenfläche 5B und die Seitenfläche 5D erstrecken sich entlang der zweiten Richtung Y und stehen sich in der ersten Richtung X gegenüber. Die zweite Richtung Y ist insbesondere orthogonal zur ersten Richtung X.
  • Die Dicke der Halbleiterschicht 2 sollte nicht weniger als 50 µm und nicht mehr als 200 µm betragen. Die Dicke der Halbleiterschicht 2 kann nicht weniger als 50 µm und nicht mehr als 100 µm, nicht weniger als 100 µm und nicht mehr als 150 µm, oder nicht weniger als 150 µm und nicht mehr als 200 µm betragen. Ein Widerstandswert der Halbleiterschicht 2 kann reduziert werden, indem die Dicke der Halbleiterschicht 2 klein gehalten wird.
  • Die Halbleiterschicht 2 enthält einen aktiven Bereich 6 und einen äußeren Bereich 7. Der aktive Bereich 6 ist ein Bereich, in dem der RC-IGBT gebildet wird. Der aktive Bereich 6 ist in einem zentralen Teil der Halbleiterschicht 2 mit Abständen zu einem inneren Bereich von den Seitenflächen 5A bis 5D in der Draufsicht angeordnet. Der aktive Bereich 6 kann die Form eines Vierecks haben, dessen vier Seiten in der Draufsicht parallel zu den Seitenflächen 5A bis 5D verlaufen.
  • Der äußere Bereich 7 ist ein Bereich an einer Außenseite des aktiven Bereichs 6. Der äußere Bereich 7 erstreckt sich in der Draufsicht als Band entlang der peripheren Kanten des aktiven Bereichs 6. Konkret ist der äußere Bereich 7 als eine Endlosform (eine vierseitige Ringform) ausgebildet, die den aktiven Bereich 6 in der Draufsicht umgibt.
  • Der aktive Bereich 6 umfasst IGBT-Bereiche 8 und Diodenbereiche 9. In 2 sind die Diodenbereiche 9 zur Verdeutlichung schraffiert dargestellt. Die IGBT-Bereiche 8 sind Bereiche, in denen ein IGBT gebildet wird. Die Diodenbereiche 9 sind Bereiche, in denen eine Diode ausgebildet wird. Die Diodenbereiche 9 liegen benachbart zu den IGBT-Bereichen 8.
  • Insbesondere enthält der aktive Bereich 6 RC-IGBT-Arrays 12. Eine Vielzahl (sechs in dieser Ausführungsform) der RC-IGBT-Arrays 12 werden in Abständen in der zweiten Richtung Y gebildet. Jedes RC-IGBT-Array 12 hat einen ersten Endteil an einer ersten Seite (Seite der Seitenfläche 5B) und einen zweiten Endteil an einer anderen Seite (Seite der Seitenfläche 5D).
  • Jedes RC-IGBT-Array 12 ist eine Schleifenmatrix, die wiederholt einen IGBT-Bereich 8, einen Diodenbereich 9, einen IGBT-Bereich 8, einen Diodenbereich 9 ... umfasst, die in einer einzelnen Spalte entlang der ersten Richtung X vom ersten Endteil zum zweiten Endteil angeordnet sind. In der vorliegenden Ausführung wird der erste Endteil des RC-IGBT-Arrays 12 von einem IGBT-Bereich 8 gebildet. Ferner wird in der vorliegenden Ausführung der zweite Endteil des RC-IGBT-Arrays 12 von einem IGBT-Bereich 8 gebildet. Stattdessen kann der erste Endteil des RC-IGBT-Arrays 12 auch ein Diodenbereich 9 sein. Ebenso kann stattdessen der zweite Endteil des RC-IGBT-Arrays 12 ein Diodenbereich 9 sein.
  • Eine Vielzahl der IGBT-Bereiche 8 sind somit im aktiven Bereich 6 verteilt angeordnet. Die mehreren IGBT-Bereiche 8 sind beabstandet entlang der ersten Richtung X und der zweiten Richtung Y ausgebildet. In der vorliegenden Ausführung sind in der Draufsicht die mehreren IGBT-Bereiche 8 in einer Matrix angeordnet. Die mehreren IGBT-Bereiche 8 liegen einander entlang der ersten Richtung X und entlang der zweiten Richtung Y gegenüber.
  • In der vorliegenden Ausführung sind die mehreren IGBT-Bereiche 8 in der Draufsicht jeweils viereckig geformt. Insbesondere sind die mehreren IGBT-Bereiche 8 jeweils zu einer rechteckigen Form geformt, die sich entlang der zweiten Richtung Y erstreckt.
  • Die Breite WI jedes IGBT-Bereichs 8 sollte nicht weniger als 10 µm und nicht mehr als 1000 µm betragen. Die Breite WI ist eine Breite des IGBT-Bereichs 8 in der ersten Richtung X. Die Breite WI kann nicht weniger als 10 µm und nicht mehr als 100 µm, nicht weniger als 100 µm und nicht mehr als 200 µm, nicht weniger als 200 µm und nicht mehr als 300 µm, nicht weniger als 300 µm und nicht mehr als 400 µm, nicht weniger als 400 µm und nicht mehr als 500 µm, nicht weniger als 500 µm und nicht mehr als 600 µm, nicht weniger als 600 µm und nicht mehr als 700 µm, nicht weniger als 700 µm und nicht mehr als 800 µm, nicht weniger als 800 µm und nicht mehr als 900 µm, oder nicht weniger als 900 µm und nicht mehr als 1000 µm betragen. Die Breite WI ist vorzugsweise nicht kleiner als 100 µm. Die Breite WI ist noch mehr bevorzugt nicht kleiner als 200 µm.
  • Auch eine Vielzahl der Diodenbereiche 9 ist somit im aktiven Bereich 6 verteilt angeordnet. Die mehreren Diodenbereiche 9 sind beabstandet entlang der ersten Richtung X und der zweiten Richtung Y ausgebildet. In der vorliegenden Ausführung sind in der Draufsicht die mehreren Diodenbereiche 9 in einer Matrix angeordnet. Die mehreren Diodenbereiche 9 liegen einander entlang der ersten Richtung X gegenüber und entlang der zweiten Richtung Y.
  • Insbesondere sind die mehreren Diodenbereiche 9 jeweils so ausgebildet, dass sie in der ersten Richtung X an die IGBT-Bereiche 8 angrenzen. In der vorliegenden Ausführung sind die mehreren Diodenbereiche 9 in der Draufsicht jeweils viereckig ausgebildet. Insbesondere ist die Vielzahl der Diodenbereiche 9 jeweils zu einer rechteckigen Form geformt, die sich entlang der zweiten Richtung Y erstreckt.
  • Eine ebene Fläche jedes Diodenbereichs 9 ist vorzugsweise nicht größer als eine ebene Fläche jedes IGBT-Bereichs 8. Ferner bevorzugt ist die ebene Fläche jedes Diodenbereichs 9 kleiner als die ebene Fläche jedes IGBT-Bereichs 8. Eine Breite WD eines jeden Diodenbereichs 9 ist vorzugsweise nicht größer als die Breite WI eines jeden IGBT-Bereichs 8. Die Breite WD ist eine Breite des Diodenbereichs 9 in der ersten Richtung X. Die Breite WD jedes Diodenbereichs 9 ist noch ferner bevorzugt kleiner als die Breite WI jedes IGBT-Bereichs 8.
  • Die Breite WD sollte nicht weniger als 5 µm und nicht mehr als 1000 µm betragen. Die Breite WD kann nicht weniger als 5 µm und nicht mehr als 100 µm, nicht weniger als 100 µm und nicht mehr als 200 µm, nicht weniger als 200 µm und nicht mehr als 300 µm, nicht weniger als 300 µm und nicht mehr als 400 µm, nicht weniger als 400 µm. und nicht mehr als 500 µm, nicht weniger als 500 µm und nicht mehr als 600 µm, nicht weniger als 600 µm und nicht mehr als 700 µm, nicht weniger als 700 µm und nicht mehr als 800 µm, nicht weniger als 800 µm und nicht mehr als 900 µm, oder nicht weniger als 900 µm, aber weniger als 1000 µm betragen. Die Breite WD beträgt vorzugsweise nicht weniger als 100 µm. Die Breite WD ist noch ferner bevorzugt nicht kleiner als 200 µm.
  • Die mehreren IGBT-Bereiche 8 werden in einem ersten Verhältnis RI im aktiven Bereich 6 gebildet. Das erste Verhältnis RI ist ein Verhältnis SI/SA, das eine Gesamtfläche SI der mehreren IGBT-Bereiche 8 in einer Fläche SA des aktiven Bereichs 6 in der Draufsicht einnimmt.
  • Die mehreren Diodenbereiche 9 sind in einem zweiten Verhältnis RD im aktiven Bereich 6 ausgebildet. Das zweite Verhältnis RD ist ein Verhältnis SD/SA, das eine Gesamtfläche SD der mehreren Diodenbereiche 9 in der Fläche SA des aktiven Bereichs 6 in der Draufsicht einnimmt. Das zweite Verhältnis RD ist vorzugsweise nicht größer als das erste Verhältnis RI (RD ≤ RI) . Das zweite Verhältnis RD ist noch stärker bevorzugt kleiner als das erste Verhältnis RI (RD
  • In der vorliegenden Ausführung ist das zweite Verhältnis RD kleiner als das erste Verhältnis RI (RD Das heißt, das erste Verhältnis RI ist nicht kleiner als 0,5 und das zweite Verhältnis RD ist kleiner als 0,5. Das erste Verhältnis RI kann nicht weniger als 0,5 und nicht mehr als 0, 6, nicht weniger als 0, 6 und nicht mehr als 0, 7, nicht weniger als 0,7 und nicht mehr als 0, 8, nicht weniger als 0, 8 und nicht mehr als 0,9, oder nicht weniger als 0,9, aber weniger als 1 betragen. Das zweite Verhältnis R2 kann größer als 0 und nicht größer als 0, 1 sein oder nicht kleiner als 0, 1 und nicht größer als 0,2, nicht kleiner als 0,2 und nicht größer als 0,3, nicht kleiner als 0,3 und nicht größer als 0,4 oder nicht kleiner als 0,4, aber kleiner als 0,5 sein.
  • Vorzugsweise ist das erste Verhältnis RI nicht kleiner als 0,6 und nicht größer als 0,9 und das zweite Verhältnis RD ist nicht kleiner als 0,1 und nicht größer als 0,4. In der vorliegenden Ausführung ist das erste Verhältnis RI gleich 0,7 und das zweite Verhältnis RD gleich 0,3.
  • Wenn ein Dispersionsgrad D der Vielzahl von Diodenbereichen 9 in Bezug auf den aktiven Bereich 6 durch eine Formel Loge(L2/SD) definiert ist, ist der Dispersionsgrad D vorzugsweise nicht kleiner als 2 und nicht größer als 15. In der Formel ist „L“ die Gesamtausdehnung der Begrenzungslinien zwischen der Vielzahl der IGBT-Bereiche 8 und der Vielzahl der Diodenbereiche 9 in der Draufsicht. In der Formel ist SD die Gesamtfläche der Vielzahl der Diodenbereiche 9 in der Draufsicht.
  • Die Gesamtausdehnung L der Begrenzungslinien ist auch eine Gesamtausdehnung von Teilen der Diodenbereiche 9, die den IGBT-Bereichen 8 gegenüberliegen. In der vorliegenden Ausführung sind die IGBT-Bereiche 8 und die Diodenbereiche 9 in der Draufsicht jeweils viereckig abgegrenzt. Daher ist die Gesamtausdehnung L der Begrenzungslinien eine Gesamtausdehnung der Seiten der Vielzahl von Seiten der Diodenbereiche 9, die den IGBT-Bereichen 8 gegenüberliegen.
  • Der Dispersionsgrad D wird durch Vergrößern oder Verkleinern der Gesamtausdehnung L, der Gesamtfläche SD oder der Gesamtausdehnung L und der Gesamtfläche SD unter der Bedingung eingestellt, dass das zweite Verhältnis RD kleiner ist als das erste Verhältnis RI (RD < RI) . Mit anderen Worten, der Dispersionsgrad D wird durch Erhöhen oder Verringern der Anzahl bzw. der ebenen Flächen der IGBT-Bereiche 8 und der Diodenbereiche 9 unter der Bedingung eingestellt, dass das zweite Verhältnis RD kleiner ist als das erste Verhältnis RI (RD <RI). Die Gesamtausdehnung L und/oder die Gesamtfläche SD kann für jedes der mehreren RC-IGBT-Arrays 12 angepasst werden.
  • 3 ist ein Diagramm eines Ergebnisses einer Untersuchung der Beziehung zwischen einer Toleranz gegenüber einem Stoßstrom Is und dem Dispersionsgrad D durch Simulation. In 3 zeigt die Ordinate die Toleranz für den Stoßstrom Is [A] und die Abszisse den Streuungsgrad D. Die Toleranz für den Stoßstrom Is ist ein Maximalwert des Stoßstroms Is, den das Halbleiterbauelement 1 aushalten kann.
  • Bezug nehmend auf 3, wenn der Dispersionsgrad D erhöht wurde, erhöhte sich die Toleranz gegenüber dem Stoßstrom Is. Insbesondere erhöht sich die Toleranz gegenüber dem Stoßstrom monoton in einem Bereich, in dem der Dispersionsgrad D größer als 0, aber kleiner als 5 ist, und die Toleranz ist gesättigt in einem Bereich, in dem der Dispersionsgrad D nicht kleiner als 5 ist.
  • In einem Bereich, in dem der Dispersionsgrad D größer als 0, aber kleiner als 2 ist, war die Toleranz gegenüber dem Stoßstrom Is kleiner als 400 A. In einem Bereich, in dem der Dispersionsgrad D nicht kleiner als 2, aber kleiner als 5 ist, war die Toleranz gegenüber dem Stoßstrom Is nicht kleiner als 400 A, aber kleiner als 1400 A. In einem Bereich, in dem der Dispersionsgrad D nicht kleiner als 5 ist, war die Toleranz gegenüber dem Stoßstrom Is nicht kleiner als 1400 A und nicht größer als 1600 A. Aus diesen Ergebnissen leitet sich ab, dass die Durchbruchstoleranz des Halbleiterbauelements 1 umso höher sein kann, je größer der Dispersionsgrad D ist.
  • 4 ist ein Diagramm eines Ergebnisses einer Untersuchung der Beziehung zwischen einem Vorwärtsstrom IF und einer Durchlassspannung VF durch Simulation. In 4 gibt die Ordinate den Vorwärtsstrom IF [A] und die Abszisse die Durchlassspannung VF [V] an.
  • In 4 sind eine erst Kennlinien L1 (siehe durchgezogene Linie) und eine zweite Kennlinie L2 (siehe gestrichelte Linie) für einen Dispersionsgrad D gleich „3“ gezeigt. Die erste Kennlinie L1 stellt die Kennlinie in einem Fall dar, in dem die Diode in Durchlassrichtung in einem Zustand betrieben wird, in dem eine Vorspannung Vge nicht an den IGBT angelegt ist. Die zweite Kennlinie L2 stellt die Kennlinie in einem Fall dar, in dem die Diode in Durchlassrichtung in einem Zustand betrieben wird, in dem die Vorspannung Vge an den IGBT angelegt ist.
  • In 4 sind ferner eine dritte Kennlinie L3 (siehe durchgezogene Linie) und eine vierte Kennlinie L4 (siehe gestrichelte Linie) für einen Dispersionsgrad D gleich „15“ gezeigt. Die dritte Kennlinie L3 stellt die Kennlinie in einem Fall dar, in dem die Diode in Durchlassrichtung in einem Zustand betrieben wird, in dem die Vorspannung Vge nicht an den IGBT angelegt ist. Die vierte Kennlinie L4 stellt die Kennlinie in einem Fall dar, in dem die Diode in Durchlassrichtung in einem Zustand betrieben wird, in dem die Vorspannung Vge an den IGBT angelegt ist.
  • Unter Bezugnahme auf die erste Kennlinie L1 und die zweite Kennlinie L2 wird in dem Fall, in dem der Dispersionsgrad D gleich „3“ ist, die Durchlassspannung VF nach Anlegen der Vorspannung Vge erhöht. Ähnlich verhält es sich mit der dritten Kennlinie L3 und der vierten Kennlinie L4. In dem Fall, in dem der Dispersionsgrad D „15“ ist, erhöht sich die Durchlassspannung VF nach Anlegen der Vorspannung Vge.
  • Bezug nehmend auf die erste bis vierte Kennlinie L1 - L4 war ein Änderungsbetrag der Durchlassspannung VF in dem Fall, in dem der Dispersionsgrad D gleich „15“ ist, größer als der Änderungsbetrag der Durchlassspannung VF in dem Fall, in dem der Dispersionsgrad D gleich „3“ ist. Wenn der Dispersionsgrad D „15“ übersteigt, fällt der Änderungsbetrag der Durchlassspannung VF aus einem praktischen Bereich.
  • Aus den Ergebnissen von 4 ist zu entnehmen, dass mit zunehmendem Wert des Dispersionsgrads D der Änderungsbetrag der Durchlassspannung VF vor und nach dem Anlegen der Vorspannung Vge zunimmt. Aus den Ergebnissen von 3 und 4 ist zudem zu entnehmen, dass mit zunehmendem Wert des Dispersionsgrads D ein Kompromiss besteht, da zwar die Toleranz gegenüber dem Stoßstrom Is zunimmt, aber auch der Änderungsbetrag der Durchlassspannung VF steigt.
  • Wenn der Dispersionsgrad D klein ist, sind die Vielzahl der Diodenbereiche 9 an einem bestimmten Ort konzentriert und daher steigt der Strom, der in jeden Diodenbereich 9 fließt. Dadurch verringert sich die Toleranz gegenüber dem Stoßstrom Is. Andererseits, wenn der Dispersionsgrad D groß ist, sind die Vielzahl der Diodenbereiche 9 verteilt und daher nimmt der Strom, der in jeden Diodenbereich 9 fließt, ab. Dadurch erhöht sich die Toleranz gegenüber dem Stoßstrom Is.
  • Andererseits, wenn die Diode eingestellt ist, in dem Zustand, in dem die Vorspannung Vge an den IGBT angelegt ist, in Vorwärtsrichtung zu arbeiten, verringert sich die Menge der einfließenden Ladungsträger (Löcher) von den IGBT-Bereichen 8 zu den Diodenbereichen 9. Dadurch ändert sich die Durchlassspannung VF der Diode.
  • Wenn der Dispersionsgrad D auf einen vergleichsweise großen Wert eingestellt wird, nimmt die Gesamtausdehnung L der Grenzlinien zwischen den IGBT-Bereichen 8 und den Diodenbereichen 9 einen vergleichsweise großen Wert an und damit vergrößern sich die Einströmwege für die Ladungsträger (Löcher) von den IGBT-Bereichen 8 zu den Diodenbereichen 9. Dadurch erhöht sich der Änderungsbetrag der Durchlassspannung VF vor und nach dem Anlegen der Vorspannung Vge. Der Dispersionsgrad D muss unter Berücksichtigung des Kompromissverhältnisses eingestellt werden, das zwischen der Toleranz gegenüber dem Stoßstrom Is und dem Änderungsbetrag der Durchlassspannung VF besteht.
  • Aus den Ergebnissen von 3 und 4 ist zu entnehmen, dass der Dispersionsgrad D vorzugsweise in einem Bereich von nicht weniger als 2 und nicht mehr als 15 einzustellen ist. Wenn der Dispersionsgrad D im Bereich von nicht weniger als 2 und nicht mehr als 15 eingestellt wird, kann die Toleranz gegenüber dem Stoßstrom Is erhöht werden, während die Änderung der Durchlassspannung VF vor und nach dem Anlegen der Vorspannung Vge unterdrückt wird.
  • Der Dispersionsgrad D kann nicht weniger als 2 und nicht mehr als 3, nicht weniger als 3 und nicht mehr als 4, nicht weniger als 4 und nicht mehr als 5, nicht weniger als 5 und nicht mehr als 6, nicht weniger als 6 und nicht mehr als 7, nicht weniger als 7 und nicht mehr als 8, nicht weniger als 8 und nicht mehr als 9, nicht weniger als 9 und nicht mehr als 10, nicht weniger als 10 und nicht mehr als 11, nicht weniger als 11 und nicht mehr als 12, nicht weniger als 12 und nicht mehr als 13, oder nicht weniger als 14 und nicht mehr als 15 betragen. Der Dispersionsgrad D ist vorzugsweise kleiner als 15.
  • Besonders bevorzugt wird der Dispersionsgrad D in einem Bereich von mindestens 2 und höchstens 7 oder einem Bereich von mindestens 7 und höchstens 12 eingestellt. Wenn der Dispersionsgrad D im Bereich von nicht weniger als 2 und nicht mehr als 7 eingestellt wird, kann die Toleranz gegenüber dem Stoßstrom Is erhöht werden, während die Änderung der Durchlassspannung VF zuverlässig unterdrückt wird. Wenn der Dispersionsgrad D im Bereich von nicht weniger als 7 und nicht mehr als 12 eingestellt wird, kann die Toleranz gegenüber dem Stoßstrom Is zuverlässig erhöht werden, während die Änderung der Durchlassspannung VF unterdrückt wird.
  • Die Fläche SA des aktiven Bereichs 6 wird in Abhängigkeit von einer Größe der Halbleiterschicht 2 eingestellt und ist nicht auf einen bestimmten Zahlenwert beschränkt. Die Fläche SA kann z. B. nicht kleiner als 1 mm2 und nicht größer als 250 mm2 sein. Die Fläche SA sollte nicht kleiner als 1 mm2 und nicht größer als 50 mm2, nicht kleiner als 50 mm2 und nicht größer als 100 mm2, nicht kleiner als 100 mm2 und nicht größer als 150 mm2, nicht kleiner als 150 mm2 und nicht größer als 200 mm2 oder nicht kleiner als 200 mm2 und nicht größer als 250 mm2 sein.
  • Die Gesamtfläche SI der mehreren IGBT-Bereiche 8, die Gesamtfläche SD der mehreren Diodenbereiche 9 und die Gesamtausdehnung L der Begrenzungslinien werden in Abhängigkeit von der Fläche SA des aktiven Bereichs 6 eingestellt und sind nicht auf bestimmte Zahlenwerte beschränkt.
  • Die Gesamtfläche SI sollte z. B. nicht kleiner als 0,5 mm2 und nicht größer als 225 mm2 sein. Die Gesamtfläche SI sollte nicht weniger als 0,5 mm2 und nicht mehr als 50 mm2, nicht weniger als 50 mm2 und nicht mehr als 100 mm2, nicht weniger als 100 mm2 und nicht mehr als 150 mm2, nicht weniger als 150 mm2 und nicht mehr als 200 mm2, oder nicht weniger als 200 mm2 und nicht mehr als 225 mm2 betragen.
  • Die Gesamtfläche SD sollte z. B. nicht kleiner als 0,1 mm2 und nicht größer als 100 mm2 sein. Die Gesamtfläche SD sollte nicht kleiner als 0,1 mm2 und nicht größer als 25 mm2, nicht kleiner als 25 mm2 und nicht größer als 50 mm2, nicht kleiner als 50 mm2 und nicht größer als 75 mm2 oder nicht kleiner als 75 mm2 und nicht größer als 100 mm2 sein.
  • Die Gesamtausdehnung L sollte z. B. nicht weniger als 100 µm und nicht mehr als 3500 µm betragen. Die Gesamtausdehnung L sollte nicht weniger als 100 µm und nicht mehr als 500 µm, nicht weniger als 500 µm und nicht mehr als 1000 µm, nicht weniger als 1000 µm und nicht mehr als 1500 µm, nicht weniger als 1500 µm und nicht mehr als 2000 µm, nicht weniger als 2000 µm und nicht mehr als 2500 µm, nicht weniger als 2500 µm und nicht mehr als 3000 µm, oder nicht weniger als 3000 µm und nicht mehr als 3500 µm betragen.
  • Wiederum Bezug nehmend auf 1 und 2, umfasst der aktive Bereich 6 ferner einen Sensorbereich 11. Der Sensorbereich 11 ist ein Bereich, in dem ein Temperatursensor ausgebildet ist. Der Sensorbereich 11 ist in einem Bereich zwischen zwei RC-IGBT-Arrays 12 gebildet, die in der zweiten Richtung Y aneinandergrenzen. In der vorliegenden Ausführung wird der Sensorbereich 11 in einem zentralen Teil des aktiven Bereichs 6 gebildet. Im zentralen Bereich des aktiven Bereichs 6 neigt dieser dazu, leicht heiß zu werden. Durch die Anordnung des Temperatursensors im zentralen Bereich des aktiven Bereichs 6 kann daher die Temperatur der Halbleiterschicht 2 in geeigneter Weise erfasst werden.
  • Das Halbleiterbauelement 1 enthält eine Emitter-Anschlusselektrode 13 (siehe gestrichelter Linienabschnitt in 1) als eine erste Hauptflächenelektrode, die auf der ersten Hauptfläche 3 der Halbleiterschicht 2 im aktiven Bereich 6 ausgebildet ist. Die Emitter-Anschlusselektrode 13 überträgt ein Emitter-Signal an den aktiven Bereich 6 (IGBT-Bereiche 8). Das Emitter-Signal kann ein Bezugspotential oder ein Massepotential haben.
  • Das Halbleiterbauelement 1 enthält eine Vielzahl (fünf in dieser Ausführungsform) von Anschlusselektroden 14, 15, 16, 17 und 18, die auf der ersten Hauptfläche 3 der Halbleiterschicht 2 im äußeren Bereich 7 ausgebildet sind. Die Vielzahl der Anschlusselektroden 14 bis 18 sind in Abständen voneinander entlang der Seitenfläche 5D angeordnet. Die Vielzahl der Anschlusselektroden 14 bis 18 sind in der Draufsicht viereckig geformt.
  • In der vorliegenden Ausführung umfassen die mehreren Anschlusselektroden 14 bis 18 eine Gate-Anschlusselektrode 14, eine erste Mess-Anschlusselektrode 15, eine zweite Mess-Anschlusselektrode 16, eine Stromerfassung-Anschlusselektrode 17 und eine offene Anschlusselektrode 18. Die Gate-Anschlusselektrode 14 überträgt ein Gate-Signal an den aktiven Bereich 6 (IGBT-Bereiche 8). Die erste Mess-Anschlusselektrode 15 und die zweite Mess-Anschlusselektrode 16 übertragen Steuersignale zum Ansteuern des Sensorbereichs 11 (des Temperatursensors). Obwohl auf eine spezifische Beschreibung verzichtet werden soll, ist die Stromerfassung-Anschlusselektrode 17 eine Elektrode zur Erfassung und Entnahme eines durch den aktiven Bereich 6 nach außen fließenden Stroms. Die offene Anschlusselektrode 18 ist als elektrisch schwebender Zustand vorgesehen.
  • Die Anordnungen der Gate-Anschlusselektrode 14, der ersten Mess-Anschlusselektrode 15, der zweiten Mess-Anschlusselektrode 16, der Stromerfassung-Anschlusselektrode 17 und der offenen Anschlusselektrode 18 sind frei wählbar. In der vorliegenden Ausführung sind die offene Anschlusselektrode 18, die Stromerfassung-Anschlusselektrode 17, die Gate-Anschlusselektrode 14, die erste Mess-Anschlusselektrode 15 und die zweite Mess-Anschlusselektrode 16 in dieser Reihenfolge von der Seite der Seitenfläche 5A zur Seite der Seitenfläche 5C angeordnet.
  • Das Halbleiterbauelement 1 enthält eine Gate-Verdrahtung 19, die elektrisch mit der Gate-Anschlusselektrode 14 verbunden ist. Die Gate-Verdrahtung 19 wird auch als Gate-Finger bezeichnet. Die Gate-Verdrahtung 19 erstreckt sich vom äußeren Bereich 7 in Richtung des aktiven Bereichs 6. Die Gate-Verdrahtung 19 überträgt das an der Gate-Anschlusselektrode 14 anliegende Gate-Signal an den aktiven Bereich 6 (IGBT-Bereiche 8).
  • Im Einzelnen umfasst die Gate-Verdrahtung 19 einen ersten Bereich 19a, der im äußeren Bereich 7 positioniert ist, und zweite Bereiche 19b, die im aktiven Bereich 6 positioniert sind. Der erste Bereich 19a ist elektrisch mit der Gate-Anschlusselektrode 14 verbunden. In der vorliegenden Ausführung ist der erste Bereich 19a selektiv in einem Bereich des äußeren Bereichs 7 auf der Seite der Seitenfläche 5D geroutet.
  • Eine Vielzahl der zweiten Bereiche 19b (fünf in dieser Ausführung) sind im aktiven Bereich 6 gebildet. Die mehreren zweiten Bereiche 19b sind beabstandet voneinander entlang der zweiten Richtung Y gebildet. Die mehreren zweiten Bereiche 19b sind jeweils in einem Bereich zwischen zwei RC-IGBT-Arrays 12 gebildet, die zueinander benachbart sind. Die mehreren zweiten Bereiche 19b erstrecken sich bandförmig entlang der ersten Richtung X.
  • Die mehreren zweiten Bereiche 19b erstrecken sich jeweils von Bereichen des äußeren Bereichs 7 auf der Seite der Seitenfläche 5D zu Bereichen auf der Seite der Seitenfläche 5B. Die Vielzahl der zweiten Bereiche 19b kann den aktiven Bereich 6 kreuzen. Die mehreren zweiten Bereiche 19b schließen an den ersten Bereich 19a im äußeren Bereich 7 an. Die mehreren zweiten Bereiche 19b übertragen jeweils das Gate-Signal an eine oder beide von zwei RC-IGBT-Arrays 12, die zueinander benachbart sind.
  • Das an der Gate-Anschlusselektrode 14 anliegende Gate-Signal wird über den ersten Bereich 19a zu den zweiten Bereichen 19b übertragen. Das Gate-Signal wird dabei über die zweiten Bereiche 19b an den aktiven Bereich 6 (IGBT-Bereiche 8) übertragen.
  • Das Halbleiterbauelement 1 enthält eine erste Mess-Verdrahtung 20, die elektrisch mit der ersten Mess-Anschlusselektrode 15 verbunden ist. Die erste Mess-Verdrahtung 20 erstreckt sich vom äußeren Bereich 7 in Richtung des Sensorbereichs 11. Die erste Mess-Verdrahtung 20 überträgt ein Steuersignal für den Temperatursensor.
  • Insbesondere umfasst die erste Mess-Verdrahtung 20 einen ersten Bereich 20a, der in dem äußeren Bereich 7 positioniert ist, und einen zweiten Bereich 20b, der in dem aktiven Bereich 6 positioniert ist. Der erste Bereich 20a ist elektrisch mit der ersten Mess-Anschlusselektrode 15 verbunden. In der vorliegenden Ausführung ist der erste Bereich 20a selektiv in einem Bereich des äußeren Bereichs 7 auf der Seite der Seitenfläche 5D geroutet.
  • Der zweite Bereich 20b wird in dem Bereich gebildet, in dem der Sensorbereich 11 zwischen den mehreren RC-IGBT-Arrays 12 gebildet ist, die zueinander benachbart sind. Der zweite Bereich 20b erstreckt sich bandförmig entlang der ersten Richtung X vom äußeren Bereich 7 in Richtung des Sensorbereichs 11.
  • Der zweite Bereich 20b ist elektrisch mit dem Temperatursensor im Sensorbereich 11 verbunden. Der zweite Bereich 20b schließt im äußeren Bereich 7 an den ersten Bereich 20a an. Ein an die erste Mess-Anschlusselektrode 15 angelegtes elektrisches Signal wird über den ersten Bereich 20a an den zweiten Bereich 21b übertragen. Das elektrische Signal wird dabei über den zweiten Bereich 21b an den Temperatursensor übertragen.
  • Eine zweite Mess-Verdrahtung 21 ist elektrisch mit der zweiten Mess-Anschlusselektrode 16 verbunden. Die zweite Mess-Verdrahtung 21 erstreckt sich vom äußeren Bereich 7 in Richtung des Sensorbereichs 11. Die zweite Mess-Verdrahtung 21 überträgt ein Steuersignal für den Temperatursensor.
  • Insbesondere umfasst die zweite Mess-Verdrahtung 21 einen ersten Bereich 21a, der im äußeren Bereich 7 angeordnet ist, und einen zweiten Bereich 21b, der im aktiven Bereich 6 angeordnet ist. Der erste Bereich 21a ist elektrisch mit der zweiten Mess-Anschlusselektrode 16 verbunden. In der vorliegenden Ausführung ist der erste Bereich 21a selektiv in einem Bereich des äußeren Bereichs 7 auf der Seite der Seitenfläche 5D geroutet.
  • Der zweite Bereich 21b wird in dem Bereich gebildet, in dem der Sensorbereich 11 zwischen den mehreren RC-IGBT-Arrays 12 gebildet ist, die zueinander benachbart sind. Der zweite Bereich 21b erstreckt sich bandförmig entlang der ersten Richtung X vom äußeren Bereich 7 in Richtung des Sensorbereichs 11. Der zweite Bereich 21b ist elektrisch mit dem Temperatursensor im Sensorbereich 11 verbunden.
  • Der zweite Bereich 21b schließt im äußeren Bereich 7 an den ersten Bereich 21a an. Ein an die zweite Mess-Anschlusselektrode 16 angelegtes elektrisches Signal wird über den ersten Bereich 21a an den zweiten Bereich 21b übertragen. Das elektrische Signal wird dabei über den zweiten Bereich 21b an den Temperatursensor übertragen.
  • Die Gate-Verdrahtung 19, die erste Mess-Verdrahtung 20 und die zweite Mess-Verdrahtung 21 sind in dem Bereich ausgebildet, in dem der Sensorbereich 11 zwischen den mehreren RC-IGBT-Arrays 12, die zueinander benachbart sind, ausgebildet ist. Die Gate-Verdrahtung 19, die erste Mess-Verdrahtung 20 und die zweite Mess-Verdrahtung 21 verlaufen parallel im Bereich zwischen zwei RC-IGBT-Arrays 12, die zueinander benachbart sind.
  • Mit einer solchen Struktur kann eine Verkleinerung der Verdrahtungsfläche bei gleichzeitiger Erhöhung der Genauigkeit der Temperaturerfassung durch den Temperatursensor erreicht werden. Das heißt, dass eine Verkleinerung des aktiven Bereichs 6 durch den im aktiven Bereich 6 ausgebildeten Temperatursensor unterdrückt werden kann. Dadurch kann eine Verkleinerung der verformbaren Fläche für die RC-IGBT-Arrays 12 unterdrückt und gleichzeitig die Genauigkeit der Temperaturerfassung durch den Temperatursensor erhöht werden.
  • 5 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs V. 6 ist eine vergrößerte Ansicht eines in 5 dargestellten Bereichs VI. 7 ist eine vergrößerte Ansicht eines in 6 dargestellten Bereichs VII. 8 ist eine vergrößerte Ansicht eines in 6 dargestellten Bereichs VIII. 9 ist eine Schnittansicht entlang der in 7 dargestellten Linie IX-IX. 10 ist eine Schnittansicht entlang der in 8 dargestellten Linie X-X. 11 ist eine Schnittansicht entlang der in 7 dargestellten Linie XI-XI. 12 ist eine Schnittansicht entlang der in 8 dargestellten Linie XII-XII.
  • Bezug nehmend auf 5 bis 12 umfasst das Halbleiterbauelement 1 einen n--artiger Driftbereich 30, der in einem Inneren der Halbleiterschicht 2 ausgebildet ist. Insbesondere ist der Driftbereich 30 über die gesamte Halbleiterschicht 2 ausgebildet. Die n-artige Verunreinigungskonzentration des Driftbereichs 30 sollte nicht weniger als 1,0×1013 cm-3 und nicht mehr als 1,0×1015 cm-3 betragen.
  • In der vorliegenden Ausführung hat die Halbleiterschicht 2 eine Einschichtstruktur, die ein n--artiges Halbleitersubstrat 31 enthält. Das Halbleitersubstrat 31 kann ein FZ-Substrat aus Silizium sein, das durch ein FZ-Verfahren (Floating Zone) gebildet wird. Der Driftbereich 30 ist durch das Halbleitersubstrat 31 gebildet.
  • Das Halbleiterbauelement 1 enthält eine Kollektor-Anschlusselektrode 32 als zweite Hauptflächenelektrode, die auf der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet ist. Die Kollektor-Anschlusselektrode 32 ist elektrisch mit der zweiten Hauptfläche 4 verbunden. Insbesondere ist die Kollektor-Anschlusselektrode 32 elektrisch mit den IGBT-Bereichen 8 (ein Kollektor-Bereich 34, der später beschrieben wird) und den Diodenbereichen 9 (Kathoden-Bereich 61, die später beschrieben werden) verbunden. Die Kollektor-Anschlusselektrode 32 bildet einen ohmschen Kontakt mit der zweiten Hauptfläche 4. Die Kollektor-Anschlusselektrode 32 überträgt ein Kollektor-Signal an die IGBT-Bereiche 8 und die Diodenbereiche 9.
  • Die Kollektor-Anschlusselektrode 32 kann mindestens eine der folgenden Schichten enthalten: eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht, eine Ag-Schicht und eine Al-Schicht. Die Kollektor-Anschlusselektrode 32 kann eine Einschichtstruktur aufweisen, die eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht, eine Ag-Schicht oder eine Al-Schicht umfasst. Die Kollektor-Anschlusselektrode 32 kann eine laminierte Struktur aufweisen, bei der mindestens zwei aus einer Ti-Schicht, einer Ni-Schicht, einer Au-Schicht, einer Ag-Schicht und einer Al-Schicht in beliebiger Weise geschichtet sind.
  • Das Halbleiterbauelement 1 enthält eine n-artige Pufferschicht 33, die in einem Oberflächenschichtteil der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet ist. Die Pufferschicht 33 kann über den gesamten Oberflächenschichtteil der zweiten Hauptfläche 4 ausgebildet sein. Die n-artige Verunreinigungskonzentration der Pufferschicht 33 ist größer als die n-artig Verunreinigungskonzentration des Driftbereichs 30. Die n-artige Verunreinigungskonzentration der Pufferschicht 33 sollte nicht weniger als 1,0×011 cm-3 und nicht mehr als 1, 0×011 cm-3 betragen.
  • Eine Dicke der Pufferschicht 33 sollte nicht weniger als 0, 5 µm und nicht mehr als 30 µm betragen. Die Dicke der Pufferschicht 33 kann nicht weniger als 0,5 µm und nicht mehr als 5 µm, nicht weniger als 5 µm und nicht mehr als 10 µm, nicht weniger als 10 µm und nicht mehr als 15 µm, nicht weniger als 15 µm und nicht mehr als 20 µm, nicht weniger als 20 µm und nicht mehr als 25 µm, oder nicht weniger als 25 µm und nicht mehr als 30 µm betragen.
  • Bezug nehmend auf 9 bis 12 enthält jeder IGBT-Bereich 8 den p-artigen Kollektor-Bereich 34, der in einem Oberflächenschichtteil der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet ist. Der Kollektor-Bereich 34 ist von der zweiten Hauptfläche 4 freigelegt. Der Kollektorbereich 34 kann über die Gesamtheit eines Bereichs des Oberflächenschichtteils der zweiten Hauptfläche 4 mit Ausnahme der Diodenbereiche 9 ausgebildet sein. Die p-artige Verunreinigungskonzentration des Kollektor-Bereichs 34 sollte nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1018 cm-3 betragen. Der Kollektor-Bereich 34 bildet einen ohmschen Kontakt mit der Kollektor-Anschlusselektrode 32.
  • Jeder IGBT-Bereich 8 enthält FET-Strukturen 35, die in der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet sind. In der vorliegenden Ausführung enthält jeder IGBT-Bereich 8 die FET-Strukturen 35 vom Gate-Graben-Typ. Konkret umfassen die FET-Strukturen 35 Gate-Graben-Strukturen 36, die in der ersten Hauptfläche 3 ausgebildet sind. In 6 bis 8 sind die Gate-Graben-Strukturen 36 schraffiert dargestellt.
  • Eine Vielzahl der Gate-Graben-Strukturen 36 sind beabstandet entlang der ersten Richtung X in jedem IGBT-Bereich 8 ausgebildet. Ein Abstand zwischen zwei Gate-Graben-Strukturen 36, die in der ersten Richtung X aneinandergrenzen, sollte nicht kleiner als 1 µm und nicht größer als 8 µm sein. Der Abstand zwischen den beiden Gate-Graben-Strukturen 36 kann nicht weniger als 1 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 3 µm, nicht weniger als 3 µm und nicht mehr als 4 µm, nicht weniger als 4 µm und nicht mehr als 5 µm, nicht weniger als 5 µm und nicht mehr als 6 µm, nicht weniger als 6 µm und nicht mehr als 7 µm, oder nicht weniger als 7 µm und nicht mehr als 8 µm betragen.
  • Die mehreren Gate-Graben-Strukturen 36 sind bandförmig ausgebildet, die sich in der Draufsicht entlang der zweiten Richtung Y erstrecken. Die mehreren Gate-Graben-Strukturen 36 sind insgesamt streifenförmig ausgebildet. Die mehreren Gate-Graben-Strukturen 36 haben jeweils einen Endteil an einer Seite in der zweiten Richtung Y und einen weiteren Endteil an einer anderen Seite in der zweiten Richtung Y.
  • Die FET-Strukturen 35 umfassen eine erste äußere Gate-Graben-Struktur 37 und eine zweite äußere Gate-Graben-Struktur 38. Die erste äußere Gate-Graben-Struktur 37 erstreckt sich entlang der ersten Richtung X und verbindet die einen Endteile der Vielzahl von Gate-Graben-Strukturen 36. Die zweite äußere Gate-Graben-Struktur 38 erstreckt sich entlang der ersten Richtung X und verbindet die anderen Endteile der Vielzahl von Gate-Graben-Strukturen 36.
  • Die erste äußere Gate-Graben-Struktur 37 und die zweite äußere Gate-Graben-Struktur 38 haben den gleichen Aufbau wie die Gate-Graben-Strukturen 36 mit der Ausnahme, dass sie sich in der Erstreckungsrichtung unterscheiden. In der folgenden Beschreibung wird der Aufbau der Gate-Graben-Strukturen 36 beschrieben und auf die Beschreibung des Aufbaus der ersten äußeren Gate-Graben-Struktur 37 und des Aufbaus der zweiten äußeren Gate-Graben-Struktur 38 wird verzichtet.
  • Jede Gate-Graben-Struktur 36 umfasst einen Gate-Graben 39, eine Gate-Isolierschicht 40 und eine Gate-Elektrodenschicht 41. Der Gate-Graben 39 ist in der ersten Hauptfläche 3 ausgebildet. Der Gate-Graben 39 umfasst Seitenwände und eine Bodenwand. Die Seitenwände des Gate-Grabens 39 können senkrecht zur ersten Hauptfläche 3 ausgebildet sein.
  • Die Seitenwände des Gate-Grabens 39 können von der ersten Hauptfläche 3 zur Bodenwand hin abwärts geneigt sein. Der Gate-Graben 39 kann eine konische Form haben, bei der eine Öffnungsfläche an einer Öffnungsseite größer ist als eine Bodenfläche. Die Bodenwand des Gate-Grabens 39 kann parallel zur ersten Hauptfläche 3 ausgebildet sein. Die Bodenwand des Gate-Grabens 39 kann eine zur zweiten Hauptfläche 4 hin gekrümmte Form aufweisen.
  • Der Gate-Graben 39 enthält einen Öffnungsrandteil. Der Öffnungsrandteil verbindet die erste Hauptfläche 3 und die Seitenwände des Gate-Grabens 39. Der Öffnungsrandteil hat einen schrägen Teil, der von der ersten Hauptfläche 3 zu den Seitenwänden des Gate-Grabens 39 hin abwärts geneigt ist. Der geneigte Teil ist zu einer gekrümmten Form geformt, die in Richtung der zweiten Hauptfläche 4 abgesenkt ist. Dadurch wird an der Öffnungsseite des Gate-Grabens 39 ein breiter Teil mit einer Öffnungsbreite gebildet, die größer ist als eine Öffnungsbreite an der Seite der Bodenwand. Der geneigte Teil kann zu einer gekrümmten Form geformt sein, die in Richtung der zweiten Hauptfläche 4 vorsteht.
  • Der Gate-Graben 39 enthält einen unteren Wandrandteil. Der untere Wandrandteil verbindet die Seitenwände und die Bodenwand des Gate-Grabens 39. Der untere Wandrandteil kann in einer zur zweiten Hauptfläche 4 hin gekrümmten Form ausgebildet sein.
  • Eine Tiefe des Gate-Grabens 39 sollte nicht weniger als 2 µm und nicht mehr als 10 µm betragen. Die Tiefe des Gate-Grabens 39 kann nicht weniger als 2 µm und nicht mehr als 3 µm, nicht weniger als 3 µm und nicht mehr als 4 µm, nicht weniger als 4 µm und nicht mehr als 5 µm, nicht weniger als 5 µm und nicht mehr als 6 µm, nicht weniger als 6 µm und nicht mehr als 7 µm, nicht weniger als 8 µm und nicht mehr als 9 µm, oder nicht weniger als 9 µm und nicht mehr als 10 µm betragen.
  • Eine Breite des Gate-Grabens 39 sollte nicht weniger als 0, 5 µm und nicht mehr als 3 µm betragen. Die Breite des Gate-Grabens 39 ist eine Breite des Gate-Grabens 39 in der ersten Richtung X. Die Breite des Gate-Grabens 39 kann nicht weniger als 0,5 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht mehr als 1,5 µm, nicht weniger als 1,5 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 2,5 µm, oder nicht weniger als 2,5 µm und nicht mehr als 3 µm betragen.
  • Die Gate-Isolierschicht 40 ist als Film entlang der Innenwände des Gate-Grabens 39 ausgebildet. Die Gate-Isolierschicht 40 grenzt einen Aussparungsraum innerhalb des Gate-Grabens 39 ab. In der vorliegenden Ausführung ist die Gate-Isolierschicht 40 eine Siliziumoxidschicht. Die Gate-Isolierschicht 40 kann auch eine Siliziumnitridschicht anstelle der Siliziumoxidschicht oder zusätzlich zu dieser enthalten.
  • Die Gate-Isolierschicht 40 umfasst einen ersten Bereich 40a, einen zweiten Bereich 40b und einen dritten Bereich 40c. Der erste Bereich 40a bedeckt die Seitenwände des Gate-Grabens 39. Der zweite Bereich 40b bedeckt die Bodenwand des Gate-Grabens 39. Der dritte Bereich 40c bedeckt den Öffnungsrandteil des Gate-Grabens 39.
  • Die Dicke des zweiten Bereichs 20b sollte nicht geringer sein als die Dicke des ersten Bereichs 40a. Die Dicke des zweiten Bereichs 40b kann größer sein als die Dicke des ersten Bereichs 40a. Die Dicke des dritten Bereichs 40c sollte nicht geringer sein als die Dicke des ersten Bereichs 40a. Die Dicke des dritten Bereichs 40c kann größer sein als die Dicke des ersten Bereichs 40a.
  • Der dritte Bereich 40c umfasst einen Ausbuchtungsteil, der sich am Öffnungsrandteil des Gate-Grabens 39 in diesen hineinwölbt. Der dritte Bereich 40c ragt gekrümmt in Richtung der Innenseite des Gate-Grabens 39. Der dritte Bereich 40c verengt eine Öffnung des Gate-Grabens 39 am Öffnungsrandteil des Gate-Grabens 39. Natürlich kann stattdessen auch eine Gate-Isolierschicht 40 mit gleichmäßiger Dicke gebildet werden.
  • Die Gate-Elektrodenschicht 41 ist über der Gate-Isolierschicht 40 in den Gate-Graben 39 eingebettet. Konkret ist die Gate-Elektrodenschicht 41 in den von der Gate-Isolierschicht 40 abgegrenzten Aussparungsraum im Gate-Graben 39 eingebettet. Die Gate-Elektrodenschicht 41 wird durch das Gate-Signal gesteuert. Die Gate-Elektrodenschicht 41 kann ein leitfähiges Polysilizium enthalten.
  • Die Gate-Elektrodenschicht 41 ist zu einer Wandform geformt, die sich entlang der Normalenrichtung Z in der Schnittansicht erstreckt. Die Gate-Elektrodenschicht 41 hat einen oberen Endteil, der an der Öffnungsseite des Gate-Grabens 39 liegt. Der obere Endteil der Gate-Elektrodenschicht 41 befindet sich an der unteren Wandseite des Gate-Grabens 39 in Bezug auf die erste Hauptfläche 3.
  • Am oberen Endteil der Gate-Elektrodenschicht 41 ist eine Vertiefung in Richtung der Bodenwand des Gate-Grabens 39 ausgebildet. Die Vertiefung am oberen Endteil der Gate-Elektrodenschicht 41 ist konvergent zur Bodenwand des Gate-Grabens 39 hin geformt. Der obere Endteil der Gate-Elektrodenschicht 41 hat einen verengten Teil, der sich entlang des dritten Bereichs 40c der Gate-Isolierschicht 40 verengt.
  • Jede FET-Struktur 35 enthält p-artige Körperbereiche 45, die in einem Oberflächenschichtteil der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet sind. Die p-artige Verunreinigungskonzentration der Körperbereiche 45 sollte nicht weniger als 1,0×1017 cm-3 und nicht mehr als 1,0×1018 cm-3 betragen.
  • Die Körperbereiche 45 sind jeweils an beiden Seiten jeder Gate-Graben-Struktur 36 ausgebildet. Die Körperbereiche 45 sind bandförmig ausgebildet, die sich in der Draufsicht entlang der Gate-Graben-Strukturen 36 erstrecken. Die Körperbereiche 45 werden von den Seitenwänden der Gate-Gräben 39 freigelegt. Bodenteile der Körperbereiche 45 sind in Bereichen zwischen der ersten Hauptfläche 3 und den Bodenwänden der Gate-Gräben 39 in Bezug auf die Normalrichtung Z ausgebildet.
  • Jede FET-Struktur 35 enthält n+-artige Emitter-Bereiche 46, die in Oberflächenschichtteilen der Körperbereiche 45 gebildet werden. Die n-artige Verunreinigungskonzentration der Emitter-Bereiche 46 ist größer als die n-artige Verunreinigungskonzentration des Driftbereichs 30. Die n-artige Verunreinigungskonzentration der Emitter-Bereiche 46 sollte nicht weniger als 1,0×1019 cm-3 und nicht mehr als 1,0×1018 cm-3 betragen.
  • In der vorliegenden Ausführung umfasst jede FET-Struktur 35 mehrere Emitter-Bereiche 46, die auf beiden Seiten jeder Trench-Gate-Struktur 36 ausgebildet sind. Die Emitter-Bereiche 46 sind bandförmig ausgebildet, die sich in der Draufsicht entlang der Gate-Graben-Strukturen 36 erstrecken. Die Emitter-Bereiche 46 sind von der ersten Hauptfläche 3 und den Seitenwänden der Gate-Gräben 39 freigelegt. Untere Teile der Emitter-Bereiche 46 werden in Bereichen zwischen den oberen Endteilen der Gate-Elektrodenschicht 41 und den unteren Teilen der Körperbereiche 45 in Bezug auf die Normalenrichtung Z gebildet.
  • In der vorliegenden Ausführung enthält jede FET-Struktur 35 n+-artige Ladungsträger-Speicherbereiche 47, die in Bereichen der Halbleiterschicht 2 an der Seite der zweiten Hauptfläche 4 in Bezug auf den Körperbereich 45 ausgebildet sind. Eine n-artige Verunreinigungskonzentration der Ladungsträger-Speicherbereiche 47 ist größer als die n-artige Verunreinigungskonzentration des Driftbereichs 30. Die n-artig Verunreinigungskonzentration der Ladungsträger-Speicherbereiche 47 sollte nicht weniger als 1,0×1015 cm-3 und nicht mehr als 1,0×1018 cm-3 betragen.
  • In der vorliegenden Ausführung enthält jede FET-Struktur 35 mehrere Ladungsträger-Speicherbereiche 47, die an beiden Seiten jeder Gate-Graben-Struktur 36 ausgebildet sind. Die Ladungsträger-Speicherbereiche 47 sind bandförmig ausgebildet, die sich in der Draufsicht entlang der Gate-Graben-Strukturen 36 erstrecken. Die Ladungsträger-Speicherbereiche 47 sind von den Seitenwänden der Gate-Gräben 39 freigelegt. Bodenteile der Ladungsträger-Speicherbereiche 47 sind in Bereichen zwischen den Bodenteilen der Körperbereiche 45 und den Bodenwänden der Gate-Gräben 39 in Bezug auf die Normalrichtung Z ausgebildet.
  • Die Ladungsträger-Speicherbereiche 47 unterdrücken, dass der Halbleiterschicht 2 zugeführte Ladungsträger (Löcher) zu den Körperbereichen 45 zurückgezogen (drainiert) werden. Dadurch sammeln sich Löcher in einem Bereich der Halbleiterschicht 2 direkt unterhalb der FET-Struktur 35 an. Dadurch wird eine Reduzierung des Einschaltwiderstandes und eine Reduzierung der Einschaltspannung erreicht.
  • Jede FET-Struktur 35 enthält Emitter-Gräben 48, die in der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet sind. In der vorliegenden Ausführung umfasst die FET-Struktur 35 eine Vielzahl von Emitter-Gräben 48, die an beiden Seiten jeder Graben-Gate-Struktur 36 ausgebildet sind. Die Emitter-Gräben 48 legen die Emitter-Bereiche 46 frei. In der vorliegenden Ausführung durchdringen die Emitter-Gräben 48 die Emitter-Bereiche 46.
  • Die Emitter-Gräben 48 sind beabstandet in der ersten Richtung X von den Gate-Graben-Strukturen 36 gebildet. Die Emitter-Gräben 48 verlaufen in der Draufsicht bandförmig entlang der Gate-Graben-Strukturen 36. In Bezug auf die zweite Richtung Y ist eine Länge der Emitter-Gräben 48 nicht größer als eine Länge der Gate-Graben-Strukturen 36. Insbesondere ist die Länge der Emitter-Gräben 48 geringer als die Länge der Gate-Graben-Strukturen 36.
  • Jede FET-Struktur 35 umfasst p+-artige Kontaktbereiche 49, die in Bereichen der Körperbereiche 45 entlang der Bodenwände der Emitter-Gräben 48 ausgebildet sind. Die p-artige Verunreinigungskonzentration der Kontaktbereiche 49 ist größer als die p-artige Verunreinigungskonzentration der Körperbereiche 45. Die p-artige Verunreinigungskonzentration der Kontaktbereiche 49 sollte nicht weniger als 1, 0×011 cm-3 und nicht mehr als 1, 0×011 cm-3 betragen.
  • Die Kontaktbereiche 49 sind von den Bodenwänden der Emitter-Gräben 48 freigelegt. Die Kontaktbereiche 49 erstrecken sich in der Draufsicht bandförmig entlang der Emitter-Gräben 48. Bodenteile der Kontaktbereiche 49 werden in Bereichen zwischen den Bodenwänden der Emitter-Gräben 48 und den Bodenteile der Körperbereiche 45 in Bezug auf die Normalrichtung Z gebildet.
  • Bei jeder FET-Struktur 35 liegt somit die Gate-Elektrodenschicht 41 den Körperbereichen 45 und den Emitter-Bereichen 46 über der Gate-Isolierschicht 40 gegenüber. In der vorliegenden Ausführung liegt die Gate-Elektrodenschicht 41 auch den Ladungsträger-Speicherbereichen 47 über der Gate-Isolierschicht 40 gegenüber. Kanäle der IGBTs werden in Bereichen jedes Körperbereichs 45 zwischen dem Emitter-Bereich 46 und dem Driftbereich 30 (Ladungsträger-Speicherbereich 47) gebildet. EIN/AUS der Kanäle wird durch das Gate-Signal gesteuert.
  • Jeder IGBT-Bereich 8 enthält Bereichstrennstrukturen 50, die die FET-Strukturen 35 von anderen Bereichen in der ersten Hauptfläche 3 der Halbleiterschicht 2 abgrenzen. Insbesondere enthält jeder IGBT-Bereich 8 mehrere Bereichstrennstrukturen 50, die an beiden Seiten jeder FET-Struktur 35 ausgebildet sind. Die Bereichstrennstrukturen 50 sind in Bereichen des Oberflächenschichtteils der ersten Hauptfläche 3 ausgebildet, die an die FET-Strukturen 35 angrenzen. Die Bereichstrennstrukturen 50 sind jeweils in Bereichen zwischen mehreren FET-Strukturen 35 ausgebildet, die zueinander benachbart sind. Die Vielzahl der FET-Strukturen 35 werden dabei jeweils durch die Bereichstrennstrukturen 50 getrennt.
  • In jedem IGBT-Bereich 8 werden durch die FET-Strukturen 35 und die Bereichstrennstrukturen 50 IE-Strukturen (engl.: Injection Enhanced; Carrier Injection Enhanced) 51 gebildet. In jeder IE-Struktur 51 ist die Vielzahl der FET-Strukturen 35 so angeordnet, dass sie durch eine Bereichstrennstruktur 50 getrennt sind.
  • Die Bereichstrennstrukturen 50 schränken die Bewegung der in die Halbleiterschicht 2 injizierten Löcher ein. Das heißt, die Löcher umgehen die Bereichstrennstrukturen 50 und fließen in die FET-Strukturen 35. Dadurch werden die Löcher in Bereichen der Halbleiterschicht 2 direkt unter der FET-Struktur 35 angesammelt und die Dichte der Löcher wird erhöht. Dadurch wird die Reduzierung des Einschaltwiderstandes und die Reduzierung der Einschaltspannung erreicht.
  • Die Bereichstrennstrukturen 50 umfassen p+-artige schwebende Bereiche 52, die in den Bereichen des Oberflächenschichtteils der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet sind, die den FET-Strukturen 35 benachbart sind. Die schwebenden Bereiche 52 sind zu elektrisch schwebenden Zuständen ausgebildet. Die p-artige Verunreinigungskonzentration der schwebenden Bereiche 52 sollte nicht geringer sein als die p-artige Verunreinigungskonzentration der Körperbereiche 45. Die p-artige Verunreinigungskonzentration der schwebenden Bereiche 52 sollte nicht geringer sein als die p-artige Verunreinigungskonzentration der Körperbereiche 45. Die p-artige Verunreinigungskonzentration der schwebenden Bereiche 52 sollte nicht weniger als 1,0×1011 cm-3 und nicht mehr als 1,0×1020 cm-3 betragen. Die p-artige Verunreinigungskonzentration der schwebenden Bereiche 52 ist vorzugsweise nicht kleiner als 1,0×1018 cm-3 und nicht größer als 1,0×1020 cm-3.
  • Bodenteile der schwebenden Bereich 52 sind in Bereichen zwischen den Bodenteile der Ladungsträger-Speicherbereiche 47 und der zweiten Hauptfläche 4 in Bezug auf die Normalrichtung Z ausgebildet. Die schwimmenden Bereiche 52 sind in dieser Ausführungsform bandförmig ausgebildet, die sich in Draufsicht entlang der FET-Strukturen 35 erstrecken. In Bezug auf die zweite Richtung Y ist eine Länge der schwebenden Bereiche 52 kleiner als eine Länge der Gate-Gräben 39.
  • Die Bereichstrennstrukturen 50 umfassen Bereichstrenngrabenstrukturen 53, die die schwebenden Bereiche 52 von den FET-Strukturen 35 abgrenzen. Die Bereichstrenngrabenstrukturen 53 sind ringförmig ausgebildet (in der vorliegenden Ausführung viereckig) und umgeben die schwebenden Bereiche 52 in der Draufsicht.
  • Jede Bereichstrenngrabenstruktur 53 enthält einen Bereichstrenngraben 54, eine Bereichstrenn-Isolierschicht 55 und eine Bereichstrenn-Elektrodenschicht 56. Der Bereichstrenngraben 54 ist in der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet. Der Bereichstrenngraben 54 umfasst Seitenwände und eine Bodenwand. Die Seitenwände des Bereichstrenngrabens 54 können senkrecht zur ersten Hauptfläche 3 ausgebildet sein.
  • Die Seitenwände des Bereichstrenngrabens 54 können von der ersten Hauptfläche 3 zur Bodenwand hin abwärts geneigt sein. Der Bereichstrenngraben 54 kann zu einer konischen Form geformt sein, bei der eine Öffnungsfläche an einer Öffnungsseite größer ist als eine Bodenfläche. Die Emitter-Bereiche 46, die Körperbereiche 45 und die Ladungsträger-Speicherbereiche 47 sind von den Seitenwänden (äußeren Seitenwänden) der Bereichstrenngräben 54 freigelegt, die den FET-Strukturen 35 zugewandt sind. Die schwebenden Bereiche 52 sind von den den schwebenden Bereichen 52 zugewandten Seitenwänden (inneren Seitenwänden) der Bereichstrenngräben 54 freigelegt.
  • Die Bodenwand jedes Bereichstrenngrabens 54 kann parallel zur ersten Hauptfläche 3 ausgebildet sein. Die Bodenwand des Bereichstrenngrabens 54 kann in einer zur zweiten Hauptfläche 4 hin gekrümmten Form ausgebildet sein. Die Bodenwand des Bereichstrenngrabens 54 wird durch den unteren Teil des schwebenden Bereichs 52 abgedeckt. Das heißt, der schwebende Bereich 52 hat einen Abdeckbereich, der die Bodenwand des Bereichstrenngrabens 54 abdeckt.
  • Der Bereichstrenngraben 54 umfasst einen Öffnungsrandteil. Der Öffnungsrandteil verbindet die erste Hauptfläche 3 und die Seitenwände des Bereichstrenngrabens 54. Der Öffnungsrandteil hat einen geneigten Abschnitt, der von der ersten Hauptfläche 3 in Richtung der Seitenwände des Bereichstrenngrabens 54 nach unten geneigt ist. Der geneigte Teil ist zu einer gekrümmten Form geformt, die in Richtung der zweiten Hauptfläche 4 abgesenkt ist. Dadurch wird an der Öffnungsseite des Bereichstrenngrabens 54 ein breiter Abschnitt mit einer Öffnungsbreite gebildet, die größer ist als eine Öffnungsbreite an der Seite der Bodenwand. Der geneigte Teil kann zu einer gekrümmten Form geformt sein, die in Richtung der zweiten Hauptfläche 4 vorsteht.
  • Der Bereichstrenngraben 54 umfasst einen unteren Bodenwandrandteil. Der Bodenwandrandteil verbindet die Seitenwände und die Bodenwand des Bereichstrenngrabens 54. Der Bodenwandrandteil kann in einer zur zweiten Hauptfläche 4 der Halbleiterschicht 2 hin gekrümmten Form ausgebildet sein.
  • Eine Tiefe des Bereichstrenngrabens 54 sollte nicht weniger als 2 µm und nicht mehr als 10 µm betragen. Die Tiefe des Bereichstrenngrabens 54 kann nicht weniger als 2 µm und nicht mehr als 3 µm, nicht weniger als 3 µm und nicht mehr als 4 µm, nicht weniger als 4 µm und nicht mehr als 5 µm, nicht weniger als 5 µm und nicht mehr als 6 µm, nicht weniger als 6 µm und nicht mehr als 7 µm, nicht weniger als 8 µm und nicht mehr als 9 µm, oder nicht weniger als 9 µm und nicht mehr als 10 µm betragen. Die Tiefe der Bereichstrenngräben 54 kann gleich der Tiefe der Gate-Gräben 39 sein.
  • Eine Breite jedes Bereichstrenngrabens 54 sollte nicht weniger als 0, 5 µm und nicht mehr als 3 µm betragen. Die Breite des Bereichstrennungsgrabens 54 ist eine Breite des Bereichstrennungsgrabens 54 in der ersten Richtung X. Die Breite des Bereichstrennungsgrabens 54 kann nicht weniger als 0, 5 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht mehr als 1,5 µm, nicht weniger als 1,5 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 2,5 µm oder nicht weniger als 2,5 µm und nicht mehr als 3 µm betragen. Die Breite der Bereichstrennungsgräben 54 kann gleich der Breite der Gate-Gräben 39 sein.
  • Die Bereichstrenn-Isolierschichten 55 sind als Folien entlang der Innenwände der Bereichstrenngräben 54 ausgebildet. Die Bereichstrenn-Isolierschicht 55 begrenzen Aussparungsräume innerhalb der Bereichstrenngräben Gräben 54. In der vorliegenden Ausführung enthält jede Bereichstrenn-Isolierschicht 55 eine Siliziumoxidschicht. Die Bereichstrenn-Isolierschicht 55 kann auch eine Siliziumnitridschicht anstelle der Siliziumoxidschicht oder zusätzlich zu dieser enthalten.
  • Jeder Bereichstrenn-Isolierschicht 55 umfasst einen ersten Bereich 55a, einen zweiten Bereich 55b und einen dritten Bereich 55c. Der erste Bereich 55a überdeckt die Seitenwände des entsprechenden Bereichstrenngrabens 54. Der zweite Bereich 55b bedeckt die Bodenwand des Bereichstrenngrabens 54 trennt. Der dritte Bereich 55c bedeckt den Öffnungsrandteil des Bereichstrenngrabens 54 trennt.
  • Die Dicke des zweiten Bereichs 20b sollte nicht geringer sein als die Dicke des ersten Bereichs 55a. Die Dicke des zweiten Bereichs 55b sollte größer sein als die Dicke des ersten Bereichs 55a. Die Dicke des dritten Bereichs 55c sollte nicht geringer sein als die Dicke des ersten Bereichs 55a. Die Dicke des dritten Bereichs 55c kann größer sein als die Dicke des ersten Bereichs 55a.
  • Der dritte Bereich 55c umfasst einen Ausbuchtungsteil, der in den Bereichstrenngraben 54 am Öffnungsrandteil hineinragt. Der dritte Bereich 55c ragt gekrümmt in Richtung der Innenseite des Bereichstrenngrabens 54. Der dritte Bereich 55c verengt eine Öffnung des Bereichstrenngrabens 54 am Öffnungsrandteil. Natürlich kann stattdessen auch eine Bereichstrenn-Isolierschicht 55 mit einheitlicher Dicke gebildet werden.
  • Die Bereichstrenn-Elektrodenschicht 56 ist über die Bereichstrenn-Isolierschicht 55 in den Bereichstrenngraben 54 eingebettet. Konkret ist die Bereichstrenn-Elektrodenschicht 56 in den durch die Bereichstrenn-Isolierschicht 55 abgegrenzten Aussparungsraum in dem Bereichstrenngraben Graben 54 eingebettet. Die Bereichstrenn-Elektrodenschicht 56 kann ein leitfähiges Polysilizium enthalten. Der Bereichstrenn-Elektrodenschicht 56 wird durch das Emitter-Signal gesteuert.
  • Der Bereichstrenn-Elektrodenschicht 56 ist zu einer Wandform geformt, die sich entlang der Normalenrichtung Z in der Schnittansicht erstreckt. Die Bereichstrenn-Elektrodenschicht 56 hat einen oberen Endteil, der sich an der Öffnungsseite des Bereichstrenngrabens 54 befindet. Der obere Endteil der Bereichstrenn-Elektrodenschicht 56 befindet sich an der Seite der Bodenwand des Bereichstrenngrabensm54 in Bezug auf die erste Hauptfläche 3.
  • Am oberen Endteil der Bereichstrenn-Elektrodenschicht 56 ist eine Vertiefung in Richtung der Bodenwand des Bereichstrenngrabens 54 ausgebildet. Die Vertiefung am oberen Endteil der Bereichstrenn-Elektrodenschicht 56 ist konvergent zur Bodenwand des Bereichstrenngrabens 54 hin geformt. Der obere Endteil der Bereichstrenn-Isolierschicht 56 hat einen verengten Teil, der sich entlang des dritten Bereichs 55c der Bereichstrenn-Isolierschicht 55 verengt.
  • Bezug nehmend auf 9 bis 12 enthält jeder Diodenbereich 9 einen n+-artigen Kathoden-Bereich 61 (zweiter Verunreinigungsbereich), der in einem Oberflächenschichtteil der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet ist. Die n-artige Verunreinigungskonzentration des Kathoden-Bereichs 61 ist größer als die n-artige Verunreinigungskonzentration des Driftbereichs 30. Die n-artige Verunreinigungskonzentration des Kathoden-Bereichs 61 sollte nicht weniger als 1,0×1019 cm-3 und nicht mehr als 1,0×1020 cm-3 betragen.
  • Die Kathoden-Bereiche 61 sind von der zweiten Hauptfläche 4 aus freigelegt. Die Kollektor-Bereiche 61 bilden ohmsche Kontakte mit der Kollektor-Anschlusselektrode 32. An Seiten entlang der zweiten Richtung Y sind die Kollektor-Bereiche 61 elektrisch mit dem Kollektor-Bereich 34 verbunden. In der vorliegenden Ausführung sind die Kathoden-Bereiche 61 von Kollektor-Bereichen 34 der IGBT-Bereiche 8 umgeben. Das heißt, die Kathoden-Bereiche 61 sind elektrisch mit dem Kollektor-Bereich 34 an den Seiten entlang der ersten Richtung X und den Seiten entlang der zweiten Richtung Y verbunden.
  • Jeder Diodenbereich 9 enthält p-artige Anoden-Bereiche 62 (erste Verunreinigungsbereiche), die in Oberflächenschichtteilen der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet sind. Die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 sollte nicht höher sein als die p-artige Verunreinigungskonzentration der Körperbereiche 45. Die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 ist vorzugsweise geringer als die p-artige Verunreinigungskonzentration der Körperbereiche 45. Die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 sollte nicht weniger als 1, 0×011 cm-3 und nicht mehr als 1, 0×011 cm-3 betragen.
  • Jeder Anoden-Bereich 62 bildet einen pn-Übergang mit der Halbleiterschicht 2. Dadurch wird eine pn-Übergangsdiode mit dem Anoden-Bereich 62 als Anode und der Halbleiterschicht 2 (Kathoden-Bereich 61) als Kathode gebildet. In der vorliegenden Ausführung ist eine Vielzahl der Anodenbereiche 62 beabstandet entlang der ersten Richtung X in der Draufsicht ausgebildet. Die mehreren Anodenbereiche 62 sind jeweils bandförmig ausgebildet, die sich in Draufsicht entlang der zweiten Richtung Y erstrecken. Die Vielzahl der Anoden-Bereiche 62 ist insgesamt streifenförmig ausgebildet.
  • Die Anoden-Bereiche 62 überlappen mit den Kathoden-Bereichen 61 in der Normalenrichtung Z. In der vorliegenden Ausführung überlappen alle der Vielzahl von Anoden-Bereichen 62 mit den Kathoden-Bereichen 61 in der Normalenrichtung Z. Bodenteile der Anodenbereiche 62 sind in Bereichen zwischen der ersten Hauptfläche 3 und den Bodenwänden der Gategräben 39 in Bezug auf die Normalenrichtung Z ausgebildet.
  • Ein Abstand zwischen zwei Anoden-Bereichen 62, die in der ersten Richtung X einander benachbart sind, sollte nicht weniger als 0,5 µm und nicht mehr als 3 µm betragen. Der Abstand zwischen zwei Anodenbereichen 62 kann nicht weniger als 0,5 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht mehr als 1,5 µm, nicht weniger als 1,5 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 2,5 µm, oder nicht weniger als 2,5 µm und nicht mehr als 3 µm betragen.
  • In Bezug auf die zweite Richtung Y sollte die Länge der Anoden-Bereiche 62 nicht größer als die Länge der Gate-Graben-Strukturen 36 sein. Die Länge der Anoden-Bereiche 62 kann geringer sein als die Länge der Gate-Graben-Strukturen 36.
  • Jeder Diodenbereich 9 enthält Anodentrennstrukturen 63, die die Anoden-Bereiche 62 von anderen Bereichen abgrenzen. In 6 und 8 sind die Anodentrennstrukturen 63 schraffiert dargestellt. Insbesondere enthält jeder Diodenbereich 9 mehrere Anodentrennstrukturen 63, die jeweils die Vielzahl der Anoden-Bereiche 62 abgrenzen.
  • Die mehreren Anodentrennstrukturen 63 sind jeweils in Bereichen zwischen mehreren der Anoden-Bereiche 62 ausgebildet, die zueinander benachbart sind. Insbesondere sind die mehreren Anodentrennstrukturen 63 jeweils zu einer Ringform (in der vorliegenden Ausführung zu einer viereckige Ringform) geformt, die einen Anoden-Bereich 62 in der Draufsicht umgibt. Eine Anodentrennstruktur 63, die einen Anoden-Bereich 62 an einer Seite abgrenzt, und eine Anodentrennstruktur 63, die einen Anoden-Bereich 62 an einer anderen Seite abgrenzt, sind einstückig in einem Bereich zwischen mehreren Anodenbereichen 62, die einander benachbart sind, ausgebildet.
  • Jede Anodentrennstruktur 63 umfasst einen Anodentrenngraben 64, eine Anodentrenn-Isolierschicht 65 und eine Anodentrenn-Elektrodenschicht 66. Der Anodentrenngraben 64 ist in der ersten Hauptfläche 3 ausgebildet. Der Anodentrenngraben 64 umfasst Seitenwände und eine Bodenwand. Die Seitenwände des Anodentrenngrabens 64 können senkrecht zur ersten Hauptfläche 3 ausgebildet sein.
  • Die Seitenwände des Anodentrenngrabens 64 können von der ersten Hauptfläche 3 zur Bodenwand hin abwärts geneigt sein. Der Anodentrenngraben 64 kann zu einer konischen Form geformt sein, bei der eine Öffnungsfläche an einer Öffnungsseite größer ist als eine Bodenfläche. Die Bodenwand des Anodentrenngrabens 64 kann parallel zur ersten Hauptfläche 3 ausgebildet sein. Die Bodenwand des Anodentrenngrabens 64 kann in einer zur zweiten Hauptfläche 4 hin gekrümmten Form ausgebildet sein.
  • Der Anodentrenngraben 64 enthält einen Öffnungsrandteil. Der Öffnungsrandteil verbindet die erste Hauptfläche 3 und die Seitenwände des Bereichstrenngrabens 64. Der Öffnungsrandteil hat einen geneigten Abschnitt, der von der ersten Hauptfläche 3 in Richtung der Seitenwände des Bereichstrenngrabens 64 nach unten geneigt ist. Der geneigte Teil ist zu einer gekrümmten Form geformt, die in Richtung der zweiten Hauptfläche 4 abgesenkt ist. Dadurch wird an der Öffnungsseite des Anodentrenngrabens 64 ein breiter Teil mit einer Öffnungsbreite gebildet, die größer ist als eine Öffnungsbreite an der Bodenwandseite. Der geneigte Teil kann zu einer gekrümmten Form geformt sein, die in Richtung der zweiten Hauptfläche 4 der Halbleiterschicht 2 vorsteht.
  • Der Anodentrenngraben 64 enthält einen unteren Wandrandteil. Der Bodenwandrandteil verbindet die Seitenwände und die Bodenwand des Anodentrenngrabens 64. Der untere Wandrandteil kann in einer zur zweiten Hauptfläche 4 hin gekrümmten Form ausgebildet sein.
  • Eine Tiefe des Anodentrenngrabens 64 sollte nicht weniger als 2 µmund nicht mehr als 10 µmbetragen. Die Tiefe des Anodentrenngrabens 64 kann nicht weniger als 2 µmund nicht mehr als 3 µm,nicht weniger als 3 µmund nicht mehr als 4 µm, nicht weniger als 4 µmund nicht mehr als 5 µm,nicht weniger als 5 µmund nicht mehr als 6 µm,nicht weniger als 6 µmund nicht mehr als 7 µm,nicht weniger als 8 µmund nicht mehr als 9 µm,oder nicht weniger als 9 µmund nicht mehr als 10 µm betragen. Die Tiefe der Anodentrenngräben 64 kann gleich der Tiefe der Gate-Gräben 39 sein. Die Tiefe der Anodentrenngräben 64 kann gleich der Tiefe der Bereichstrenngräben 54 sein.
  • Eine Breite jedes Anodentrenngrabens 64 sollte nicht weniger als 0,5 µmund nicht mehr als 3 µmbetragen. Die Breite des Anodentrenngraben 64 ist eine Breite des Anodentrenngrabens 64 in der ersten Richtung X. Die Breite des Anodentrenngrabens 64 kann nicht weniger als 0,5 µmund nicht mehr als 1 µm,nicht weniger als 1 µmund nicht mehr als 1,5 µm,nicht weniger als 1,5 µmund nicht mehr als 2 µm,nicht weniger als 2 µmund nicht mehr als 2,5 µm oder nicht weniger als 2,5 µmund nicht mehr als 3 µmbetragen. Die Breite der Anodentrenngräben 64 kann gleich der Breite der Gategräben 39 sein. Die Breite der Anodentrenngräben 64 kann gleich der Breite der Bereichstrenngräben 54 sein.
  • Die Anodentrenn-Isolierschichten 65 sind als Folien entlang der Innenwände der Anodentrenngräben 64 ausgebildet. Die Anodentrenn-Isolierschichten 65 begrenzen Aussparungsräume innerhalb der Anodentrenngräben 64. In der vorliegenden Ausführung enthält jede Anodentrenn-Isolierschicht 65 eine Siliziumoxidschicht. Die Anodentrenn-Isolierschicht 65 kann auch eine Siliziumnitridschicht anstelle der Siliziumoxidschicht oder zusätzlich zu dieser enthalten.
  • Ein Teil jeder Anodentrenn-Isolierschicht 65, der eine Seitenwand (Seitenwand, die sich entlang der zweiten Richtung Y erstreckt) des entsprechenden Anodentrenngrabens 64 bedeckt, umfasst einen oberen Endteil, der an der Öffnungsseite des Anodentrenngrabens 64 positioniert ist. Der obere Endteil der Anodentrenn-Isolierschicht 65 ist an der Bodenwand des Anodentrenngrabens 64 in Bezug auf die erste Hauptfläche 3 angeordnet.
  • Die Anodentrenn-Isolierschicht 65 umfasst einen ersten Bereich 65a, einen zweiten Bereich 65b und einen dritten Bereich 65c. Der erste Bereich 65a bedeckt die Seitenwände des Anodentrenngrabens 64. Der zweite Bereich 65b bedeckt die Bodenwand des Anodentrenngrabens 64. Der obere Endteil der Anodentrenn-Isolierschicht 65 wird durch den zweiten Bereich 65b gebildet.
  • Die Dicke des zweiten Bereichs 65b sollte nicht geringer sein als die Dicke des ersten Bereichs 65a. Die Dicke des zweiten Bereichs 65b kann größer sein als die Dicke des ersten Bereichs 65a. Ein Teil des zweiten Bereichs 65b, der sich an der Öffnungsseite des Anodentrenngrabens 64 befindet, kann sich zur Innenseite des Anodentrenngrabens 64 hin wölben.
  • In der vorliegenden Ausführung überdeckt der dritte Bereich 65c den Öffnungsrandteil des Anodentrenngrabens 64 an beiden Endteilen des Anodentrenngrabens 64 in der zweiten Richtung Y (siehe 12). Die Dicke des dritten Bereichs 65c kann größer sein als die Dicke des ersten Bereichs 65a.
  • Der dritte Bereich 65c umfasst einen Ausbuchtungsteil, der sich in den Anodentrenngraben 64 am Öffnungsrandteil des Anodentrenngrabens 64 ausbuchtet. Der dritte Bereich 65c ragt gekrümmt in Richtung der Innenseite des Anodentrenngrabens 64. Der dritte Bereich 65c verengt eine Öffnung des Anodentrenngrabens 64 am Öffnungsrandteil des Gate-Grabens 39. Natürlich kann stattdessen auch eine Anodentrenn-Isolierschicht 65 mit einheitlicher Dicke gebildet werden.
  • Die Anodentrenn-Elektrodenschicht 66 ist über die Anodentrenn-Isolierschicht 65 in den Anodentrenngraben 64 eingebettet. Insbesondere ist die Anodentrenn-Elektrodenschicht 66 in den durch die Anodentrenn-Isolierschicht 65 abgegrenzten Aussparungsraum in den Anodentrenngraben 64 eingebettet. Die Anodentrenn-Elektrodenschicht 66 kann ein leitfähiges Polysilizium enthalten. Die Anodentrenn-Elektrodenschicht 66 wird durch das Emitter-Signal gesteuert.
  • Die Anodentrenn-Elektrodenschicht 66 ist zu einer Wandform geformt, die sich entlang der Normalenrichtung Z in der Schnittansicht erstreckt. Die Anodentrenn-Elektrodenschicht 66 hat einen oberen Endteil, der an der Öffnungsseite des Anodentrenngrabens 64 angeordnet ist. Der obere Endteil der Anodentrenn-Isolierschicht 66 ist an der Bodenwand des Anodentrenngrabens 64 in Bezug auf die erste Hauptfläche 3 angeordnet.
  • Der obere Endteil der Anodentrenn-Elektrodenschicht 66 ist zu einer konvergenten Form geformt, die auf die erste Hauptfläche 3 gerichtet ist. Am oberen Endteilen der Anodentrenn-Elektrodenschicht 66 ist eine Vertiefung in Richtung der Bodenwand des Anodentrenngrabens 64 ausgebildet. Die Vertiefung der Anodentrenn-Elektrodenschicht 66 ist konvergent zur Bodenwand des Anodentrenngrabens 64 hin geformt.
  • Innerhalb des Anodentrenngrabens 64 wird eine Aussparung 67 durch die Seitenwände des Anodentrenngrabens 64, den oberen Endteil der Anodentrenn-Elektrodenschicht 66 und den oberen Endteil der Anodentrenn-Isolierschicht 65 abgegrenzt. Der breite Teil des Anodentrenngrabens 64 wird durch die Aussparung 67 gebildet. Die Seitenwände der Aussparungen 67 (die Seitenwände der Anodentrenngräben 64) legen die Anoden-Bereiche 62 frei.
  • Bodenteile der Anodenbereiche 62 sind in Bereichen zwischen der ersten Hauptfläche 3 und den Bodenwänden der Anodentrenngräben 64 in Bezug auf die Normalrichtung Z ausgebildet. Die Bodenteile der Anodenbereiche 62 sind auf der Seite der ersten Hauptfläche 3 in Bezug auf die Bodenteile der Ladungsträger-Speicherbereiche 47 in Bezug auf die Normalrichtung Z ausgebildet.
  • Zu den mehreren schwebenden Bereichen 52 gehören die nächstgelegenen schwebenden Bereiche 52A, die sich am nächsten zu den Diodenbereichen 9 befinden. In der vorliegenden Ausführung ist jeder nächstgelegene schwebender Bereich 52A durch eine Anodentrennstruktur 63 von einer FET-Struktur 35 und einem Anoden-Bereich 62 abgegrenzt.
  • Die Gesamtheit jedes nächstgelegenen schwebenden Bereichs 52A überlappt mit dem Kollektor-Bereich 34 in der Normalrichtung Z. Das heißt, die Anodentrennstruktur 63, die den nächstgelegenen schwebenden Bereich 52A abgrenzt, überlappt mit dem Kollektor-Bereich 34 in der Normalrichtung Z. In der vorliegenden Ausführung ist eine Grenze zwischen einem IGBT-Bereich 8 und einem Diodenbereich 9 durch einen Teil einer Anodentrennstruktur 63 abgegrenzt, der sich in einem Bereich zwischen einem nächstgelegenen schwebenden Bereich 52A und einem Anoden-Bereich 62 erstreckt.
  • Offensichtlich kann jeder nächstgelegene schwebende Bereich 52A von einer FET-Struktur 35 und einem Anoden-Bereich 62 durch eine Bereichstrenngrabenstruktur 53 anstelle einer Anodentrennstruktur 63 abgegrenzt werden. In diesem Fall wird eine Grenze zwischen einem IGBT-Bereich 8 und einem Diodenbereich 9 durch einen Teil einer Bereichstrenngrabenstruktur 53 abgegrenzt, die sich in einem nächstgelegenen schwebenden Bereich 52A und einem Anoden-Bereich 62 erstreckt.
  • Die nächstgelegenen schwebenden Bereiche 52A können weggelassen werden. In diesem Fall wird eine Grenze zwischen einem IGBT-Bereich 8 und einem Diodenbereich 9 durch einen Teil einer Anodentrennstruktur 63 abgegrenzt, die sich in einem Bereich zwischen einer FET-Struktur 35 und einem Anoden-Bereich 62 erstreckt.
  • Bezug nehmend auf 9 bis 12 enthält das Halbleiterbauelement 1 eine Zwischenisolierschicht 79, die auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet ist. Die Zwischenisolierschicht 79 ist als Folie entlang der ersten Hauptfläche 3 ausgebildet und bedeckt selektiv die erste Hauptfläche 3. Insbesondere deckt die Zwischenisolierschicht 79 selektiv die IGBT-Bereiche 8 und die Diodenbereiche 9 ab.
  • Die Zwischenisolierschicht 79 kann Siliziumoxid oder Siliziumnitrid enthalten. Die Zwischenisolierschicht 79 kann mindestens einen Materialtyp NSG (nicht dotiertes Silikatglas), PSG (Phosphorsilikatglas) oder BPSG (Borphosphorsilikatglas) enthalten.
  • Die Dicke der Zwischenisolierschicht 79 sollte nicht weniger als 0, 1 µmund nicht mehr als 1 µm betragen. Die Dicke der Zwischenisolierschicht 79 kann nicht weniger als 0,1 µmund nicht mehr als 0,2 µm,nicht weniger als 0,2 µmund nicht mehr als 0,4 µm,nicht weniger als 0,4 µmund nicht mehr als 0,6 µm nicht weniger als 0,6 µmund nicht mehr als 0,8 µm, oder nicht weniger als 0,8 µmund nicht mehr als 1 µmbetragen.
  • In der vorliegenden Ausführung hat die Zwischenisolierschicht 79 eine geschichtete Struktur, die eine erste Isolierschicht 80, eine zweite Isolierschicht 81 und eine dritte Isolierschicht 82 umfasst, die in dieser Reihenfolge von der ersten Seite der Hauptfläche 3 geschichtet sind. Die erste Isolierschicht 80 enthält vorzugsweise Siliziumoxid (z. B. eine thermische Oxidschicht) . Die zweite Isolierschicht 81 enthält vorzugsweise eine NGS-Schicht. Die zweite Isolierschicht 81 kann eine PSG-Schicht oder eine BPSG-Schicht anstelle einer NGS-Schicht enthalten. Die dritte Isolierschicht 82 enthält vorzugsweise eine BPSG-Schicht. Die dritte Isolierschicht 82 kann eine NGS-Schicht oder eine PSG-Schicht anstelle einer BPSG-Schicht enthalten. Die dritte Isolierschicht 82 enthält vorzugsweise ein Isoliermaterial mit einer anderen Eigenschaft als die der zweiten Isolierschicht 81.
  • Die erste Isolierschicht 80 ist als Folie auf der ersten Hauptfläche 3 ausgebildet. Die erste Isolierschicht 80 ist durchgängig mit den Gate-Isolierschichten 40, den Bereichstrenn-Isolierschichten 55 und den Anodentrenn-Isolierschichten 65. Die zweite Isolierschicht 81 ist als Folie auf der ersten Isolierschicht 80 ausgebildet. Die dritte Isolierschicht 82 ist als Folie auf der zweiten Isolierschicht 81 ausgebildet.
  • Die Dicke der ersten Isolierschicht 80 sollte nicht weniger als 500 Å und nicht mehr als 2000 Å betragen. Die Dicke der ersten Isolierschicht 80 kann nicht weniger als 500 Å und nicht mehr als 1000 Å, nicht weniger als 1000 Å und nicht mehr als 1500 Å, oder nicht weniger als 1500 Å und nicht mehr als 2000 Å betragen.
  • Die Dicke der zweiten Isolierschicht 81 sollte nicht weniger als 500 Å und nicht mehr als 4000 Å betragen. Die Dicke der zweiten Isolierschicht 81 kann nicht weniger als 500 Å und nicht mehr als 1000 Å, nicht weniger als 1000 Å und nicht mehr als 1500 Å, nicht weniger als 1500 Å und nicht mehr als 2000 Å, nicht weniger als 2000 Å und nicht mehr als 2500 Å, nicht weniger als 2500 Å und nicht mehr als 3000 Å, nicht weniger als 3000 Å und nicht mehr als 3500 Å, oder nicht weniger als 3500 Å und nicht mehr als 4000 Å betragen.
  • Die Dicke der dritten Isolierschicht 82 sollte nicht weniger als 1000 Å und nicht mehr als 8000 Å betragen. Die Dicke der dritten Isolierschicht 82 kann nicht weniger als 1000 Å und nicht mehr als 2000 Å, nicht weniger als 2000 Å und nicht mehr als 4000 Å, nicht weniger als 4000 Å und nicht mehr als 6000 Å, oder nicht weniger als 6000 Å und nicht mehr als 8000 Å betragen.
  • Bezug nehmend auf 11 weisen die Gate-Elektrodenschichten 41 der FET-Strukturen 35 Gate-Herausführungselektrodenschichten 41a auf, die aus Gate-Gräben 39 auf die erste Hauptfläche 3 herausgeführt sind. Die Gate-Herausführungselektrodenschichten 41a werden aus den Gate-Gräben 39 der ersten äußeren Gate-Graben-Strukturen 37 auf die erste Hauptfläche 3 herausgeführt. Die Gate-Herausführungselektroden 41a werden entlang der zweiten Richtung Y herausgeführt.
  • Insbesondere werden die Gate-Herausführungselektrodenschichten 41a in einem Innenraum der Zwischenisolierschicht 79 gebildet. Die Gate-Herausführungselektrodenschichten 41a sind auf der ersten Isolierschicht 80 herausgeführt und befinden sich in Bereichen zwischen der ersten Isolierschicht 80 und der zweiten Isolierschicht 81. Die Gate-Herausführungselektrodenschichten 41a sind in einem nicht dargestellten Bereich elektrisch mit der Gate-Verdrahtung 19 verbunden. Das an der Gate-Anschlusselektrode 14 anliegende Gate-Signal wird über die Gate-Verdrahtung 19 und die Gate-Herausführungselektrodenschichten 41a auf die Gate-Elektrodenschichten 41 übertragen.
  • Bezug nehmend auf 11 weisen die Bereichstrenn-Elektrodenschichten 56 der Bereichstrennstrukturen 50 trennende Herausführungselektrodenschichten 56a auf, die aus den Bereichstrenngräben 54 auf die erste Hauptfläche 3 herausgeführt sind. Die Bereichstrenn-Elektrodenschichten 56 werden entlang der zweiten Richtung Y herausgeführt.
  • Insbesondere sind die trennenden Herausführungselektrodenschichten 56a im Inneren der Zwischenisolierschicht 79 ausgebildet. Die trennenden Herausführungselektrodenschichten 56a sind auf die erste Isolierschicht 80 herausgeführt und befinden sich in Bereichen zwischen der ersten Isolierschicht 80 und der zweiten Isolierschicht 81. Die trennenden Herausführungselektrodenschichten 56a sind elektrisch mit der Emitter-Anschlusselektrode 13 verbunden. Das an den trennenden Herausführungselektrodenschichten 56a anliegende Emitter-Signal wird über die trennenden Herausführungselektrodenschichten 56a an die Bereichstrenn-Elektrodenschichten 56 übertragen.
  • Bezug nehmend auf 12 weisen die Anodentrenn-Elektrodenschichten 66 der Anodentrennstrukturen 63 Anoden-Herausführungselektrodenschichten 66a auf, die aus den Anodentrenngräben 64 auf die erste Hauptfläche 3 herausgeführt sind. Die Anoden-Herausführungselektrodenschichten 66a werden entlang der zweiten Richtung Y herausgeführt.
  • Insbesondere sind die Anoden-Herausführungselektrodenschichten 66a im Inneren der Zwischenisolierschicht 79 ausgebildet. Die Anoden-Herausführungselektrodenschichten 66a sind auf die erste Isolierschicht 80 herausgeführt und befinden sich in Bereichen zwischen der ersten Isolierschicht 80 und der zweiten Isolierschicht 81. Die Anoden-Herausführungselektrodenschichten 66a sind elektrisch mit der Emitter-Anschlusselektrode 13 verbunden. Das an den Anoden-Herausführungselektrodenschichten 66a anliegende Emitter-Signal wird über die Anoden-Herausführungselektrodenschichten 66a zu den Anodentrenn-Elektrodenschichten 66 übertragen.
  • Bezug nehmend auf 9 und 10 weist die Zwischenisolierschicht 79 Emitteröffnungen 83 auf. Die Emitteröffnungen 83 legen die Emitter-Gräben 48 frei. Die Emitteröffnungen 83 stehen in Verbindung mit den Emitter-Gräben 48. In der vorliegenden Ausführung werden die Emitter-Gräben 48 in der ersten Hauptfläche 3 beim Durchdringen der ersten Isolierschicht 80 und der zweiten Isolierschicht 81 gebildet.
  • Jede Emitteröffnung 83 durchdringt die dritte Isolierschicht 82 und legt einen Emitter-Graben 48 frei. Die Emitteröffnung 83 bildet eine einzige Öffnung mit dem Emitter-Graben 48. Ein Öffnungsrandteil der Emitteröffnung 83 ist so geformt, dass er zur Innenseite der Zwischenisolierschicht 79 hin gekrümmt ist. Die Emitteröffnung 83 hat dabei eine Öffnungsweite, die größer ist als eine Öffnungsweite des Emitter-Grabens 48.
  • Bezug nehmend auf 10 und 12 enthält die Zwischenisolierschicht 79 Diodenöffnungen 84. Die Diodenöffnungen 84 legen die Diodenbereiche 9 frei. Insbesondere durchdringt jede Diodenöffnung 84 die Zwischenisolierschicht 79, um eine Vielzahl von Anoden-Bereichen 62 und eine Vielzahl von Anodentrennstrukturen 63 freizulegen.
  • Ein Teil einer Innenwand jeder Diodenöffnung 84, der sich entlang der zweiten Richtung Y erstreckt, kann oberhalb eines Anoden-Bereichs 62 positioniert sein. Der Teil der Innenwand der Diodenöffnung 84, der sich entlang der zweiten Richtung Y erstreckt, kann oberhalb einer Anodentrennstruktur 63 angeordnet sein. In der vorliegenden Ausführung ist der Teil der Innenwand der Diodenöffnung 84, der sich entlang der zweiten Richtung Y erstreckt, oberhalb eines Anodenbereichs 62 positioniert, der am nächsten zu einem nächstgelegenen schwebenden Bereich 52A liegt.
  • Die Zwischenisolierschicht 79 kann einen oder mehrere Anoden-Bereiche 62 bedecken. Die Zwischenisolierschicht 79 sollte nicht weniger als einen und nicht mehr als fünf Anodenbereiche 62 bedecken. Die Zwischenisolierschicht 79 kann eine oder mehrere Anodentrennstrukturen 63 abdecken. Die Zwischenisolierschicht 79 sollte nicht weniger als eine und nicht mehr als fünf Anodentrennstrukturen 63 bedecken. Die Diodenöffnungen 84 können alle Anodenbereiche 62 freilegen. Jede Diodenöffnung 84 kann einen Teil oder die Gesamtheit eines nächstgelegenen schwebenden Bereichs 52A freilegen.
  • Die Zwischenisolierschicht 79 enthält erste Öffnungen 86. Die ersten Öffnungen 86 legen die trennenden Herausführungselektrodenschichten 56a in den IGBT-Bereichen 8 frei. Jede erste Öffnung 86 ist so geformt, dass sie von einer Öffnungsseite zu einer Bodenwandseite in der Öffnungsbreite schmaler wird.
  • Die Zwischenisolierschicht 79 enthält zweite Öffnungen 87. Die zweiten Öffnungen 87 legen die Anoden-Herausführungselektrodenschichten 66a in den Diodenbereichen 9 frei. Jede zweite Öffnung 87 ist so geformt, dass sie von einer Öffnungsseite zu einer Bodenwandseite in der Öffnungsbreite schmaler wird.
  • Bezug nehmend auf 9 und 10 weist das Halbleiterbauelement 1 Emitter-Steckelektroden 91 auf, die in Teilen der Zwischenisolierschicht 79 eingebettet sind, die die IGBT-Bereiche 8 abdecken. Die Emitter-Steckelektrode 91 durchdringen die Zwischenisolierschicht 79 und sind elektrisch mit den Emitter-Bereichen 46 und den Kollektor-Bereichen 49 verbunden. Konkret sind die Emitter-Steckelektrode 91 in die Emitter-Gräben 48 eingebettet. Die Emitter-Steckelektroden 91 sind elektrisch mit den Emitter-Bereichen 46 und den Kollektor-Bereichen 49 innerhalb der Emitter-Gräben 48 verbunden.
  • In der vorliegenden Ausführung hat jede Emitter-Steckelektrode 91 eine geschichtete Struktur, die eine Sperrelektrodenschicht 92 und eine Hauptelektrodenschicht 93 umfasst. Die Sperrelektrodenschicht 92 ist als Film entlang der Innenwände des entsprechenden Emitter-Grabens 48 so ausgebildet, sodass sie die Zwischenisolierschicht 79 kontaktiert. Die Sperrelektrodenschicht 92 grenzt einen Aussparungsraum innerhalb des Emitter-Grabens 48 ab.
  • Die Sperrelektrodenschicht 92 kann einen einschichtigen Aufbau haben, der eine Titanschicht oder eine Titannitridschicht enthält. Die Sperrelektrodenschicht 92 kann eine geschichtete Struktur haben, die eine Titanschicht und eine Titannitridschicht enthält. In diesem Fall kann die Titannitridschicht auf die Titanschicht geschichtet werden.
  • Die Hauptelektrodenschicht 93 ist quer zur Sperrelektrodenschicht 92 in den Emitter-Graben 48 eingebettet. Konkret ist die Hauptelektrodenschicht 93 in den durch die Sperrelektrodenschicht 92 abgegrenzten Aussparungsraum in den Emitter-Graben 48 eingebettet. Die Hauptelektrodenschicht 93 kann Wolfram enthalten.
  • Bezug nehmend auf 11 enthält das Halbleiterbauelement 1 erste Steckelektroden 94, die in die ersten Öffnungen 86 eingebettet sind. Die ersten Steckerelektroden 94 sind innerhalb der ersten Öffnungen 86 elektrisch mit den trennenden Herausführungselektrodenschichten 56a verbunden. Die ersten Steckelektroden 94 haben einen Aufbau, der den Emitter-Steckelektroden 91 entspricht. Die Beschreibung der Emitter-Steckerelektroden 91 gilt für die Beschreibung der ersten Steckerelektroden 94. Strukturen in den ersten Steckelektroden 94, die den für die Emitter-Steckelektroden 91 beschriebenen Strukturen entsprechen, werden mit den gleichen Bezugszeichen versehen und deren Beschreibung entfällt.
  • Bezug nehmend auf 12 enthält das Halbleiterbauelement 1 zweite Steckelektroden 95, die in die zweiten Öffnungen 87 eingebettet sind. Die zweiten Steckelektroden 95 sind innerhalb der zweiten Öffnungen 87 elektrisch mit den Anoden-Herausführungselektrodenschichten 66a verbunden. Die zweiten Steckelektroden 95 haben einen Aufbau, der den Emitter-Steckelektroden 91 entspricht. Die Beschreibung der Emitter-Steckerelektroden 91 gilt für die Beschreibung der zweiten Steckerelektroden 95. Strukturen in den zweiten Steckelektroden 95, die den für die Emitter-Steckelektroden 91 beschriebenen Strukturen entsprechen, werden mit den gleichen Bezugszeichen versehen und deren Beschreibung entfällt.
  • Bezug nehmend auf 9 bis 12 ist die oben beschriebene Emitter-Anschlusselektrode 13 auf der Zwischenisolierschicht 79 ausgebildet. Die Emitter-Anschlusselektrode 13 kann mindestens einen Materialtyp Aluminium, Kupfer, Aluminium-Silizium-Kupfer-Legierung, Aluminium-Silizium-Legierung oder Aluminium-Kupfer-Legierung enthalten.
  • Die Emitter-Anschlusselektrode 13 kann eine einschichtige Struktur haben, die einen Typ eines der oben genannten leitfähigen Materialien enthält. Die Emitteranschlusselektrode 13 kann eine geschichtete Struktur aufweisen, in der mindestens zwei Typen der oben genannten leitfähigen Materialien in beliebiger Reihenfolge geschichtet sind. In der vorliegenden Ausführung besteht die Emitter-Anschlusselektrode 13 aus einer Aluminium-Silizium-Kupfer-Legierung.
  • Die Emitter-Anschlusselektrode 13 ist über die Emitter-Steckelektrode 91 auf der Zwischenisolierschicht 79 mit den Emitter-Bereichen 46 und den Kontaktbereichen 49 elektrisch verbunden. Konkret tritt die Emitter-Anschlusselektrode 13 von oberhalb der Zwischenisolierschicht 79 in die Emitteröffnungen 83 ein. Die Emitter-Anschlusselektrode 13 ist elektrisch mit den Emitter-Steckelektrode 91 innerhalb der Emitteröffnungen 83 verbunden. Die Emitter-Anschlusselektrode 13 ist dabei über die Emitter-Steckelektrode 91 mit den Emitter-Bereichen 46 und den Kontaktbereichen 49 elektrisch verbunden.
  • Unter Bezugnahme auf 10 und 12 tritt die Emitter-Anschlusselektrode 13 ferner von oberhalb der Zwischenisolierschicht 79 und über die Innenwände der Diodenöffnungen 84 in die Diodenöffnungen 84 ein. Die Emitter-Anschlusselektrode 13 fungiert als Anoden-Anschlusselektrode in den Diodenbereichen 9.
  • Die Emitter-Anschlusselektrode 13 kontaktiert die Innenwände der Diodenöffnungen 84. Die Emitter-Anschlusselektrode 13 ist elektrisch mit den Anoden-Bereichen 62 in den Diodenöffnungen 84 verbunden. Die Emitter-Anschlusselektrode 13 ist in den Diodenöffnungen 84 elektrisch mit den Anodentrenn-Elektrodenschichten 66 verbunden. In der vorliegenden Ausführung ist die Emitter-Anschlusselektrode 13 direkt mit den Anoden-Bereichen 62 und den Anodentrenn-Elektrodenschichten 66 verbunden.
  • Konkret tritt die Emitter-Anschlusselektrode 13 innerhalb jeder Diodenöffnung 84 von oberhalb der ersten Hauptfläche 3 in die Aussparung 67 (Anodentrenngräben 64) ein. Die Emitter-Anschlusselektrode 13 ist mit den Anodentrenn-Elektrodenschichten 66 innerhalb der Aussparungen 67 verbunden. Außerdem ist die Emitter-Anschlusselektrode 13 mit den Anoden-Bereichen 62 auf der ersten Hauptfläche 3 und innerhalb der Aussparungen 67 verbunden. Die Emitter-Anschlusselektrode 13 bildet ohmsche Kontakte mit den Anoden-Bereichen 62.
  • Ein Winkel θ, den eine Innenwand der Diodenöffnung 84 mit der ersten Hauptfläche 3 bildet, ist vorzugsweise nicht kleiner als 45° und nicht größer als 90°. Der Winkel θ ist ein Winkel, den die Innenwand der Diodenöffnung 84 mit der ersten Hauptfläche 3 innerhalb eines die erste Hauptfläche 3 bedeckenden Teils der Zwischenisolierschicht 79 bildet.
  • Insbesondere ist der Winkel θ ein Winkel, den eine Linie, die einen Scheitelteil und einen Basisteil der Innenwand der Diodenöffnung 84 verbindet, die jeweils an einer Öffnungsseite der Diodenöffnung 84 positioniert sind und an einer Bodenwandseite der Diodenöffnung 84 positioniert sind, mit der ersten Hauptfläche 3 innerhalb der Zwischenisolierschicht 79 bildet.
  • Der Winkel θ sollte nicht weniger als 45° und nicht mehr als 50°, nicht weniger als 50° und nicht mehr als 55°, nicht weniger als 55° und nicht mehr als 60°, nicht weniger als 60° und nicht mehr als 65°, nicht weniger als 65° und nicht mehr als 70°, nicht weniger als 70° und nicht mehr als 75°, nicht weniger als 75° und nicht mehr als 80°, nicht weniger als 80° und nicht mehr als 85°, oder nicht weniger als 85° und nicht mehr als 90° betragen. Der Winkel θ beträgt vorzugsweise nicht weniger als 60° und nicht mehr als 90°.
  • Wenn der Winkel θ kleiner als 45° ist, bilden sich in Teilen der Zwischenisolierschicht 79, die die Diodenbereiche 9 abdecken, Dünnschichtteile. Wenn die Dünnschichtteile in der Zwischenisolierschicht 79 ausgebildet sind, liegt die Emitter-Anschlusselektrode 13 der ersten Hauptfläche 3 (den Anoden-Bereichen 62 und/oder den Anodentrenn-Elektrodenschichten 66) über die Dünnschichtteile der Zwischenisolierschicht 79 gegenüber. In diesem Fall besteht die Möglichkeit, dass als Folge der Konzentration des elektrischen Feldes an den Dünnschichtteilen der Zwischenisolierschicht 79 die dielektrische Durchbruchstoleranz mit den Dünnschichtteilen der Zwischenisolierschicht 79 als Ausgangspunkten abnimmt.
  • Daher sind in dieser Ausführungsform die Innenwände der Diodenöffnungen 84 so geformt, dass der Winkel θ nicht kleiner als 45° (vorzugsweise nicht kleiner als 60°) ist, um die Bildung der Dünnschichtteile in der Zwischenisolierschicht 79 zu unterdrücken. Eine Verringerung der dielektrischen Durchschlagstoleranz durch unerwünschte elektrische Feldkonzentration kann dadurch verhindert werden.
  • Bezug nehmend auf 11 und 12 ist die Emitter-Anschlusselektrode 13 mit den ersten Steckerelektroden 94 bzw. den zweiten Steckerelektroden 95 auf der Zwischenschichtisolierschicht 79 elektrisch verbunden. Das Emitter-Signal wird über die ersten Steckelektroden 94 in die Bereichstrenn-Elektrodenschichten 56 übertragen. Das Emitter-Signal wird über die zweiten Steckelektroden 95 an die Anodentrenn-Elektrodenschichten 66 übertragen.
  • Obwohl auf eine spezifische Darstellung verzichtet wird, kann, wenn ein Anschlussdraht (z. B. ein Bonddraht) mit der Emitter-Anschlusselektrode 13 verbunden werden soll, eine Einschichtelektrode, die aus einer Nickelschicht oder einer Goldschicht besteht, oder eine geschichtete Elektrode, die eine Nickelschicht und eine Goldschicht enthält, auf der Emitter-Anschlusselektrode 13 ausgebildet werden. Bei der geschichteten Elektrode kann die Goldschicht über der Nickelschicht ausgebildet sein.
  • Obwohl auf eine spezifische Darstellung verzichtet wird , sind die Gate-Anschlusselektrode 14, die erste Mess-Anschlusselektrode 15, die zweite Mess-Anschlusselektrode 16, die Stromerfassung-Anschlusselektrode 17 und die offene Anschlusselektrode 18 wie die Emitter-Anschlusselektrode 13 auf der Zwischenisolierschicht 79 ausgebildet.
  • Die mehreren Anschlusselektroden 14 bis 18 können jeweils mindestens einen Materialtyp Aluminium, Kupfer, Aluminium-Silizium-Kupfer-Legierung, Aluminium-Silizium-Legierung oder Aluminium-Kupfer-Legierung enthalten. Die mehreren Anschlusselektroden 14 bis 18 können jeweils eine einschichtige Struktur aufweisen, die einen Typ eines der oben genannten leitfähigen Materialien enthält. Die mehreren Anschlusselektroden 14 bis 18 können jeweils eine geschichtete Struktur aufweisen, in der mindestens zwei Typen der oben genannten leitfähigen Materialien in beliebiger Reihenfolge geschichtet sind. In der vorliegenden Ausführung enthält die Vielzahl der Anschlusselektroden 14 bis 18 jeweils das gleiche leitfähige Material wie das der Emitter-Anschlusselektrode 13.
  • Wenn ein Anschlussdraht (z. B. ein Bonddraht) mit jeder der mehreren Anschlusselektroden 14 bis 18 verbunden werden soll, kann auf jeder der mehreren Anschlusselektroden 14 bis 18 eine Einschichtelektrode, die aus einer Nickelschicht oder einer Goldschicht besteht, oder eine geschichtet Elektrode, die eine Nickelschicht und eine Goldschicht enthält, ausgebildet sein. Bei der geschichteten Elektrode kann die Goldschicht über der Nickelschicht ausgebildet sein.
  • 13 ist ein Diagramm der Ergebnisse einer Untersuchung der Beziehung zwischen einem Erholungsverlust Err und einer Durchlassspannung VF durch eine Simulation. In 13 zeigt die Ordinate den Erholungsverlust Err [mJ·m-2] und die Abszisse die Durchlassspannung VF [V] an. Ein erster eingezeichneter Punkt P1, ein zweiter eingezeichneter Punkt P2 und ein dritter eingezeichneter Punkt P3 sind in 13 dargestellt.
  • Der erste eingezeichnete Punkt P1 stellt eine Kennlinie eines ersten Konfigurationsbeispiels des Halbleiterbauelements 1 dar. Das erste Konfigurationsbeispiel weist eine Struktur auf, bei der die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 gleich der p-artigen Verunreinigungskonzentration der Körperbereiche 45 ist und die Emitter-Anschlusselektrode 13 ist über eine Sperrelektrodenschicht mit den Anoden-Bereichen 62 elektrisch verbunden. Die Sperrelektrodenschicht kann, wie die Sperrelektrodenschicht 92, einen einschichtigen Aufbau haben, der eine Titanschicht oder eine Titannitridschicht enthält, oder einen geschichteten Aufbau, der eine Titanschicht und eine Titannitridschicht enthält.
  • Der zweite eingezeichnete Punkt P2 stellt eine Kennlinie eines zweiten Konfigurationsbeispiels des Halbleiterbauelements 1 dar. Das zweite Konfigurationsbeispiel weist eine Struktur auf, bei der die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 kleiner der p-artigen Verunreinigungskonzentration der Körperbereiche 45 ist und die Emitter-Anschlusselektrode 13 ist über eine Sperrelektrodenschicht mit den Anoden-Bereichen 62 elektrisch verbunden. Die Sperrelektrodenschicht kann, wie die Sperrelektrodenschicht 92, einen einschichtigen Aufbau haben, der eine Titanschicht oder eine Titannitridschicht enthält, oder einen geschichteten Aufbau, der eine Titanschicht und eine Titannitridschicht enthält.
  • Der dritte eingezeichnete Punkt P3 stellt eine Kennlinie eines dritten Konfigurationsbeispiels des Halbleiterbauelements 1 dar. Das dritte Konfigurationsbeispiel weist eine Struktur auf, bei der die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 geringer ist als die p-artige Verunreinigungskonzentration der Körperbereiche 45 und die Emitter-Anschlusselektrode 13 ist direkt mit den Anoden-Bereichen 62 ohne Zwischenschaltung der Sperrelektrodenschicht verbunden. Der dritte eingezeichnete Punkt P3 ist ebenfalls eine Kennlinie des Halbleiterbauelements 1.
  • Bezogen auf den ersten eingezeichneten Punkt P1 hat das erste Konfigurationsbeispiel zwar eine vergleichsweise niedrige Durchlassspannung VF, aber einen vergleichsweise hohen Erholungsverlust Err. Beim ersten Konfigurationsbeispiel betrug der Erholungsverlust Err 69 mJ·cm-2und die Durchlassspannung VF 0,88 V.
  • Bezogen auf den zweiten eingezeichneten Punkt P2 ist beim zweiten Konfigurationsbeispiel im Vergleich zum ersten Konfigurationsbeispiel der Erholungsverlust Err gesunken und die Durchlassspannung VF gestiegen. Beim zweiten Konfigurationsbeispiel betrug der Erholungsverlust Err 40 mJ·cm-2und die Durchlassspannung VF 1,38 V.
  • Bezogen auf den dritten gezeichneten Punkt P3 ist beim dritten Konfigurationsbeispiel im Vergleich zum ersten Konfigurationsbeispiel der Erholungsverlust Err gesunken und die Durchlassspannung VF gestiegen. Im Vergleich zum zweiten Konfigurationsbeispiel hat sich beim dritten Konfigurationsbeispiel der Erholungsverlust Err erhöht und die Durchlassspannung VF verringert. Im dritten Konfigurationsbeispiel betrug der Erholungsverlust Err 42 mJ·cm-2und die Durchlassspannung VF 1,13 V.
  • Im ersten Konfigurationsbeispiel ist die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 gleich der p-artigen Verunreinigungskonzentration der Körperbereiche 45. Dadurch wird die ohmsche Eigenschaft der Sperrelektrodenschicht in Bezug auf die Anoden-Bereiche 62 verbessert und somit eine zufriedenstellende Durchlassspannung VF erreicht. Beim ersten Konfigurationsbeispiel besteht jedoch der Nachteil, dass der Erholungsverlust Err durch die hohe Konzentration der Anoden-Bereiche 62 erhöht wird.
  • Beim zweiten Konfigurationsbeispiel wird der Erholungsverlust Err durch die Verringerung der Konzentration der Anoden-Bereiche 62 verringert. Da jedoch beim zweiten Konfigurationsbeispiel die ohmsche Eigenschaft der Sperrelektrodenschicht in Bezug auf die Anoden-Bereiche 62 aufgrund der Verringerung der Konzentration der Anoden-Bereiche 62 verringert wird, besteht der Nachteil, dass die Durchlassspannung VF steigt.
  • Beim dritten Konfigurationsbeispiel wird der Erholungsverlust Err durch die Verringerung der Konzentration der Anoden-Bereiche 62 verringert. Bei dem dritten Konfigurationsbeispiel gibt es keine Verringerung der ohmschen Eigenschaft durch die Sperrelektrodenschicht, da die Emitter-Anschlusselektrode 13 direkt mit dem Anoden-Bereich 62 verbunden ist. Die Emitter-Anschlusselektrode 13 bildet einen vergleichsweise zufriedenstellenden ohmschen Kontakt mit den Anoden-Bereichen 62. Dadurch kann der Erholungsverlust Err reduziert werden, während der Anstieg der Durchlassspannung VF unterdrückt wird.
  • Dem Diagramm von 13 ist zu entnehmen, dass, wenn ein vergleichsweise niedriger Erholungsverlust Err erforderlich ist, die Struktur gemäß dem zweiten Konfigurationsbeispiel oder die Struktur gemäß dem dritten Konfigurationsbeispiel vorzuziehen ist. Es ist auch festzustellen, dass, wenn eine vergleichsweise niedrige Durchlassspannung VF und ein vergleichsweise niedriger Erholungsverlust Err erforderlich sind, die Struktur gemäß dem dritten Konfigurationsbeispiel vorzuziehen ist.
  • Es kann in Betracht gezogen werden, die Emitter-Anschlusselektrode 13 direkt mit den Emitter-Bereichen 46 und den Kontaktbereichen 49 in den IGBT-Bereichen 8 zu verbinden. In diesem Fall ist jedoch die Sperrelektrodenschicht 92 nicht vorhanden, und daher kommt es zu einer Interdiffusion von Materialbestandteilen zwischen der Halbleiterschicht 2 und der Emitter-Anschlusselektrode 13. Insbesondere, wenn die Emitter-Anschlusselektrode 13 Aluminium enthält, diffundiert das Aluminium in die Halbleiterschicht 2 und verursacht Änderungen der IGBT-Eigenschaften, wie z. B. eine Änderung der Gate-Schwellenspannung, usw.
  • Auch in diesem Fall besteht die Notwendigkeit, die Emitter-Anschlusselektrode 13 entsprechend in die Emitter-Gräben 48 einzubetten, und damit das Problem, dass vergleichsweise fortschrittliche Fertigungsbedingungen erforderlich sind. Das heißt, die Emitter-Gräben 48 werden dadurch eingeführt, dass die Vielzahl der Gate-Graben-Strukturen 36 in einem engen Abstand zueinander angeordnet sind.
  • Bei der Struktur, bei der die mehreren Gate-Graben-Strukturen 36 in einem geringen Abstand zueinander ausgeführt sind, werden die Kontaktflächen in Bezug auf die Emitter-Bereiche 46 und die Kontaktbereiche 49 reduziert. Die Emitter-Gräben 48 sind so geformt, dass eine zuverlässige Kontaktierung der Emitter-Bereiche 46 und der Kontaktbereiche 49 in einer solchen engen Pitch-Struktur erreicht wird.
  • Die Emittergräben 48 sind aufgrund ihrer Ausbildung in Bereichen zwischen aneinander angrenzenden Gate-Graben-Strukturen 36 vergleichsweise schmal. Um die Emitter-Anschlusselektrode 13 in die vergleichsweise schmalen Emitter-Gräben 48 einzubetten und gleichzeitig die Anoden-Bereiche 62 mit der Emitter-Anschlusselektrode 13 zu verbinden, sind vergleichsweise fortschrittliche Fertigungsbedingungen erforderlich.
  • So sind in dieser Ausführungsform die Emitter-Steckelektroden 91 in die Emitter-Gräben 48 eingebettet. Jede Emitter-Steckelektrode 91 hat die geschichtete Struktur, die die Sperrelektrodenschicht 92 mit Titan und/oder Titannitrid und die Hauptelektrodenschicht 93 mit Wolfram enthält.
  • Titan und/oder Titannitrid haben hervorragende Eigenschaften in Bezug auf die Dünnschicht- und Filmbildungseigenschaften. Auf der anderen Seite hat Wolfram die Eigenschaft, dass es sich hervorragend einbetten lässt. Die Emitter-Steckelektroden 91 können dabei entsprechend in die Emitter-Gräben 48 eingebettet werden.
  • Des Weiteren unterdrückt die Sperrelektrodenschicht 92, dass das leitende Material der Emitter-Anschlusselektrode 13 und das leitende Material der Hauptelektrodenschichten 93 in die Halbleiterschicht 2 diffundieren. Die Emitter-Anschlusselektrode 13 kann dabei über die Emitter-Steckelektroden 91 mit den Emitter-Bereichen 46 und den Kontaktbereichen 49 entsprechend elektrisch verbunden werden.
  • Andererseits haben die Diodenbereiche 9, im Gegensatz zu den IGBT-Bereichen 8, keine komplexe Struktur und erfordern daher keine fortschrittlichen Fertigungsbedingungen. Wie in 13 gezeigt, kann bei den Diodenbereichen 9 selbst dann, wenn die Emitter-Anschlusselektrode 13 direkt mit den Anoden-Bereichen 62 ohne Zwischenschaltung der Sperrelektrodenschicht verbunden ist, der Erholungsverlust Err unterdrückt werden, während der Anstieg der Durchlassspannung VF unterdrückt wird. Die Diodeneigenschaften können so entsprechend verbessert werden, während Änderungen der IGBT-Eigenschaften unterbleiben.
  • 14 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs XIV. 15 ist ein Schaltungsdiagramm der elektrischen Struktur des in 14 dargestellten Bereichs. 16 ist eine Schnittansicht entlang der in 14 dargestellten Linie XVI-XVI. 17 ist eine Schnittansicht entlang der in 14 dargestellten Linie XVII-XVII.
  • Bezug nehmend auf 14 bis 17 enthält der Sensorbereich 11 einen temperaturempfindlichen Dioden-Sensor 100 als ein Beispiel für einen Temperatursensor. Der temperaturempfindliche Dioden-Sensor 100 ist eine Parallelschaltung 103, die erste Dioden 101 und zweite Dioden 102 enthält. Die zweiten Dioden 102 sind in Bezug auf die ersten Dioden 101 umgekehrt parallel geschaltet. Das heißt, eine Anode der zweiten Dioden 102 ist mit einer Kathode der ersten Dioden 101 verbunden und eine Kathode der zweiten Dioden 102 ist mit einer Anode der ersten Dioden 101 verbunden.
  • Insbesondere hat die Parallelschaltung 103 eine Konfiguration, bei der eine erste Reihenschaltung 104, die eine Vielzahl (vier in dieser Ausführungsform) der ersten Dioden 101 enthält, die in Vorwärtsreihe geschaltet sind, und eine zweite Reihenschaltung 105, die eine Vielzahl (vier in dieser Ausführungsform) der zweiten Dioden 102 enthält, die in Vorwärtsreihe geschaltet sind, in umgekehrter Parallelschaltung geschaltet sind.
  • Bezug nehmend auf 16 und 17 enthält der temperaturempfindliche Dioden-Sensor 100 eine Polysiliziumschicht 106, die auf der ersten Hauptfläche 3 der Halbleiterschicht 2 ausgebildet ist. Der temperaturempfindliche Dioden-Sensor 100 wird durch selektives Einbringen einer n-artigen Verunreinigung und einer p-artigen Verunreinigung in die undotierte Polysiliziumschicht 106 gebildet.
  • Konkret wird die Polysiliziumschicht 106 auf der ersten Isolierschicht 80 gebildet. Die Polysiliziumschicht 106 hat eine erste Oberfläche 107 an einer Seite, eine zweite Oberfläche 108 an einer anderen Seite und Seitenflächen 109, die die erste Oberfläche 107 und die zweite Oberfläche 108 verbinden. Die erste Oberfläche 107 und die zweite Oberfläche 108 sind in der Draufsicht zu viereckigen Formen (in dieser Ausführungsform rechteckig) geformt. Die zweite Oberfläche 108 der Polysiliziumschicht 106 kontaktiert die erste Isolierschicht 80. Die Polysiliziumschicht 106 ist durch die erste Isolierschicht 80 von der Halbleiterschicht 2 elektrisch isoliert.
  • Eine Dicke der Polysiliziumschicht 106 sollte nicht weniger als 0,2 µm und nicht mehr als 1 µm betragen. Die Dicke der Polysiliziumschicht 106 kann nicht weniger als 0,2 µmund nicht mehr als 0,4 µm,nicht weniger als 0,4 µmund nicht mehr als 0,6 µm, nicht weniger als 0,6 µm und nicht mehr als 0,8 µm,oder nicht weniger als 0,8 µm und nicht mehr als 1 µm betragen.
  • Der temperaturempfindliche Dioden-Sensor 100 umfasst einen ersten Schaltungsbildungsbereich 111 und einen zweiten Schaltungsbildungsbereich 112, die jeweils in der Polysiliziumschicht 106 ausgebildet sind. Der erste Schaltungsbildungsbereich 111 und der zweite Schaltungsbildungsbereich 112 sind beabstandet voneinander entlang einer kurzen Richtung der Polysiliziumschicht 106 (der zweiten Richtung Y in dieser Ausführungsform) angeordnet.
  • In der vorliegenden Ausführung enthält der erste Schaltungsbildungsbereich 111 eine Vielzahl (vier in dieser Ausführungsform) von ersten Diodenbildungsbereichen 113. Die ersten Diodenbildungsbereiche 113 sind Bereiche, in denen die ersten Dioden 101 gebildet werden. Die mehreren Diodenbildungsbereiche 113 sind beabstandet voneinander entlang einer Längsrichtung der Polysiliziumschicht 106 (in dieser Ausführungsform die erste Richtung X) angeordnet.
  • In der vorliegenden Ausführung ist jeder erste Diodenbildungsbereich 113 in der Draufsicht viereckig geformt. Jeder erste Diodenbildungsbereich 113 ist als Zelle von anderen Bereichen durch Schlitze abgegrenzt, die in der Polysiliziumschicht 106 ausgebildet sind. Jeder erste Diodenbildungsbereich 113 kann von anderen Bereichen durch undotierte Bereiche der Polysiliziumschicht 106 abgegrenzt sein.
  • In der vorliegenden Ausführung enthält der zweite Schaltungsbildungsbereich 112 eine Vielzahl (vier in dieser Ausführungsform) von zweiten Diodenbildungsbereichen 114. Die zweiten Diodenbildungsbereiche 114 sind Bereiche, in denen die zweiten Dioden 102 gebildet werden. Die mehreren Diodenbildungsbereiche 114 sind beabstandet voneinander entlang einer Längsrichtung der Polysiliziumschicht 106 (in dieser Ausführungsform die erste Richtung X) angeordnet.
  • In der vorliegenden Ausführung ist jeder zweite Diodenbildungsbereich 114 in der Draufsicht viereckig geformt. Jeder zweite Diodenbildungsbereich 114 ist als Zelle von anderen Bereichen durch Schlitze abgegrenzt, die in der Polysiliziumschicht 106 ausgebildet sind. Jeder zweite Diodenbildungsbereich 114 kann von anderen Bereichen durch undotierte Bereiche der Polysiliziumschicht 106 abgegrenzt sein.
  • Jeder erste Diodenbildungsbereich 113 umfasst einen ersten p-artigen Anoden-Bereich 115 und einen ersten n-artigen Kathoden-Bereich 116. Der erste Anoden-Bereich 115 ist in einem zentralen Teil des ersten Diodenbildungsbereichs 113 ausgebildet. In der vorliegenden Ausführung ist der erste Anoden-Bereich 115 von der ersten Oberfläche 107 und der zweiten Oberfläche 108 der Polysiliziumschicht 106 freigelegt.
  • Der erste Anoden-Bereich 115 ist in der Draufsicht kreisförmig ausgebildet. Eine planare Form des ersten Anoden-Bereichs 115 ist beliebig. Der erste Anoden-Bereich 115 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • Der erste Kathoden-Bereich 116 ist entlang einer peripheren Kante des ersten Anoden-Bereichs 115 ausgebildet. In der vorliegenden Ausführung ist der erste Kathoden-Bereich 116 zu einer ringförmigen Form geformt, die den ersten Kathoden-Bereich 116 in der Draufsicht umgibt. In der vorliegenden Ausführung ist der erste Kathoden-Bereich 116 von der ersten Oberfläche 107 und der zweiten Oberfläche 108 der Polysiliziumschicht 106 freigelegt.
  • Der erste Kathoden-Bereich 116 ist elektrisch mit dem ersten Anoden-Bereich 115 verbunden. Der erste Kathoden-Bereich 116 ist mit dem ersten Anoden-Bereich 115 über die gesamte Dickenrichtung der Polysiliziumschicht 106 verbunden. Der erste Kathoden-Bereich 116 bildet einen pn-Übergangsteil mit dem ersten Anoden-Bereich 115. Jeder erste Diodenbildungsbereich 113 umfasst dabei eine erste Diode 101 mit dem ersten Anoden-Bereich 115 als Anode und dem ersten Kathoden-Bereich 116 als Kathode.
  • Jeder zweite Diodenbildungsbereich 114 umfasst einen zweiten p-artigen Anoden-Bereich 117 und einen zweiten n-artigen Kathoden-Bereich 118. Der zweite Anoden-Bereich 117 ist in einem zentralen Teil des zweiten Diodenbildungsbereichs 114 ausgebildet. In der vorliegenden Ausführung ist der zweite Anoden-Bereich 117 von der ersten Oberfläche 107 und der zweiten Oberfläche 108 der Polysiliziumschicht 106 freigelegt.
  • Der zweite Anoden-Bereich 117 ist in der Draufsicht kreisförmig ausgebildet. Eine planare Form des zweiten Anoden-Bereichs 117 ist beliebig. Der zweite Anoden-Bereich 117 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • Der zweite Kathoden-Bereich 118 ist entlang einer peripheren Kante des zweiten Anoden-Bereichs 117 ausgebildet. In der vorliegenden Ausführung ist der zweite Kathoden-Bereich 118 zu einer ringförmigen Form geformt, die den ersten Kathoden-Bereich 118 in der Draufsicht umgibt. In der vorliegenden Ausführung ist der zweite Kathoden-Bereich 118 von der ersten Oberfläche 107 und der zweiten Oberfläche 108 der Polysiliziumschicht 106 freigelegt.
  • Der zweite Kathoden-Bereich 118 ist elektrisch mit dem zweiten Anoden-Bereich 117 verbunden. Der zweite Kathoden-Bereich 118 ist mit dem zweiten Anoden-Bereich 117 über die gesamte Dickenrichtung der Polysiliziumschicht 106 verbunden. Der zweite Kathoden-Bereich 118 bildet einen pn-Übergangsteil mit dem zweiten Anoden-Bereich 117. Jeder zweite Diodenbildungsbereich 114 enthält dabei eine zweite Diode 102 mit dem zweiten Anoden-Bereich 117 als Anode und dem zweiten Kathoden-Bereich 118 als Kathode.
  • Die oben beschriebene Zwischenisolierschicht 79 bedeckt die Polysiliziumschicht 106. Die Zwischenisolierschicht 79 enthält erste Anodenöffnungen 121 und erste Kathodenöffnungen 122 an Abschnitten, die die jeweiligen ersten Diodenbildungsbereiche 113 abdecken. Die ersten Anodenöffnungen 121 legen die ersten Anoden-Bereiche 115 frei. Die ersten Anodenöffnungen 121 durchdringen die Zwischenisolierschicht 79 und werden durch Eingraben in Oberflächenschichtteile der Polysiliziumschicht 106 gebildet. Die Bodenteile der ersten Anodenöffnungen 121 befinden sich innerhalb der ersten Anoden-Bereiche 115.
  • Jede erste Anodenöffnung 121 erstreckt sich in der Draufsicht bandförmig entlang des ersten Anoden-Bereichs 115. Insbesondere ist die erste Anodenöffnung 121 in der Draufsicht kreisringförmig ausgebildet. Eine planare Form der ersten Anodenöffnung 121 ist beliebig und nicht auf eine kreisförmige Ringform beschränkt. Die erste Anodenöffnung 121 kann zu einer dreieckigen Ringform, einer viereckigen Ringform, einer sechseckigen Ringform oder einer anderen polygonalen Ringform oder einer elliptischen Ringform oder zu einer dreieckigen Form, einer viereckigen Form, einer sechseckigen Form oder einer anderen polygonalen Form oder einer elliptischen Form in der Draufsicht geformt sein.
  • In der vorliegenden Ausführung ist in jedem ersten Diodenbildungsbereich 113 jeweils eine der ersten Anodenöffnungen 121 ausgebildet. Die Anzahl der ersten Anodenöffnungen 121 ist frei wählbar. Daher kann eine Vielzahl der ersten Anodenöffnungen 121 beabstandet in jedem ersten Diodenbildungsbereich 113 ausgebildet sein.
  • Die ersten Kathodenöffnungen 122 legen die ersten Kathoden-Bereiche 116 der ersten Diodenbildungsbereiche 113 frei. Die ersten Anodenöffnungen 122 durchdringen die Zwischenisolierschicht 79 und werden durch Eingraben in Oberflächenschichtteile der Polysiliziumschicht 106 gebildet. Die Bodenteile der ersten Kathodenöffnungen 122 befinden sich innerhalb der ersten Kathoden-Bereiche 116.
  • Jede erste Kathodenöffnungen 122 erstreckt sich in der Draufsicht bandförmig entlang des ersten Anoden-Bereichs 115. Die erste Kathodenöffnung 122 ist in der Draufsicht C-förmig ausgebildet. Eine planare Form der ersten Kathodenöffnung 122 ist beliebig und nicht auf eine C-Form beschränkt. Die erste Kathodenöffnung 122 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • In der vorliegenden Ausführung ist in jedem ersten Diodenbildungsbereich 113 jeweils eine der ersten Kathodenöffnungen 122 ausgebildet. Die Anzahl der ersten Kathodenöffnungen 122 ist frei wählbar. Daher kann eine Vielzahl der ersten Kathodenöffnungen 122 beabstandet in jedem ersten Diodenbildungsbereich 113 ausgebildet sein.
  • Die Zwischenisolierschicht 79 enthält zweite Anodenöffnungen 123 und zweite Kathodenöffnungen 124 in Teilen, die die jeweiligen zweiten Diodenbildungsbereiche 114 abdecken. Die zweiten Anodenöffnungen 123 legen die zweiten Anoden-Bereiche 117 frei. Die zweiten Anodenöffnungen 123 durchdringen die Zwischenisolierschicht 79 und werden durch Eingraben in Oberflächenschichtteile der Polysiliziumschicht 106 gebildet. Die Bodenteile der zweiten Anodenöffnungen 123 befinden sich innerhalb der zweiten Anoden-Bereiche 117.
  • Jede zweite Anodenöffnung 123 erstreckt sich in der Draufsicht bandförmig entlang des zweiten Anoden-Bereichs 117. Insbesondere ist die zweite Anodenöffnung 123 in der Draufsicht kreisringförmig ausgebildet. Eine planare Form der zweiten Anodenöffnung 123 ist beliebig und nicht auf eine kreisförmige Ringform beschränkt. Die zweite Anodenöffnung 123 kann zu einer dreieckigen Ringform, einer viereckigen Ringform, einer sechseckigen Ringform oder einer anderen polygonalen Ringform oder einer elliptischen Ringform oder zu einer dreieckigen Form, einer viereckigen Form, einer sechseckigen Form oder einer anderen polygonalen Form oder einer elliptischen Form in der Draufsicht geformt sein.
  • In der vorliegenden Ausführung ist in jedem zweiten Diodenbildungsbereich 114 jeweils eine der zweiten Anodenöffnungen 123 ausgebildet. Die Anzahl der zweiten Anodenöffnungen 123 ist frei wählbar. Daher kann eine Vielzahl der zweiten Anodenöffnungen 123 beabstandet in jedem zweiten Diodenbildungsbereich 114 ausgebildet sein.
  • Die zweiten Kathodenöffnungen 124 legen die zweiten Kathoden-Bereiche 118 der zweiten Diodenbildungsbereiche 114 frei. Die zweiten Kathodenöffnungen 124 durchdringen die Zwischenisolierschicht 79 und werden durch Eingraben in Oberflächenschichtteile der Polysiliziumschicht 106 gebildet. Bodenteile der zweiten Kathodenöffnungen 124 befinden sich innerhalb der zweiten Kathoden-Bereiche 118.
  • Jede zweite Anodenöffnung 124 erstreckt sich in der Draufsicht bandförmig entlang des zweiten Anoden-Bereichs 117. Die zweite Kathodenöffnung 124 ist in der Draufsicht C-förmig ausgebildet. Eine planare Form der zweiten Kathodenöffnung 124 ist beliebig und nicht auf eine C-Form beschränkt. Die zweite Kathodenöffnung 124 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • In der vorliegenden Ausführung ist in jedem zweiten Diodenbildungsbereich 114 jeweils eine der zweiten Kathodenöffnungen 124 ausgebildet. Die Anzahl der zweiten Kathodenöffnungen 124 ist frei wählbar. Daher kann eine Vielzahl der zweiten Kathodenöffnungen 124 beabstandet in jedem zweiten Diodenbildungsbereich 114 ausgebildet sein.
  • Das Halbleiterbauelement 1 enthält eine erste Diodenverdrahtung 131, die auf einem Teil der Zwischenisolierschicht 79 ausgebildet ist, der den ersten Schaltungsbildungsbereich 111 bedeckt. Die erste Diodenverdrahtung 131 schaltet die mehreren ersten Dioden 101 zwischen der ersten Mess-Verdrahtung 20 und der zweiten Mess-Verdrahtung 21 in Vorwärtsreihe. Die erste Diodenverdrahtung 131 hat einen Endteil, der mit der ersten Mess-Verdrahtung 20 verbunden ist, und einen anderen Endteil, der mit der zweiten Mess-Verdrahtung 21 verbunden ist.
  • Die erste Diodenverdrahtung 131 kann mindestens einen Materialtyp Aluminium, Kupfer, Aluminium-Silizium-Kupfer-Legierung, Aluminium-Silizium-Legierung oder Aluminium-Kupfer-Legierung enthalten.
  • Insbesondere umfasst die erste Diodenverdrahtung 131 eine Vielzahl von ersten Anodenelektroden 133, eine Vielzahl von ersten Kathodenelektroden 134 und eine Vielzahl von ersten Verbindungselektroden 135. Die jeweiligen ersten Anodenelektroden 133 sind auf Teilen der Zwischenisolierschicht 79 ausgebildet, die die jeweiligen ersten Diodenbildungsbereiche 113 abdecken.
  • Jede erste Anodenelektrode 133 hat in der Draufsicht eine kreisförmige Form. Eine planare Form der ersten Anodenelektrode 133 ist beliebig. Die erste Anodenelektrode 133 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • Die ersten Anodenelektroden 133 treten von oberhalb der Zwischenisolierschicht 79 in die ersten Anodenöffnungen 121 ein. Die ersten Anodenelektroden 133 sind elektrisch mit den ersten Anoden-Bereichen 115 innerhalb der ersten Anodenöffnungen 121 verbunden.
  • Die jeweiligen ersten Kathodenelektroden 134 sind auf Teilen der Zwischenisolierschicht 79 ausgebildet, die die jeweiligen ersten Diodenbildungsbereiche 113 abdecken. Die ersten Kathodenelektroden 134 verlaufen in der Draufsicht bandförmig entlang der ersten Anodenelektroden 133.
  • In der vorliegenden Ausführung ist jede erste Kathodenelektrode 134 in der Draufsicht C-förmig ausgebildet. Eine planare Form der ersten Kathodenelektrode 134 ist beliebig und nicht auf eine C-Form beschränkt. Die erste Kathodenelektrode 134 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • Die ersten Kathodenelektroden 134 treten von oberhalb der Zwischenisolierschicht 79 in die ersten Kathodenöffnungen 122 ein. Die ersten Kathodenelektroden 134 sind elektrisch mit den ersten Kathoden-Bereichen 116 innerhalb der ersten Kathodenöffnungen 122 verbunden.
  • Jede erste Verbindungselektrode 135 ist auf einem Teil der Zwischenisolierschicht 79 ausgebildet, der einen Bereich zwischen einer Vielzahl von ersten Diodenbildungsbereichen 113 abdeckt, die einander benachbart sind. Die erste Verbindungselektrode 135 ist an einer Seite aus der ersten Kathodenelektrode 134 eines ersten Diodenbildungsbereichs 113 herausgeführt und an einer anderen Seite mit der ersten Anodenelektrode 133 eines ersten Diodenbildungsbereichs 113 verbunden.
  • In der vorliegenden Ausführung sind die ersten Verbindungselektroden 135 als Bänder ausgebildet, die sich in der Draufsicht entlang der Längsrichtung der Polysiliziumschicht 106 (in dieser Ausführungsform die erste Richtung X) erstrecken. Die ersten Verbindungselektroden 135 können in den Bereichen zwischen den mehreren ersten Diodenbildungsbereichen 113, die einander benachbart sind, linienförmig verlegt werden.
  • Eine erste Verbindungselektrode 135, die an der ersten Endteilseite in Längsrichtung der Polysiliziumschicht 106 angeordnet ist, ist mit der zweiten Mess-Verdrahtung 21 verbunden. Eine erste Verbindungselektrode 135, die an der anderen Endteilseite in Längsrichtung der Polysiliziumschicht 106 angeordnet ist, ist mit der ersten Mess-Verdrahtung 20 verbunden. Die erste Reihenschaltung 104, die die mehreren ersten Dioden 101 (vier in dieser Ausführungsform) enthält, die in Bezug auf die erste Mess-Verdrahtung 20 in Vorwärtsreihe geschaltet sind, wird dadurch in einem Bereich zwischen der ersten Mess-Verdrahtung 20 und der zweiten Mess-Verdrahtung 21 gebildet.
  • Das Halbleiterbauelement 1 enthält eine zweite Diodenverdrahtung 132, die auf einem Teil der Zwischenisolierschicht 79 ausgebildet ist, der den zweiten Schaltungsbildungsbereich 112 bedeckt. Die zweite Diodenverdrahtung 132 schaltet die mehreren zweiten Dioden 102 zwischen der ersten Mess-Verdrahtung 20 und der zweiten Mess-Verdrahtung 21 in Vorwärtsreihe. Die zweite Diodenverdrahtung 132 hat einen Endteil, der mit der ersten Mess-Verdrahtung 20 verbunden ist, und einen anderen Endteil, der mit der zweiten Mess-Verdrahtung 21 verbunden ist.
  • Die zweite Diodenverdrahtung 132 kann mindestens einen Materialtyp Aluminium, Kupfer, Aluminium-Silizium-Kupfer-Legierung, Aluminium-Silizium-Legierung oder Aluminium-Kupfer-Legierung enthalten.
  • Insbesondere umfasst die zweite Diodenverdrahtung 132 eine Vielzahl von zweiten Anodenelektroden 136, eine Vielzahl von zweiten Kathodenelektroden 137 und eine Vielzahl von zweiten Verbindungselektroden 138. Die jeweiligen zweiten Anodenelektroden 136 sind auf Teilen der Zwischenisolierschicht 79 ausgebildet, die die jeweiligen ersten Diodenbildungsbereiche 114 abdecken.
  • Jede zweite Anodenelektrode 136 hat in der Draufsicht eine kreisförmige Form. Eine planare Form der zweiten Anodenelektrode 136 ist beliebig. Die zweite Anodenelektrode 136 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • Die zweiten Anodenelektroden 136 treten von oberhalb der Zwischenisolierschicht 79 in die zweiten Anodenöffnungen 123 ein. Die zweiten Anodenelektroden 136 sind elektrisch mit den zweiten Anoden-Bereichen 117 innerhalb der zweiten Anodenöffnungen 123 verbunden.
  • Die jeweiligen zweiten Kathodenelektroden 137 sind auf Teilen der Zwischenisolierschicht 79 ausgebildet, die die jeweiligen zweiten Diodenbildungsbereiche 114 abdecken. Die zweiten Kathodenelektroden 137 verlaufen in der Draufsicht bandförmig entlang der zweiten Anodenelektroden 136.
  • In der vorliegenden Ausführung ist jede zweite Kathodenelektrode 137 in der Draufsicht C-förmig ausgebildet. Eine planare Form der zweiten Kathodenelektrode 137 ist beliebig und nicht auf eine C-Form beschränkt. Die zweite Kathodenelektrode 137 kann in der Draufsicht eine dreieckige Form, eine viereckige Form, eine sechseckige Form oder eine andere polygonale Form oder eine elliptische Form haben.
  • Die zweiten Kathodenelektroden 137 treten von oberhalb der Zwischenisolierschicht 79 in die zweiten Kathodenöffnungen 124 ein. Die zweiten Kathodenelektroden 137 sind elektrisch mit den zweiten Kathoden-Bereichen 118 innerhalb der zweiten Kathodenöffnungen 124 verbunden.
  • Jede zweite Verbindungselektrode 138 ist auf einem Teil der Zwischenisolierschicht 79 ausgebildet, der einen Bereich zwischen einer Vielzahl von zweiten Diodenbildungsbereichen 114 abdeckt, die einander benachbart sind. Die zweite Verbindungselektrode138 wird von der zweiten Kathodenelektrode 137 eines zweiten Diodenbildungsbereichs 114 an einer Seite herausgeführt und ist mit der zweiten Anodenelektrode 136 eines zweiten Diodenbildungsbereichs 114 an einer anderen Seite verbunden.
  • In der vorliegenden Ausführung sind die zweiten Verbindungselektroden 138 als Bänder ausgebildet, die sich in der Draufsicht entlang der Längsrichtung der Polysiliziumschicht 106 (in dieser Ausführungsform die erste Richtung X) erstrecken. Die zweiten Verbindungselektroden 138 können in den Bereichen zwischen den mehreren zweiten Diodenbildungsbereichen 114, die einander benachbart sind, linienförmig verlegt werden.
  • Eine zweite Verbindungselektrode 138, die an der ersten Endteilseite in Längsrichtung der Polysiliziumschicht 106 angeordnet ist, ist mit der zweiten Mess-Verdrahtung 21 verbunden. Eine zweite Verbindungselektrode 138, die an der anderen Endteilseite in Längsrichtung der Polysiliziumschicht 106 angeordnet ist, ist mit der ersten Mess-Verdrahtung 20 verbunden. Die zweite Reihenschaltung 105, die die mehreren zweiten Dioden 102 (vier in dieser Ausführungsform) enthält, die in Bezug auf die erste Mess-Verdrahtung 21 in Vorwärtsreihe geschaltet sind, wird dadurch in einem Bereich zwischen der ersten Mess-Verdrahtung 20 und der zweiten Mess-Verdrahtung 21 gebildet.
  • 18 ist eine vergrößerte Ansicht eines in 1 dargestellten Bereichs XVIII. 19 ist eine Schnittansicht entlang der in 18 dargestellten Linie XIX-XIX.
  • Bezug nehmend auf 18 und 19 umfasst die Gate-Verdrahtung 19 in der vorliegenden Ausführung einen niederohmigen Verdrahtungsteil 150, einen ersten hochohmigen Verdrahtungsteil 151 und einen zweiten hochohmigen Verdrahtungsteil 152.
  • Der niederohmige Verdrahtungsteil 150 hat einen vergleichsweise geringen Widerstandswert und bildet einen Hauptstrompfad der Gate-Verdrahtung 19. Der niederohmige Verdrahtungsteil 150 ist auf der ersten Hauptfläche 3 (Zwischenisolierschicht 79) der Halbleiterschicht 2 in einem Abstand von der Gate-Anschlusselektrode 14 ausgebildet. Der niederohmige Verdrahtungsteil 150 ist entlang eines Umfangs der Gate-Anschlusselektrode 14 ausgebildet und ist selektiv auf der ersten Hauptfläche 3 (Zwischenisolierschicht 79) der Halbleiterschicht 2 geroutet.
  • Der niederohmige Verdrahtungsteil 150 kann mindestens einen Materialtyp Aluminium, Kupfer, Aluminium-Silizium-Kupfer-Legierung, Aluminium-Silizium-Legierung oder Aluminium-Kupfer-Legierung enthalten. Der niederohmige Verdrahtungsteil 150 kann aus dem gleichen Metallmaterial wie die Gate-Anschlusselektrode 14 gebildet werden.
  • Der erste hochohmige Verdrahtungsteil 151 hat einen höheren Widerstandswert als der des niederohmigen Verdrahtungsteils 150. Der erste hochohmige Verdrahtungsteil 151 kann ein leitfähiges Polysilizium enthalten. Der erste hochohmige Verdrahtungsteil 151 ist in einem Bereich zwischen der Gate-Anschlusselektrode 14 und dem niederohmigen Verdrahtungsteil 150 angeordnet und ist elektrisch mit der Gate-Anschlusselektrode 14 und dem niederohmigen Verdrahtungsteil 150 verbunden. Das der Gate-Anschlusselektrode 14 zugeführte Gate-Signal wird über den ersten hochohmigen Verdrahtungsteil 151 an den niederohmigen Verdrahtungsteil 150 übertragen.
  • Insbesondere ist der erste hochohmige Verdrahtungsteil 151 in einem unteren Schichtbereich der Gate-Anschlusselektrode 14 und dem niederohmigen Verdrahtungsteil 150 ausgebildet. Der erste hochohmige Verdrahtungsteil 151 ist in einem Bereich zwischen der ersten Hauptfläche 3 und der Zwischenisolierschicht 79 ausgebildet. Der erste hochohmige Verdrahtungsabschnitt 151 ist auf der ersten Isolierschicht 80 ausgebildet.
  • Der erste hochohmige Verdrahtungsabschnitt 151 enthält einen ersten Herausführungsteil 151a und einen zweiten Herausführungsteil 151b. Der erste Herausführungsteil 151a wird von oberhalb der ersten Isolierschicht 80 bis zu einem Bereich direkt unterhalb der Gate-Anschlusselektrode 14 herausgeführt. Der zweite Herausführungsteil 151b wird von oberhalb der ersten Isolierschicht 80 in einen Bereich direkt unterhalb des niederohmigen Verdrahtungsteils 150 herausgeführt.
  • Eine erste Öffnung 153 und eine zweite Öffnung 154 sind in Bereichen der Zwischenisolierschicht 79 ausgebildet, die den ersten hochohmigen Verdrahtungsteil 151 abdecken. Die erste Öffnung 153 legt den ersten Herausführungsteil 151a des ersten hochohmigen Verdrahtungsteils 151 frei. Die zweite Öffnung 154 legt den zweiten Herausführungsteil 151b des zweiten hochohmigen Verdrahtungsteils 152 frei.
  • In die erste Öffnung 153 ist eine erste Steckelektrode 155 eingelassen. Der erste Herausführungsteil 151a ist über die erste Steckelektrode 155 elektrisch mit der Gate-Anschlusselektrode 14 verbunden. Die Beschreibung der Emitter-Steckerelektroden 91 gilt für die Beschreibung der ersten Steckerelektroden 155. Strukturen in der ersten Steckelektrode 155, die den für die Emitter-Steckelektroden 91 beschriebenen Strukturen entsprechen, werden mit den gleichen Bezugszeichen versehen und deren Beschreibung entfällt.
  • In der zweiten Öffnung 154 ist eine zweite Steckelektrode 156 eingebettet. Der zweite Herausführungsteil 151b ist über die zweite Steckerelektrode 156 elektrisch mit dem ersten hochohmigen Verdrahtungsteil 151 verbunden. Die Beschreibung der Emitter-Steckerelektroden 91 gilt für die Beschreibung der zweiten Steckerelektrode 156. Strukturen in der zweiten Steckelektrode 156, die den für die Emitter-Steckelektroden 91 beschriebenen Strukturen entsprechen, werden mit den gleichen Bezugszeichen versehen und deren Beschreibung entfällt.
  • Der zweite hochohmige Verdrahtungsteil 152 hat einen höheren Widerstandswert als der des niederohmigen Verdrahtungsteils 150. Der zweite hochohmige Verdrahtungsteil 152 kann ein leitfähiges Polysilizium enthalten. Der zweite hochohmige Verdrahtungsteil 152 ist in einem Bereich zwischen den Gate-Herausführungselektrodenschichten 41a und dem niederohmigen Verdrahtungsteil 150 angeordnet und ist elektrisch mit den Gate-Herausführungselektrodenschichten 41a und dem niederohmigen Verdrahtungsteil 150 verbunden. Das dem niederohmigen Verdrahtungsteil 150 zugeführte Gate-Signal wird über den zweiten hochohmigen Verdrahtungsteil 152 an die Gate-Herausführungselektrodenschichten 41a übertragen.
  • Insbesondere ist der zweite hochohmige Verdrahtungsteil 152 in einem unteren Schichtbereich des niederohmigen Verdrahtungsabschnitts 150 ausgebildet. Der zweite hochohmige Verdrahtungsteil 152 ist in der gleichen Schicht wie die Gate-Herausführungselektrodenschichten 41a ausgebildet. Der zweite hochohmige Verdrahtungsteil 152 ist in einem Bereich zwischen der ersten Hauptfläche 3 und der Zwischenisolierschicht 79 ausgebildet. Der zweite hochohmige Verdrahtungsabschnitt 152 ist auf der ersten Isolierschicht 80 ausgebildet.
  • Der zweite hochohmige Verdrahtungsteil 152 enthält einen Herausführungsteil 152a, der von oberhalb der ersten Isolierschicht 80 zu einem Bereich direkt unterhalb des niederohmigen Verdrahtungsteils 150 herausgeführt ist. Außerdem hat der zweite hochohmige Verdrahtungsteil 152 Verbindungsteile, die in nicht dargestellten Bereichen durchgehend mit den Gate-Herausführungselektrodenschichten 41a verbunden sind.
  • Eine dritte Öffnung 157 ist in einem Bereich der Zwischenisolierschicht 79 ausgebildet, der den zweiten hochohmigen Verdrahtungsteil 152 bedeckt. Die dritte Öffnung 157 legt den Herausführungsteil 152a des zweiten hochohmigen Verdrahtungsteils 152 frei.
  • In der dritten Öffnung 157 ist eine dritte Steckelektrode 158 eingebettet. Die Beschreibung der Emitter-Steckerelektroden 91 gilt für die Beschreibung der dritten Steckerelektroden 158. Strukturen in der dritten Steckelektrode 158, die den für die Emitter-Steckelektroden 91 beschriebenen Strukturen entsprechen, werden mit den gleichen Bezugszeichen versehen und deren Beschreibung entfällt.
  • Der Herausführungsteil 152a ist über die dritte Steckerelektrode 158 elektrisch mit dem niederohmigen Verdrahtungsteil 150 verbunden. Eine Verbindungsposition des Herausführungsteils 152a und des niederohmigen Verdrahtungsteils 150 ist willkürlich und nicht auf die in 18 und 19 dargestellte Stelle beschränkt.
  • Je kürzer der Abstand zwischen dem niederohmigen Verdrahtungsteil 150 und einer Gate-Herausführungselektrodenschicht 41a ist, desto mehr kann ein Verdrahtungswiderstand reduziert werden. Die Verbindungsposition des Herausführungsteils 152a und des niederohmigen Verbindungsteils 150 wird vorzugsweise unter Berücksichtigung der Verdrahtungswiderstände zwischen dem niederohmigen Verdrahtungsteil 150 und den Gate-Herausführungselektrodenschichten 41a festgelegt.
  • Das der Gate-Anschlusselektrode 14 zugeführte Gate-Signal wird über den ersten hochohmigen Verdrahtungsteil 151, den niederohmigen Verdrahtungsteil 150 und den zweiten hochohmigen Verdrahtungsteil 152 an die Gate-Herausführungselektrodenschichten 41a übertragen. Das Gate-Signal, das an die Gate-Herausführungselektrodenschichten 41a übertragen wird, wird an die Gate-Elektrodenschichten 41 übertragen.
  • Die Gate-Verdrahtung 19 hat also den ersten hochohmigen Verdrahtungsteil 151 zwischen dem niederohmigen Verdrahtungsteil 150 und der Gate-Anschlusselektrode 14 eingefügt. Das der Gate-Anschlusselektrode 14 zugeführte Gate-Signal wird über den ersten hochohmigen Verdrahtungsteil 151 an den niederohmigen Verdrahtungsteil 150 übertragen.
  • Der erste hochohmige Verdrahtungsteil 151 unterdrückt einen Einschaltstrom, der von der Gate-Anschlusselektrode 14 in den niederohmigen Verdrahtungsteil 150 fließt. Andererseits überträgt der niederohmige Verdrahtungsteil 150 das Gate-Signal zu den FET-Strukturen 35 und unterdrückt dabei einen Spannungsabfall des Gate-Signals. Eine Fehlfunktion der FET-Strukturen 35 durch einen Einschaltstrom kann somit unterdrückt werden. Da eine Fehlfunktion der FET-Strukturen 35 unterdrückt werden kann, kann auch eine Reduzierung des Schaltrauschens erreicht werden.
  • Außerdem enthält die Gate-Verdrahtung 19 den zweiten hochohmigen Verdrahtungsteil 152, der zwischen dem niederohmigen Verdrahtungsteil 150 und den Gate-Herausführungselektrodenschichten 41a angeordnet ist. Der zweite hochohmige Verdrahtungsteil 152 unterdrückt einen Einschaltstrom, der von dem niederohmigen Verdrahtungsteil 150 in die Gate-Herausführungselektrodenschichten 41a fließt. Eine Fehlfunktion der FET-Strukturen 35 durch einen Einschaltstrom kann somit unterdrückt werden. Da eine Fehlfunktion der FET-Strukturen 35 unterdrückt werden kann, kann auch eine Reduzierung des Schaltrauschens erreicht werden.
  • Wie oben beschrieben, ist bei dem Halbleiterbauelement, wenn die Gesamtausdehnung der Grenzlinien zwischen der Vielzahl von IGBT-Bereichen 8 und der Vielzahl von Diodenbereichen 9 durch L dargestellt wird, die Gesamtfläche der Vielzahl von Diodenbereichen 9 durch SD dargestellt wird und der Dispersionsgrad D der Vielzahl von Diodenbereichen 9 in Bezug auf den aktiven Bereich 6 durch die Formel Loge(L2/SD) definiert ist, der Dispersionsgrad D nicht kleiner als 2 und nicht größer als 15. Dadurch kann eine Verbesserung der Durchbruchstoleranz gegenüber dem Stoßstrom Is erreicht werden, während die Änderung der Durchlassspannung VF vor und nach dem Anlegen der Vorspannung Vge an den IGBT unterdrückt wird (siehe 3 und 4).
  • Wenn der Dispersionsgrad D im Bereich von nicht weniger als 2 und nicht mehr als 7 eingestellt wird, kann die Toleranz gegenüber dem Stoßstrom Is erhöht werden, während die Änderung der Durchlassspannung VF vor und nach dem Anlegen der Vorspannung Vge unterdrückt wird. Andererseite, wenn der Dispersionsgrad D im Bereich von nicht weniger als 7 und nicht mehr als 12 eingestellt wird, kann die Toleranz gegenüber dem Stoßstrom Is erhöht werden, während die Änderung der Durchlassspannung VF vor und nach dem Anlegen der Vorspannung Vge unterdrückt wird.
  • Außerdem enthält das Halbleiterbauelement 1 die Zwischenisolierschicht 79 mit den Diodenöffnungen 84, die die Diodenbereiche 9 freilegen. Der Winkel θ, den die Innenwände der Diodenöffnungen 84 mit der ersten Hauptfläche 3 innerhalb der Zwischenisolierschicht 79 bilden, beträgt nicht weniger als 45° und nicht mehr als 90°.
  • Wenn der Winkel θ kleiner als 45° ist, bilden sich in Teilen der Zwischenisolierschicht 79, die die Diodenbereiche 9 abdecken, Dünnschichtteile. Wenn die Dünnschichtteile in der Zwischenisolierschicht 79 ausgebildet sind, liegt die Emitter-Anschlusselektrode 13 der ersten Hauptfläche 3 (den Anoden-Bereichen 62 und/oder den Anodentrenn-Elektrodenschichten 66) über die Dünnschichtteile der Zwischenisolierschicht 79 gegenüber. In diesem Fall besteht die Möglichkeit, dass als Folge der Konzentration des elektrischen Feldes an den Dünnschichtteilen der Zwischenisolierschicht 79 die dielektrische Durchbruchstoleranz mit den Dünnschichtteilen der Zwischenisolierschicht 79 als Ausgangspunkten abnimmt.
  • Daher sind in dieser Ausführungsform die Innenwände der Diodenöffnungen 84 so geformt, dass der Winkel θ nicht kleiner als 45° (vorzugsweise nicht kleiner als 60°) ist, um die Bildung der Dünnschichtteile in der Zwischenisolierschicht 79 zu unterdrücken. Ein dielektrischer Durchschlag der Zwischenisolierschicht 79 aufgrund unerwünschter elektrischer Feldkonzentration kann dadurch verhindert werden und damit auch eine Verringerung der dielektrischen Durchschlagstoleranz.
  • Außerdem hat das Halbleiterbauelement 1 die Struktur, bei der die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 geringer ist als die p-artige Verunreinigungskonzentration der Körperbereiche 45, und die Emitter-Anschlusselektrode 13 ist direkt mit den Anoden-Bereichen 62 verbunden, ohne dass die Sperrelektrodenschicht dazwischen liegt. Insbesondere bildet die Emitter-Anschlusselektrode 13 ohmsche Kontakte mit den Anodenbereichen 62. Dadurch kann der Erholungsverlust Err unterdrückt werden, während der Anstieg der Durchlassspannung VF unterdrückt wird (siehe drittes Konfigurationsbeispiel (dritter eingezeichneter Punkt P3) in 13).
  • Das Halbleiterbauelement 1 kann eine Struktur aufweisen, bei der die p-artige Verunreinigungskonzentration der Anoden-Bereiche 62 geringer ist als die p-artige Verunreinigungskonzentration der Körperbereiche 45 und die Emitter-Anschlusselektrode 13 über die Sperrelektrodenschicht mit den Anoden-Bereichen 62 verbunden ist. In diesem Fall kann der Erholungsverlust Err unterdrückt werden (siehe zweites Konfigurationsbeispiel (zweiter eingezeichneter Punkt P2) in 13).
  • 20A bis 20T sind Schnittansichten, die mit der 10 correspondieren und der Beschreibung eines Beispiels eines Herstellungsverfahrens für das in 1 gezeigte Halbleiterbauelement 1 dienen. Im Folgenden wird ein Herstellungsverfahren für die IGBT-Bereiche 8 und die Diodenbereiche 9 beschrieben.
  • Bezug nehmend auf 20A wird bei der Herstellung des Halbleiterbauelements 1 zunächst ein n--artiger Halbleiterwafer 162 vorbereitet. Der Halbleiterwafer 162 hat eine erste Wafer-Hauptfläche 163 und eine zweite Wafer-Hauptfläche 164. Die erste Wafer-Hauptfläche 163 und die zweite Wafer-Hauptfläche 164 des Halbleiterwafers 162 entsprechen jeweils der ersten Hauptfläche 3 und der zweiten Hauptfläche 4 der Halbleiterschicht 2.
  • Als Nächstes werden mehrere Bauelementbildungsbereiche 165, die jeweils einem Halbleiterbauelement 1 entsprechen, auf den Halbleiterwafer 162 gesetzt. Jeder Bauelementbildungsbereich 165 umfasst den aktiven Bereich 6 und den äußeren Bereich 7. Der aktive Bereich 6 umfasst IGBT-Bereiche 8 und Diodenbereiche 9. Die gleichen Strukturen werden zur gleichen Zeit in der Vielzahl der Bauelementbildungsbereiche 165 gebildet. Nachdem vorbestimmte Strukturen auf den jeweiligen Bauelementbildungsbereichen 165 hergestellt wurden, wird der Halbleiterwafer 162 entlang der Umfangskanten der jeweiligen Bauelementbildungsbereiche 165 geschnitten. Im Folgenden sollen die Strukturen auf einem einzelnen Bauelementbildungsbereich 165 beschrieben werden.
  • Als Nächstes, siehe 20B, werden mehrere p+-artige schwebende Bereiche 52 in den IGBT-Bereichen 8 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske 166 mit einem vorgegebenen Muster auf der ersten Wafer-Hauptfläche 163 gebildet. Die Ioneneinführungsmaske 166 hat mehrere Öffnungen 166A, die jeweils Bereiche freilegen, in denen die Vielzahl von schwebenden Bereichen 52 gebildet werden sollen.
  • Als Nächstes wird eine p-artige Verunreinigung über die Ioneneinführungsmaske 166 in den Halbleiterwafer 162 eingebracht. Dadurch werden mehrere schwebende Bereiche 52 in den IGBT-Bereichen 8 gebildet. Danach wird die Ioneneinführungsmaske 166 entfernt.
  • Als Nächstes, siehe 20C, werden die Gate-Gräben 39 und die Bereichstrenngräben 54 in den IGBT-Bereichen 8 und die Anodentrenngräben 64 in den Diodenbereichen 9 gebildet. In diesem Schritt wird zunächst eine Hartmaske 167 mit einem vorgegebenen Muster auf der ersten Wafer-Hauptfläche 163 gebildet.
  • Die Hartmaske 167 hat mehrere Öffnungen 167A, die jeweils Bereiche freilegen, in denen die Gate-Gräben 39, die Bereichstrenngräben 54 und die Anodentrenngräben 64 ausgebildet werden sollen. Die Hartmaske 167 kann durch ein Oxidationsbehandlungsverfahren gebildet werden, das an der ersten Wafer-Hauptfläche 163 durchgeführt wird.
  • Als Nächstes werden nicht benötigte Teile des Halbleiterwafers 162 durch ein Ätzverfahren über die Hartmaske 167 entfernt. Das Ätzverfahren kann ein Nassätzverfahren sein. Dabei werden die Gate-Gräben 39 und die Bereichstrennungsgräben 54 in den IGBT-Bereichen 8 und die Anodentrenngräben 64 in den Diodenbereichen 9 gebildet. Danach wird die Hartmaske 167 entfernt.
  • Als Nächstes, siehe 20D, wird die Vielzahl der schwebenden Bereiche 52 in den Halbleiterwafer 162 diffundiert. Die mehreren schwebenden Bereiche 52 sind bis zu einer Tiefenposition diffundiert, in der sie die Bodenwände der Bereichstrenngräben 54 bedecken.
  • Als Nächstes werden unter Bezugnahme auf 20E die Gate-Isolierschichten 40, die Bereichstrenn-Isolierschichten 55, die Anodentrenn-Isolierschichten 65 und die erste Isolierschicht 80 auf der ersten Wafer-Hauptfläche 163 gebildet. Die Gate-Isolierschichten 40, die Bereichstrenn-Isolierschichten 55, die Anodentrenn-Isolierschichten 65 und die erste Isolierschicht 80 können durch ein CVD-Verfahren (chemische Gasphasenabscheidung) oder ein Oxidationsbehandlungsverfahren (z. B. ein thermisches Oxidationsbehandlungsverfahren) gebildet werden.
  • Als Nächstes, siehe 20F, wird eine Basiselektrodenschicht 168 gebildet. Die Basiselektrodenschicht 168 wird zu einer Basis der Gate-Verdrahtung 19, der Gate-Elektrodenschichten 41, der Gate-Herausführungselektrodenschichten 41a, der Bereichstrenn-Elektrodenschichten 56, der trennenden Herausführungselektrodenschichten 56a, der Anodentrenn-Elektrodenschichten 66 und der Anoden-Herausführungselektrodenschichten 66a. Die Basiselektrodenschicht 168 enthält ein leitfähiges Polysilizium. Die Basiselektrodenschicht 168 kann durch ein CVD-Verfahren gebildet werden.
  • Als Nächstes werden, wie in 20G gezeigt, unnötige Teile der Basiselektrodenschicht 168 entfernt. In diesem Schritt wird zunächst eine Maske (nicht dargestellt) mit einem vorgegebenen Muster auf der Basiselektrodenschicht 168 gebildet. Die Maske deckt Bereiche ab, in denen die Gate-Verdrahtung 19, die Gate-Herausführungselektrodenschichten 41a, die trennenden Herausführungselektrodenschichten 56a und die Anoden-Herausführungselektrodenschichten 66a jeweils ausgebildet werden sollen, und weist Öffnungen auf, die Bereiche neben diesen Bereichen freilegen.
  • Anschließend werden nicht benötigte Teile der Basiselektrodenschicht 168 durch ein Ätzverfahren über die Maske entfernt. Das Ätzverfahren kann ein Nassätzverfahren sein. Die nicht benötigten Teile der Basiselektrodenschicht 168 werden entfernt, bis die erste Isolierschicht 80 freigelegt ist. Dadurch werden die Gate-Verdrahtung 19, die Gate-Elektrodenschichten 41, die Gate-Herausführungselektrodenschichten 41a, die Bereichstrenn-Elektrodenschichten 56, die trennenden Herausführungselektrodenschichten 56a, die Anodentrenn-Elektrodenschichten 66 und die Anoden-Herausführungselektrodenschichten 66a gebildet. Danach wird die Maske entfernt.
  • Als Nächstes, siehe 20H, werden mehrere n+-artige Ladungsträger-Speicherbereiche 47 in den IGBT-Bereichen 8 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der ersten Wafer-Hauptfläche 163 gebildet. Die Ioneneinführungsmaske hat mehrere Öffnungen, die jeweils Bereiche freilegen, in denen die Vielzahl von Ladungsträger-Speicherbereiche 47 gebildet werden sollen.
  • Als Nächstes wird eine n-artig Verunreinigung über die Ioneneinführungsmaske in den Halbleiterwafer 162 eingebracht. Dadurch werden in den IGBT-Bereichen 8 die Vielzahl von Ladungsträger-Speicherbereiche 47 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes werden die mehreren p-artigen Körperbereiche 45 in den IGBT-Bereichen 8 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der ersten Wafer-Hauptfläche 163 gebildet. Die Ioneneinführungsmaske hat mehrere Öffnungen, die jeweils Bereiche freilegen, in denen die Vielzahl von Körperbereichen 45 gebildet werden sollen.
  • Als Nächstes wird eine p-artige Verunreinigung über die Ioneneinführungsmaske in den Halbleiterwafer 162 eingebracht. Dadurch werden mehrere schwebende Bereiche 45 in den IGBT-Bereichen 8 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes, siehe 20I, werden die mehreren p--artigen Anoden-Bereiche 62 in den Diodenbereichen 9 gebildet. Die p-artige Verunreinigungskonzentration jedes Anoden-Bereichs 62 ist geringer als die p-artige Verunreinigungskonzentration jedes Körperbereichs 45. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der ersten Wafer-Hauptfläche 163 gebildet. Die Ioneneinführungsmaske hat mehrere Öffnungen, die jeweils Bereiche freilegen, in denen die Vielzahl von Anoden-Bereichen 62 gebildet werden sollen.
  • Als Nächstes wird eine p-artige Verunreinigung über die Ioneneinführungsmaske in den Halbleiterwafer 162 eingebracht. Dadurch werden in den Diodenbereichen 9 die mehreren Anoden-Bereiche 62 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes, siehe 20J, werden mehrere n+-artige Emitterbereiche 46 in den IGBT-Bereichen 8 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der ersten Wafer-Hauptfläche 163 gebildet. Die Ioneneinführungsmaske hat mehrere Öffnungen, die jeweils Bereiche freilegen, in denen die Vielzahl von Emitter-Bereichen 46 gebildet werden sollen.
  • Als Nächstes wird eine n-artig Verunreinigung über die Ioneneinführungsmaske in den Halbleiterwafer 162 eingebracht. Dadurch werden mehrere Emitter-Bereiche 46 in den IGBT-Bereichen 8 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes werden gemäß 20K die zweite Isolierschicht 81 und die dritte Isolierschicht 82 in dieser Reihenfolge von der Seite der ersten Wafer-Hauptfläche 163 gebildet. Die zweite Isolierschicht 81 enthält eine NSG-Schicht. Die zweite Isolierschicht 81 kann durch ein CVD-Verfahren gebildet werden. Die dritte Isolierschicht 82 enthält eine BPSG-Schicht. Die dritte Isolierschicht 82 kann durch ein CVD-Verfahren gebildet werden. Dadurch wird die Zwischenisolierschicht 79 gebildet, die die erste Isolierschicht 80, die zweite Isolierschicht 81 und die dritte Isolierschicht 82 enthält.
  • Als Nächstes werden unter Bezugnahme auf 20L die Vielzahl von Emitter-Gräben 48 und die Vielzahl von Emitteröffnungen 83 in den IGBT-Bereichen 8 gebildet. Außerdem werden in diesem Schritt die ersten Öffnungen 86 in den IGBT-Bereichen 8 und die zweiten Öffnungen 87 in den Diodenbereichen 9 gebildet.
  • In diesem Schritt wird zunächst eine Maske 169 mit einem vorgegebenen Muster auf der Zwischenisolierschicht 79 gebildet. Die Maske 169 hat mehrere Öffnungen 169A, die jeweils Bereiche freilegen, in denen die Emitter-Gräben 48, die Emitteröffnungen 83, die ersten Öffnungen 86 und die zweiten Öffnungen 87 ausgebildet werden sollen.
  • Als Nächstes werden nicht benötigte Teile der Zwischenisolierschicht 79 durch ein Ätzverfahren über die Maske 169 entfernt. Das Ätzverfahren kann ein Nassätzverfahren sein. In diesem Schritt werden überflüssige Teile der dritten Isolierschicht 82, überflüssige Teile der zweiten Isolierschicht 81 und überflüssige Teile der ersten Isolierschicht 80 nacheinander durch das Ätzverfahren entfernt.
  • In diesem Schritt werden nach dem Entfernen der ersten Isolierschicht 80 Teile der ersten Wafer-Hauptfläche 163, die von der Maske 169 freigelegt wurden, weiter entfernt. Dadurch werden die Emitter-Gräben 48, die Emitteröffnungen 83, die ersten Öffnungen 86 und die zweiten Öffnungen 87 gebildet.
  • Danach wird die Maske 169 entfernt.
  • Als Nächstes, siehe 20M, werden die mehreren p+-artigen Kontaktbereiche 49 in den IGBT-Bereichen 8 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der Zwischenisolierschicht 79 gebildet. Die Ioneneinführungsmaske hat mehrere Öffnungen, die jeweils die Vielzahl von Emitter-Gräben 48 (Emitteröffnungen 83) als Bereiche freilegen, in denen die Vielzahl von Kontaktbereichen 49 gebildet werden sollen.
  • Als Nächstes wird eine p-artige Verunreinigung über die Ioneneinführungsmaske in den Halbleiterwafer 162 eingebracht. Dadurch werden mehrere Kontaktbereiche 49 in den IGBT-Bereichen 8 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes, siehe 20N, wird eine Steck-Basiselektrodenschicht 170 auf der Zwischenisolierschicht 79 gebildet. Die Steck-Basiselektrodenschicht 170 wird zu einer Basis der Emitter-Steckelektroden 91, der ersten Steckelektroden 94 und der zweiten Steckelektroden 95. Dieser Schritt umfasst Schritte zur Bildung einer Sperrelektrodenschicht 92 und einer Hauptelektrodenschicht 93 in dieser Reihenfolge von der Seite der Zwischenisolierschicht 79.
  • Der Schritt der Bildung der Sperrelektrodenschicht 92 umfasst die Schritte der Bildung einer Titanschicht und einer Titannitridschicht in dieser Reihenfolge von der Seite der Zwischenisolierschicht 79. Die Titanschicht und die Titannitridschicht können jeweils durch ein Sputterverfahren gebildet werden. Stattdessen kann eine Sperrelektrodenschicht 92 mit einer einlagigen Struktur gebildet werden, die eine Titanschicht oder eine Titannitridschicht enthält. Die Hauptelektrodenschicht 93 enthält Wolfram. Die Hauptelektrodenschicht 93 kann durch ein Sputterverfahren gebildet werden. Die Steck-Basiselektrodenschicht 170 wird dabei auf der Zwischenisolierschicht 79 gebildet.
  • Als Nächstes werden, wie in 20O gezeigt, nicht benötigte Teile der Steck-Basiselektrodenschicht 170 entfernt. Die nicht benötigten Teile der Steck-Basiselektrodenschicht 170 können durch ein Ätzverfahren entfernt werden. Die nicht benötigten Teile der Steck-Basiselektrodenschicht 170 werden entfernt, bis die Zwischenisolierschicht 79 freiliegt.
  • Konkret werden die überflüssigen Teile der Steck-Basiselektrodenschicht 170 entfernt, bis die Emitteröffnungen 83 freigelegt sind und die Steck-Basiselektrodenschicht 170 in den Emitter-Gräben 48, in den ersten Öffnungen 86 und in den zweiten Öffnungen 87 eingebettet ist. Dadurch werden die Emitter-Steckelektroden 91, die ersten Steckelektroden 94 und die zweiten Steckelektroden 95 gebildet.
  • Als Nächstes, siehe 20P, wird die Vielzahl von Diodenöffnungen 84 in den Diodenbereichen 9 gebildet. In diesem Schritt wird zunächst eine Maske 171 mit einem vorgegebenen Muster auf der Zwischenisolierschicht 79 gebildet. Die Maske 171 hat eine Vielzahl von Öffnungen 171A, die jeweils Bereiche freilegen, in denen die Vielzahl von Diodenöffnungen 84 ausgebildet werden sollen.
  • Als Nächstes werden nicht benötigte Teile der Zwischenisolierschicht 79 durch ein Ätzverfahren über die Maske 171 entfernt. Das Ätzverfahren ist vorzugsweise ein anisotropes Ätzverfahren. Das anisotrope Ätzverfahren kann ein Trockenätzverfahren sein (insbesondere ein RIE-Verfahren (engl.: reactive ion etching)).
  • In diesem Schritt werden nicht benötigte Teile der ersten Isolierschicht 80, nicht benötigte Teile der zweiten Isolierschicht 81 und nicht benötigte Teile der dritten Isolierschicht 82 nacheinander durch das anisotrope Ätzverfahren entfernt. Dadurch wird die Vielzahl der Diodenöffnungen 84 gebildet. Außerdem sind die Aussparungen 67 innerhalb der Anodentrenngräben 64 ausgebildet. Danach wird die Maske 171 entfernt.
  • Im Schritt des Ausbildens der Diodenöffnungen 84 werden die Verarbeitungsbedingungen des anisotropen Ätzverfahrens so eingestellt, dass der Winkel θ, den die Innenwände der Diodenöffnungen 84 mit der ersten Wafer-Hauptfläche 163 innerhalb der Zwischenisolierschicht 79 bilden, nicht kleiner als 45° und nicht größer als 90° ist.
  • Der Winkel θ sollte nicht weniger als 45° und nicht mehr als 50°, nicht weniger als 50° und nicht mehr als 55°, nicht weniger als 55° und nicht mehr als 60°, nicht weniger als 60° und nicht mehr als 65°, nicht weniger als 65° und nicht mehr als 70°, nicht weniger als 70° und nicht mehr als 75°, nicht weniger als 75° und nicht mehr als 80°, nicht weniger als 80° und nicht mehr als 85°, oder nicht weniger als 85° und nicht mehr als 90° betragen. Der Winkel θ beträgt vorzugsweise nicht weniger als 60° und nicht mehr als 90°.
  • Es kann in Erwägung gezogen werden, ein isotropes Ätzverfahren (z. B. ein Nassätzverfahren) im Schritt der Bildung der Diodenöffnungen 84 anzuwenden. In diesem Fall wird jedoch die Zwischenisolierschicht 79 auch in seitlichen Richtungen parallel zur ersten Wafer-Hauptfläche 163 entfernt, und es besteht die Wahrscheinlichkeit, dass der Winkel θ der Innenwände aufgrund von Überdehnung kleiner als 45° wird.
  • Besonders im Fall der isotropen Ätzmethode sind erweiterte Verarbeitungsbedingungen in Bezug auf die Kontrolle einer Abtragsmenge der Zwischenisolierschicht 79 erforderlich und es wird daher schwierig, den Winkel θ angemessen einzustellen. Auch wenn die Zwischenisolierschicht 79 gemäß den im Voraus festgelegten Verarbeitungsbedingungen entfernt wird, kann der angestrebte Winkel θ aufgrund von Überätzung nicht erreicht werden. Deshalb wird in diesem Schritt die Zwischenisolierschicht 79 durch das anisotrope Ätzverfahren entfernt. Der Winkel θ kann dabei entsprechend eingestellt werden.
  • Als Nächstes werden unter Bezugnahme auf 20Q die Emitter-Anschlusselektrode 13, die Gate-Anschlusselektrode 14, die erste Mess-Anschlusselektrode 15, die zweite Mess-Anschlusselektrode 16, die Stromerfassungs-Anschlusselektrode 17 und die offene Anschlusselektrode 18 auf der ersten Wafer-Hauptfläche 163 ausgebildet.
  • In diesem Schritt wird zunächst eine Basisanschluss-Elektrodenschicht gebildet, die eine Basis der Vielzahl von Anschlüssen 13 bis 18 wird. Die Basisanschluss-Elektrodenschicht enthält eine Aluminium-Silizium-KupferLegierung. Die Basisanschluss-Elektrodenschicht kann durch ein Sputterverfahren gebildet werden.
  • Als Nächstes wird eine Maske (nicht dargestellt) mit einem vorgegebenen Muster auf der Basisanschluss-Elektrodenschicht gebildet. Die Maske deckt Bereiche ab, an denen jeweils die Vielzahl von Anschlüssen 13 bis 18 gebildet werden soll und hat Öffnungen, die Bereiche daneben freilegen. Anschließend werden nicht benötigte Teile der Basisanschluss-Elektrodenschicht durch ein Ätzverfahren über die Maske entfernt. Das Ätzverfahren kann ein Nassätzverfahren sein. Dadurch wird die Vielzahl der Klemmen 13 bis 18 gebildet. Danach wird die Maske entfernt.
  • Als Nächstes, siehe 20R, wird der Halbleiterwafer 162 auf eine vorbestimmte Dicke ausgedünnt. Der Ausdünnungsschritt umfasst einen Schritt des Ausdünnens des Halbleiterwafers 162 durch ein Schleifverfahren, das an der zweiten Wafer-Hauptfläche 164 durchgeführt wird. Das Schleifverfahren kann ein CMP-Verfahren (chemischmechanisches Polieren) sein.
  • Der Ausdünnungsschritt kann einen Schritt des Ausdünnens des Halbleiterwafers 162 durch ein Ätzverfahren beinhalten, das an der zweiten Wafer-Hauptfläche 164 anstelle eines Schleifverfahrens durchgeführt wird. Das Ätzverfahren kann ein Nassätzverfahren sein.
  • Der Ausdünnungsschritt kann auch einen Schritt des Ausdünnens des Halbleiterwafers 162 durch ein Schleifverfahren und ein Ätzverfahren umfassen, die auf der zweiten Wafer-Hauptfläche 164 durchgeführt werden. Der Halbleiterwafer 162 kann auch durch die Durchführung eines Schleifverfahrens und eines Ätzverfahrens in dieser Reihenfolge ausgedünnt werden. Der Halbleiterwafer 162 kann auch durch die Durchführung eines Ätzverfahrens und eines Schleifverfahrens in dieser Reihenfolge ausgedünnt werden.
  • Wenn nur ein Schleifverfahren durchgeführt wird, hat die zweite Wafer-Hauptfläche 164 des Halbleiterwafers 162 eine geschliffene Oberfläche mit Schleifspuren. In diesem Fall hat die zweite Hauptfläche 4 der Halbleiterschicht 2 eine geschliffene Oberfläche mit Schleifspuren. Der Schritt des Ausdünnens des Halbleiterwafers 162 wird nach Bedarf durchgeführt und kann entfallen.
  • Als Nächstes, siehe 20S, wird die n-artige Pufferschicht 33 in einem Oberflächenschichtteil der zweiten Wafer-Hauptfläche 164 gebildet. In diesem Schritt wird eine n-artige Verunreinigung über die gesamte zweite Wafer-Hauptfläche 164 des Halbleiterwafers 162 eingeführt. Dadurch wird die n-artige Pufferschicht 33 gebildet.
  • Als Nächstes wird der p-artige Kollektorbereich 34 in einem Oberflächenschichtteil der zweiten Wafer-Hauptfläche 164 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der zweiten Wafer-Hauptfläche 164 gebildet. Die Ioneneinführungsmaske hat eine Öffnung, die einen Bereich freilegt, in dem der Kollektorbereich 34 gebildet werden soll. Als Nächstes wird eine p-artige Verunreinigung über die Ioneneinführungsmaske in die zweite Wafer-Hauptfläche 164 eingebracht. Dadurch wird der Kollektorbereich 34 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes werden die mehreren n+-artigen Kathoden-Bereiche 61 in Oberflächenschichtteilen der zweiten Wafer-Hauptfläche 164 gebildet. In diesem Schritt wird zunächst eine Ioneneinführungsmaske (nicht gezeigt) mit einem vorgegebenen Muster auf der zweiten Wafer-Hauptfläche 164 gebildet. Die Ioneneinführungsmaske hat mehrere Öffnungen, die jeweils Bereiche freilegen, in denen die Vielzahl von Kathoden-Bereiche 61 gebildet werden sollen. Als Nächstes wird eine n-artige Verunreinigung über die Ioneneinführungsmaske in die zweite Wafer-Hauptfläche 164 eingebracht. Dadurch wird die Vielzahl der Kathoden-Bereiche 61 gebildet. Danach wird die Ioneneinführungsmaske entfernt.
  • Als Nächstes, siehe 20T, wird die Kollektor-Anschlusselektrode 32 auf der zweiten Wafer-Hauptfläche 164 gebildet. Die Kollektor-Anschlusselektrode 32 kann mindestens eine der folgenden Schichten enthalten: eine Ti-Schicht, eine Ni-Schicht, eine Au-Schicht, eine Ag-Schicht und eine Al-Schicht. Die Kollektor-Anschlusselektrode 32 kann durch ein Sputterverfahren gebildet werden. Danach wird der Halbleiterwafer 162 entlang der Umfangskanten jedes Bauelementbildungsbereichs 165 geschnitten, um ein Halbleiterbauelement 1 auszuschneiden. Das Halbleiterbauelement 1 wird durch die oben genannten Schritte hergestellt.
  • Nach dem Schritt des Ausdünnens des Halbleiterwafers 162 und vor dem Schritt des Ausbildens der Kollektor-Anschlusselektrode 32 kann an der zweiten Wafer-Hauptfläche 164 eine Glühbehandlung durchgeführt werden. Die Glühbehandlung kann eine Laser-Glühbehandlung sein. In diesem Fall kann eine amorphe Si-Schicht in einem Oberflächenschichtteil der zweiten Wafer-Hauptfläche 164 gebildet werden. In diesem Fall kann ein Gitterdefektbereich, der Gitterdefekte enthält, in einem Oberflächenschichtteil der zweiten Wafer-Hauptfläche 164 gebildet werden.
  • In einem Oberflächenschichtteil der zweiten Hauptfläche 4 der Halbleiterschicht 2, die aus dem Halbleiterwafer 162 ausgeschnitten wurde, kann eine amorphe Si-Schicht gebildet werden. Auch kann ein Gitterdefektbereich, der Gitterdefekte enthält, in einem Oberflächenschichtteil der zweiten Hauptfläche 4 der Halbleiterschicht 2 ausgebildet sein. Durch eine solche Struktur kann eine ohmsche Eigenschaft der Kollektor-Anschlusselektrode 32 in Bezug auf die zweite Hauptfläche 4 (Kollektor-Bereich 34 und Kathoden-Bereiche 61) verbessert werden.
  • Die Reihenfolge des Schritts der Bildung der Ladungsträger-Speicherbereiche 47, des Schritts der Bildung der Körperbereiche 45, des Schritts der Bildung der Anoden-Bereiche 62 und des Schritts der Bildung der Emitter-Bereiche 46 ist beliebig und nicht auf die oben beschriebene Reihenfolge der Schritte beschränkt.
  • Unter dem Gesichtspunkt der Unterdrückung unerwünschter Diffusion durch Erwärmung werden die Bereiche jedoch vorzugsweise in einer Reihenfolge ausgehend von tief in die Halbleiterscheibe 162 eingebrachten Bereichen gebildet. Das heißt, es ist vorteilhaft, die Ladungsträger-Speicherbereiche 47, die in den tiefsten Bereichen gebildet werden, zuerst zu bilden und die Emitter-Bereiche 46, die in den flachsten Bereichen gebildet werden, zuletzt zu bilden. In diesem Fall kann eine unerwünschte Diffusion der Körperbereiche 45, der Emitter-Bereiche 46, der Ladungsträger-Speicherbereiche 47 und der Anoden-Bereiche 62 verhindert werden.
  • Auch der Schritt der Bildung der Pufferschicht 33, der Schritt der Bildung der Kathoden-Bereiche 61 und der Schritt der Bildung des Kollektor-Bereichs 34 ist willkürlich und nicht auf die oben beschriebene Reihenfolge der Schritte beschränkt. Auch der Schritt des Ausdünnens des Halbleiterwafers 162, der Schritt des Ausbildens der Pufferschicht 33, der Schritt des Ausbildens der Kathoden-Bereiche 61 und der Schritt des Ausbildens des Kollektor-Bereichs 34 können zu einem beliebigen Zeitpunkt nach dem Schritt des Vorbereitens des Halbleiterwafers 162 und vor dem Schritt des Ausbildens der Vielzahl von Anschlüssen 13 bis 18 durchgeführt werden.
  • Beispielsweise kann der Schritt des Ausdünnens des Halbleiterwafers 162, der Schritt der Bildung der Pufferschicht 33, der Schritt der Bildung der Kathoden-Bereiche 61 und der Schritt der Bildung des Kollektor-Bereichs 34 vor dem Schritt der Bildung der schwebenden Bereiche 52 durchgeführt werden.
  • Unter dem Gesichtspunkt der Unterdrückung unerwünschter Diffusion aufgrund von Erwärmung werden jedoch der Schritt des Ausdünnens des Halbleiterwafers 162, der Schritt des Bildens der Pufferschicht 33, der Schritt des Bildens der Kathoden-Bereiche 61 und der Schritt des Bildens des Kollektor-Bereichs 34 vorzugsweise nach dem Schritt des Bildens der Körperbereiche 45, dem Schritt des Bildens der Emitter-Bereiche 46, dem Schritt des Bildens der Ladungsträger-Speicherbereiche 47 und dem Schritt des Bildens der Anoden-Bereiche 62 durchgeführt.
  • 21 ist eine vergrößerte Ansicht eines Bereichs entsprechend 5 und ist eine vergrößerte Ansicht eines Halbleiterbauelements 181 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. 22 ist eine Schnittansicht eines Bereichs entsprechend 10 und ist eine Schnittansicht zur Beschreibung der Struktur des in 21 gezeigten Halbleiterbauelements 181.
  • Im Folgenden werden Strukturen, die den für das Halbleiterbauelement 1 beschriebenen Strukturen entsprechen, mit den gleichen Bezugszeichen versehen und deren Beschreibung entfällt. In 21 ist ein Bereich, in dem der Kollektor-Bereich 34 ausgebildet ist, mit einer gestrichelten Schraffur dargestellt.
  • Bezug nehmend auf 21 und 22 umfasst der Kollektor-Bereich 34 in dieser Ausführungsform Herausführungsbereiche 182. Die Herausführungsbereiche 182 kreuzen die Grenzen zwischen den IGBT-Bereichen 8 und den Diodenbereichen 9 und sind zu den peripheren Kanten der Diodenbereiche 9 herausgeführt. Die Herausführungsbereiche 182 sind von den IGBT-Bereichen 8 zu den Diodenbereichen 9 entlang der ersten Richtung X herausgeführt.
  • In der vorliegenden Ausführung sind die Herausführungsbereiche 182 als Bänder entlang der peripheren Kante der Diodenbereiche 9 in der Draufsicht ausgebildet. Insbesondere sind die Herausführungsbereiche 182 zu ringförmigen Formen (in dieser Ausführungsform endlose Formen) geformt, die in der Draufsicht innere Bereiche der Diodenbereiche 9 umgeben. Die Herausführungsbereiche 182 sind dabei von den IGBT-Bereichen 8 zu den Diodenbereichen 9 entlang der ersten Richtung X und der zweiten Richtung Y herausgeführt.
  • Die Herausführungsbereiche 182 überlappen sich mit den Diodenbereichen 9 über eine vorgegebene Überlappungsbreite W in der Draufsicht. Ausgangspunkte der Überlappungsbreite W sind an den Grenzen zwischen den IGBT-Bereichen 8 und den Diodenbereichen 9 gesetzt. In der vorliegenden Ausführung sind die Ausgangspunkte der Überlappungsbreite W an zentralen Abschnitten der Anodentrenngräben 64 gesetzt, die den IGBT-Bereichen 8 am nächsten liegen und die Anoden-Bereiche 62 berühren. Endpunkte der Überlappungsbreite W sind an den Grenzen zwischen den Herausführungsbereichen 182 und den Kathoden-Bereichen 61 gesetzt.
  • Das Verhältnis W/WD zwischen der Überlappungsbreite W und der Breite WD der Diodenbereiche sollte nicht kleiner als 0,001 und nicht größer als 0,5 sein. Das Verhältnis W/WD kann nicht weniger als 0, 001 und nicht mehr als 0, 01, nicht weniger als 0, 01 und nicht mehr als 0, 05, nicht weniger als 0, 05 und nicht mehr als 0, 1, nicht weniger als 0, 1 und nicht mehr als 0, 15, nicht weniger als 0, 15 und nicht mehr als 0,2, nicht weniger als 0.2 und nicht mehr als 0,25, nicht weniger als 0,25 und nicht mehr als 0,3, nicht weniger als 0,3 und nicht mehr als 0,35, nicht weniger als 0,35 und nicht mehr als 0,4, nicht weniger als 0,4 und nicht mehr als 0,45, oder nicht weniger als 0,45 und nicht mehr als 0,5.
  • Die Überlappungsbreite W sollte nicht kleiner als 1 µm und nicht größer als 200 µm sein. Die Überlappungsbreite W kann nicht weniger als 1 µm und nicht mehr als 50 µm, nicht weniger als 50 µm und nicht mehr als 100 µm, nicht weniger als 100 µm und nicht mehr als 150 µm, oder nicht weniger als 150 µm und nicht mehr als 200 µm betragen.
  • Die Überlappungsbreite W kann nicht weniger als 1 µm und nicht mehr als 20 µm, nicht weniger als 20 µm und nicht mehr als 40 µm, nicht weniger als 40 µm und nicht mehr als 60 µm, nicht weniger als 60 µm und nicht mehr als 80 µm, nicht weniger als 80 µm und nicht mehr als 100 µm, nicht weniger als 100 µm und nicht mehr als 120 µm, nicht weniger als 120 µm und nicht mehr als 140 µm, nicht weniger als 140 µm und nicht mehr als 160 µm, nicht weniger als 160 µm und nicht mehr als 180 µm, oder nicht weniger als 180 µm und nicht mehr als 200 µm betragen. Die Überlappungsbreite W ist vorzugsweise nicht kleiner als 10 µm und nicht größer als 150 µm.
  • Jeder Herausführungsbereich 182 kann einem oder mehreren Anoden-Bereichen 62 in Bezug auf die Normalrichtung Z gegenüberliegen. Der Herausführungsbereich 182 kann 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19 oder 20 Anoden-Bereichen 62 gegenüberliegen. Der Herausführungsbereich 182 liegt vorzugsweise nicht weniger als 1 und nicht mehr als 10 Anodenbereichen 62 gegenüber.
  • Jeder Herausführungsbereich 182 kann einem oder mehreren Anodentrenngräben 64 in Bezug auf die Normalrichtung Z gegenüberliegen. Der Herausführungsbereich 182 kann 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19 oder 20 Anodentrenngräben 64 gegenüberliegen. Der Herausführungsbereich 182 liegt vorzugsweise nicht weniger als 1 und nicht mehr als 10 Anodentrenngräben 64 gegenüber.
  • 23 ist eine grafische Darstellung der Ergebnisse einer Untersuchung der Rückwärtserholungseigenschaftenvon pn-Übergangsdioden durch eine Simulation. In 23 zeigt die Ordinate die Stromdichte [A·cm-3] und die Abszisse die Zeit µs] an.
  • Eine erste Kennlinie α, eine zweite Kennlinie β und eine dritte Kennlinie γ sind in 23 dargestellt. Die erste Kennlinie α stellen die Rückerholungsstromeigenschaften (engl.: reverse recovery current characteristics) einer pn-Übergangsdiode in einem Fall dar, in dem die Überlappungsbreite W auf 0 µm eingestellt ist. Die zweite Kennlinie β stellt die Rückerholungsstromeigenschaften einer pn-Übergangsdiode in einem Fall dar, in dem die Überlappungsbreite W auf 100 µm eingestellt ist. Die dritte Kennlinie γ stellt die Rückerholungsstromeigenschaften einer pn-Übergangsdiode in einem Fall dar, in dem die Überlappungsbreite W auf 150 µm eingestellt ist.
  • Bezug nehmend auf die erste Kennlinie α, die zweite Kennlinie β und die dritte Kennlinie γ ist festzustellen, dass ein Rückerholungsstrom einer pn-Übergangsdiode reduziert und eine Rückerholungszeit der pn-Übergangsdiode verkürzt wird, indem die Überlappungsbreite W erhöht wird. Das heißt, es wurde festgestellt, dass der Erholungsverlust Err durch Vergrößerung der Überlappungsbreite W verringert werden kann. Wenn die Überlappungsbreite W jedoch zu stark vergrößert wird, werden die Kathoden-Bereiche 61 eliminiert und die Diodeneigenschaften gehen verloren, und daher ist die Überlappungsbreite W vorzugsweise nicht kleiner als 1 µm und nicht größer als 200 µm.
  • 24 ist eine perspektivische Ansicht eines Konfigurationsbeispiels für ein Halbleitermodul 201. Im Halbleitermodul 201 sind ein oder zwei oder mehr Halbleiterchips 202 integriert.
  • In der vorliegenden Ausführung hat das Halbleitermodul 201 eine Struktur, in der zwei Halbleiterchips 202 eingebaut sind. Im Folgenden werden die beiden Halbleiterchips 202 der Einfachheit halber jeweils als erster Halbleiterchip 202A und als zweiter Halbleiterchip 202B bezeichnet.
  • Das Halbleiterbauelement 1 gemäß der ersten bevorzugten Ausführungsform oder das Halbleiterbauelement 181 gemäß der zweiten bevorzugten Ausführungsform wird als erster Halbleiterchip 202A eingesetzt. Das Halbleiterbauelement 1 gemäß der ersten bevorzugten Ausführungsform oder das Halbleiterbauelement 181 gemäß der zweiten bevorzugten Ausführungsform wird als zweiter Halbleiterchip 202B eingesetzt.
  • Bezug nehmend auf 24 enthält das Halbleitermodul 201 ein Gehäuse 203, das den ersten Halbleiterchip 202A und den zweiten Halbleiterchip 202B aufnimmt. Das Gehäuse 203 umfasst eine Harzhülle 204 und ein Trägersubstrat 205. Das Trägersubstrat 205 ist ein Substrat, das den ersten Halbleiterchip 202A und den zweiten Halbleiterchip 202B trägt.
  • Die Harzhülle 204 umfasst eine Bodenwand 206 und Seitenwände 207A, 207B, 207C und 207D. Die Bodenwand 206 ist in einer Draufsicht aus einer normalen Richtung betrachtet viereckig (in dieser Ausführungsform rechteckig) geformt.
  • In der Bodenwand 206 ist eine Durchgangsbohrung 208 ausgebildet. Die Durchgangsbohrung 208 ist in einem Bereich in einem Abstand zu einem inneren Bereich von den peripheren Kanten der Bodenwand 206 ausgebildet. In der vorliegenden Ausführung ist die Durchgangsbohrung 208 in der Draufsicht viereckig (in dieser Ausführungsform rechteckig) geformt.
  • Die Seitenwände 207A bis 207D sind von den peripheren Kanten der Bodenwand 206 in Richtung einer der Bodenwand 206 gegenüberliegenden Seite aufgerichtet. Die Seitenwände 207A bis 207D begrenzen eine Öffnung 209 auf der der Bodenwand 206 gegenüberliegenden Seite. Die Seitenwände 207A bis 207D mit der Bodenwand 206 grenzen einen Innenraum 210 ab.
  • Die Seitenwand 207A und die Seitenwand 207C erstrecken sich entlang einer kurzen Richtung der Bodenwand 206. Die Seitenwand 207A und die Seitenwand 207C stehen sich in einer Längsrichtung der Bodenwand 206 gegenüber. Die Seitenwand 207B und die Seitenwand 207D erstrecken sich entlang der Längsrichtung der Bodenwand 206. Die Seitenwand 207B und die Seitenwand 207D stehen sich in der kurzen Richtung der Bodenwand 206 gegenüber.
  • Die Bolzeneinführungslöcher 211, 212, 213 und 214 sind jeweils an vier Eckbereichen des Innenraums 210 ausgebildet. Der Innenraum 210 wird durch ein nicht abgebildetes Deckelelement verschlossen. Das Deckelelement wird über die Bolzeneinführungslöcher 211, 212, 213 und 214 durch Bolzen verschraubt.
  • Die Harzhülle 204 umfasst eine Vielzahl von Anschlussstützteilen 215, 216, 217 und 218. In der vorliegenden Ausführung umfasst die Vielzahl von Anschlussstützteilen 215 bis 218 einen ersten Anschlussstützteil 15, einen zweiten Anschlussstützteilen 216, einen dritten Anschlussstützteil 217 und einen vierten Anschlussstützteil 218.
  • Der erste Anschlussstützteil 215 und der zweite Anschlussstützteil 216 sind an der Seitenwand 207Aangebracht. In der vorliegenden Ausführung sind der erste Anschlussstützteil 215 und der zweite Anschlussstützteil 216 integral mit der Außenwand der Seitenwand 207A ausgebildet.
  • Der erste Anschlussstützteil 215 und der zweite Anschlussstützteil 216 sind in der kurzen Richtung in einem Abstand zueinander ausgebildet. Der erste Anschlussstützteil 215 und der zweite Anschlussstützteil 216 sind jeweils als Block geformt. Der erste Anschlussstützteil 215 und der zweite Anschlussstützteil 216 ragen jeweils in Längsrichtung von der Außenwand der Seitenwand 207A nach außen.
  • Der dritte Anschlussstützteil 217 und der vierte Anschlussstützteil 218 sind an einer Außenwand der Seitenwand 207C angebracht. In der vorliegenden Ausführung sind der dritte Anschlussstützteil 217 und der vierte Anschlussstützteil 218 integral mit der Außenwand der Seitenwand 207C ausgebildet.
  • Der dritte Anschlussstützteil 217 und der vierte Anschlussstützteil 218 sind in der kurzen Richtung in einem Abstand zueinander ausgebildet. Der dritte Anschlussstützteil 217 und der vierte Anschlussstützteil 218 sind jeweils als Block geformt. Der dritte Anschlussstützteil 217 und der vierte Anschlussstützteil 218 ragen jeweils in Längsrichtung von der Seitenwand 207C nach außen.
  • Der erste Anschlussstützteil 215, der zweite Anschlussstützteil 216, der dritte Anschlussstützteil 217 und der vierte Anschlussstützteil 218 haben jeweils eine Stützwand 219. Jede Stützwand 219 ist in einem Bereich positioniert, der näher an der Seite der Öffnung 209 liegt als die Bodenwand 206. Jede Stützwand 219 hat in der Draufsicht die Form eines Vierecks.
  • Ein erstes Bolzeneinführungsloch 221 ist in einem Bereich zwischen dem ersten Anschlussstützteil 215 und dem zweiten Anschlussstützteil 216 ausgebildet. Ein zweites Bolzeneinführungsloch 222 ist in einem Bereich zwischen dem dritten Anschlussstützteil 217 und dem vierten Anschlussstützteil 218 ausgebildet.
  • Das Trägersubstrat 205 enthält eine Wärmeableitplatte 225, einen Isolator 226 und einen Schaltungsteil 227. Das Trägersubstrat 205 ist an einer Außenfläche der Harzhülle 204 befestigt, so dass der Schaltungsteil 227 von der Durchgangsbohrung 208 der Bodenwand 206 freigelegt ist. Das Trägersubstrat 205 kann an der Außenfläche der Harzhülle 204 befestigt sein, indem die Wärmeableitplatte 225 an die Außenfläche der Harzhülle 204 geklebt wird.
  • Die Wärmeableitplatte 225 kann eine Metallplatte sein. Die Wärmeableitplatte 225 kann eine Isolierplatte sein, die mit einem Metallfilm bedeckt ist. Die Wärmeableitplatte 225 ist in einer Draufsicht aus einer normalen Richtung betrachtet viereckig (in dieser Ausführungsform rechteckig) geformt.
  • Der Isolator 226 ist auf Wärmeableitplatte 225 gebildet. Der Isolator 226 kann ein Montagesubstrate sein, das ein isolierendes Material enthält. Der Isolator 226 kann eine isolierende Folie sein, die als Film auf der Wärmeableitplatte 225 ausgebildet ist.
  • Der Schaltungsteil 227 ist über den Isolator 226 auf der Wärmeableitplatte 225 ausgebildet. Der Schaltungsteil 227 enthält eine Vielzahl von Verdrahtungen 231, 232 und 233, den ersten Halbleiterchip 202A und den zweiten Halbleiterchip 202B. In der vorliegenden Ausführung umfassen die Verdrahtungen 231 bis 233 eine erste Kollektor-Verdrahtung 231, eine zweite Kollektor-Verdrahtung 232 und eine Emitter-Verdrahtung 233.
  • Die erste Kollektor-Verdrahtung 231 ist als Platte oder als Folie ausgebildet. Die erste Kollektor-Verdrahtung 231 hat in der Draufsicht eine viereckige Form. Die erste Kollektor-Verdrahtung 231 ist in einem Bereich an einer Seite in einer langen Richtung (Seite der Seitenwand 207A) und einer Seite in einer kurzen Richtung (Seite der Seitenwand 207D) der Wärmeableitplatte 225 angeordnet.
  • Die zweite Kollektor-Verdrahtung 232 ist als Platte oder als Folie ausgebildet. Die zweite Kollektor-Verdrahtung 232 hat in der Draufsicht eine viereckige Form. Die zweite Kollektor-Verdrahtung 232 ist in einem Abstand zu der ersten Kollektor-Verdrahtung 231 in einem Bereich an einer anderen Seite in der Längsrichtung (Seite der Seitenwand 207C) und der einen Seite in der kurzen Richtung (Seite der Seitenwand 207D) der Wärmeableitplatte 225 angeordnet.
  • Die Emitter-Verdrahtung 233 ist als Platte oder Folie ausgebildet. Die Emitter-Verdrahtung 233 hat in der Draufsicht eine viereckige Form. In der vorliegenden Ausführung hat die Emitter-Verdrahtung 233 eine rechteckige Form, die sich entlang der Längsrichtung der Wärmeableitplatte 225 erstreckt.
  • Die Emitter-Verdrahtung 233 ist beabstandet von der ersten Kollektor-Verdrahtung 231 und der zweiten Kollektor-Verdrahtung 232 in einem Bereich auf einer anderen Seite in der kurzen Richtung (Seite der Seitenwand 207B) der Wärmeableitplatte 225 angeordnet.
  • Der erste Halbleiterchip 202A ist auf der ersten Kollektor-Verdrahtung 231 in einer Orientierung angeordnet, in der die Kollektor-Anschlusselektrode 32 der Wärmeableitplatte gegenüberliegt. Die Kollektor-Anschlusselektrode 32 des ersten Halbleiterchips 202A ist über ein leitfähiges Bondingmaterial mit der ersten Kollektor-Verdrahtung 231 verbunden.
  • Die Kollektor-Anschlusselektrode 32 des ersten Halbleiterchips 202A ist dabei elektrisch mit der ersten Kollektor-Verdrahtung 231 verbunden. Das leitfähige Bondingmaterial kann Lot oder eine leitfähige Paste enthalten.
  • Der zweite Halbleiterchip 202B ist auf der zweiten Kollektor-Verdrahtung 232 in einer Orientierung angeordnet, in der die Kollektor-Anschlusselektrode 32 der Wärmeableitplatte gegenüberliegt. Die Kollektor-Anschlusselektrode 32 des zweiten Halbleiterchips 202B ist über ein leitfähiges Bondingmaterial mit der zweiten Kollektor-Verdrahtung 232 verbunden.
  • Die Kollektor-Anschlusselektrode 32 des zweiten Halbleiterchips 202B ist dabei elektrisch mit der zweiten Kollektor-Verdrahtung 232 verbunden. Das leitfähige Bondingmaterial kann Lot oder eine leitfähige Paste enthalten.
  • Das Halbleitermodul 201 enthält eine Vielzahl von Anschlüssen 234, 235, 236 und 237. Die Vielzahl der Anschlüsse 234 bis 237 umfassen einen Kollektoranschluss 234, einen ersten Emitter-Anschluss 235, einen gemeinsamen Anschluss 236 und einen zweiten Emitter-Anschluss 237.
  • Der Kollektor-Anschluss 234 ist am ersten Anschlussstützteil 215 angeordnet. Der Kollektor-Anschluss 234 ist elektrisch mit der ersten Kollektor-Verdrahtung 231 verbunden. Der Kollektor-Anschluss 234 umfasst einen ersten Bereich 238 und einen zweiten Bereich 239. Der erste Bereich 238 des Kollektor-Anschlusses 234 befindet sich außerhalb des Innenraums 210. Der zweite Bereich 239 des Kollektor-Anschlusses 234 befindet sich innerhalb des Innenraums 210.
  • Der erste Bereich 238 des Kollektor-Anschlusses 234 wird von der Stützwand 219 des ersten Anschlussstützteils 215 getragen. Der zweite Bereich 239 des Kollektor-Anschlusses 234 durchdringt vom ersten Bereich 238 aus die Seitenwand 207A und wird in den Innenraum 210 herausgeführt. Der zweite Bereich 239 des Kollektor-Anschlusses 234 ist elektrisch mit der ersten Kollektor-Verdrahtung 231 verbunden.
  • Der erste Emitter-Anschluss 235 ist am zweiten Anschlussstützteil 216 angeordnet. Der erste Emitter-Anschluss 235 ist elektrisch mit der Emitter-Verdrahtung 233 verbunden. Der erste Emitter-Anschluss 235 umfasst einen ersten Bereich 240 und einen zweiten Bereich 241. Der erste Bereich 240 des ersten Emitter-Anschlusses 235 befindet sich außerhalb des Innenraums 210. Der zweite Bereich 241 des ersten Emitter-Anschlusses 235 befindet sich innerhalb des Innenraums 210.
  • Der erste Bereich 240 des ersten Emitter-Anschlusses 235 wird von der Stützwand 219 des zweiten Anschlussstützteils 216 gestützt. Der zweite Bereich 241 des ersten Emitter-Anschlusses 235 durchdringt vom ersten Bereich 240 aus die Seitenwand 207A und wird in den Innenraum 210 herausgeführt. Der zweite Bereich 241 des ersten Emitter-Anschlusses 235 ist elektrisch mit der Emitter-Verdrahtung 233 verbunden.
  • Der gemeinsame Anschluss 236 ist am dritten Anschlussstützteil 217 angeordnet. Der gemeinsame Anschluss 236 ist elektrisch mit der zweiten Kollektor-Verdrahtung 232 verbunden. Der gemeinsame Anschluss 236 umfasst einen ersten Bereich 242 und einen zweiten Bereich 243. Der erste Bereich 242 des gemeinsamen Anschlusses 236 befindet sich außerhalb des Innenraums 210. Der zweite Bereich 243 des gemeinsamen Anschlusses 236 befindet sich innerhalb des Innenraums 210.
  • Der erste Bereich 242 des gemeinsamen Anschlusses 236 wird von der Stützwand 219 des zweiten Anschlussstützteils 216 gestützt. Der zweite Bereich 243 des gemeinsamen Anschlusses 236 durchdringt die Seitenwand 207C vom ersten Bereich 240 aus und wird in den Innenraum 210 herausgeführt. Der zweite Bereich 243 des gemeinsamen Anschlusses 236 ist elektrisch mit der zweiten Kollektor-Verdrahtung 232 verbunden.
  • Der zweite Emitter-Anschluss 237 ist am vierten Anschlussstützteil 218 angeordnet. Der zweite Emitter-Anschluss 237 ist elektrisch mit der Emitter-Verdrahtung 233 verbunden. Der zweite Emitter-Anschluss 237 umfasst einen ersten Bereich 244 und einen zweiten Bereich 245. Der erste Bereich 244 des zweiten Emitter-Anschlusses 237 befindet sich außerhalb des Innenraums 210. Der zweite Bereich 245 des zweiten Emitter-Anschlusses 237 befindet sich innerhalb des Innenraums 210.
  • Der erste Bereich 244 des zweiten Emitter-Anschlusses 237 wird von der Stützwand 219 des vierten Anschlussstützteils 218 gestützt. Der zweite Bereich 245 des zweiten Emitter-Anschlusses 237 durchdringt die Seitenwand 207C vom ersten Bereich 244 aus und wird in den Innenraum 210 herausgeführt. Der zweite Bereich 245 des zweiten Emitter-Anschlusses 237 ist elektrisch mit der Emitter-Verdrahtung 233 verbunden.
  • Das Halbleitermodul 201 enthält eine Vielzahl (sechs in dieser Ausführungsform) von Seitenwandanschlüssen 246A bis 246H. Die Vielzahl von Seitenwandanschlüssen 246A bis 246H ist beabstandet entlang der Seitenwand 207D im Innenraum 210 angeordnet.
  • Die mehreren Seitenwandanschlüsse 246A bis 246H enthalten jeweils einen internen Verbindungsteil 247 und einen externen Verbindungsteil 248. Die internen Verbindungsteile 247 sind an der Bodenwand 206 angeordnet. Die externen Verbindungsteile 248 erstrecken sich als Linien von den inneren Verbindungsteilen 247 entlang der Seitenwand 207D und sind aus dem Innenraum 210 herausgeführt.
  • Die mehreren Seitenwandanschlüsse 246A bis 246H umfassen drei Seitenwandanschlüsse 246Abis 246D für den ersten Halbleiterchip 202A und drei Seitenwandanschlüsse 246E bis 246H für den zweiten Halbleiterchip 202B.
  • Die Seitenwandanschlüsse 246A bis 246D stehen der ersten Kollektor-Verdrahtung 231 entlang der kurzen Richtung gegenüber. Der Seitenwandanschluss 246A ist als Gate-Anschluss ausgebildet, der mit der Gate-Anschlusselektrode 14 des ersten Halbleiterchips 202A verbunden ist.
  • Die Seitenwandanschlüsse 246B bis 246D sind jeweils als Anschlüsse ausgebildet, die mit der ersten Mess-Anschlusselektrode 15, der zweiten Mess-Anschlusselektrode 16 und der Stromerfassung-Anschlusselektrode 17 des ersten Halbleiterchips 202A verbunden sind. Mindestens einer der Seitenwandanschlüsse 246B bis 246D kann ein offener Anschluss sein.
  • Die Seitenwandanschlüsse 246E bis 246H liegen der zweiten Kollektor-Verdrahtung 232 entlang der kurzen Richtung gegenüber. Der Seitenwandanschluss 246E ist als Gate-Anschlusselektrode ausgebildet, der mit der Gate-Anschlusselektrode 14 des zweiten Halbleiterchips 202B verbunden ist.
  • Die Seitenwandanschlüsse 246F bis 246H sind jeweils als Anschlüsse ausgebildet, die mit der ersten Mess-Anschlusselektrode 15, der zweiten Mess-Anschlusselektrode 16 und der Stromerfassung-Anschlusselektrode 17 des zweiten Halbleiterchips 202B verbunden sind. Mindestens einer der Seitenwandanschlüsse 246F bis 246H kann ein offener Anschluss sein.
  • Das Halbleitermodul 201 enthält eine Vielzahl von Anschlussdrähten 249A bis 249J. Die mehreren Anschlussdrähte 249A bis 249J können jeweils mindestens eine Materialart Gold, Silber, Kupfer oder Aluminium enthalten. Die Anschlussdrähte 249A bis 249J können jeweils einen Bonddraht enthalten. Die Anschlussdrähte 249A bis 249J können jeweils eine leitende Platte enthalten.
  • Die Vielzahl von Anschlussdrähten 249A bis 249J umfassen erste Anschlussdrähte 249A, zweite Anschlussdrähte 249B, dritte Anschlussdrähte 249C, vierte Anschlussdrähte 249D, fünfte Anschlussdrähte 249E, sechste Anschlussdrähte249F, einen siebten Anschlussdraht249G, einen achten Anschlussdraht 249H, neunte Anschlussdrähte 249I und zehnte Anschlussdrähte 249J.
  • Die ersten Anschlussdrähte 249A verbinden den Kollektor-Anschluss 234 und die erste Kollektor-Verdrahtung 231. Die zweiten Anschlussdrähte 249B verbinden den ersten Emitter-Anschluss 235 und die Emitter-Verdrahtung 233. Die dritten Anschlussdrähte 249C verbinden den gemeinsamen Anschluss 236 und die zweite Kollektor-Verdrahtung 232.
  • Die vierten Anschlussdrähte 249D verbinden den zweiten Emitter-Anschluss 237 und die Emitter-Verdrahtung 233. Die fünften Anschlussdrähte 249E verbinden die Emitter-Anschlusselektrode 13 des ersten Halbleiterchips 202A und die zweite Kollektor-Verdrahtung 232. Die sechsten Anschlussdrähte 249F verbinden die Emitter-Anschlusselektrode 13 des zweiten Halbleiterchips 202B und die Emitter-Verdrahtung 233.
  • Der siebte Anschlussdraht 249G verbindet die Gate-Anschlusselektrode 14 des ersten Halbleiterchips 202A und den Seitenwandanschluss 246A. Der achte Anschlussdraht 249H verbindet die Gate-Anschlusselektrode 14 des zweiten Halbleiterchips 202B und den Seitenwandanschluss 246E.
  • Die neunten Anschlussdrähte 249I verbinden die erste Mess-Anschlusselektrode 15, die zweite Mess-Anschlusselektrode 16 und die Stromerfassung-Anschlusselektrode 17 des ersten Halbleiterchips 202A und die Seitenwandanschlüsse 246B bis 246D.
  • Die zehnten Anschlussdrähte 249J verbinden die erste Mess-Anschlusselektrode 15, die zweite Mess-Anschlusselektrode 16 und die Stromerfassung-Anschlusselektrode 17 des zweiten Halbleiterchips 202B und die Seitenwandanschlüsse 246F bis 246H.
  • 25 ist ein Schaltungsdiagramm der elektrischen Struktur des in 24 dargestellten Halbleitermoduls 201.
  • Bezug nehmend auf 25, enthält das Halbleitermodul 201 eine Halbbrückenschaltung 250. Die Halbbrückenschaltung 250 umfasst den ersten Halbleiterchip 202A und den zweiten Halbleiterchip 202B.
  • Der erste Halbleiterchip 202A bildet einen Hochspannungs-Seitenarm der Halbbrückenschaltung 250. Der zweite Halbleiterchip 202B bildet einen Niederspannungs-Seitenarm der Halbbrückenschaltung 250.
  • Ein Gate-Anschluss (der Seitenwandanschluss 246A) ist mit der Gate-Anschlusselektrode 14 des ersten Halbleiterchips 202A verbunden. Der Kollektor-Anschluss 234 ist mit der Kollektor-Anschlusselektrode 32 des ersten Halbleiterchips 202A verbunden.
  • Die Kollektor-Anschlusselektrode 32 des zweiten Halbleiterchips 202B ist mit der Emitter-Anschlusselektrode 13 des ersten Halbleiterchips 202A verbunden. Der gemeinsame Anschluss 236 ist mit einem Verbindungsteil der Emitter-Anschlusselektrode 13 des ersten Halbleiterchips 202A und der Kollektor-Anschlusselektrode 32 des zweiten Halbleiterchips 202B verbunden.
  • Ein Gate-Anschluss (der Seitenwandanschluss 246D) ist mit der Gate-Anschlusselektrode 14 des zweiten Halbleiterchips 202B verbunden. Der erste Emitter-Anschluss 235 (zweiter Emitter-Anschluss 237) ist mit der Emitter-Anschlusselektrode 13 des zweiten Halbleiterchips 202B verbunden.
  • Ein Gate-Treiber-IC usw. kann über den Gate-Anschluss (Seitenwandanschluss 246A) mit der Gate-Anschlusselektrode 14 des ersten Halbleiterchips 202A verbunden werden. Ein Gate-Treiber-IC usw. kann über den Gate-Anschluss (Seitenwandanschluss 246D) mit der Gate-Anschlusselektrode 14 des zweiten Halbleiterchips 202B verbunden werden.
  • Das Halbleitermodul 201 kann ein Wechselrichtermodul sein, das eine beliebige Phase aus einer U-Phase, einer V-Phase und einer W-Phase in einem Dreiphasenmotor mit U-Phase, V-Phase und W-Phase steuert. Eine Wechselrichtervorrichtung, die den Dreiphasenmotor antreibt, kann aus drei Halbleitermodulen 201 bestehen, die der U-Phase, der V-Phase und der W-Phase des Dreiphasenmotors entsprechen.
  • In diesem Fall wird eine Gleichspannungsversorgung an den Kollektor-Anschluss 234 und den ersten Emitter-Anschluss 235 (zweiter Emitter-Anschluss 237) jedes Halbleitermoduls 201 angeschlossen. Außerdem wird eine beliebige Phase der U-Phase, der V-Phase und der W-Phase des Dreiphasenmotors als Last an den gemeinsamen Anschluss 236 jedes Halbleitermoduls 201 angeschlossen.
  • Bei der Wechselrichtervorrichtung werden der erste Halbleiterchip 202A und der zweite Halbleiterchip 202B nach einem vorgegebenen Schaltmuster angesteuert und geregelt. Dabei wird eine Gleichspannung in eine dreiphasige Wechselspannung umgewandelt und der Drehstrommotor sinusförmig angetrieben.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung können auch in noch anderen Ausführungsformen realisiert werden.
  • Bei jeder der oben beschriebenen bevorzugten Ausführungsformen kann die Halbleiterschicht 2 eine geschichtete Struktur aufweisen, die ein p-artiges Halbleitersubstrat anstelle des n--artigen Halbleitersubstrats 31 und eine auf dem Halbleitersubstrat gebildete n--artige Epitaxieschicht enthält. In diesem Fall entspricht das p-artige Halbleitersubstrat dem Kollektorbereich 34. Außerdem entspricht die n--artige Epitaxieschicht dem Driftbereich 30.
  • Das p-artige Halbleitersubstrat kann aus Silizium sein. Die n--artige Epitaxieschicht kann aus Silizium sein. Die n--artige Epitaxieschicht wird durch epitaktisches Aufwachsen von Silizium von einer Hauptfläche des p-artigen Halbleitersubstrats gebildet.
  • In jeder der oben beschriebenen bevorzugten Ausführungsformen kann ein Aufbau gewählt werden, bei dem die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte invertiert sind. Das heißt, ein p-artiger Teil kann n-artig ausgebildet sein und ein n-artiger Teil kann p-artig ausgebildet sein.
  • Beispiele für Merkmale, die aus dieser Beschreibung und den Zeichnungen entnommen wurden, sind im Folgenden aufgeführt.
  • [A1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, die eine erste Hauptfläche an einer Seite und eine zweite Hauptfläche an einer anderen Seite aufweist; einen Driftbereich eines ersten Leitfähigkeitstyps, der innerhalb der Halbleiterschicht ausgebildet ist; einen Diodenbereich, der einen ersten Verunreinigungsbereich eines zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der ersten Hauptfläche ausgebildet ist, und einen zweiten Verunreinigungsbereich des ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildet ist, enthält und einen IGBT-Bereich, der eine FET-Struktur enthält, die einen in der ersten Hauptfläche ausgebildeten Körperbereich des zweiten Leitfähigkeitstyps, einen in einem Oberflächenschichtteil des Körperbereichs ausgebildeten Emitter-Bereich des ersten Leitfähigkeitstyps und eine Gate-Elektrodenschicht, die dem Körperbereich und dem Emitter-Bereich über eine Gate-Isolierschicht und einen in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildeten Kollektor-Bereich des zweiten Leitfähigkeitstyps gegenüberliegt, enthält und einen zum Diodenbereich herausgeführten Herausführungsbereich aufweist.
  • Gemäß diesem Halbleiterbauelement kann eine Dichte von Ladungsträgern in der Nähe einer Grenze zwischen dem IGBT-Bereich und dem Diodenbereich während des Rückwärtserholungsbetriebs einer Diode reduziert werden. Das Zurückhalten von Ladungsträgern in der Nähe der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich kann dadurch verhindert werden und somit kann ein Rückerholungsstrom unterdrückt werden. Dadurch kann eine Reduzierung der Erholungsverluste erreicht werden.
  • [A2] Das Halbleiterbauelement nach A1, wobei der Herausführungsbereich dem ersten Verunreinigungsbereich in einer normalen Richtung zur ersten Hauptfläche gegenüberliegt.
  • [A3] Das Halbleiterbauelement nach A1, wobei der Diodenbereich eine Vielzahl der ersten Verunreinigungsbereiche enthält, die beabstandet voneinander ausgebildet sind, und der Herausführungsbereich mindestens einem der Vielzahl der ersten Verunreinigungsbereiche in der normalen Richtung zur ersten Hauptfläche gegenüberliegt.
  • [A4] Das Halbleiterbauelement nach einem von A1 bis A3, wobei der Diodenbereich einen Graben enthält, der den ersten Verunreinigungsbereich in der ersten Hauptfläche abgrenzt, und der Herausführungsbereich dem Graben in einer normalen Richtung zur ersten Hauptfläche gegenüberliegt.
  • [A5] Das Halbleiterbauelement nach A4, wobei der Diodenbereich eine Vielzahl der Gräben enthält und der Herausführungsbereich mindestens einem der Vielzahl von Gräben in der normalen Richtung zur ersten Hauptfläche gegenüberliegt.
  • [A6] Das Halbleiterbauelement nach einem von A1 bis A5, wobei eine Überlappungsbreite des Herausführungsbereich in Bezug auf den Diodenbereich nicht weniger als 1 µm und nicht mehr als 200 µm in Draufsicht beträgt.
  • [A7] Das Halbleiterbauelement gemäß einem von A1 bis A6, wobei die Halbleiterschicht einen aktiven Bereich enthält, eine Vielzahl der Diodenbereiche in dem aktiven Bereich ausgebildet sind, eine Vielzahl der IGBT-Bereiche in dem aktiven Bereich ausgebildet sind, und wobei, wenn eine Gesamtausdehnung von Grenzlinien zwischen der Vielzahl von Diodenbereichen und der Vielzahl von IGBT-Bereichen durch L dargestellt wird, eine Gesamtfläche der Vielzahl von Diodenbereichen durch SD dargestellt wird und ein Dispersionsgrad der Vielzahl von Diodenbereichen in Bezug auf den aktiven Bereich durch eine Formel Loge(L2/SD) definiert ist, der Dispersionsgrad nicht weniger als 2 und nicht mehr als 15 beträgt.
  • [A8] Das Halbleiterbauelement nach einem von A1 bis A7, ferner umfassend: eine Isolierschicht, die den IGBT-Bereich auf der ersten Hauptfläche bedeckt, die eine Diodenöffnung aufweist, die den Diodenbereich freilegt, und bei der ein Winkel, den eine Innenwand der Diodenöffnung mit der ersten Hauptfläche innerhalb eines Abdeckbereichs, der die erste Hauptfläche bedeckt, bildet, nicht weniger als 45° und nicht mehr als 90° beträgt; und eine Hauptflächenelektrode, die von oberhalb der Isolierschicht in die Diodenöffnung eintritt und elektrisch mit dem Diodenbereich verbunden ist.
  • [A9] Das Halbleiterbauelement nach einem von A1 bis A7, ferner umfassend: eine Isolierschicht, die auf der ersten
  • Hauptfläche ausgebildet ist und eine Diodenöffnung aufweist, die den Diodenbereich freilegt; und eine Hauptflächenelektrode, die direkt mit dem ersten Verunreinigungsbereich innerhalb der Diodenöffnung verbunden ist.
  • [A10] Das Halbleiterbauelement gemäß A9, wobei der erste Verunreinigungsbereich eine Verunreinigungskonzentration vom zweiten Leitfähigkeitstyp aufweist, die geringer ist als eine Verunreinigungskonzentration vom zweiten Leitfähigkeitstyp des Körperbereichs.
  • [A11] Das Halbleiterbauelement nach A9 oder A10, wobei ein Winkel, den eine Innenwand der Diodenöffnung mit der ersten Hauptfläche innerhalb der Isolierschicht bildet, nicht weniger als 45° und nicht mehr als 90° beträgt.
  • [B1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, die eine erste Hauptfläche an einer Seite und eine zweite Hauptfläche an einer anderen Seite aufweist; einen IGBT-Bereich, der in der Halbleiterschicht ausgebildet ist; einen Diodenbereich, der in der Halbleiterschicht so ausgebildet ist, dass er an den IGBT-Bereich angrenzt; eine Isolierschicht, die den IGBT-Bereich auf der ersten Hauptfläche bedeckt, die eine Diodenöffnung aufweist, die den Diodenbereich freilegt, und bei der ein Winkel, den eine Innenwand der Diodenöffnung mit der ersten Hauptfläche innerhalb eines Abdeckbereichs, der die erste Hauptfläche bedeckt, bildet, nicht weniger als 45° und nicht mehr als 90° beträgt; und eine Hauptflächenelektrode, die in die Diodenöffnung von oberhalb der Isolierschicht eintritt und elektrisch mit dem Diodenbereich verbunden ist.
  • Wenn der Winkel θ der Innenwand der Diodenöffnung weniger als 45° beträgt, wird in einem Teil der Isolierschicht, der den Diodenbereich bedeckt, ein Dünnschichtteil gebildet. Wenn der Dünnschichtteil in der Isolierschicht ausgebildet ist, liegt die Hauptelektrodenschicht der ersten Hauptfläche über den Dünnschichtteil der Isolierschicht gegenüber. In diesem Fall besteht die Möglichkeit, dass als Folge der Konzentration des elektrischen Feldes am Dünnschichtteil der Isolierschicht die dielektrische Durchbruchstoleranz mit dem Dünnschichtteil der Isolierschicht als Ausgangspunkt abnimmt.
  • Daher ist in diesem Halbleiterbauelement die Innenwand der Diodenöffnung so geformt, dass der Winkel θ der Innenwand der Diodenöffnung nicht weniger als 45° und nicht mehr als 90° beträgt, um die Bildung des Dünnschichtteils in der Isolierschicht zu unterdrücken. Eine Verringerung der dielektrischen Durchschlagstoleranz durch unerwünschte elektrische Feldkonzentration kann dadurch verhindert werden.
  • [B2] Das Halbleiterbauelement nach B1, ferner umfassed: einen Driftbereich eines ersten Leitfähigkeitstyps, der innerhalb der Halbleiterschicht ausgebildet ist.
  • [B3] Das Halbleiterbauelement gemäß B2, wobei der Diodenbereich einen ersten Verunreinigungsbereich eines zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der ersten Hauptfläche ausgebildet ist, und einen zweiten Verunreinigungsbereich des ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildet ist, enthält
  • [B4] Das Halbleiterbauelement nach B3, wobei die Isolierschicht einen Teil enthält, der den ersten Verunreinigungsbereich bedeckt.
  • [B5] Das Halbleiterbauelement nach B3 oder B4, wobei der Diodenbereich eine Diodenbereichstrennstruktur enthält, die den ersten Verunreinigungsbereich in der ersten Hauptfläche abgrenzt.
  • [B6] Das Halbleiterbauelement nach B5, wobei die Isolierschicht einen Teil enthält, der die Diodenbereichstrennstruktur bedeckt.
  • [B7] Das Halbleiterbauelement nach B5 oder B6, wobei die Diodenbereichstrennstruktur einen in der ersten Hauptfläche ausgebildeten Graben enthält.
  • [B8] Das Halbleiterbauelement nach einem von B2 bis B7, wobei der IGBT-Bereich eine FET-Struktur enthält, die einen in der ersten Hauptfläche ausgebildeten Körperbereich eines zweiten Leitfähigkeitstyps, einen in einem Oberflächenschichtteil des Körperbereichs ausgebildeten Emitter-Bereich eines ersten Leitfähigkeitstyps und eine dem Körperbereich und dem Emitter-Bereich über eine Gate-Isolierschicht gegenüberliegende Gate-Elektrodenschicht und einen in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildeten Kollektor-Bereich des zweiten Leitfähigkeitstyps enthält.
  • [B9] Das Halbleiterbauelement gemäß B8, ferner umfassend: eine Steckelektrode, die in die Isolierschicht eingebettet und elektrisch mit dem Emitter-Bereich verbunden ist; und wobei die Hauptflächenelektrode über die Steckelektrode auf der Isolierschicht elektrisch mit dem Emitter-Bereich verbunden ist.
  • [B10] Das Halbleiterbauelement nach B8 oder B9, wobei der IGBT-Bereich einen schwebenden Bereich des zweiten Leitfähigkeitstyps enthält, der an die FET-Struktur in einem Oberflächenschichtteil der ersten Hauptfläche angrenzt und in einen elektrisch schwebenden Zustand ausgebildet ist.
  • [B11] Das Halbleiterbauelement gemäß B10, wobei der IGBT-Bereich eine Vielzahl der FET-Strukturen, die beabstandet voneinander ausgebildet sind, und den schwebenden Bereich enthält, der in einem Bereich des Oberflächenschichtteils der ersten Hauptfläche zwischen der Vielzahl der FET-Strukturen, die einander benachbart sind, ausgebildet ist.
  • [B12] Das Halbleiterbauelement nach B10 oder B11, wobei der IGBT-Bereich eine Bereichstrennstruktur enthält, die den schwebenden Bereich von der FET-Struktur in der ersten Hauptfläche abgrenzt.
  • [B13] Das Halbleiterbauelement nach einem von B8 bis B12, wobei die FET-Struktur eine Gate-Graben-Struktur aufweist, die einen in der ersten Hauptfläche ausgebildeten Gate-Graben und die Gate-Elektrodenschicht enthält, die dem Körperbereich und dem Emitter-Bereich über die Gate-Isolierschicht innerhalb des Gate-Grabens gegenüberliegt.
  • [B14] Das Halbleiterbauelement gemäß einem von B1 bis B13, ferner umfassend: ein RC-IGBT-Array, das eine Vielzahl der IGBT-Bereiche und eine Vielzahl der Diodenbereiche enthält, die abwechselnd entlang einer ersten Richtung angeordnet sind; und wobei die Isolierschicht eine Vielzahl der Diodenöffnungen aufweist, die jeweils die Vielzahl der Diodenbereiche freilegen.
  • [B15] Das Halbleiterbauelement nach B14, wobei eine Vielzahl der RC-IGBT-Arrays beabstandet voneinander entlang einer die erste Richtung schneidenden Richtung ausgebildet sind.
  • [B16] Das Halbleiterbauelement gemäß B15, wobei die Vielzahl von IGBT-Bereichen in einer Matrix beabstandet voneinander entlang der ersten Richtung und der Schnittrichtung angeordnet sind und die Vielzahl von Diodenbereichen in einer Matrix beabstandet voneinander entlang der ersten Richtung und der Schnittrichtung angeordnet sind, um in Bereichen zwischen zwei der IGBT-Bereiche, die in der einen Richtung gegenseitig benachbart sind, eingefügt zu sein.
  • [B17] Das Halbleiterbauelement nach einem von B1 bis B16, wobei der IGBT-Bereich in Draufsicht viereckig geformt ist und der Diodenbereich in Draufsicht viereckig geformt ist.
  • [B18] Das Halbleiterbauelement gemäß einem von B1 bis B17, ferner umfassend: eine zweite Hauptflächenelektrode, die auf der zweiten Hauptfläche ausgebildet ist und elektrisch mit dem IGBT-Bereich und dem Diodenbereich verbunden ist.
  • [C1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, die an einer Seite eine erste Hauptfläche und an einer anderen Seite eine zweite Hauptfläche aufweist; einen Driftbereich eines ersten Leitfähigkeitstyps, der innerhalb der Halbleiterschicht ausgebildet ist; einen IGBT-Bereich, der eine FET-Struktur mit einem in der ersten Hauptfläche ausgebildeten Körperbereich eines zweiten Leitfähigkeitstyps, einem in einem Oberflächenschichtteil des Körperbereichs ausgebildeten Emitter-Bereich des ersten Leitfähigkeitstyps und einer dem Körperbereich und dem Emitter-Bereich über eine Gate-Isolierschicht gegenüberliegenden Gate-Elektrodenschicht und einem in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildeten Kollektor-Bereich des zweiten Leitfähigkeitstyps enthält; einen Diodenbereich, der einen ersten Verunreinigungsbereich des zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der ersten Hauptfläche ausgebildet ist und eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps aufweist, die geringer ist als eine Verunreinigungskonzentration des Körperbereichs des zweiten Leitfähigkeitstyps, und einen zweiten Verunreinigungsbereich des ersten Leitfähigkeitstyps aufweist, der in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildet ist; und eine Hauptflächenelektrode, die mit dem ersten Verunreinigungsbereich auf der ersten Hauptfläche verbunden ist. Mit diesem Halbleiterbauelement können Sperrverzögerungsverluste unterdrückt werden.
  • [C2] Das Halbleiterbauelement gemäß C1, wobei die Hauptflächenelektrode direkt mit dem ersten Verunreinigungsbereich verbunden ist. Gemäß diesem Halbleiterbauelement kann der Erholungsverlust bei gleichzeitiger Reduzierung des Anstiegs der Durchlassspannung reduziert werden.
  • [C3] Das Halbleiterbauelement gemäß C1 oder C2, ferner umfassend: eine Isolierschicht, die auf der Hauptfläche ausgebildet ist und eine Diodenöffnung aufweist, die den Diodenbereich freilegt; und wobei die Hauptflächenelektrode mit dem ersten Verunreinigungsbereich innerhalb der Diodenöffnung verbunden ist.
  • [C4] Das Halbleiterbauelement nach C3, ferner umfassend: eine Steckelektrode, die in die Isolierschicht eingebettet und elektrisch mit dem Emitter-Bereich verbunden ist; und wobei die Hauptflächenelektrode von oberhalb der Isolierschicht in die Diodenöffnung eintritt und über die Steckelektrode auf der Isolierschicht elektrisch mit dem Emitter-Bereich verbunden ist.
  • [C5] Das Halbleiterbauelement nach C4, wobei die Steckelektrode eine geschichtete Struktur aufweist, die eine Sperrelektrodenschicht, die die isolierende Schicht kontaktiert, und eine Hauptelektrodenschicht, die über die Sperrelektrodenschicht in die isolierende Schicht eingebettet ist, enthält.
  • [C6] Das Halbleiterbauelement gemäß C5, wobei die Sperrelektrodenschicht eine Einschichtstruktur aufweist, die eine Titanschicht oder eine Titannitridschicht oder eine geschichtete Struktur, die eine Titanschicht und eine Titannitridschicht enthält, umfasst.
  • [C7] Das Halbleiterbauelement nach C5 oder C6, wobei die Hauptelektrodenschicht Wolfram enthält.
  • [C8] Das Halbleiterbauelement gemäß einem von C4 bis C7, wobei die FET-Struktur einen Emitter-Graben enthält, der den Emitter-Bereich in der ersten Hauptfläche freilegt, und die Steckelektrode durch die Isolierschicht hindurchreicht und in den Emitter-Graben eingebettet ist.
  • [C9] Das Halbleiterbauelement nach C8, wobei die FET-Struktur einen Kontaktbereich des zweiten Leitfähigkeitstyps enthält, der in einem Bereich eines Oberflächenschichtteils des Körperbereichs entlang einer Bodenwand des Emitter-Grabens ausgebildet ist und eine Verunreinigungskonzentration des zweiten Leitfähigkeitstyps aufweist, die die Verunreinigungskonzentration des Körperbereichs des zweiten Leitfähigkeitstyps übersteigt.
  • [C10] Das Halbleiterbauelement nach C8 oder C9, wobei der Emitter-Graben durch den Emitter-Bereich hindurchgeht.
  • [C11] Das Halbleiterbauelement gemäß einem von C1 bis C10, wobei der Diodenbereich an den IGBT-Bereich angrenzt.
  • [C12] Das Halbleiterbauelement nach einem von C1 bis C11, ferner umfassend: ein RC-IGBT-Array, das eine Vielzahl der IGBT-Bereiche und eine Vielzahl der Diodenbereiche enthält, die abwechselnd entlang einer Richtung angeordnet sind.
  • [C13] Das Halbleiterbauelement gemäß C12, wobei eine Vielzahl der RC-IGBT-Arrays beabstandet voneinander entlang einer Schnittrichtung, die die eine Richtung schneidet, ausgebildet sind.
  • [C14] Das Halbleiterbauelement gemäß C13, wobei die Vielzahl von IGBT-Bereichen in einer Matrix beabstandet voneinander entlang der ersten Richtung und der Schnittrichtung angeordnet sind und die Vielzahl von Diodenbereichen in einer Matrix beabstandet voneinander entlang der ersten Richtung und der Schnittrichtung angeordnet sind, um in Bereichen zwischen zwei der IGBT-Bereiche, die in der einen Richtung gegenseitig benachbart sind, eingefügt zu sein.
  • [C15] Das Halbleiterbauelement nach einem von C1 bis C14, wobei der IGBT-Bereich in Draufsicht viereckig geformt ist und der Diodenbereich in Draufsicht viereckig geformt ist.
  • [C16] Das Halbleiterbauelement nach einem von C1 bis C15, wobei die FET-Struktur eine Gate-Graben-Struktur aufweist, die einen in der ersten Hauptfläche ausgebildeten Gate-Graben und die Gate-Elektrodenschicht enthält, die dem Körperbereich und dem Emitter-Bereich über die Gate-Isolierschicht innerhalb des Gate-Grabens gegenüberliegt.
  • [C17] Das Halbleiterbauelement nach einem von C1 oder C16, wobei der IGBT-Bereich einen schwebenden Bereich des zweiten Leitfähigkeitstyps enthält, der an die FET-Struktur in einem Oberflächenschichtteil der ersten Hauptfläche angrenzt und in einen elektrisch schwebenden Zustand ausgebildet ist.
  • [C18] Das Halbleiterbauelement gemäß C17, wobei der IGBT-Bereich eine Vielzahl der FET-Strukturen, die beabstandet voneinander ausgebildet sind, und den schwebenden Bereich enthält, der in einem Bereich des Oberflächenschichtteils der ersten Hauptfläche zwischen der Vielzahl der FET-Strukturen, die einander benachbart sind, ausgebildet ist.
  • [B19] Das Halbleiterbauelement nach C17 oder C18, wobei der IGBT-Bereich eine Bereichstrennstruktur enthält, die den schwebenden Bereich von der FET-Struktur in der ersten Hauptfläche abgrenzt.
  • [C20] Das Halbleiterbauelement nach einem von C1 bis C9, wobei der Diodenbereich eine Diodenbereichstrennstruktur enthält, die den ersten Verunreinigungsbereich in der ersten Hauptfläche abgrenzt.
  • [C21] Das Halbleiterbauelement gemäß einem von C1 bis C20, wobei die Hauptflächenelektrode mindestens einen Materialtyp Aluminium, Kupfer, Aluminium-Silizium-KupferLegierung, Aluminium-Silizium-Legierung oder Aluminium-Kupfer-Legierung enthält.
  • [C22] Das Halbleiterbauelement gemäß einem von C1 bis C21, ferner umfassend: eine zweite Hauptflächenelektrode, die auf der zweiten Hauptfläche ausgebildet ist und elektrisch mit dem Kollektor-Bereich und dem zweiten Verunreinigungsbereich verbunden ist.
  • D1] Ein Halbleiterbauelement, umfassend: eine Halbleiterschicht, die eine Hauptfläche aufweist; ein erstes RC-IGBT-Array, das einen ersten IGBT-Bereich und einen ersten Diodenbereich enthält, die zueinander benachbart angeordnet sind, und das in der Halbleiterschicht ausgebildet ist; ein zweites RC-IGBT-Array, das einen zweiten IGBT-Bereich und einen zweiten Diodenbereich enthält, die zueinander benachbart angeordnet sind, und das in der Halbleiterschicht beabstandet von dem ersten RC-IGBT-Array ausgebildet ist; einen Temperatursensor, der an der Halbleiterschicht so ausgebildet ist, dass er in Draufsicht in einem Bereich zwischen dem ersten RC-IGBT-Array und dem zweiten RC-IGBT-Array positioniert ist; eine Gate-Verdrahtung, die in einem Bereich auf der Hauptfläche zwischen dem ersten RC-IGBT-Array und dem zweiten RC-IGBT-Array ausgebildet ist und ein Gate-Signal an einen von entweder dem ersten RC-IGBT oder dem zweiten RC-IGBT oder beide überträgt; und eine Sensor-Verdrahtung, die in dem Bereich auf der Hauptfläche zwischen dem ersten RC-IGBT-Array und dem zweiten RC-IGBT-Array ausgebildet ist und ein Steuersignal für den Temperatursensor überträgt.
  • Mit diesem Halbleiterbauelement kann eine Reduzierung der Verdrahtungsfläche bei gleichzeitiger Erhöhung der Genauigkeit der Temperaturerfassung durch den Temperatursensor erreicht werden. Dadurch kann die Verkleinerung einer formbaren Fläche für die RC-IGBT-Arrays verhindert und gleichzeitig die Genauigkeit der Temperaturerfassung durch den Temperatursensor erhöht werden.
  • [D2] Das Halbleiterbauelement nach D1, wobei die Sensor-Verdrahtung so ausgebildet ist, dass sie parallel zur Gate-Verdrahtung in dem Bereich zwischen dem ersten RC-IGBT-Array und dem zweiten RC-IGBT-Array verläuft.
  • [D3] Das Halbleiterbauelement gemäß D1 oder D2, wobei die Sensor-Verdrahtung eine erste Sensor-Verdrahtung umfasst, die mit einem Endteil an einer Seite des Temperatursensors verbunden ist, und eine zweite Sensor-Verdrahtung, die mit einem Endteil an einer anderen Seite des Temperatursensors verbunden ist.
  • [D4] Das Halbleiterbauelement nach D3, wobei die zweite Sensor-Verdrahtung so ausgebildet ist, dass sie parallel zur ersten Sensor-Verdrahtung in dem Bereich zwischen dem ersten RC-IGBT-Array und dem zweiten RC-IGBT-Array verläuft.
  • [D5] Das Halbleiterbauelement gemäß einem von D1 bis D4, wobei sich das erste RC-IGBT-Array entlang einer ersten Richtung und das zweite RC-IGBT-Array entlang der ersten Richtung erstreckt.
  • [D6] Das Halbleiterbauelement gemäß einem von D1 bis D5, wobei das erste RC-IGBT-Array eine Vielzahl der ersten IGBT-Bereiche und eine Vielzahl der ersten Diodenbereiche enthält, die abwechselnd zueinander angeordnet sind.
  • [D7] Das Halbleiterbauelement nach einem von D1 bis D6, wobei das zweite RC-IGBT-Array eine Vielzahl der zweiten IGBT-Bereiche und eine Vielzahl der zweiten Diodenbereiche enthält, die abwechselnd zueinander angeordnet sind.
  • [D8] Das Halbleiterbauelement nach einem von D1 bis D7, wobei die Halbleiterschicht einen aktiven Bereich und einen äußeren Bereich außerhalb des aktiven Bereichs enthält und das erste RC-IGBT-Array, das zweite RC-IGBT-Array und der Temperatursensor in dem aktiven Bereich ausgebildet sind.
  • [D9] Das Halbleiterbauelement nach einem von D1 bis D8, ferner umfassend: eine Gate-Anschlusselektrode, die auf der Hauptfläche im äußeren Bereich ausgebildet ist und elektrisch mit der Gate-Verdrahtung verbunden ist; und eine Sensor-Anschlusselektrode, die auf der Hauptfläche im äußeren Bereich in einem Abstand von der Gate-Anschlusselektrode ausgebildet ist und elektrisch mit der Sensor-Verdrahtung verbunden ist.
  • Die oben beschriebenen Halbleiterbauelemente [A1] bis [A11], [B1] bis [B18], [C1] bis [22] und [D1] bis [D9] können auf beliebige Weise miteinander kombiniert werden.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung Nr. 2018-196511 , die am 18. Oktober 2018 beim japanischen Patentamt eingereicht wurde, und die gesamte Offenbarung dieser Anmeldung ist hier durch Bezugnahme enthalten. Während bevorzugte Ausführungsformen der vorliegenden Erfindung im Detail beschrieben wurden, handelt es sich hierbei lediglich um spezifische Beispiele, die zur Verdeutlichung des technischen Inhalts der vorliegenden Erfindung verwendet werden, und die vorliegende Erfindung sollte nicht so ausgelegt werden, dass sie auf diese spezifischen Beispiele beschränkt ist, und der Umfang der vorliegenden Erfindung soll nur durch die beigefügten Ansprüche begrenzt werden.
  • Bezugszeichenliste
    • 1
    Halbleiterbauelement
    2
    Halbleiterschicht
    3
    erste Hauptfläche
    4
    zweite Hauptfläche
    6
    aktiver Bereich
    8
    IGBT-Bereich
    9
    Diodenbereich
    12
    RC-IGBT-Array
    13
    Emitter-Anschlusselektrode
    30
    Driftbereich
    32
    Kollektor-Anschlusselektrode
    34
    Kollektor-Bereich
    35
    FET-Struktur
    36
    Gate-Graben-Struktur
    39
    Gate-Graben
    40
    Gate-Isolierschicht
    41
    Gate-Elektrodenschicht
    45
    Körperbereich
    46
    Emitter-Bereich
    52
    schwebender Bereich
    53
    Bereichstrenngrabenstruktur
    61
    Kathoden-Bereich
    62
    Anoden-Bereich
    79
    Zwischenisolierschicht
    84
    Diodenöffnung
    91
    Emitter-Steckelektrode
    181
    Halbleiterbauelement
    D
    Dispersionsgrad
    L
    Gesamtausdehnung
    SA
    Fläche des aktiven Bereichs
    SD
    Fläche der Diodenbereiche
    SI
    Fläche der IGBT-Bereiche
    θ
    Winkel der Innenwand der Diodenöffnung
    X
    erste Richtung
    Y
    zweite Richtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010118642 [0003]
    • JP 2018196511 [0508]

Claims (21)

  1. Ein Halbleiterbauelement, das Folgendes umfasst: eine Halbleiterschicht, die eine erste Hauptfläche auf einer Seite und eine zweite Hauptfläche auf einer anderen Seite aufweist und einen aktiven Bereich umfasst; eine Vielzahl von IGBT-Bereichen, die in dem aktiven Bereich ausgebildet sind; und eine Vielzahl von Diodenbereichen, die in dem aktiven Bereich so ausgebildet sind, dass sie zu der Vielzahl von IGBT-Bereichen jeweils benachbart sind; und wobei, wenn eine Gesamtausdehnung von Grenzlinien zwischen der Vielzahl von IGBT-Bereichen und der Vielzahl von Diodenbereichen durch L dargestellt wird, eine Gesamtfläche der Vielzahl von Diodenbereichen durch SD dargestellt wird und ein Dispersionsgrad der Vielzahl von Diodenbereichen in Bezug auf den aktiven Bereich durch eine Formel Loge (L2/SD) definiert ist, der Dispersionsgrad nicht kleiner als 2 und nicht größer als 15 ist.
  2. Das Halbleiterbauelement nach Anspruch 1, wobei ein Verhältnis einer Gesamtfläche der Vielzahl von Diodenbereichen in Bezug auf eine Fläche des aktiven Bereichs nicht größer ist als ein Verhältnis einer Gesamtfläche der Vielzahl von IGBT-Bereichen in Bezug auf die Fläche des aktiven Bereichs.
  3. Das Halbleiterbauelement nach Anspruch 1 oder 2, wobei ein Verhältnis einer Gesamtfläche der Vielzahl von IGBT-Bereichen in Bezug auf eine Fläche des aktiven Bereichs nicht mehr als 0,4 beträgt.
  4. Das Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei der Dispersionsgrad nicht kleiner als 2 und nicht größer als 7 ist.
  5. Das Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei der Dispersionsgrad nicht weniger als 7 und nicht mehr als 12 beträgt.
  6. Das Halbleiterbauelement nach einem der Ansprüche 1 bis 5, ferner umfassend: ein RC-IGBT-Array, das die Vielzahl von IGBT-Bereichen und die Vielzahl von Diodenbereichen enthält, die abwechselnd entlang einer ersten Richtung angeordnet sind.
  7. Das Halbleiterbauelement nach Anspruch 6, wobei eine Vielzahl der RC-IGBT-Arrays beabstandet voneinander entlang einer die erste Richtung schneidenden Richtung ausgebildet ist.
  8. Das Halbleiterbauelement nach Anspruch 7, wobei die Vielzahl von IGBT-Bereichen in einer Matrix beabstandet voneinander entlang der ersten Richtung und der schneidenden Richtung angeordnet sind, und die Vielzahl von Diodenbereichen in einer Matrix beabstandet voneinander entlang der ersten Richtung und der schneidenden Richtung derart angeordnet sind, dass sie in Bereichen zwischen zwei der IGBT-Bereiche, die in der ersten Richtung einander benachbart sind, eingefügt sind.
  9. Das Halbleiterbauelement nach einem der Ansprüche 1 bis 8, wobei die mehreren IGBT-Bereiche in der Draufsicht in viereckigen Formen geformt sind, und die mehreren Diodenbereiche in der Draufsicht in viereckigen Formen geformt sind.
  10. Das Halbleiterbauelement nach einem der Ansprüche 1 bis 9, ferner umfassend: einen Driftbereich eines ersten Leitfähigkeitstyps, der innerhalb der Halbleiterschicht ausgebildet ist; und wobei die mehreren IGBT-Bereiche jeweils eine FET-Struktur mit einem in der ersten Hauptfläche ausgebildeten Körperbereich eines zweiten Leitfähigkeitstyps, einem in einem Oberflächenschichtteil des Körperbereichs ausgebildeten Emitter-Bereich des ersten Leitfähigkeitstyps und einer dem Körperbereich und dem Emitter-Bereich über eine Gate-Isolierschicht gegenüberliegenden Gate-Elektrodenschicht und einem in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildeten Kollektor-Bereich des zweiten Leitfähigkeitstyps aufweisen, und wobei die mehreren Diodenbereiche jeweils einen ersten Verunreinigungsbereich des zweiten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der ersten Hauptfläche ausgebildet ist, und einen zweiten Verunreinigungsbereich des ersten Leitfähigkeitstyps, der in einem Oberflächenschichtteil der zweiten Hauptfläche ausgebildet ist, umfassen.
  11. Das Halbleiterbauelement nach Anspruch 10, wobei der erste Verunreinigungsbereich eine Verunreinigungskonzentration vom zweiten Leitfähigkeitstyp aufweist, die geringer ist als eine Verunreinigungskonzentration vom zweiten Leitfähigkeitstyp des Körperbereichs.
  12. Das Halbleiterbauelement nach Anspruch 10 oder 11, ferner umfassend: eine erste Hauptflächenelektrode, die auf der ersten Hauptfläche ausgebildet und elektrisch mit den Emitter-Bereichen und den ersten Verunreinigungsbereichen verbunden ist.
  13. Das Halbleiterbauelement nach Anspruch 12, ferner umfassend: eine Isolierschicht, die die Vielzahl der IGBT-Bereiche jeweils auf der ersten Hauptfläche bedeckt und mehrere Diodenöffnungen aufweist, die jeweils die Vielzahl der Diodenbereiche freilegen; und wobei die erste Hauptflächenelektrode elektrisch mit den ersten Verunreinigungsbereichen innerhalb der mehreren Diodenöffnungen verbunden ist.
  14. Das Halbleiterbauelement nach Anspruch 13, ferner umfassend: eine Steckelektrode, die in die Isolierschicht eingebettet und elektrisch mit dem Emitter-Bereich verbunden ist; und wobei die erste Hauptflächenelektrode über die Steckelektrode auf der Isolierschicht mit dem Emitter-Bereich elektrisch verbunden ist.
  15. Das Halbleiterbauelement nach Anspruch 13 oder 14, wobei ein Winkel, den eine Innenwand jeder der Diodenöffnungen mit der ersten Hauptfläche innerhalb der Isolierschicht bildet, nicht kleiner als 45° und nicht größer als 90° ist.
  16. Das Halbleiterbauelement nach einem der Ansprüche 12 bis 15, wobei die erste Hauptflächenelektrode direkt mit den ersten Verunreinigungsbereichen verbunden ist.
  17. Das Halbleiterbauelement nach einem der Ansprüche 10 bis 16, ferner umfassend: eine zweite Hauptflächenelektrode, die auf der zweiten Hauptfläche ausgebildet ist und elektrisch mit den Kollektor-Bereichen und den zweiten Verunreinigungsbereichen verbunden ist.
  18. Das Halbleiterbauelement nach einem der Ansprüche 10 bis 17, wobei jeder IGBT-Bereich einen schwebenden Bereich des zweiten Leitfähigkeitstyps enthält, der an die FET-Struktur in einem Oberflächenschichtteil der ersten Hauptfläche angrenzt und in einem elektrisch schwebenden Zustand ausgebildet ist.
  19. Das Halbleiterbauelement nach Anspruch 18, wobei jeder IGBT-Bereich eine Vielzahl der FET-Strukturen, die beabstandet voneinander ausgebildet sind, und den schwebenden Bereich, der in einem Bereich des Oberflächenschichtteils der ersten Hauptfläche zwischen der Vielzahl der FET-Strukturen, die einander benachbart sind, ausgebildet ist, umfasst.
  20. Das Halbleiterbauelement nach Anspruch 18 oder 19, wobei jeder IGBT-Bereich eine Bereichstrennstruktur enthält, die den schwebenden Bereich von der FET-Struktur in der ersten Hauptfläche abgrenzt.
  21. Das Halbleiterbauelement nach einem der Ansprüche 10 bis 20, wobei jede FET-Struktur eine Gate-Graben-Struktur aufweist, die einen in der ersten Hauptfläche ausgebildeten Gate-Graben und die Gate-Elektrodenschicht, die dem Körperbereich und dem Emitter-Bereich über die Gate-Isolierschicht innerhalb des Gate-Grabens gegenüberliegt, enthält.
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