DE19632110A1

DE19632110A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben

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Publication number: DE19632110A1
Application number: DE19632110A
Authority: DE
Inventors: Kiyoto Watabe; Tomohide Terashima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-08-22
Filing date: 1996-08-08
Publication date: 1997-02-27
Anticipated expiration: 2016-08-09
Also published as: FR2738079A1; US6642599B1; FR2738079B1; JPH09120995A; DE19632110C2

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben.

Insbesondere bezieht sie sich auf eine Halbleitervorrichtung, die eine Lateral leistungsvorrichtung aufweist, und auf ein Verfahren zur Herstellung derselben.

Leitungs-ICs (IC = integrierte Schaltung), sogenannte Power-ICs, die ein Leistungselement für einen großen Strom mit einer hohen Durchbruchsspan nung bzw. Spannungsfestigkeit und ebenso seine Treiberschaltung und eine Schutzschaltung aufweisen, die integral mit dem Leistungselement ausgebildet bzw. in dieses integriert sind, werden im folgenden der Hauptstrom bzw. die hauptsächliche Verkörperung der Leistungselemente sein. Es ist zu bevor zugen, in einem solchen Leistungselement ein Treiben mittels eines Gates durch ein System vom Spannungssteuerungstyp unter Verwendung einer isolierten Gateelektrode (MOS (Metall-Oxid-Halbleiter)-Gate) auszuführen. Bei diesem Spannungssteuerungstyp benötigt das Gatetreiben verglichen mit einem Strom treibertyp weniger Strom.

Unter den integrierten Schaltungen (ICs), die jeweils eine Mehrzahl von Halb leiterelementen aufweisen, die auf einem einzelnen Halbleitersubstrat integriert sind, werden die ICs, die ein Element mit hoher Durchbruchsspannung bzw. Spannungsfestigkeit enthalten, Leistungs-ICs bzw. Power-ICs genannt. Ele mente mit hoher Durchbruchsspannung, die ein MOS-Gate aufweisen, wie ein Leistungs-MOSFET (Feldeffekttransistor) und ein IGBT (bipolarer Transistor mit isoliertem Gate) werden unter Verwendung einer Kombination von pn-Übergangs-Isolierungs- und RESURF-Technologien erreicht (RESURF = Reduced Surface Field = Reduziertes Oberflächenfeld).

Entsprechend der pn-Übergangs-Isolierung wird eine Insel aus Silizium, die von einer p-Typ Schicht umgeben ist, ausgebildet, und die umgebende p-Typ Schicht wird auf das niedrigste Potential gesetzt. Dadurch sind die innere n-Typ Insel und die äußere p-Typ Schicht immer entgegengesetzt vorgespannt, so daß eine Verarmungsschicht mit einem hohen Widerstand an dem pn-Übergang vorhanden ist.

Die RESURF-Technologie, die durch Apple Corp. und andere benannt wurde, ist im wesentlichen dieselbe wie die Offset-Gate-Technologie, die zum Ver wirklichen der Lateral-MOS-Transistoren mit hoher Durchbruchsspannung verwendet wird.

Eine Halbleitervorrichtung des Standes der Technik wird im folgenden in Ver bindung mit einem Lateral-p-ch-MOS-Transistor (p-ch = p-Kanal) beschrieben, der eine Struktur aufweist, die vergleichbar zu der ist, die in Terashima et al., Proc. ISPSD ′93, S. 224-229 offenbart ist.

Die Fig. 77 und 78 sind ein Querschnitt und eine Draufsicht, die schematisch die Struktur einer Halbleitervorrichtung zeigen. Genauer gesagt ist Fig. 77 ein Querschnitt, der entlang der Linie E-E in Fig. 78 genommen ist.

Unter Bezugnahme auf die Fig. 77 und 78, eine begrabene n⁻-Schicht 903 ist selektiv auf einem p⁻-Hochwiderstandssubstrat 901 ausgebildet. Eine begrabene n⁺-Schicht 904 ist auf der begrabenen n⁻-Schicht 903 ausgebildet.

Eine n-Schicht 905 ist auf dem p-Hochwiderstandssubstrat 901 ausgebildet. Um die n⁻-Schicht 905 ist eine p-Typ Diffusionsschicht 963, die eine im wesentlichen elliptische, plane Form aufweist, zur Elementisolierung bzw. -trennung ausgebildet. Diese p-Typ Diffusionsschicht 963 und dieses p⁻-Hochwiderstandsubstrat 901 bilden zusammen mit der n⁻-Schicht 905 eine pn-Übergang-Isolierung. Ein Lateral-p-ch-MOS-Transistor ist an bzw. in der n⁻-Schicht 905, die derart von anderen Elementen isoliert ist, ausgebildet.

Der Lateral-p-ch-MOS-Transistor weist eine p⁺-Sourceschicht 909, eine p⁺-Drainschicht 911, eine p⁻-Drainschicht 915, eine Gateoxidschicht 919 und eine Gateelektrodenschicht 921 auf.

Die p⁺-Sourceschicht 909, die eine im wesentlichen elliptische, plane Form aufweist, ist an der Oberfläche der n⁻-Schicht 905 ausgebildet und umgibt die Peripherie einer n-Typ Basisschicht 907. An der Oberfläche der n⁻-Schicht 905 ist die p⁺-Drainschicht 911 ausgebildet, die eine im wesentlichen elliptische, plane Form aufweist und die Peripherie der p⁺-Sourceschicht 909 mit einem vorbestimmten Abstand dazwischen umgibt. Die p⁻-Drainschicht 915 erstreckt sich zwischen der p⁺-Drainschicht 911 und der p⁺-Sourceschicht 909 und ist direkt unter einer Feldoxidschicht 969 angeordnet. Die p⁻-Drainschicht 915 umgibt die Peripherie der p⁺-Sourceschicht 909 zum Definieren eines Kanalbe reiches zwischen diesen, und sie ist elektrisch mit der p⁺-Drainschicht 911 ver bunden, um, mit der p⁺-Sourceschicht 909, einen Kanalbereich zu definieren. Die Gateelektrodenschicht 921 ist auf der Oberfläche der n⁻-Schicht 905, die zwischen der p⁺-Sourceschicht 909 und der p⁻-Drainschichten 915 angeordnet ist, mit der Gateoxidschicht 919 dazwischen ausgebildet.

Es ist außerdem eine Zwischenschicht-Isolierschicht 951, die den p-ch-MOS-Tran sistor bedeckt, ausgebildet. Die Zwischenschicht-Isolierschicht 951 ist mit einem Durchgangsloch 951b, das die p⁺-Sourceschicht 909 und die n-Typ Basisschicht 907 freilegt, vorgesehen. Die Zwischenschicht-Isolierschicht 951 ist außerdem mit Durchgangslöchern 951a, die Abschnitte der p⁺-Drainschicht 911 freigeben, vorgesehen.

Es ist außerdem eine Verbindungsschicht 953b zur Sourcezuführung vorgese hen, die die p⁺-Sourceschicht 909 und die n-Typ Basisschicht 907 durch das Durchgangsloch 951b verbindet. Es ist außerdem eine Verbindungsschicht 953a zur Drainzuführung ausgebildet, die durch die Durchgangslöcher 951a mit der p⁺-Drainschicht 911 elektrisch verbunden ist.

Eine Mehrzahl von leitenden Schichten 927, die auf der Feldoxidschicht 969 ausgebildet sind, und eine Mehrzahl von leitenden Schichten 953g, die auf der Zwischenschicht-Isolierschicht 951 ausgebildet sind, bilden eine Mehrschicht- Feldplatte vom Kapazitätskopplungstyp. Die leitende Schicht 927 unter den leitenden Schichten 927, die an der äußersten Position angeordnet ist, ist elektrisch mit der Verbindungsschicht 953a durch Durchgangslöcher 951g ver bunden.

Unter Bezugnahme auf insbesondere Fig. 78, die Verbindungsschicht 953b zur Sourceelektrodenzuführung, eine Verbindungsschicht (nicht gezeigt) zur Gateelektrodenzuführung und die Verbindungsschicht 953a zur Drainelektro denzuführung sind auf derselben Zwischenschicht-Isolierschicht 951 ausgebil det. Die Verbindungsschicht 953a zur Drainelektrodenzuführung weist eine elliptische, plane Form auf. Darum ist es notwendig, eine Ausnehmung in der leitenden Schicht 953a vorzusehen und die Verbindungsschicht 953b in der Ausnehmung anzuordnen, um die Trennung zwischen den Verbindungsschichten 953a und 953b aufrechtzuerhalten.

Ein Verfahren zur Herstellung der Halbleitervorrichtung wird im folgenden beschrieben.

Die Fig. 79 bis 86 sind schematische Querschnitte, die, in der Reihenfolge der Schritte, ein Verfahren zur Herstellung der Halbleitervorrichtung zeigen. Ins besondere zeigen die Fig. 79-86 einen Abschnitt, der einem Bereich R5 aus Fig. 77 entspricht.

Zuerst auf Fig. 79 Bezug nehmend, eine begrabene n⁻-Schicht 903a wird selektiv auf dem p⁻-Hochwiderstandssubstrat 901 ausgebildet, und eine begrabene n⁺-Schicht 904a wird selektiv an bzw. in der begrabenen n⁻-Schicht 903a ausgebildet.

Unter Bezugnahme auf Fig. 80, die n-Typ Schicht 905 wird durch epitaxiales Wachstum auf dem p⁻-Hochwiderstandssubstrat 901 ausgebildet. Eine p-Typ Diffusionsschicht 963a, die sich tief bis zu dem p⁻-Hochwiderstandssubstrat 901 erstreckt, wird an einer Grenzfläche bzw. Abgrenzung zwischen vonein ander zu isolierenden bzw. zu trennenden Bereichen ausgebildet. Die p-Typ Diffusionsschicht 963a wird in der im wesentlichen elliptischen Form, die sich um die n⁻-Schicht 905 erstreckt, ausgebildet.

Unter Bezugnahme auf Fig. 81, eine Oxidschicht 971 und eine Nitridschicht 973 werden aufeinanderfolgend ausgebildet, und ein Resistmuster 975 wird zur Bedeckung von Bereichen, die nicht zu oxidieren sind, ausgebildet. Unter Ver wendung des Resistmusters 975 als Maske wird die Nitridschicht 973 geätzt und entfernt. Danach wird Bor (B), d. h. p-Typ Dotierstoff, unter Verwendung des Resistmusters 975 als Maske ionenimplantiert. Danach wird das Resist muster 975 entfernt. Eine thermische Bearbeitung wird unter Verwendung eines herkömmlichen LOCOS-Verfahrens (LOCOS = lokale Oxidation von Silizium) ausgeführt. Dann wird die Nitridschicht 973 entfernt.

Unter Bezugnahme auf Fig. 82, die obige thermische Bearbeitung bildet selek tiv die Feldoxidschicht 969 an der Oberfläche der n⁻-Schicht 905 aus. Außer dem wird die p⁻-Drainschicht 915 direkt unter der Feldoxidschicht 969 ausge bildet.

Unter Bezugnahme auf Fig. 83, Gateoxidschichten 919a und 925a werden an freigelegten Abschnitten der Oberfläche der n⁻-Schicht 905 ausgebildet. Danach wird polykristallines Silizium 921a, das mit Dotierstoff dotiert ist (was im fol genden als dotiertes polykristallines Silizium bezeichnet wird), auf der gesamten Oberfläche abgeschieden. Ein Resistmuster 973a mit einer beabsichtigten Kon figuration wird auf dem dotierten polykristallinen Silizium 921a ausgebildet. Ein anisotropes Ätzen wird unter Verwendung dieses Resistmusters 973a als Maske bei dem dotierten polykristallinen Silizium 921a bewirkt. Danach wird das Resistmuster 973a entfernt.

Unter Bezugnahme auf Fig. 84, das obige Ätzen bildet die Gateelektroden schicht 921, die der n⁻-Schicht 905 mit der Gateoxidschicht 919 dazwischen gegenüberliegt, aus. Diese Bearbeitung bildet außerdem eine Mehrzahl von leitenden Schichten 927, die einen unteren Abschnitt der Feldplatte auf der Feldoxidschicht 969 bilden, aus. Danach wird ein Resistmuster 973b auf dem n-Typ Basiszuführungsbereich ausgebildet. Unter Verwendung des Resistmusters 973b als Maske wird Bor zur Ausbildung der p⁺-Sourceschicht 909 und der p⁺-Drainschicht 911 implantiert. Die so ausgebildete p⁺-Drainschicht 911 weist eine elliptische Form auf, umgibt die p⁺-Sourceschicht 909 mit einem vorbe stimmten Abstand zwischen diesen und ist elektrisch mit der p⁻-Drainschicht 915 verbunden. Die p⁺-Sourceschicht 909, die p⁺-Drainschicht 911, die p⁻-Drainschicht 915, die Gateoxidschicht 919 und die Gateelektrodenschicht 921 bilden den p-ch-MOS-Transistor.

Unter Bezugnahme auf Fig. 85, ein Resistmuster 973c wird über der p⁺-Drain schicht 911 und der p⁺-Sourceschicht 909 ausgebildet. Unter Verwendung des Resistmusters 973c als Maske wird Arsen (As) ionenimplantiert. Durch diese Ionenimplantation wird die n-Typ Basisschicht 907, die die begrabene n⁺-Schicht 904 erreicht, in einem Bereich ausgebildet, der durch die p⁺-Source schicht 909 umgeben ist. Danach wird das Resistmuster 973c entfernt.

Unter Bezugnahme auf Fig. 86, die Zwischenschicht-Isolierschicht 951 wird auf der gesamten Oberfläche nach der thermischen Bearbeitung ausgebildet. Die Durchgangslöcher 951a, 951b und 951g werden in der Zwischenschicht-Isolier schicht 951 durch herkömmliche Photolithographie- und Ätztechnik ausgebildet. Die Durchgangslöcher 951b legen die Oberflächen der p⁺-Sourceschicht 909 und der n-Typ Basisschicht 907 frei. Die Durchgangslöcher 951a legen teil weise die Oberfläche der p⁺-Drainschicht 911 frei und das Durchgangsloch 951g legt teilweise die Verbindungsschicht 927 frei.

Danach werden die Verbindungsschichten 953a und 953b, die aus Aluminium gemacht sind, ebenso wie die Mehrzahl der leitenden Schicht 953g, die den oberen Abschnitt der Feldplatte bilden, ausgebildet, wodurch die Halbleiter vorrichtung mit dem Lateral-p-ch-MOS-Transistor, wie sie in Fig. 77 gezeigt ist, ausgebildet ist.

Die Halbleitervorrichtung weist ein planes Layout auf, bei dem Drainschichten 911 und 915 die p⁺-Sourceschicht 909 umgeben, wie es in Fig. 78 gezeigt ist. Darum ist es unmöglich, eine Halbleitervorrichtung, die einen großen Trei berstrom aufweist und zur hohen Integration geeignet ist, bereitzustellen. Dieses wird im folgenden detaillierter beschrieben.

Fig. 87 zeigt schematisch ein planes Layout der in Fig. 78 gezeigten Halblei tervorrichtung. Fig. 88 zeigt schematisch ein planes Layout, bei dem die Sour ceschicht die Drainschicht umgibt.

Verglichen mit der Struktur, bei der die p⁺-Drainschicht 911 die p⁺-Source schicht 909 umgibt, wie es in Fig. 87 gezeigt ist, kann ein größerer Treiber strom bei der Struktur verwirklicht bzw. benutzt werden, bei der die p⁺-Sourceschicht 909 die p⁺-Drainschicht 911 umgibt, wie es in Fig. 88 gezeigt ist. Derart weist sie, vorausgesetzt das beide Strukturen eine gleiche Gatelänge aufweisen, eine größere Gatebreite auf und der zum p-Typ invertierte Schicht bereich direkt unter der Gateelektrode bestimmt den Treiberstrom.

Angesichts der Verbesserung der Stromtreiberkapazität kann die in den Fig. 77 und 78 gezeigte Struktur der Halbleitervorrichtung in eine Struktur modifiziert werden, bei der die Sourceschicht die Drainschicht umgibt.

Fig. 89 ist ein schematischer Querschnitt, der die modifizierte Struktur der Halbleitervorrichtung zeigt, bei der die Source das Drain umgibt. Unter Bezug nahme auf Fig. 89, die p⁺-Sourceschicht 909 ist radial außerhalb des Bereiches zur Ausbildung des p-ch-MOS-Transistors angeordnet, und die p⁺-Drainschicht 911 ist an der radial inneren Position angeordnet, da die p⁺-Sourceschicht 909 zum Umgeben der p⁺-Drainschicht 911 angeordnet ist. Bei der Halbleitervor richtung wird die pn-Übergang-Isolierung zur Isolierung bzw. Trennung des p-ch-MOS-Transistors von anderen Elementen verwendet. Darum ist die p⁺-Sourceschicht 909, die an der radial äußeren Position angeordnet ist, nahe des p-Typ Diffusionsbereichs 963, der die pn-Übergang-Isolierung bildet, angeord net.

Während des Betriebs des p-ch-MOS-Transistors wird ein Vcc-Potential im allgemeinen an die p⁺-Sourceschicht 909 und ein GND-Potential im allgemeinen an das p⁻-Hochwiderstandssubstrat 901 und die p⁺-Drainschicht 911 angelegt. Insbesondere im Fall eines Leistungselementes mit einer hohen Durchbruchs spannung kann ein extrem hohes Potential von 600 V als Vcc an die p⁺-Source schicht 909 angelegt werden. In diesem Fall ist eine extrem hohe Potentialdif ferenz zwischen der p⁺-Sourceschicht 909 und dem p⁻-Hochwiderstandssubstrat 901 angelegt. Darum fließt unabdingbar ein Strom I von der p⁺-Sourceschicht 909 zu dem p⁻-Hochwiderstandssubstrat 901 durch die p-Typ Diffusionsschicht 963 entlang der in Fig. 89 gezeigten Pfeile, falls die p⁺-Sourceschicht 909 und die p-Typ Diffusionsschicht 963 einander nahe sind. Der Fluß dieses Stromes I beeinträchtigt merklich die Isolierungs- bzw. Trennungseigenschaft der pn-Übergang-Isolierung.

Um den Fluß des Stromes I zu verhindern, muß der p-Typ Diffusionsbereich 963 um einen Abstand L von der p⁺-Sourceschicht 909 getrennt sein, wie dies in Fig. 90 gezeigt ist. Dieses vergrößert den Bereich zur Ausbildung des p-ch-MOS-Transistors, was in einer Struktur resultiert, die nicht zur hohen Integra tion geeignet ist.

Es ist Aufgabe der Erfindung, eine Halbleitervorrichtung, die eine hohe Stromtreiberfähigkeit aufweist und zur hohen Integration geeignet ist, und ein Verfahren zur Herstellung derselben anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 18.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Halbleitervorrichtung entsprechend einer Ausführungsform der vorliegen den Erfindung weist ein Halbleitersubstrat, eine Halbleiterschicht und ein Ele ment, das einen Transistorabschnitt mit isoliertem Gate aufweist, auf. Das Halbleitersubstrat weist eine Hauptoberfläche auf. Die Halbleiterschicht ist auf der Hauptoberfläche des Halbleitersubstrates mit einer Isolierschicht da zwischen ausgebildet. Die Halbleiterschicht weist einen Ausbildungsbereich zur Ausbildung des Elementes, das den Transistorabschnitt mit isoliertem Gate aufweist, und einen anderen Elementausbildungsbereich auf. Die Halbleiter schicht ist mit einem Graben vorgesehen, der den Elementausbildungsbereich zum elektrischen Isolieren bzw. Trennen des Elementausbildungsbereiches von dem anderen Elementausbildungsbereich umgibt. Der Transistor mit isoliertem Gate weist einen Sourcebereich und einen Drainbereich, die an bzw. in der Oberfläche der Halbleiterschicht ausgebildet sind, auf. Der Sourcebereich ist in dem Elementausbildungsbereich an der Oberfläche der Halbleiterschicht ange ordnet und umgibt die Peripherie bzw. den Umfang des Drainbereichs.

Da die Halbleitervorrichtung, die oben beschrieben wurde, die Struktur auf weist, bei der der Sourcebereich den Drainbereich umgibt, kann die Strom treiberkapazität bzw. -fähigkeit verbessert werden. Der Transistor mit isolier tem Gate ist von einem anderen Element durch den Graben, im Gegensatz zum Stand der Technik, der einen pn-Übergang zur Isolation verwendet, isoliert. Darum ist es möglich, den Fluß eines Stromes von dem Sourcebereich zu dem Halbleitersubstrat während des Betriebs selbst bei einer Struktur zu verhin dern, die den nahe des Isolierungsbereiches angeordneten Sourcebereich auf weist. Derart ist es nicht notwendig, den Graben zur Isolierung entfernt von dem Sourcebereich anzuordnen. Dementsprechend kann die Halbleitervorrich tung eine hohe Stromtreiberfähigkeit aufweisen und ist zur hohen Integration geeignet.

Bevorzugterweise weist die Struktur des obigen Aspekts weiterhin eine Sourcezuführungsverbindungsschicht, die elektrisch mit dem Sourcebereich verbunden ist, und eine Drainzuführungsverbindungsschicht, die elektrisch mit dem Drainbereich verbunden ist, auf. Die Drainzuführungsverbindungsschicht ist auf der Isolierschicht, die die Sourcezuführungsverbindungsschicht bedeckt, angeordnet und erstreckt sich in einer Richtung, die die Sourcezuführungsver bingungsschicht kreuzt bzw. überquert, während sie von der Sourcezufüh rungsverbindungsschicht elektrisch isoliert erhalten wird.

Die Sourcezuführungsverbindungsschicht und die Drainzuführungsverbindungs schicht erstrecken sich auf unterschiedlichen Schichten. Darum wird ein elek trischer Kurzschluß zwischen der Sourcezuführungsverbindungsschicht und der Drainzuführungsverbindungsschicht selbst dann verhindert, falls die Sourcezu führungsverbindungsschicht in Kontakt mit dem Sourcebereich über den ge samten Umfang des Sourcebereiches ist.

Bevorzugterweise weist die Struktur des obigen Aspektes weiterhin eine Sourcezuführungsverbindungsschicht, die elektrisch mit dem Sourcebereich verbunden ist, auf. Die Sourcezuführungsverbindungsschicht kann in Kontakt mit der Oberfläche des Sourcebereiches über den gesamten Umfang des Sourcebereiches sein.

Die Sourcezuführungsverbindungsschicht ist in Kontakt mit der Oberfläche des Sourcebereiches über den gesamten Umfang des Sourcebereiches. Darum kann die Kontaktfläche zwischen dem Sourcebereich und der Sourcezuführungsver bindungsschicht groß sein, und derart kann der Sourcekontaktwiderstand klein gehalten werden.

Die Sourcezuführungsverbindungsschicht kann aus einem Material wie Alumi nium ausgebildet sein, das einen kleinen Widerstand bzw. einen kleinen spezi fischen Widerstand aufweist. Dadurch kann ein Strom dem gesamten Umfang des Sourcebereiches über die Sourcezuführungsverbindungsschicht, die einen niedrigen Widerstand aufweist, zugeführt werden. Darum kann der Widerstand verglichen mit dem Fall, in dem der Strom dem gesamten Umfang des Source bereiches über den Sourcebereich selbst, der einen relativ hohen Widerstand aufweist, zugeführt wird, reduziert werden.

Bei dem obigen Aspekt wird bevorzugterweise eine Silizidschicht an der Ober fläche des Sourcebereiches entlang des gesamten Umfanges des Sourcebe reiches ausgebildet.

Das Vorsehen der Silizidschicht kann den Schichtwiderstand des Sourcebe reiches signifikant reduzieren. Darum ist der Widerstand des Sourcebereiches klein, selbst falls ein Strom dem gesamten Umfang des Sourcebereiches durch den Sourcebereich selbst zugeführt wird.

Die Struktur des obigen Aspektes weist weiterhin eine Sourcezuführungsver bindungsschicht, die elektrisch mit dem Sourcebereich verbunden ist, auf. Die Sourcezuführungsverbindungsschicht ist in Kontakt mit einer Silizidschicht an einem Abschnitt der Oberfläche des Sourcebereiches.

Das Vorsehen der Silizidschicht kann den Schichtwiderstand des Sourcebe reiches signifikant reduzieren. Darum kann der Widerstand selbst dann klein sein, falls die Sourcezuführungsverbindungsschicht nicht in Kontakt mit dem gesamten Umfang des Sourcebereiches ist.

Bei dem obigen Aspekt umgibt der Graben den Ausbildungsbereich für den Transistor mit isoliertem Gate, wobei seine Breite konstant gehalten ist.

Da der Graben die konstante Breite aufweist, kann ein Füller gleichförmig in den Graben bzw. den durch den Graben gebildeten Einschnitt gefüllt werden. Darum ist es möglich, eine Erniedrigung der Durchbruchsspannung bzw. der Spannungsfestigkeit der Elementisolierung, die durch ein ungenügendes Füllen des Füllers in den Einschnitt verursacht werden kann, zu verhindern.

Bei dem obigen Aspekt kann der Sourcebereich einen gekrümmten Abschnitt, der einen vorbestimmten Krümmungsradius aufweist, aufweisen.

Da der Sourcebereich den gekrümmten Abschnitt aufweist, kann der Kanalbe reich eine größere Fläche verglichen mit dem Fall, in dem er nur aus geraden Abschnitten gebildet wird, aufweisen. Darum kann die Treiberfähigkeit der Halbleitervorrichtung verbessert werden.

Bei dem obigen Aspekt kann der Graben einen ersten und einen zweiten Graben aufweisen bzw. von diesem gebildet werden. Die Halbleiterschicht weist einen Isolierungsbereich, der dem Elementausbildungsbereich mit dem ersten Graben dazwischen benachbart und elektrisch von dem anderen Elementausbildungsbe reich mit dem zweiten Graben dazwischen isoliert ist, auf. Der Isolierungsbe reich ist elektrisch mit dem Sourcebereich verbunden.

Ein Isolierungsbereich auf demselben Potential wie die Source des Transistors mit isoliertem Gate ist zwischen dem Transistor mit isoliertem Gate und einem anderen Elementausbildungsbereich angeordnet. Darum kann die Seitenwand des Grabens ein stabiles Potential beibehalten, und der Transistor mit isolier tem Gate wird nicht elektrisch durch andere Elemente beeinflußt bzw. ein solcher Einfluß wird verhindert.

Bei dem obigen Aspekt weist der Transistor mit isoliertem Gate bevorzugter weise eine p-Kanal-Leistungsvorrichtung und eine n-Kanal-Leistungsvorrich tung, die beide an bzw. in der ersten Halbleiterschicht ausgebildet und vonein ander durch den Graben bzw. Einschnitt isoliert sind, auf. Die p-Kanal- und die n-Kanal-Leistungsvorrichtung weisen jeweils zwei leicht dotierte Schichten, die zwischen dem Sourcebereich und dem Drainbereich angeordnet sind, auf. Die leicht dotierte Schicht der p-Kanal-Leistungsvorrichtung und die leicht dotierte Schicht der n-Kanal-Leistungsvorrichtung sind von unterschiedlichen Leitungstypen. Eine der beiden leicht dotierten Schichten ist elektrisch mit dem Drainbereich verbunden und weist eine niedrigere Konzentration als der Drainbereich auf.

Die p- und die n-Leistungsvorrichtung weisen jeweils zwei leicht dotierte Schichten unterschiedlichen Leitungstyps, die zwischen dem Source- und dem Drain-Bereich angeordnet sind, auf, und eine dieser beiden Schichten ist elek trisch mit dem Drainbereich verbunden und weist eine niedrigere Konzentration als der Drainbereich auf. Darum kann jede der leicht dotierten Schichten der p- und der n-Kanal-Leistungsvorrichtung so eingestellt werden, daß sie eine Kon zentration aufweist, die auf das Anlegen einer hohen Spannung in einem AUS-Zustand eine vollständige Verarmung verursacht, wodurch die Elemente hohe und gleiche (im wesentlichen identische) Durchbruchsspannungen aufweisen können.

Bei dem obigen Aspekt weist der Transistor mit isoliertem Gate bevorzugter weise einen Dotierungsbereich, der dem Sourcebereich benachbart ist, auf, der an der Oberfläche der Halbleiterschicht und mit einem Leitungstyp, der unter schiedlich von dem des Sourcebereiches ist, ausgebildet ist. In einem planen Layout, d. h. in der Draufsicht des Layouts, weist ein Übergang zwischen dem Sourcebereich und dem Dotierungsbereich einen Abschnitt auf, der in Richtung des Sourcebereiches vorspringt bzw. sich in diesen hinein erstreckt.

Das Vorspringen des Übergangs zwischen dem Sourcebereich und dem Dotie rungsbereich in Richtung des Sourcebereiches reduziert lokal die Breite des Sourcebereiches. Darum kann ein Widerstand direkt unterhalb des Sourcebe reichs reduziert werden.

Bei dem oben beschriebenen Aspekt weist der Drainbereich bevorzugterweise eine kreisförmige Gestalt an der Oberfläche der Halbleiterschicht auf. Der Sourcebereich weist eine Ringform, die die Peripherie des Drainbereiches an der Oberfläche der Halbleiterschicht umgibt, auf. Die innere Umfangsfläche und die äußere Umfangsfläche, die die Ringform definieren, sind ungefähr kreisförmig.

Da der Drainbereich ungefähr kreisförmig ist und der Sourcebereich eine unge fähr kreisförmige Ringform aufweist, kann die Drainstromdichte verbessert werden, und die Latch-Up-Fähigkeit kann verbessert werden.

Bei den oben beschriebenen Aspekten sind bevorzugter Weise drei Elemente, die einander benachbart sind, an der Oberfläche der Halbleiterschicht angeord net. Die Zentren der ungefähr kreisförmigen Drainbereiche dieser drei Ele mente sind entsprechend derart angeordnet, daß sie an den Spitzen eines unge fähr regelmäßigen Dreiecks (eines gleichseitigen Dreiecks) positioniert sind.

Wenn die Elemente in dieser Art und Weise angeordnet sind, wird es möglich, die Elemente, die die ungefähr kreisförmige Gestalt aufweisen, mit der höchsten Dichte an der Oberfläche der Halbleiterschicht anzuordnen, und dem zufolge kann die effektive Elementfläche erhöht werden (ohne die Gesamt fläche zu erhöhen).

Bei den oben beschriebenen Aspekten weist bevorzugterweise ein anderes Element eine Diode auf, die einen ersten und einen zweiten Dotierungsbereich mit gegenseitig unterschiedlichen Leitungstypen aufweist. Der erste und der zweite Dotierungsbereich sind derart angeordnet, daß ein Übergang zwischen dem ersten und dem zweiten Dotierungsbereich einen Abschnitt aufweist, der sich linear an der Oberfläche der Halbleiterschicht erstreckt.

Ein IGBT wird als das Element, das den Transistor mit isoliertem Gate enthält, verwendet, und durch den IGBT und die Diode kann eine Halbbrückenschal tung bereitgestellt werden. Des weiteren sind in der Diode der erste und der zweite Dotierungsbereich derart angeordnet, daß sie einen sich linear er streckenden Abschnitt aufweisen, so daß eine höhere Stromdichte auf der Seite der Anode und der Kathode gesichert werden kann.

Bei den oben beschriebenen Aspekten sind bevorzugterweise vier zueinander benachbarte Elemente an der Oberfläche der Halbleiterschicht angeordnet. Die Zentren der Drainbereiche der vier ungefähr kreisförmigen Elemente sind so angeordnet, daß sie an den Spitzen eines ungefähr regelmäßigen Quadrates positioniert sind. Wenn die Elemente in dieser Gitterform angeordnet sind, kann die Zeit für die Belichtung mit einem Elektronenstrahl reduziert werden.

Ein Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend einer Ausführungsform der Erfindung weist die folgenden Schritte auf:
Eine Halbleiterschicht, die einen Ausbildungsbereich für einen Transistor mit isoliertem Gate und einen anderen Elementausbildungsbereich aufweist, wird auf einer Hauptoberfläche eines Halbleitersubstrates mit einer dazwischen an geordneten Isolierschicht ausgebildet. Ein Graben, der den Umfang des Ausbil dungsbereiches für den Transistor mit isoliertem Gate umgibt, wird in der Halbleiterschicht zum Isolieren bzw. Trennen des Ausbildungsbereiches für den Transistor mit isoliertem Gate von einem anderen Elementausbildungsbereich ausgebildet. Ein Transistor mit isoliertem Gate, der einen Sourcebereich und einen Drainbereich aufweist, wird in dem Ausbildungsbereich für den Transi stor mit isoliertem Gate derart ausgebildet, daß der Sourcebereich des Transi stors mit isoliertem Gate die Peripherie des Drainbereiches des Transistors mit isoliertem Gate umgibt.

Das obige Verfahren zur Herstellung der Halbleitervorrichtung kann die Halb leitervorrichtung liefern, die eine hohe Stromtreiberfähigkeit aufweist und zur hohen Integration geeignet ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Querschnitt, der schematisch eine Struktur einer Halbleitervor richtung nach einer Ausführungsform 1 der vorliegenden Erfindung zeigt;

Fig. 2 ein planes Layout von Source- und Drain-Schichten in einem p-ch-MOS-Transistor der Ausführungsform 1;

Fig. 3 ein planes Layout, das eine Sourcezuführungsverbindungsschicht und eine Drainzuführungsverbindungsschicht zusammen mit der Struktur aus Fig. 2 zeigt;

Fig. 4 bis 18 schematische Schnittansichten, die, in der Reihenfolge der Schritte, ein Verfahren zur Herstellung der Halbleitervorrichtung der Ausführungsform 1 zeigen;

Fig. 19 eine Schnittansicht, die schematisch eine Struktur einer Halbleiter vorrichtung nach einer Ausführungsform 2 der vorliegenden Erfindung zeigt;

Fig. 20 ein planes Layout einer Drainschicht und einer Sourceschicht in einem n-ch-IGBT der Ausführungsform 2;

Fig. 21 ein planares Layout, das eine Drainzuführungsverbindungsschicht und eine Sourcezuführungsverbindungsschicht zusammen mit der Struktur aus Fig. 20 zeigt;

Fig. 22 bis 36 schematische Schnittansichten, die, in der Reihenfolge der Schritte, ein Verfahren zur Herstellung der Halbleitervorrichtung der Ausführungsform 2 zeigen;

Fig. 37 eine schematische Schnittansicht, die eine simulierte Struktur eines n-ch-IGBT zeigt;

Fig. 38 die I-V-Charakteristiken eines n-ch-IGBT, der eine Streifenstruktur aufweist;

Fig. 39 die I-V-Charakteristiken eines n-ch-IGBT, der eine zylindrische Struk tur aufweist;

Fig. 40 eine Schnittansicht, die schematisch eine Struktur einer Halbleitervor richtung nach einer Ausführungsform 3 der vorliegenden Erfindung zeigt;

Fig. 41 ein planes Layout einer Drainschicht und einer Sourceschicht in einem n-ch-MOS-Transistor der Ausführungsform 3;

Fig. 42 ein planes Layout, das eine Drainzuführungsverbindungsschicht und eine Sourcezuführungsverbindungsschicht zusammen mit der Struktur aus Fig. 41 zeigt;

Fig. 43 eine ausschnittsweise Schnittansicht, die, in einem vergrößerten Maß stab, einen Bereich R2 aus Fig. 40 zeigt;

Fig. 44 schematisch die Ausbildung einer Kapazität auf einer Feldoxidschicht;

Fig. 45 eine Schnittansicht, die schematisch eine Struktur einer Halbleitervor richtung nach einer Ausführungsform 4 der vorliegenden Erfindung zeigt;

Fig. 46 ein planes Layout einer Sourceschicht und einer Drainschicht in einem p-ch-IGBT der Ausführungsform 4;

Fig. 47 ein planes Layout, das eine Drainzuführungsverbindungsschicht und eine Sourcezuführungsverbindungsschicht zusammen mit der Struktur aus Fig. 46 zeigt;

Fig. 48 eine ausschnittsweise Schnittansicht, die eine Struktur zeigt, die eine Mehrzahl von Gräben zur Grabenisolierung aufweist;

Fig. 49 eine schematische Draufsicht, die einen Graben zur Grabenisolierung, der eine konstante Breite aufweist und ein Element umgibt, zeigt;

Fig. 50 und 51 Schritte zur Ausbildung von Füllschichten in Öffnungen unter schiedlicher Breiten;

Fig. 52 eine Blockdarstellung, die eine Struktur zeigt, die einen p-ch-MOS-Transi stor als eine Niveauverschiebung verwendet;

Fig. 53 eine Schnittansicht, die schematisch eine Struktur einer Halbleiter vorrichtung nach einer Ausführungsform 6 der vorliegenden Erfindung zeigt;

Fig. 54 eine Schnittansicht, die schematisch eine Struktur einer Halbleitervor richtung nach einer Ausführungsform 7 der vorliegenden Erfindung zeigt;

Fig. 55 eine Schnittansicht, die schematisch eine Struktur einer Halbleitervor richtung nach einer Ausführungsform 8 der vorliegenden Erfindung zeigt;

Fig. 56 einen Graph, der eine Durchbruchsspannung verschiedener IGBTs abhängig von einem Source/Drain-Abstand derselben zeigt;

Fig. 57 eine perspektivische Ansicht, die schematisch eine Schnittstruktur einer Halbleitervorrichtung nach einer Ausführungsform 9 der vor liegenden Erfindung zeigt;

Fig. 58 eine Schnittansicht, die schematisch eine Struktur einer Halbleiter vorrichtung nach einer Ausführungsform 10 der vorliegenden Erfindung zeigt;

Fig. 59 eine Beziehung zwischen der Massespannung eines n-ch-IGBT, der eine rechteckige Struktur aufweist und einer Drainstromdichte;

Fig. 60 eine Beziehung zwischen der Drainspannung eines n-ch-IGBT, der eine zylindrische Struktur aufweist, und der Drainstromdichte;

Fig. 61 eine schematische Draufsicht, die Einheitszellen, die in einer Honig wabenstruktur angeordnet sind, zeigt;

Fig. 62 eine schematische Schnittansicht, die entlang der Linie F-F aus Fig. 61 genommen ist;

Fig. 63 ein Schaltbild einer Echtzeit-Klemmschaltung durch Detektion exzessiven Stroms;

Fig. 64 eine schematische Draufsicht, die Einheitszellen, die in einer Bienen wabenstruktur angeordnet sind, und Einheitszellen die voneinander durch einen Graben isoliert sind, zeigt;

Fig. 65 eine schematische Schnittansicht, die entlang der Linie G-G aus Fig. 63 genommen ist;

Fig. 66 eine schematische Darstellung, die eine Halbbrückenschaltung zeigt;

Fig. 67 eine Darstellung eines Beispiels der Halbbrückenschaltung, bei dem Zellenfelder, die in einer Honigwabenstruktur angeordnet sind, für den IGBT verwendet werden, und ein spurförmiges für die Diode verwendet wird, zeigt;

Fig. 68 eine schematische Schnittansicht der Diode, die entlang der Linie H-H aus Fig. 67 genommen ist;

Fig. 69 eine schematische Draufsicht, die die Struktur einer ersten Stufe auf einer Verbindungsschicht zeigt, die den IGBT und die Diode, die in der Halbbrückenschaltung verwendet werden, verbindet;

Fig. 70 eine schematische Draufsicht, die die Struktur einer zweiten Stufe der Verbindungsschicht zum Verbinden des IGBT und der Diode, die in der Halbbrückenschaltung verwendet werden, zeigt;

Fig. 71 eine schematische Draufsicht, die die Struktur der dritten Stufe der Verbindungsschicht, die den IGBT und die Diode, die in der Halb brückenschaltung verwendet werden, verbindet, zeigt;

Fig. 72 eine Beziehung zwischen der Drainspannung einer Diode, die eine rechteckige Struktur aufweist, und der Drainstromdichte;

Fig. 73 eine Beziehung zwischen der Drainspannung einer Diode, die eine zylindrische Struktur aufweist, und der Drainstromdichte;

Fig. 74 eine schematische Draufsicht, die eine Anordnung zeigt, bei der Ein heitszellen in einem Gitter angeordnet sind;

Fig. 75 eine schematische Schnittansicht, die eine Struktur zeigt, die einen Graben zur Grabenisolierung, der eine V-förmigen Querschnitt aufweist, enthält;

Fig. 76 eine schematische Schnittansicht, die eine Struktur zeigt, die einen Graben zur Grabenisolierung, der einen invertierten V-förmigen Quer schnitt aufweist, enthält;

Fig. 77 eine Schnittansicht, die schematisch eine Struktur einer Halbleitervor richtung zeigt;

Fig. 78 schematisch ein planes Layout der Struktur der Halbleitervorrichtung aus Fig. 77;

Fig. 79 bis 86 schematische Schnittansichten, die, in der Reihenfolge der Schritte, ein Verfahren zur Herstellung der Halbleitervorrichtung aus Fig. 77, 78 zeigen;

Fig. 87 ein planes Layout, das eine Struktur zeigt, bei der eine Drainschicht eine Sourceschicht umgibt;

Fig. 88 ein planes Layout, das eine Struktur zeigt, bei der eine Sourceschicht eine Drainschicht umgibt;

Fig. 89 eine schematische Schnittansicht, die ein Problem der Halbleitervor richtung zeigt, die eine Struktur verwendet, bei der eine Sourceschicht eine Drainschicht umgibt; und

Fig. 90 eine schematische Schnittansicht, die ein Problem der Halbleitervor richtung zeigt, die eine Struktur verwendet, bei der eine Sourceschicht eine Drainschicht umgibt.

Ausführungsformen der vorliegenden Erfindung werden im folgenden unter Be zugnahme auf die Figuren beschrieben.

Ausführungsform 1

Fig. 1 zeigt einen Schnitt, der entlang der Linie A-A aus Fig. 2 genommen ist.

Unter Bezugnahme auf die Fig. 1 bis 3, einen-Typ Hochwiderstandsbasis schicht 5 ist auf einer Oberfläche eines Siliziumsubstrates 1 mit einer da zwischen angeordneten Isolierschicht 3, die aus einer Siliziumoxidschicht (SiO₂-Schicht) ausgebildet ist, ausgebildet. Die n-Typ Hochwiderstandsbasis schicht 5 ist durch eine Grabenisolierung bzw. -trennung, die durch Gräben 63 gebildet wird, elektrisch in Bereiche eines p-ch-MOS-Transistors eines nMOS-Transi stors und eines pMOS-Transistors unterteilt. Eine Oxidschicht 65 ist an jeder Seitenwand der Gräben 63 ausgebildet, und das Innere derselben ist mit polykristallinem Silizium 67 gefüllt. Eine Feldoxidschicht 69 ist auf jedem Graben 63 angeordnet.

Ein p-ch-MOS-Transistor 30 weist eine p⁺-Sourceschicht 9, eine p⁺-Drain schicht 11, eine p-Typ Pufferschicht 13, eine p⁻-Drainschicht 15, eine Gate oxidschicht 19 und eine Gateelektrodenschicht 21 auf.

Die p⁺-Sourceschicht 9 ist an bzw. in einer n-Typ Basisschicht 7, die an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist, ausgebil det, und sie ist benachbart zu einer stark-dotierten n-Typ Schicht 17. Die p⁺-Drainschicht 11 ist an bzw. in der p-Typ Pufferschicht 13, die an der Ober fläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist, ausgebildet. Die p⁻-Drainschicht 15 ist direkt unterhalb der Feldoxidschicht 69 ausgebildet und in Kontakt mit der p-Typ Pufferschicht 13. Die Gateelektrodenschicht 21 ist auf einer Oberfläche zwischen der p⁺-Sourceschicht 9 und der p⁻-Drain schicht 15 mit der dazwischen angeordneten Gateoxidschicht 19 ausgebildet. Die Gateelektrodenschicht 21 ist z. B. aus einer Zwei-Schicht-Struktur ausge bildet, die eine dotierte polykristalline Siliziumschicht 21a und eine Wolfram silizidschicht 21b aufweist.

Unter Bezugnahme insbesondere auf Fig. 2, die p⁺-Sourceschicht 9 umgibt die Peripherie der p⁺-Drainschicht 11 und weist, z. B., eine elliptische plane Form auf. Die p⁻-Drainschicht 15 weist auch eine elliptische, plane Form auf. Die Gateelektrodenschicht 21 ist außerdem innerhalb des inneren Umfangs der p⁺-Sourceschicht 9 ausgebildet, wobei sie sich entlang der p⁺-Sourceschicht 9 mit der elliptischen, planen Form erstreckt. Dadurch wird der Kanalbereich dieses p-ch-MOS-Transistors 30 als ein elliptischer Ring innerhalb des inneren Um fangs der p⁺-Sourceschicht 9 ausgebildet.

Unter Bezugnahme insbesondere auf Fig. 1, eine leitende Schicht 27 ist auf der p-Typ Pufferschicht 13 mit einer dazwischen angeordneten Oxidschicht 25 aus gebildet. Die leitende Schicht 27 weist eine Zwei-Schicht-Struktur auf, die z. B. eine dotierte polykristalline Siliziumschicht 27a und eine Wolframsilizidschicht 27b enthält. Seitenwandoxidschichten 23 und 29 sind an den Seitenwänden der Gateelektrodenschicht 21 bzw. der leitenden Schicht 27 ausgebildet.

Ein nMOS-Transistor 40 weist ein Paar von n-Typ Source/Drainschichten 33, eine Gateoxidschicht 35 und eine Gateelektrodenschicht 37 auf. Die gepaarten Source/Drainschichten 33 sind an bzw. in einer p-Typ Wannenschicht 31 auf der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet und voneinander durch einen vorbestimmten Abstand getrennt. Das Paar von Source/Drainschichten 33 weist jeweils eine LDD-Struktur (LDD = Lightly Doped Drain = Leicht Dotier tes Drain) auf, die aus einer Zwei-Schicht-Struktur ausgebildet ist, die einen relativ leicht dotierten n⁻-Dotierungsbereich und einen relativ hoch dotierten n⁺-Dotierungsbereich enthält. Die Gateelektrodenschicht 37 ist auf einem Be reich zwischen den gepaarten Source/Drainschichten 33 mit der Gateoxid schicht 35 dazwischen ausgebildet. Die Gateelektrodenschicht 37 ist aus einer geschichteten Struktur ausgebildet, die z. B. eine dotierte polykristalline Sili ziumschicht 37a und eine Wolframsilizidschicht 37b aufweist. Die Seitenwand der Gateelektrodenschicht 37 ist mit einer Seitenwandoxidschicht 39 bedeckt.

Ein pMOS-Transistor 50 weist ein Paar von Source/Drainschichten 43, eine Gateoxidschicht 45 und eine Gateelektrodenschicht 47 auf. Das Paar von p⁺-Source/Drainschichten 43 ist an bzw. in einer Oberfläche einer n-Typ Wannen schicht 41 auf der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet und von einander durch einen vorbestimmten Abstand getrennt. Die Gateelektroden schicht 47 ist auf einer Oberfläche zwischen den gepaarten p⁺-Source/Drain schichten 43 mit der Gateoxidschicht 45 dazwischen ausgebildet. Die Gate elektrodenschicht 47 weist eine Zwei-Schicht-Struktur auf, die z. B. eine dotierte polykristalline Siliziumschicht 47a und eine Wolframsilizidschicht 47b enthält. Die Seitenwand der Gateelektrodenschicht 47 ist mit einer Seiten wandoxidschicht 49 bedeckt.

Diese Bereiche sind mit einer ersten Zwischenschicht-Isolierschicht 51 bedeckt. Die erste Zwischenschicht-Isolierschicht 51 ist mit Durchgangslöchern 51a, 51b, 51c, 51d, 51e und 51g vorgesehen. Eine erste Verbindungsschicht 53a für eine Drainzuführungsverbindung ist zum elektrischen Verbinden der p⁺-Drainschicht 11 und der leitenden Schicht 27 durch die Durchgangslöcher 51a und 51g ausgebildet. Eine erste Verbindungsschicht 53b für eine Sourcezufüh rungsverbindung ist durch das Durchgangsloch 51b ausgebildet, damit sie elektrisch mit der p⁺-Sourceschicht 9 und der stark-dotierten n-Typ Schicht 17 verbunden ist. Des weiteren ist eine erste Verbindungsschicht 53c durch das Durchgangsloch 51d ausgebildet, damit sie elektrisch mit der Gateelektroden schicht 21 verbunden ist.

Erste Verbindungsschichten 53d sind durch die Durchgangslöcher 51d ausge bildet, damit sie elektrisch mit n-Typ Source/Drainschichten 33 verbunden sind. Des weiteren sind erste Verbindungsschichten 53e durch die Durchgangs löcher 51e ausgebildet, damit sie elektrisch mit p⁺-Source/Drainschichten 43 verbunden sind.

Diese ersten Verbindungsschichten 53a, 53b, 53c, 53d und 53e sind mit einer zweiten Zwischenschicht-Isolierschicht 55 bedeckt. In der zweiten Zwischen schicht-Isolierschicht 55 ist ein Durchgangsloch 55a ausgebildet. Eine zweite Verbindungsschicht 57 ist durch das Durchgangsloch 55a ausgebildet, damit sie elektrisch mit der ersten Verbindungsschicht 53a verbunden ist.

Eine dritte Zwischenschicht-Isolierschicht 59 ist zum Bedecken der zweiten Verbindungsschicht 57 ausgebildet. In der dritten Zwischenschicht-Isolier schicht 59 ist ein Durchgangsloch 59a ausgebildet. Eine dritte Verbindungs schicht 61 für eine Drainzuführungsverbindungsschicht ist durch das Durch gangsloch 59a ausgebildet, damit sie elektrisch mit der zweiten Verbindungs schicht 57 verbunden ist.

Unter Bezugnahme insbesondere auf Fig. 3, die erste Verbindungsschicht 53b ist um den gesamten Umfang der p⁺-Sourceschicht 9 in Kontakt mit der Oberfläche der p⁺-Sourceschicht 9, die z. B. eine elliptische Form aufweist. Die dritte Verbindungsschicht 61 erstreckt sich über der ersten Verbindungsschicht 53b, wobei die zweite und die dritte Zwischenschicht-Isolierschicht 55 und 59 dazwischen angeordnet sind, und überquert bzw. kreuzt die erste Verbindungs schicht 53b in der Draufsicht.

Ein Verfahren zur Herstellung der Halbleitervorrichtung dieser Ausführungs form wird nun im folgenden beschrieben.

Unter Bezugnahme auf zuerst Fig. 4, das Siliziumsubstrat 1, die Isolierschicht 3, die aus der Siliziumoxidschicht ausgebildet ist, und die n-Typ Hochwider standsbasisschicht 5 sind z. B. durch ein Laminations-SOI-Verfahren oder ein SIMOX-Verfahren ausgebildet. Eine Oxidschicht 71 wird auf der gesamten Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet. Danach wird ein Resistmuster 73a, das eine beabsichtigte Konfiguration aufweist, auf der Oxidschicht 71 durch gewöhnliche Photolithographie ausgebildet. Ionen eines p-Typ Dotierstoffes werden unter Verwendung des Resistmusters 73a als Maske implantiert. Nach der Entfernung des Resistmusters 73a wird eine thermische Bearbeitung (Behandlung) bei 1215°C für ungefähr 3 Stunden ausgeführt.

Unter Bezugnahme auf Fig. 5, diese thermische Bearbeitung bildet eine p-Typ Diffusionsschicht 13a an bzw. in der n-Typ Hochwiderstandsbasisschicht 5 aus. Ein Resistmuster 73b, das Lochmuster aufweist, die auf der p-Typ Diffusions schicht 13a und auf anderen Bereichen angeordnet sind, wird auf der Oxid schicht 71 durch gewöhnliche Photolithographie ausgebildet. Unter Verwen dung des Resistmusters 73b als Maske werden p-Typ Dotierstoffionen implan tiert. Nach der Entfernung des Resistmusters 73b wird eine thermische Bear beitung bei einer Temperatur von 1050°C ausgeführt.

Unter Bezugnahme auf Fig. 6, diese thermische Bearbeitung bildet die p-Typ Wannenschicht 31 ebenso wie die p-Typ Pufferschicht 13, die einen Abschnitt aufweist, der stärker als die p-Typ Wannenschicht 31 dotiert ist, aus. Ein Resistmuster 73c, das eine beabsichtigte Konfiguration aufweist, wird auf der Oxidschicht 71 durch gewöhnliche Photolithographie ausgebildet. Unter Ver wendung des Resistmusters 73c als Maske werden n-Typ Dotierstoffionen im plantiert. Nach der Entfernung des Resistmusters 73c wird eine thermische Bearbeitung ausgeführt.

Unter Bezugnahme auf Fig. 7, durch diese thermische Bearbeitung werden die n-Typ Basisschicht 7 und die n-Typ Wannenschicht 41 an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet. Danach wird eine Oxidschicht 75 auf der gesamten Oberfläche abgeschieden. Durch gewöhnliche Photolitho graphie- und Ätztechnik werden Abschnitte der Oxidschicht 75, in denen Gräben auszubilden sind, durch Ätzen entfernt. Unter Verwendung der Oxid schicht 75 als Maske wird die n-Typ Hochwiderstandsbasisschicht 5 so geätzt, daß die Isolierschicht 3 erreicht wird. Danach wird die Oxidschicht 75 durch Ätzen entfernt.

Unter Bezugnahme auf Fig. 8, dieses Ätzen der n-Typ Hochwiderstandsbasis schicht 5 liefert Gräben 63, die sich durch die n-Typ Hochwiderstandsbasis schicht 5 zu der Isolierschicht 3 erstrecken. Oxidschichten 65 werden an den Seitenwänden der Gräben 63 ausgebildet, und eine polykristalline Silizium schicht 67, die als Füller dienen wird, wird auf der gesamten Oberfläche abge schieden. Danach wird die gesamte Oberfläche der polykristallinen Silizium schicht 67 zurückgeätzt, so daß die polykristallinen Siliziumschichten 67 nur in den Gräben 63 verbleiben.

Obwohl es in Fig. 9 nicht gezeigt ist, werden eine Oxidschicht und eine Nitrid schicht auf der gesamten Oberfläche abgeschieden, und die Nitridschicht wird durch Ätzen aus einen Bereich entfernt, in dem die Feldoxidschicht des p-ch-MOS-Transistors auszubilden ist, wobei ein Resistmuster als Maske verwendet wird, und dann werden p-Typ Dotierstoffionen unter Verwendung desselben Resistmusters als Maske implantiert. Nach dem Entfernen des Resistmusters wird die Nitridschicht selektiv durch Ätzen aus den Bereichen entfernt, in denen andere Feldoxidschichten auszubilden sind, wobei ein Resistmuster als Maske verwendet wird. Nach dem Entfernen dieses Resistmusters wird ein ge wöhnliches LOCOS-Verfahren zur Ausbildung von Feldoxidschichten 69 an be absichtigten Positionen ausgeführt. Gleichzeitig mit der Ausbildung der Feldoxidschichten 69 wird die p⁻-Drainschicht 15 direkt unterhalb der entsprechenden Feldoxidschicht 69 ausgebildet.

Unter Bezugnahme auf Fig. 10, nach der Ausbildung einer Gateoxidschicht 19a wird eine dotierte polykristalline Siliziumschicht 21c abgeschieden und eine Wolframsilizidschicht 21d wird durch Sputtern ausgebildet. Dann wird ein Resistmuster 73d an beabsichtigten Positionen auf der Wolframsilizidschicht 21d durch gewöhnliche Photolithographie ausgebildet. Unter Verwendung des Resistmusters 73d als Maske werden die Wolframsilizidschicht 21d, die dotierte polykristalline Siliziumschicht 21c und die Gateoxidschicht 19a auf einanderfolgend geätzt. Danach wird das Resistmuster 73d entfernt.

Unter Bezugnahme auf Fig. 11, das obige Ätzen bildet entsprechende Gateoxidschichten 19, 25, 35 und 45 und ebenfalls Gateelektrodenschichten 21, 37 und 47, die geschichtete Strukturen aufweisen, die dotierte polykristalline Siliziumschichten 21a, 37a bzw. 47a und Wolframsilizidschichten 21b, 37b bzw. 47b enthalten, ebenso wie die Feldplattenschicht 27, die aus einer geschichteten Struktur ausgebildet ist, die die dotierte polykristalline Siliziumschicht 27a und die Wolframsilizidschicht 27b enthält, aus. Danach wird ein Resistmuster 73e zum Bedecken beabsichtigter Bereiche durch gewöhnliche Photolithographie ausgebildet. Unter Verwendung des Resistmusters 73e als Maske wird Phosphor (P) ionenimplantiert. Danach wird das Resistmuster 73e entfernt.

Unter Bezugnahme auf Fig. 12, die obige Ionenimplantation bildet leicht dotierte n-Typ Bereiche (nicht gezeigt) in beabsichtigten Bereichen aus. Da nach wird BF₂ unter Verwendung eines Resistmusters 73f, der Gateelektroden schichten und anderer als Maske ionenimplantiert. Danach wird das Resist muster 73f entfernt.

Unter Bezugnahme auf Fig. 13, die obige Ionenimplantation bildet leicht dotierte p-Typ Bereiche (nicht gezeigt) in beabsichtigten Bereichen aus. Danach wird eine Oxidschicht (nicht gezeigt), die eine Schichtdicke von 250 nm aufweist, auf der gesamten Oberfläche abgeschieden. Ein anisotropes Ätzen wird bei der Oxidschicht derart ausgeführt, das Seitenwandoxidschichten 23, 29, 39 bzw. 49, die die Seitenwände der Gateelektroden bzw. der Feldplatten elektrode bedecken, verbleiben. Danach wird ein Resistmuster 73g ausgebildet. Arsen wird unter Verwendung des Resistmusters 73g, der entsprechenden Gateelektrodenschichten, der Seitenwandoxidschichten und ähnlichem als Maske ionenimplantiert. Dann wird das Resistmuster 73g entfernt.

Unter Bezugnahme auf Fig. 14, die obige Ionenimplantation bildet stark dotierte n-Typ Bereiche (nicht gezeigt) aus. Danach wird BF₂ unter Verwendung eines Resistmusters 73h, der Gateelektrodenschichten, der Seitenwandoxidschichten und ähnlichem als Maske ionenimplantiert. Diese Ionenimplantation bildet stark dotierte p-Typ Bereiche (nicht gezeigt) aus. Nach der Entfernung des Resistmusters 73h wird eine thermische Bearbeitung ausgeführt.

Unter Bezugnahme auf Fig. 15, die obige thermische Bearbeitung aktiviert den in die entsprechenden Bereiche implantierten Dotierstoff und bildet derart die p⁺-Sourceschicht 9, die p⁺-Sourceschicht 11, die stark dotierte n-Typ Schicht 17, die gepaarten n-Typ Source/Drainbereiche 33 und die gepaarten p-Typ Source/Drainbereiche 43 aus. Dadurch werden der p-ch-MOS-Transistor 30, der nMOS-Transistor 40 und der pMOS-Transistor 50 vervollständigt.

Unter Bezugnahme auf Fig. 16, die erste Zwischenschicht-Isolierschicht 51 wird auf der gesamten Oberfläche abgeschieden und die Durchgangslöcher 51a, 51b, 51c, 51d, 51e und 51g werden durch gewöhnliche Photolithographie- und Ätztechniken ausgebildet.

Unter Bezugnahme auf Fig. 17, eine Bearbeitung wird zur Ausbildung der ersten Verbindungsschichten 53a, 53b, 53c, 53d und 53e, die in beabsichtigte Konfigurationen gemustert und elektrisch mit den darunterliegenden Schichten durch die entsprechenden Durchgangslöcher verbunden sind, ausgeführt.

Unter Bezugnahme auf Fig. 18, die zweite Zwischenschicht-Isolierschicht 55 wird zum Bedecken der ersten Verbindungsschichten ausgebildet. Das Durch gangsloch 55a wird in der zweiten Zwischenschicht-Isolierschicht 55 durch herkömmliche Photolithographie- und Ätztechnik ausgebildet. Eine Bearbeitung wird zur Ausbildung der zweiten Verbindungsschicht 57, die elektrisch mit der ersten Verbindungsschicht 53a durch das Durchgangsloch 55a verbunden ist, ausgeführt. In einer vergleichbaren Art und Weise werden die dritte Zwischen schicht-Isolierschicht 59, das Durchgangsloch 59a und die dritte Verbindungs schicht 61 dann ausgebildet, so daß die in Fig. 1 gezeigte Halbleitervorrichtung vervollständigt ist.

Durch die oben beschriebenen Herstellungsschritte werden der p-ch-MOS-Tran sistor und die CMOS-Transistoren auf demselben Substrat ausgebildet.

Die Halbleitervorrichtung dieser Ausführungsform weist eine plane Layoutstruktur (außenliegende Sourcestruktur) auf, bei der die p⁺-Source schicht 9 die Peripherie der Drainschichten 11, 13 und 15 umgibt, wie es insbe sondere in Fig. 2 gezeigt ist. Darum kann der Widerstand der invertierten p⁺-Schicht direkt unterhalb der Gateelektrode niedrig sein, und die Stromtreiber fähigkeit kann verglichen mit dem Stand der Technik verbessert werden. Die in Fig. 2 gezeigte Struktur kann als Sourcelektrode-Umgibt-Drain-Struktur be zeichnet werden, da die Sourcezuführungsverbindungsschicht 51b an dem äußeren Umfang der Drainschicht positioniert ist.

Diese Ausführungsform verwendet keine pn-Übergang-Isolierung sondern eine Grabenisolierung, die Gräben 63 verwendet, zum elektrischen Isolieren bzw. Trennen des p-ch-MOS-Transistors von den anderen Elementen wie einem CMOS-Transistor. Aufgrund der Verwendung der Grabenisolierung ist es möglich, den Fluß eines Stromes von der p⁺-Sourceschicht 9 in Richtung des Siliziumsubstrates 1 während des Betriebs der Elemente zu verhindern, selbst falls die p⁺-Sourceschicht 9 nahe des Grabens 63 zur Grabenisolierung ange ordnet ist. Darum ist es nicht notwendig, den Graben 63 zur Grabenisolierung an einer radial äußeren Position, die von der p⁺-Sourceschicht 9 abgesetzt bzw. durch einen Abstand getrennt ist, anzuordnen, was zur Verbesserung der Iso lierungs- bzw. Trennungseigenschaften beim Stand der Technik notwendig war.

Wie oben beschrieben wurde, kann die Halbleitervorrichtung in dieser Ausfüh rungsform eine hohe Stromtreiberfähigkeit aufweisen und sie ist zur hohen Integration geeignet.

Wie in Fig. 1 gezeigt ist, verwendet diese Ausführungsform die Mehrschicht- Verbindungsstruktur, bei der die Sourcezuführungsverbindungsschicht 53b und die Drainzuführungsverbindungsschicht 61 auf unterschiedlichen Isolierungs schichten ausgebildet sind. Darum kann, wie insbesondere in Fig. 3 gezeigt ist, die Drainverbindungsschicht 61, in einen anderen Elementbereich erstreckt werden, während die elektrische Isolierung bezüglich der Sourcezuführungs verbindungsschicht 53b selbst dann erhalten bleibt, wenn bei der Struktur die Sourcezuführungsverbindungsschicht 53e eine elliptische plane Form aufweist.

Die Sourcezuführungsverbindungsschicht 53b kann in Kontakt mit der Ober fläche der p⁺-Sourceschicht 9 um den gesamten Umfang der p⁺-Sourceschicht 9 sein, wie in Fig. 3 gezeigt ist. Darum kann eine große Kontaktfläche zwischen der p⁺-Sourceschicht 9 und der Sourcezuführungsverbindungsschicht 53b ge sichert werden, und derart kann der Sourcekontaktwiderstand klein gehalten werden.

Die Sourcezuführungsverbindungsschicht 53b kann aus einem Material ausge bildet werden, das einen kleinen Widerstand aufweist, wie z. B. Aluminium. Da durch kann ein Strom den gesamten Umgang der p⁺-Sourceschicht 9 über die Sourcezuführungsverbindungsschicht 53b mit einem niedrigen Widerstand zu geführt werden. Darum kann der Strom dem gesamten Umfang der p⁺-Source schicht 9 mit einem kleineren Widerstand als in dem Fall zugeführt werden, in dem der Strom den gesamten Umfang der p⁺-Sourceschicht 9 über die p⁺-Sourceschicht 9 mit einem relativ hohen Widerstand zugeführt wird.

Die obige Struktur kann auf Leistungsvorrichtungen mit einer hohen Durch bruchsspannung bzw. hohen Spannungsfestigkeit wie einen n-ch-MOS-Tran sistor, einen n-ch-IGBT und einen p-ch-IGBT angewendet werden. Ein Bei spiel, bei dem die obige Struktur auf einem n-ch-IGBT angewendet wird, wird im folgenden als Ausführungsform 2 beschrieben.

Ausführungsform 2

Fig. 19, die im folgenden diskutiert wird, zeigt in einem Querschnitt, der ent lang der Linie B-B aus Fig. 20 genommen ist.

Unter Bezugnahme auf die Fig. 19 bis 21, die n-Typ Hochwiderstandsbasis schicht 5 ist an der Oberfläche des Siliziumsubstrates 1, wobei die Isolier schicht 3, die z. B. aus einer Siliziumoxidschicht ausgebildet ist, dazwischen ausgebildet ist, ausgebildet. Die n-Typ Hochwiderstandsbasisschicht 5 ist durch eine Grabenisolierung, die aus Gräben 63 ausgebildet ist, elektrisch in einen n-ch-IGBT-Ausbildungsbereich, einen nMOS-Transistorausbildungsbereich und pMOS-Transistorausbildungsbereich unterteilt.

Der n-ch-IGBT 130 weist die n-Typ Hochwiderstandsbasisschicht 5, eine p⁺-Drainschicht 101, eine n⁺-Pufferschicht 103, eine p-Typ Basisschicht 107, eine n⁺-Sourceschicht 109, die Gateoxidschicht 19 und die Gateelektrodenschicht 21 auf. Die n⁺-Sourceschicht 109 ist in einem Bereich der p⁺-Basisschicht 107 ausgebildet, der an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet und benachbart zu einer stark dotierten p-Typ Schicht 117 ist. Die p⁺-Drainschicht 101 ist in einem Bereich der n⁺-Pufferschicht 103 ausgebildet, der an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist. Die Gateelektrodenschicht 21 ist an den Oberflächen der p-Typ Basisschicht 107 und der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet, wobei die Gateoxidschicht 19 dazwischen ausgebildet ist.

Die leitende Schicht 27 ist auf der n⁺-Pufferschicht 103 mit der dazwischen ausgebildeten Isolierschicht 25 ausgebildet.

Bei dem n-ch-IGBT entspricht die p⁺-Drainschicht 101 einer Anode (Kollektor) und die n⁺-Sourceschicht 109 entspricht einer Kathode (Emitter). Dasselbe gilt für die folgende Beschreibung.

Unter Bezugnahme auf insbesondere Fig. 20, die n⁺-Sourceschicht 109 umgibt die Peripherie der p⁺-Drainschicht 101 und hat, z. B. eine elliptische, plane Form.

Unter Bezugnahme auf insbesondere Fig. 21, die Sourcezuführungsver bindungsschicht 53b ist über den gesamten Umfang der n⁺-Sourceschicht 109 in Kontakt mit der Oberfläche der n⁺-Sourceschicht 109, die z. B. eine elliptische Form aufweist. Die dritte Verbindungsschicht 61 ist auf der Sourcezuführungs verbindungsschicht 53b angeordnet, wobei die zweite und die dritte Zwischen schicht-Isolierschicht 55 und 59 dazwischen angeordnet sind und sie kreuzt bzw. überquert die Sourcezuführungsverbindungsschicht 53b in einer Drauf sicht. Die Sourcezuführungsverbindungsschicht 53b ist außerdem elektrisch mit der stark dotierten p-Typ Schicht 117 verbunden.

Die anderen als die obigen Strukturen sind im wesentlichen dieselben wie die jenigen bei der Ausführungsform 1, die oben beschrieben wurde. Darum tragen dieselben Abschnitte und Teile dieselben Bezugszeichen und werden im folgen den nicht beschrieben.

Ein Verfahren zur Herstellung der Halbleitervorrichtung nach dieser Ausfüh rungsform wird im folgenden beschrieben.

Zuerst unter Bezugnahme auf Fig. 22, das Siliziumsubstrat 1, die Isolierschicht 3, die z. B. aus der Siliziumoxidschicht ausgebildet ist, und die n-Typ Hoch widerstandsbasisschicht 5 werden z. B. durch ein Laminierungs-SOI-Verfahren oder ein SIMOX-Verfahren ausgebildet. Die Oxidschicht 71 wird auf der ge samten Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet. Ein Resistmuster 173a, das eine beabsichtigte Konfiguration aufweist, wird durch gewöhnliche Photolithographie auf der Oxidschicht 71 ausgebildet. Ionen eines n-Typ Dotierstoffs werden unter Verwendung des Resistmusters 173a als Maske implantiert. Nach der Entfernung des Resistmusters 173a wird eine thermische Bearbeitung bei 1215°C für ungefähr 3 Stunden ausgeführt.

Unter Bezugnahme auf Fig. 23, diese thermische Bearbeitung bildet ein n-Typ Diffusionsschicht 103a aus. Ein Resistmuster 173b, das eine beabsichtigte Konfiguration aufweist, wird auf der Oxidschicht 71 durch gewöhnliche Photolithographie ausgebildet. Unter Verwendung des Resistmusters 173b als Maske werden p-Typ Dotierstoffionen implantiert. Nach der Entfernung des Resistmusters 173b wird eine thermische Bearbeitung bei 1050°C ausgeführt.

Unter Bezugnahme auf Fig. 24, diese thermische Bearbeitung bildet eine p-Typ Wannenschicht 107a, die z. B. eine planare Form eines elliptischen Rings auf weist, aus. Ein Resistmuster 173c, das eine beabsichtigte Konfiguration auf weist, wird auf der Oxidschicht 71 ausgebildet. Unter Verwendung des Resist musters 173c als Maske werden n-Typ Dotierstoffionen implantiert. Nach der Entfernung des Resistmusters 173c wird eine thermische Bearbeitung bei einer Temperatur von 1050°C ausgeführt.

Unter Bezugnahme auf Fig. 25, die obige thermische Bearbeitung bildet die n-Typ Wannenschicht 41 ebenso wie die n⁺-Pufferschicht 103, die einen Ab schnitt mit einer höheren Konzentration als die n⁺-Wannenschicht 41 aufweist, aus. Eine Oxidschicht 175 wird auf der gesamten Oberfläche ausgebildet. Die Oxidschicht 175 wird zum Entfernen von Abschnitten, in denen Gräben aus zubilden sind, geätzt. Unter Verwendung der Oxidschicht 175 als Maske werden die n-Typ Hochwiderstandsbasisschicht 5 und andere geätzt, um Ab schnitte, in denen das Material entfernt wurde, die die Isolierschicht 3 er reichen, auszubilden. Danach wird die Oxidschicht 175 durch Ätzen entfernt.

Unter Bezugnahme auf Fig. 26, dieses Ätzen, das bei der n-Typ Hochwider standsbasisschicht 5 bewirkt wird, bildet eine Mehrzahl von Gräben 63 aus, die sich durch die n-Typ Hochwiderstandsbasisschicht 5 zu der Isolierschicht 3 erstrecken. Oxidschichten 65 werden auf den Seitenwänden der Gräben 63 aus gebildet, und eine polykristalline Siliziumschicht 67, die Füller bilden wird, wird auf der gesamten Oberfläche abgeschieden. Danach wird auf die gesamte Oberfläche der polykristallinen Siliziumschicht 67 ein Rückätzen bewirkt, so daß die polykristallinen Siliziumschichten 67 nur in den Gräben 63 verbleiben.

Unter Bezugnahme auf Fig. 27, Feldoxidschichten 69 werden selektiv durch ein gewöhnliches LOCOS-Verfahren ausgebildet.

Unter Bezugnahme auf Fig. 28, nach der Ausbildung einer Gateoxidschicht 19a wird eine dotierte polykristalline Siliziumschicht 21c abgeschieden, und eine Wolframsilizidschicht 21d wird durch Sputtern ausgebildet. Dann wird ein Resistmuster 173d, das eine beabsichtigte Konfiguration aufweist, auf der Wolframsilizidschicht 21d ausgebildet. Unter Verwendung des Resistmusters 173d als Maske werden die Wolframsilizidschicht 21d, die dotierte polykri stalline Siliziumschicht 21c und die Gateoxidschicht 19a aufeinanderfolgend geätzt. Danach wird das Resistmuster 173b entfernt.

Unter Bezugnahme auf die Fig. 29, das obige Ätzen bildet entsprechende Gateoxidschichten 19, 25, 25 bzw. 45 und außerdem Gateelektrodenschichten 21, 37 und 47 ebenso wie die Feldplattenschicht 27 aus. Danach wird ein Resistmuster 173e auf beabsichtigten Bereichen ausgebildet. Unter Verwen dung des Resistmusters 173e als Maske wird Phosphor ionenimplantiert. Diese bildet leicht dotierte n-Typ Bereiche (nicht gezeigt) aus. Danach wird das Resistmuster 173e entfernt.

Unter Bezugnahme auf Fig. 30, ein Resistmuster 173f wird auf beabsichtigten Bereichen ausgebildet. Unter Verwendung des Resistmusters 173f als Maske wird BF₂ ionenimplantiert. Dieses bildet leicht dotierte p-Typ Bereiche (nicht gezeigt) aus. Danach wird das Resistmuster 173f entfernt.

Unter Bezugnahme auf Fig. 31, eine Oxidschicht, die eine Schichtdicke von 250 nm aufweist, wird auf der gesamten Oberfläche abgeschieden und dann wird ein anisotropes Ätzen der Oxidschicht bewirkt. Dieses bildet Seitenwandoxid schichten 23, 29, 39 bzw. 49, die auf den Seitenwänden der Gateelektroden 21, 37, 47 bzw. der Feldplattenschicht 27 verbleiben, aus. Danach wird ein Resistmuster 173g auf beabsichtigten Bereichen ausgebildet. Arsen wird unter Verwendung des Resistmusters 173e ebenso wie der Gateelektrodenschichten, Seitenwandoxidschichten und anderer als Maske ionenimplantiert. Dieses bildet stark dotierte n-Typ Bereiche (nicht gezeigt) aus. Danach wird das Resist muster 173g entfernt.

Unter Bezugnahme auf Fig. 32, ein Resistmuster 173h wird auf beabsichtigten Bereichen ausgebildet. BF₂ wird unter Verwendung des Resistmusters 173h ebenso wie der entsprechenden Gateelektrodenschichten, Seitenwandoxid schichten und anderer als Maske ionenimplantiert. Dieses bildet stark dotierte p-Typ Bereiche (nicht gezeigt) aus. Nach der Entfernung des Resistmusters 173h wird eine thermische Bearbeitung ausgeführt.

Unter Bezugnahme auf Fig. 33, die obige thermische Bearbeitung aktiviert den in die Source/Drainschichten implantierten Dotierstoff. Dieses bildet die p⁺-Drainschicht 101, die n⁺-Sourceschicht 109, die stark dotierte n-Typ Schicht 117, die gepaarten n-Typ Source/Drainschichten 33 und die gepaarten p⁺-Source/Drainschichten 43 aus.

Unter Bezugnahme auf Fig. 34, die erste Zwischenschicht-Isolierschicht 51 wird auf der gesamten Oberfläche abgeschieden und die Durchgangslöcher 51a, 51b, 51c, 51d, 51e und 51g werden ausgebildet.

Unter Bezugnahme auf Fig. 35, eine Bearbeitung zur Ausbildung der ersten Verbindungsschichten 53a, 53b, 53c, 53d und 53e, die elektrisch mit den darunterliegenden Schichten über die entsprechenden Durchgangslöcher ver bunden sind, wird ausgeführt.

Unter Bezugnahme auf Fig. 36, die zweite Zwischenschicht-Isolierschicht 55 wird über den ersten Verbindungsschichten ab geschieden. Das Durchgangsloch 55a wird in der zweiten Zwischenschicht-Isolierschicht 55 ausgebildet. Eine Bearbeitung wird ausgeführt, um die zweite Verbindungsschicht 57 auszubil den, die elektrisch mit der ersten Verbindungsschicht durch das Durchgangs loch 55a verbunden ist.

Danach werden die dritte Zwischenschicht-Isolierschicht 59, das Kontaktloch 59a in der dritten Zwischenschicht-Isolierschicht 59 und die dritte Verbin dungsschicht 61, die elektrisch mit der zweiten Verbindungsschicht durch das Kontaktloch 59a verbunden ist, ausgebildet, so daß die in Fig. 19 gezeigte Halbleitervorrichtung vervollständigt ist.

Durch die oben beschriebenen Schritte werden der n-ch-IGBT und die CMOS-Tran sistoren auf demselben Substrat ausgebildet.

Bei der vorliegenden Ausführungsform hat die Vorrichtung eine solche Struk tur, das die n⁺-Sourceschicht 109 die Peripherie der p⁺-Drainschicht 101 um gibt (Sourceelektrode-Umgibt-Drain-Struktur), wie insbesondere in Fig. 20 gezeigt ist. Des weiteren ist es bei dem n-ch-IGBT, um einen hohen Widerstand bereitzustellen und eine Modulation der Leitfähigkeit zu verursachen, für einen hohen Widerstand notwendig, eine n-Typ Hochwiderstandsbasisschicht 5 zwischen der p⁺-Drainschicht 101 und der n⁺-Sourceschicht 109 vorzusehen. Da die n-Typ Hochwiderstandsbasisschicht 5 bei der oben beschriebenen Sourceelektrode-Umgibt-Drain-Struktur notwendig ist, wird bei der Sourceelektrode-Umgibt-Drain-Struktur die periphere Länge der n⁺-Source schicht 109, die der p⁺-Drainschicht 101 gegenüberliegt, länger als bei der Struktur, bei der die Drainschicht die Peripherie der Sourceschicht umgibt. Dementsprechend wird der Betrag der eingebrachten Elektronen erhöht, was in einem erhöhten Treiberstrom resultiert.

Bei dieser Ausführungsform ist der n-ch-IGBT von anderen Elementen durch eine Grabenisolierung elektrisch getrennt bzw. isoliert. Darum ist es möglich, den Fluß eines Stromes von der n⁺-Sourceschicht 109 in Richtung des Substrates 1 selbst bei der Struktur zu verhindern, bei der die n⁺-Sourceschicht 109 radial außerhalb der p⁺-Drainschicht 101 angeordnet und nahe des Grabens 63 zur Grabenisolierung angeordnet ist. Darum ist es nicht notwendig, den Graben 63 zur Grabenisolierung an einer radial außen gelegenen Position, die von der n⁺-Sourceschicht 109 entfernt ist, anzuordnen.

Wie oben beschrieben wurde, kann die Halbleitervorrichtung dieser Ausfüh rungsform eine hohe Stromtreiberkapazität aufweisen und ist zur hohen Inte gration geeignet.

Diese Ausführungsform verwendet die Mehrschicht-Verbindungsstruktur, wo bei die Sourcezuführungsverbindungsschicht 53b und die Drainzuführungsver bindungsschicht 61 auf unterschiedlichen Isolierschichten ausgebildet sind. Darum werden die Sourcezuführungsverbindungsschicht 53b und die Drainzu führungsverbindungsschicht 61 selbst bei der Struktur nicht kurzgeschlossen, bei der die Sourcezuführungsverbindungsschicht 53b um den gesamten Umfang der n⁺-Sourceschicht 109 angeordnet ist.

Die Sourcezuführungsverbindungsschicht 53b ist um den gesamten Umfang der n⁺-Sourceschicht 109 in Kontakt mit der Oberfläche der n⁺-Sourceschicht 109. Darum kann eine große Kontaktfläche zwischen der n⁺-Sourceschicht 109 und der Sourcezuführungsverbindungsschicht 53b gesichert werden, und derart kann der Sourcekontaktwiderstand klein sein.

Die Sourcezuführungsverbindungsschicht 53b kann aus einem Material mit einem kleinen Widerstand wie Aluminium ausgebildet werden. Dadurch kann ein Strom dem gesamten Umfang der n⁺-Sourceschicht 109 durch die Sourcezu führungsverbindungsschicht 53b auf einem niedrigen Widerstand zugeführt werden. Darum kann der Widerstand kleiner als in dem Fall sein, in dem der Strom dem gesamten Umfang der n⁺-Sourceschicht 109 über die n⁺-Source schicht 109, die einen relativ hohen Widerstand aufweist, zugeführt wird.

Eine Simulation wurde zur Bestimmung der Drainstrom I_D-Drainspannungs- V_D-Charakteristiken mit unterschiedlichen Werten eines Abstandes zwischen Source und Drain (S-D) in einem Lateral-n-ch-IGBT ausgeführt. Diese Simulation wird nun im folgenden beschrieben.

Fig. 38 zeigt I_D-V_D-Charakteristiken der Querschnittsstruktur, die die Tiefe von 1 µm (Rechteck) aus Fig. 37 aufweist, wobei sich der S-D-Abstand zwischen 40, 80 und 180 µm ändert. Die Gatespannung ist 5 V.

Unter Bezugnahme auf Fig. 38 ist zu erkennen, daß der AN-Strom I_D monoton entsprechend des Anstiegs des S-D-Abstands in einer gewöhnlichen Recht eckstruktur abnimmt.

Fig. 39 zeigt I_D-V_D-Charakteristiken einer Vorrichtungsstruktur (zylindrische Struktur), die durch Rotation oder Drehung der Querschnittsstruktur aus Fig. 37 um die Linie A-A′ ausgebildet wird, welche der Sourceelektrode-Umgibt- Drain-Struktur der vorliegenden Erfindung entspricht.

Unter Bezugnahme auf Fig. 39, in einem Bereich einer kleinen Drainspannung V_D verursacht ein größerer S-D-Abstand einen kleineren AN-Strom I_D. Währenddessen verursacht in einem Bereich einer großen Drainspannung V_D ein größerer S-D-Abstand einen größeren AN-Strom I_D.

Der Grund dafür kann wie folgt berücksichtigt werden. Wenn die Drainspan nung V_D klein ist, steigt der S-D-Widerstand (ein Widerstand zwischen Source und Drain) entsprechend des Anstiegs des S-D-Abstands an, so daß ein größe rer S-D-Abstand einen kleineren AN-Strom I_D verursacht. Wenn die Drainspan nung V_D groß ist, steigt die Umfangslänge des Sourcebereiches 109 ent sprechend des Anstiegs des S-D-Abstands L₁ an, wie in Fig. 20 gezeigt ist, so daß eine Elektroneneinbringungseffizienz ansteigt, und derart wird die Strom treiberkapazität verbessert. Alb ein Ergebnis kann der AN-Strom I_D durch erhöhen des S-D-Abstands entsprechend des Anstiegs der Drainspannung er höht werden.

Der Latch-Up (Verriegelungseffekt) in dem n-ch-IGBT tritt auf, wenn ein Pro dukt des Widerstands der p-Typ Basisschicht direkt unter der n⁺-Sourceschicht 109, die in Fig. 19 gezeigt ist, und des durch die p-Typ Basisschicht 107 direkt unter der n⁺-Sourceschicht 109 fließenden Lochstroms während des Betriebs des IGBT 0,7 V überschreitet. Dementsprechend wird, durch Erhöhen des S-D-Ab stands, die Umfangslänge der Source erhöht, und derart wird der Widerstand der p-Typ Basisschicht erniedrigt, so daß der Widerstand der p-Typ Basis schicht abnimmt und der Widerstand bzw. die Widerstandsfähigkeit gegen den Latch-Up verbessert wird.

Es kann aus den oben beschriebenen Ergebnissen der Simulation verstanden werden, daß, bei der Sourceelektrode-Umgibt-Drain-Struktur dieser Ausfüh rungsform, die Widerstandsfähigkeit gegen den Latch-Up (Verriegelungseffekt) durch Erhöhen des S-D-Abstandes ohne Reduzierung des AN-Stroms (Treiber strom) verbessert werden kann.

Ein n-ch-MOS-Transistor mit einer hohen Durchbruchsspannung kann durch Ersetzen der p⁺-Drainschicht 101 in der Halbleitervorrichtung dieser Ausfüh rungsform durch eine n⁺-Drainschicht verwirklicht werden. Die Ausführungs form wurde in Verbindung mit dem Verfahren zur Herstellung des n-ch-IGBT und der CMOS-Transistoren auf demselben Substrat beschrieben. Durch ent sprechendes Einstellen der Polaritäten bzw. Leitungstypen der entsprechenden Abschnitte auf entgegengesetzte Polaritäten bzw. Leitungstypen in der obigen Struktur können ein p-ch-IGBT und CMOS-Transistoren auf demselben Substrat ausgebildet werden.

Ausführungsform 3

Fig. 40 zeigt einen Schnitt, der entlang der Linie C-C in Fig. 41 genommen ist.

Unter Bezugnahme auf die Fig. 40 bis 42, diese Ausführungsform liefert eine Halbleitervorrichtung mit einer Struktur, bei der die Mehrschicht-Feldplatte vom Kapazitätskopplungstyp die bereits als Stand der Technik diskutiert wurde, bei dem Lateral-n-ch-MOS-Transistor mit einer hohen Durchbruchs spannung entsprechend der vorliegenden Erfindung angewendet wird. Auf der Oberfläche des Siliziumsubstrates 1 ist die n-Typ Hochwiderstandsbasisschicht 5 ausgebildet, wobei die Isolierschicht 3, die z. B. aus einer Siliziumoxidschicht ausgebildet ist, dazwischen ausgebildet ist. Die n-Typ Hochwiderstandsbasis schicht 5 ist elektrisch von einem um dieselbe ausgebildeten Element durch eine Grabenisolierung, die durch einen Graben 63 gebildet wird, isoliert. Der Graben 63 ist z. B. in einer elliptischen, planen Form, die einen Bereich zur Ausbildung eines n-ch-MOS-Transistors umgibt, angeordnet.

Ein n-ch-MOS-Transistor 230 weist eine n⁺-Sourceschicht 209, eine n⁺-Drain schicht 211, einen-Typ Pufferschicht 213, die Gateoxidschicht 19 und die Gateelektrode 27 auf.

Die n⁺-Sourceschicht 209 ist in einem Bereich einer p-Typ Basisschicht 207, die an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist, ausgebildet und benachbart zu einer stark dotierten n-Typ Schicht 217. Die n⁺-Drainschicht 211 ist an bzw. in der n-Typ Pufferschicht 213 ausgebildet, die an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist. Die Gateelektrodenschicht 21 ist auf der p-Typ Basisschicht 207 und der n-Typ Hochwiderstandsbasisschicht 5 mit der dazwischen angeordneten Gateoxid schicht 19 ausgebildet. Die Gateelektrodenschicht 21 ist aus einer Mehr schichtstruktur ausgebildet, die die dotierte polykristalline Siliziumschicht 21a und die Wolframsilizidschicht 21b enthält. Die Seitenwandoxidschicht 23 ist an der Seitenwand der Gateelektrodenschicht 21 ausgebildet.

Unter Bezugnahme auf insbesondere Fig. 41, die n⁺-Sourceschicht 209 umgibt die Peripherie der n⁺-Drainschicht 211 und weist, z. B., eine elliptische, plane Form auf. Die Gateelektrodenschicht 21 ist radial innerhalb der n⁺-Source schicht 209 angeordnet und weist eine elliptische, plane Form auf, die sich entlang der n⁺-Sourceschicht 209 erstreckt. Dadurch wird der Kanalbereich dieses n-ch-MOS-Transistors 230 so ausgebildet, daß er eine Form eines ellip tischen Ringes innerhalb des inneren Umfangs der n⁺-Sourceschicht 209 auf weist.

Die Feldoxidschicht 69, die z. B. eine elliptische, plane Form aufweist, ist an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 zwischen der n⁺-Sourceschicht 209 und der n⁺-Drainschicht 211 ausgebildet. Eine Mehrzahl von leitenden Schichten 201, die jeweils aus derselben Schicht wie die Gateelektro denschicht 21 ausgebildet sind, ist auf der Feldoxidschicht 69 ausgebildet. Die leitenden Schichten 201 bilden eine untere Schicht einer Mehrschicht-Feld platte vom Kapazitätskopplungstyp.

Seitenwandoxidschichten 203 sind an den Seitenwänden der leitenden Schich ten 201 ausgebildet. Die erste Zwischenschicht-Isolierschicht 51 ist zum Be decken des n-ch-MOS-Transistors 230 ausgebildet. Die erste Zwischenschicht- Isolierschicht 51 ist mit den Durchgangslöchern 51a, 51b, 51c und 51g vorge sehen. Es ist die erste Verbindungsschicht 53a ausgebildet, die elektrisch mit der n⁺-Drainschicht 211 durch das Durchgangsloch 51a und außerdem elek trisch mit der leitenden Schicht 27 durch die Durchgangslöcher 51g verbunden ist. Es ist außerdem die erste Verbindungsschicht 53b ausgebildet, die elek trisch mit der n⁺-Sourceschicht 209 und der stark dotierten p-Typ Schicht 217 durch das Durchgangsloch 51b verbunden ist. Des weiteren ist die erste Ver bindungsschicht 53c ausgebildet, die elektrisch mit der Gateelektrodenschicht 21 durch das Durchgangsloch 51c verbunden ist.

Zwischen den ersten Verbindungsschichten 53a und 53c ist eine 45293 00070 552 001000280000000200012000285914518200040 0002019632110 00004 45174leitende Schicht 205 ausgebildet, die aus denselben Schichten wie diese ausgebildet ist und zusammen mit der leitenden Schicht 201 in dem niedrigeren Niveau einen Kondensator bildet. Die leitende Schicht 205 bildet eine obere Schicht der Mehrschicht-Feldplatte vom Kapazitätskopplungstyp.

Unter Bezugnahme auf Fig. 42, die Sourcezuführungsverbindungsschicht 53b weist eine elliptische, plane Form auf und ist in Kontakt mit der Oberfläche der n⁺-Sourceschicht 209 über den gesamten Umfang der n⁺-Sourceschicht 209. Die Drainzuführungsverbindungsschicht 61 erstreckt sich über der Sourcezufüh rungsverbindungsschicht 53b, wobei die zweite und dritte Zwischenschicht- Isolierschicht 55 und 59 dazwischen angeordnet sind, und sie kreuzt bzw. überquert die Sourcezuführungsverbindungsschicht 53b in der Draufsicht.

Bei dieser Ausführungsform kann, da die leitenden Schichten 201, die ersten Verbindungsschichten 53a, 53c und die leitende Schicht 205 eine Mehrschicht- Feldplatte vom Kapazitätskopplungstyp bilden, ein Potential zwischen Source und Drain stabilisiert werden. Dies wird im folgenden detaillierter beschrieben.

Unter Bezugnahme auf Fig. 40, das Vcc-Potential wird an das Drain und das GND-Potential wird an die Source angelegt, wenn der n-ch-MOS-Transistor betrieben wird. Wenn diese Potentiale angelegt sind, tritt an einem unteren Ab schnitt der Feldoxidschicht 69, der zwischen der n⁺-Drainschicht 211 und der n⁺-Sourceschicht 209 angeordnet ist, eine konstante Potentialdifferenz auf. Bei einem Leistungselement mit einer hohen Durchbruchsspannung wird eine ex trem hohen Spannung von 600 V an die dritte Verbindungsschicht 61, die mit dem Drain verbunden ist, angelegt. Wenn die große Spannung an einen oberen Abschnitt zwischen der Source und dem Drain angelegt wird, könnte das Potential zwischen der Source und dem Drain während des Betriebs des n-ch-MOS-Transistors 230 nicht stabil sein.

Angesichts des obigen ist diese Ausführungsform mit der Mehrschicht-Feld platte vom Kapazitätskupplungstyp vorgesehen. Fig. 43 ist eine ausschnitts weise Schnittansicht, die, in einem vergrößerten Maßstab, den Feldplattenab schnitt (Bereich R2) aus Fig. 40 zeigt.

Unter Bezugnahme auf Fig. 43, wenn vorbestimmte Potentiale an die Source und das Drain während des Betriebs des n-ch-MOS-Transistors angelegt werden, werden durch die leitenden Schichten 201 und 205, die die Feldplatte bilden Kapazitäten bzw. Kondensatoren gebildet. Dadurch werden elektrische Ladungen zwischen den leitenden Schichten angesammelt und Kondensatoren C1, C2, C3 und C4 gebildet. Die Kondensatoren bzw. Kapazitäten C1, C2, C3 und C4, die derart gebildet werden, sind auf der Feldoxidschicht 69 in Reihe geschaltet, wie in Fig. 44 gezeigt ist.

Aufgrund der Ausbildung der Kapazitäten in dem oberen Abschnitt der Feldoxidschicht 69 werden der obere und der untere Abschnitt der Feldoxid schicht 69 während des Betriebs des n-ch-MOS-Transistors im wesentlichen auf daßelbe Potential eingestellt. Da der Abschnitt direkt über der Feldoxidschicht 69 auf im wesentlichen dasselbe Potential wie deren unterer Abschnitt einge stellt ist, ist es möglich, einen Einfluß auf den unteren Abschnitt der Feldoxid schicht 69 durch eine hohe Spannung, die an die dritte Verbindungsschicht 61 angelegt werden kann, zu unterdrücken, und derart kann das Potential zwischen der Source und dem Drain stabil gehalten werden.

Bei dieser Ausführungsform umgibt die n⁺-Sourceschicht 209 die Peripherie der n⁺-Drainschicht 211. Darum kann die Stromtreiberkapazität aus einem Grund, der vergleichbar zu demjenigen ist, der bereits in Verbindung mit der Ausfüh rungsform 1 beschrieben wurde, verbessert werden.

Bei dieser Ausführungsform ist der n-ch-MOS-Transistor 230 elektrisch von einem anderen Element durch die Grabenisolierung, die durch den Graben 63 gebildet wird, getrennt. Darum kann die Ausführungsform die Halbleitervor richtung, die zu hoher Integration aufgrund eines Grundes geeignet ist, der vergleichbar zu dem bereits in Verbindung mit der Ausführungsform 1 be schriebenen ist, bereit stellen.

Wie oben beschrieben wurde, kann diese Ausführungsform die Halbleitervor richtung, die eine große Stromtreiberkapazität aufweist und zu hoher Integra tion geeignet ist, bereitstellen.

Aufgrund der Verwendung der Mehrschicht-Verbindungsstruktur werden die erste Verbindungsschicht 53b, die die Sourcezuführungsverbindungsschicht bil det, und die dritte Verbindungsschicht 61, die die Drainzuführungsverbin dungsschicht bildet, auf unterschiedlichen Isolierschichten ausgebildet. Darum kann selbst bei der Struktur, bei der die Sourcezuführungsverbindungsschicht 53b in Kontakt mit der Oberfläche der n⁺-Sourceschicht 209 entlang des ge samten Umfangs der n⁺-Sourceschicht 209 ist, die elektrische Isolierung bzw. Trennung zwischen der Sourcezuführungsverbindungsschicht 53b und der Drainzuführungsverbindungsschicht 61 gesichert werden.

Die Sourcezuführungsverbindungsschicht 53b ist entlang des gesamten Um fangs der n⁺-Sourceschicht 209 in Kontakt mit der Oberfläche der n⁺-Source schicht 209. Darum kann aufgrund eines Grundes, der vergleichbar zu dem be reits in Verbindung mit der Ausführungsform 1 beschriebenen ist, der Source kontaktwiderstand reduziert werden, und der Widerstand bei dem Betrieb zum Zuführen eines Stroms zu dem gesamten Umfang des Sourcebereiches kann ebenfalls reduziert werden.

Ausführungsform 4

Fig. 45, auf die unten Bezug genommen wird, zeigt einen Querschnitt, der entlang der Linie B-B in Fig. 46 genommen ist.

Unter Bezugnahme auf die Fig. 45 bis 47, es ist die n-Typ Hochwiderstandsba sisschicht 5 auf dem Siliziumsubstrat 1 mit der Isolierschicht 3, die z. B. aus einer Siliziumoxidschicht ausgebildet ist, dazwischen ausgebildet. Die n-Typ Hochwiderstandsbasisschicht 5 ist elektrisch in (einen Bereich für) einen p-ch-IGBT, einen nMOS-Transistor und einen pMOS-Transistor durch eine Grabenisolation, die durch Gräben 63 gebildet wird, unterteilt.

Der p-ch-IGBT weist eine p⁺-Sourceschicht 309, eine n-Typ Basisschicht 307, eine n⁺-Drainschicht 311, eine p-Typ Pufferschicht 313, eine p⁻-Drainschicht 315, die Gateoxidschicht 19 und die Gateelektrodenschicht 21 auf.

Die p⁺-Sourceschicht 309 ist in einem Bereich der n-Typ Basisschicht 307, der an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist, ausgebildet und benachbart zu einer stark dotierten n-Typ Schicht 317. Die n⁺-Drainschicht 311 ist an bzw. in einem Bereich der p-Typ Pufferschicht 313, der an der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist, ausgebildet. Die p⁻-Drainschicht 315 ist elektrisch mit der p-Typ Pufferschicht 313 verbunden, von der p⁺-Sourceschicht 309 getrennt und direkt unter der Feldoxidschicht 69 ausgebildet.

Die Gateelektrodenschicht 21 ist auf Abschnitten der n-Typ Hochwiderstands basisschicht 5 und der n-Typ Basisschicht 307, die zwischen der p⁺-Source schicht 309 und der p⁻-Drainschicht 315 angeordnet sind, mit der dazwischen angeordneten Gateoxidschicht 19 ausgebildet. Die Gateelektrodenschicht 21 ist aus einer Zwei-Schicht-Struktur ausgebildet, die die dotierte polykristalline Siliziumschicht 21a und die Wolframsilizidschicht 21b aufweist.

Unter Bezugnahme auf insbesondere Fig. 46, die p⁺-Sourceschicht 309 umgibt die Peripherie der n⁺-Drainschicht 311 und weist, z. B., eine elliptische, plane Form auf.

Die anderen als die obigen Strukturen sind im wesentlichen dieselben wie die jenigen der in Fig. 1 gezeigten Ausführungsform 1. Vergleichbare Teile und Abschnitte tragen dieselben Bezugszeichen und werden im folgenden nicht be schrieben.

Bei einem Verfahren zur Herstellung des p-ch-IGBT dieser Ausführungsform können p-Typ Dotierstoffionen selektiv in einen Bereich zur Ausbildung der p⁻-Drainschicht 315 vor der Ausbildung der Feldoxidschicht 69 implantiert werden, wodurch die p⁻-Drainschicht 315 gleichzeitig mit der Ausbildung der Feldoxidschicht 69 durch das LOCOS-Verfahren ausgebildet werden kann.

Bei dieser Ausführungsform umgibt die p⁺-Sourceschicht 309 die Peripherie der n⁺-Drainschicht 311. Darum kann die Stromtreiberkapazität verbessert werden, wie bereits in Verbindung mit der Ausführungsform 2 beschrieben wurde.

Der p-ch-IGBT ist elektrisch von anderen Elementen wie einem CMOS-Tran sistor durch die Grabenisolierung, die durch die Gräben 63 gebildet wird, iso liert bzw. getrennt. Darum kann, wie bereits mit der Ausführungsform 1 be schrieben wurde, die Grabenisolierung, die durch die Gräben 63 gebildet wird, eine ausreichende Durchbruchsspannung selbst dann sichern, wenn die p⁺-Sourceschicht 309 auf eine bezüglich des Siliziumsubstrates 1 höhere Spannung gesetzt ist, so daß eine Fläche für den Isolierungsbereich reduziert werden kann.

Wie oben beschrieben worden ist, kann die Ausführungsform eine Halbleiter vorrichtung bereitstellen, die eine große Stromtreiberfähigkeit bzw. -kapazität aufweist und zu einer hohen Integration geeignet ist.

Da die erste Verbindungsschicht 53b, die die Sourcezuführungsverbindungs schicht bildet, und die dritte Verbindungsschicht 61, die die Drainzuführungs verbindungsschicht bildet, auf unterschiedlichen Isolierschichten ausgebildet sind, kann selbst bei der Struktur, bei der die Sourcezuführungsverbindungs schicht 53b eine elliptische, planare Form, die sich entlang der p⁺-Source schicht 309 erstreckt, wie insbesondere in Fig. 47 gezeigt ist, die elektrische Isolierung bzw. Trennung zwischen der Sourcezuführungsverbindungsschicht 53b und der Drainzuführungsverbindungsschicht 61 ausreichend gesichert wer den.

Die Sourcezuführungsverbindungsschicht 53b ist entlang des gesamten Um gangs der p⁺-Sourceschicht 309 in Kontakt mit der Oberfläche der p⁺-Source schicht 309. Darum kann eine große Kontaktfläche zwischen der p⁺-Source schicht 309 und der Sourcezuführungsverbindungsschicht 53b gesichert werden und der Sourcekontaktwiderstand kann reduziert werden.

Die Sourcezuführungsverbindungsschicht 53b kann aus einem Material mit einem kleinen Widerstand wie Aluminium ausgebildet werden. Dadurch kann ein Strom dem gesamten Umfang der p⁺-Sourceschicht 309 durch die Sourcezu führungsverbindungsschicht 53b auf einem niedrigen Widerstand zugeführt werden. Darum kann der Widerstand kleiner als in dem Fall sein, in dem der Strom dem gesamten Umgang der p⁺-Sourceschicht 309 über die p⁺-Source schicht 309 mit einem relativ hohen Widerstand zugeführt wird.

Ausführungsform 5

Die Anzahl der Gräben 63, die Leistungsvorrichtungen wie einen n-ch-IGBT in der Ausführungsform 2, die in Fig. 19 gezeigt ist, umgeben, kann auf einen Wert entsprechend der Abschnitte, in denen eine Durchbruchsspannung zu sichern ist, eingestellt werden. Zum Beispiel kann der Bereich R1, der in Fig. 19 gezeigt ist, mit zwei Gräben zum Umgeben eines Bereiches, in dem ein n-ch-IGBT auszubilden ist, vorgesehen werden, wie in Fig. 48 gezeigt ist. Durch Vorsehen einer Mehrzahl von Vertiefungen bzw. Gräben kann die Durchbruchs spannung ohne Erhöhung einer an die Siliziumschicht angelegten (mecha nischen) Spannung verbessert werden. Dies wird im folgenden detaillierter beschrieben.

In dem in Fig. 19 gezeigten Bereich R1 kann die Durchbruchsspannung durch die Grabenisolierung abhängig von der Schichtdicke der Oxidschicht 65, die an der Seitenwand des Grabens 63 ausgebildet ist, gesichert werden. Darum ist eine größere Dicke der Oxidschicht 65 zu bevorzugen, wenn die Durchbruchs spannung in Betracht gezogen wird. Jedoch unterscheidet sich der thermische Ausdehnungskoeffizient einer Siliziumoxidschicht signifikant von demjenigen von Silizium. Darum würde, falls die Schichtdicke jeder Oxidschicht 65 exzes siv groß würde, eine (mechanische) Spannung in einem späteren thermischen Bearbeitungsschritt auf das Siliziumsubstrat wirken.

Bei dieser Ausführungsform kann aufgrund des Vorsehens einer Mehrzahl von Gräben eine Summe (T₁ + T₂ + T₃ + T₄) von Schichtdicken von Siliziumoxid schichten 65 erhöht werden, während die Schichtdicken T₁ und T₄ der Sili ziumoxidschicht 65, die den Siliziumschichten gegenüberliegen, in welchen Elemente auszubilden sind, auf vorbestimmten Werten gehalten werden. Da die Schichtdicken T₁ und T₄ der Siliziumoxidschichten 65, die den Silizium schichten gegenüberliegen, in denen Elemente auszubilden sind, auf vorbe stimmten Werten erhalten werden, ist es möglich, einen Anstieg der auf die Siliziumschichten, in denen Elemente auszubilden sind, ausgeübten mecha nischen Spannung zu unterdrücken bzw. zu begrenzen. Da die Summe der Dicken der Siliziumoxidschichten 65 größer als in dem Fall, in dem nur ein Graben verwendet wird, sein kann, ist es möglich, die Durchbruchsspannung zu erhöhen, die gesichert werden kann. Aufgrund des Vorsehens der Mehrzahl der Gräben 63a und 63b kann die Durchbruchsspannung ohne Erhöhung der auf die Siliziumschicht wirkenden (mechanischen) Spannung verbessert werden.

Es ist erwünscht, daß eine planare Konfiguration des Grabens ringförmig ist, wie in Fig. 49 gezeigt ist, in anderen Worten, daß der Graben runde Ecken und eine konstante Grabenbreite W aufweist. Aufgrund der Konfiguration, daß die Gräben 63a und 63b eine konstante Breite W über ihre gesamten Länge auf weisen, können die Eigenschaften bzw. Charakteristiken zum Füllen der Gräben mit polykristallinem Silizium verbessert werden.

Unter Bezugnahme auf Fig. 50, in dem Fall, in dem ein enger Graben und ein breiter Graben vorgesehen sind, kann die polykristalline Siliziumschicht 67 den breiten Graben 63d nicht vollständig füllen, obwohl die polykristalline Sili ziumschicht 67 den schmalen Graben 63c vollständig füllen kann. In diesem Zustand kann, falls ein Rückätzen auf der gesamten Oberfläche der poly kristallinen Siliziumschicht 67 bewirkt wird, der breite Graben 63d nicht voll ständig mit dem polykristallinen Silizium 67d gefüllt werden, wie in Fig. 51 gezeigt ist.

Falls die Breiten W der Gräben nicht konstant sind, kann der Abschnitt, der eine große Grabenbreite W aufweist, nicht zufriedenstellend mit der poly kristallinen Siliziumschicht gefüllt werden. Falls der Graben nicht vollständig mit der polykristallinen Siliziumschicht gefüllt ist, wie oben beschrieben wurde, kann die Grabenisolierungs-Durchbruchsspannung nicht ausreichend gesichert werden.

Währenddessen wird in dem Fall, in dem alle Gräben 63a und 63b die konstante Breite aufweisen, wie das bei der vorliegenden Ausführungsform der Fall ist, die Charakteristik zum Auffüllen der Gräben mit der polykristallinen Sili ziumschicht verbessert werden und eine hohe Grabenisolierungs-Durchbruchs spannung kann gesichert werden.

Die Gräben 63a und 63b können mit Siliziumoxid anstelle polykristallinen Sili ziums gefüllt werden. Die Gräben können mit Siliziumoxid in einer solchen Art und Weise gefüllt werden, daß eine Siliziumoxidschicht, die Abschnitte auf weist, die die Gräben füllen, auf der gesamten Oberfläche abgeschieden wird und dann ein Rückätzen auf die gesamte Oberfläche der Siliziumoxidschicht bewirkt wird.

Zum Belassen der Füllschichten nur in den Gräben kann ein CMP-Verfahren (CMP = Chemical Mechanical Polishing = Chemisch-Mechanisches-Polieren) anstelle des Rückätzens verwendet werden.

Ausführungsform 6

Zum Beispiel wird der p-ch-MOS-Transistor als eine Niveauverschiebung auf einer hohen Seite einer Brückenschaltung, die aus einem n-ch-IGBT 130 aus gebildet ist, wie in Fig. 52 gezeigt ist, verwendet. In diesem Fall steigen, wenn der p-ch-MOS-Transistor ausgeschaltet wird, die Potentiale der p⁺-Source schicht und der Gateelektrodenschicht von 0 auf positive hohe Spannung, ob wohl das Substratpotential und das n⁺-Drain-Potential auf 0 V bleiben.

Bei der Struktur, bei der die Sourceelektrode-Umgibt-Drain-Struktur der vor liegenden Erfindung auf die p-ch-Leitungsvorrichtung angewendet wird, die den p-ch-MOS-Transistor aufweist, der wie oben beschrieben verwendet wird, erstreckt sich eine Verarmungsschicht von der Seite des n⁺-Drains (Kollektor) in Richtung der Sourceseite, so daß das Potential an der Seitenwand eines Grabens zur Grabenisolation, die nahe der Source angeordnet ist, nicht stabil sein kann.

Dementsprechend wird, wie in Fig. 53 gezeigt ist, ein Isolationsbereich, der die p-ch-Leistungsvorrichtung umgibt, mit der dazwischen vorgesehenen Graben isolation vorgesehen, und der Isolationsbereich wird auf ein Potential gesetzt, das gleich dem Sourcepotential ist, wodurch das Potential an der Seitenwand des Grabens stabil sein kann. Genauer gesagt wird, wie in Fig. 53 gezeigt ist, ein Isolationsbereich, der aus eine geschichteten Struktur inklusive der n-Typ Hochwiderstandsbasisschicht 5, einer n-Typ Schicht 521 und einer stark dotier ten n-Typ Schicht 523 ausgebildet ist, um den p-ch-IGBT mit der Grabenisola tion, die durch den Graben 63 gebildet wird, dazwischen angeordnet. Die stark dotierte n-Typ Schicht 523 in diesem Isolationsbereich und die p⁺-Source schicht 309 in dem p-ch-IGBT sind miteinander elektrisch über eine gemein same erste Verbindungsschicht 553b verbunden.

Die obige Struktur kann das Potential an der Seitenwand des Grabens 63 in einer abgeschirmten Form stabilisieren. In dieser Beschreibung und den An sprüchen wird die Verbindungsschicht 553b als Abschirmelektrode bezeichnet.

Ausführungsform 7

Isolationsbereiche 5, 521 und 523 ebenso wie die Abschirmelektrode 553b, die bei der Ausführungsform 6 auf das Potential gleich demjenigen des Sourcebe reiches gesetzt sind, können nicht nur in der p-ch-Leistungsvorrichtung sondern auch in einem n-ch-Leistungselement wie einem n-ch-IGBT verwendet werden, der in Fig. 54 gezeigt ist.

Unter Bezugnahme auf Fig. 54, ein Isolationsbereich, der aus einer geschichte ten Struktur, die die n-Typ Hochwiderstandsbasisschicht 5, eine n-Typ Schicht 421 und eine stark dotierte n-Typ Schicht 423 aufweist, ausgebildet ist, ist um einen Bereich zur Ausbildung des n-ch-IGBT mit der Grabenisolation, die aus dem Graben 63 gebildet ist, dazwischen angeordnet. Die stark dotierte n-Typ Schicht 423 in diesem Isolationsbereich und die n⁺-Sourceschicht 109 in dem n-ch-IGBT sind durch die Abschirmelektrode 453b auf ein gleiches Potential ge setzt.

Aufgrund der obigen Struktur kann das Potential der Seitenwand des Grabens 63 in einer abgeschirmten Form vergleichbar zu der Ausführungsform 6 stabi lisiert werden.

Ausführungsform 8

Unter Bezugnahme auf Fig. 55, diese Ausführungsform liefert eine Struktur, bei der ein Lateral-p-ch-IGBT und ein Lateral-n-ch-IGBT auf einem gemein samen, laminierten n-Typ SOI-Substrat ausgebildet sind. Bei dieser Struktur ist es wünschenswert, an einer Position direkt unterhalb der Feldoxidschicht 69 eine p⁻-Oberschicht 601 vorzusehen, die der n-Typ Pufferschicht 103 benach bart ist und der n⁺-Sourceschicht 109 mit einem vorbestimmten Abstand da zwischen gegenüberliegt.

Andere als die obigen Strukturen sind vergleichbar zu den bereits beschriebe nen. Genauer gesagt sind die Strukturen des n-ch-IGBT vergleichbar zu den jenigen, die in Fig. 19 gezeigt sind, und die Strukturen des p-ch-IGBT sind vergleichbar zu denjenigen, die in Fig. 45 gezeigt sind. Vergleichbare Ab schnitte und Teile tragen dieselben Bezugszeichen und werden im folgenden nicht beschrieben.

Bei dieser Ausführungsform können, da der n-ch-IGBT mit der p⁻-Oberschicht 601 direkt unter der Feldoxidschicht vorgesehen ist, hohe und im wesentlichen gleiche Elementdurchbruchsspannungen in dem p-ch- und n-ch-IGBTs erreicht werden, wie in Fig. 56 gezeigt ist, indem die Konzentrationen der p⁻-Drain schicht 315 des p-ch-IGBT und der p⁻-Oberschicht 601 des n-ch-IGBT auf Werte eingestellt werden, die eine vollständige Verarmung verursachen, wenn eine hohe Spannung in dem AUS-Zustand an diese angelegt wird.

Ausführungsform 9

Unter Bezugnahme auf Fig. 57, ein n-ch-IGBT ist mit einer n⁺-Sourceschicht 709 und einer stark dotierten p-Typ Schicht 717 vorgesehen, die einen Über gang bilden, der in einer Draufsicht eine kammähnliche Konfiguration aufweist.

Wie bereits in Verbindung mit Ausführungsform 2 beschrieben worden ist, ist der p-Basis-Widerstand ein Faktor, der die Ausbildung eines Latch-Up (Verriegelung) bestimmt. Daher erniedrigt die kammähnliche Konfiguration des Übergangs zwischen der n⁺-Sourceschicht 709 und der stark dotierten p-Typ Schicht 717 einen p-Basiswiderstand r lokal in einem Abschnitt direkt unter der n⁺-Sourceschicht, wie in Fig. 57 gezeigt ist. Genauer gesagt in einem Ab schnitt, in dem der Abschnitt des Übergangs zwischen der n⁺-Sourceschicht 709 und der stark dotierten p-Typ Schicht 717 in Richtung der n⁺-Source schicht 709 vorspringt (in diese eintritt), bekommt die n⁺-Sourceschicht 709 eine kleinere Breite W₁₀. Da die Breite W₁₀ der n⁺-Sourceschicht 709 klein ist, ist der p-Basis-Widerstand r in diesem Abschnitt niedrig. Darum kann diese Struktur die Latch-Up-Ausbildung verbessern.

Abschnitte der n⁺-Sourceschicht 709, die eine große Breite W11 aufweisen, sind zum Sichern des Kontaktes mit der Sourcezuführungselektrodenschicht notwendig.

Ausführungsform 10

Unter Bezugnahme auf Fig. 58, diese Ausführungsform liefert eine Struktur, bei der ein Lateral-n-ch-IGBT zusammen mit einem CMOS-Transistor angeord net ist. Bei dieser Ausführungsform tritt eine Silizidbildung an den Oberflächen der n⁺-Sourceschicht 109, der stark dotierten p-Typ Schicht 117, der p⁺-Drain schicht 101, der Source/Drainschichten 33 des nMOS-Transistors und der Source/Drainschichten 43 des pMOS-Transistors auf, so daß Silizidschichten 801 an diesen Oberflächen ausgebildet werden.

Durch die Silizidierung der Oberfläche der n⁺-Sourceschicht 109 kann der Schichtwiderstand der p⁺-Sourceschicht 109 reduziert werden. Dadurch kann dem gesamten Umfang der n⁺-Sourceschicht 109 über die Silizidschicht 801 ein Strom mit einem kleinen Widerstand zugeführt werden. Darum ist es nicht not wendig, daß eine Sourcezuführungsverbundungsschicht 853c in Kontakt mit der Oberfläche der n⁺-Sourceschicht 109 über den gesamten Umfang der n⁺-Sourceschicht 109 ist, sondern es wird nur benötigt, daß sie in Kontakt mit einem Abschnitt der Oberfläche der n⁺-Sourceschicht 109 ist.

Da die Sourcezuführungsverbindungsschicht 853c keine elliptische Form auf weisen muß, werden die Sourcezuführungsverbindungsschicht 853c und die Drainzuführungsverbindungsschicht 853a bei dieser Struktur selbst dann nicht kurz geschlossen, wenn diese Schichten auf derselben Isolierschicht ausgebildet sind.

Die n-Typ Pufferschicht 103, die p-Typ Basisschicht 107, die p-Typ Wannen schicht 31 und die n-Typ Wannenschicht 41 können zu der Isolierschicht 3, die aus einer Siliziumoxidschicht ausgebildet ist, erstreckt werden. Selbst in diesem Fall arbeitet diese Leistungsvorrichtung in derselben Art und Weise.

Die Fig. 59 und 60 stellen Ergebnisse einer Simulation des Drainstroms, der auf der Abszisse der Graphen, die in den Fig. 38 und 39 gezeigt sind, erscheint, in dem Äquivalent der Stromdichte dar (der Wert wird durch Teilen des Drainstroms durch die plane Fläche, die durch den n-ch-IGBT eingenommen wird, erhalten).

Unter Bezugnahme auf die Fig. 59 und 60, aus den Ergebnissen der Simulation wurde gefunden, daß, denselben S-D-Abstand gegeben, durch die zylindrische Struktur eine höhere Drainstromdichte als bei der rechteckigen Struktur erhal ten werden kann. Genauer gesagt, falls die Oberflächengestalt des Drain des n-ch-IGBT ungefähr kreisförmig und die Oberflächengestalt des ersten Bereiches, der den Drainbereich umgibt, ein ungefähr kreisförmiger Bereich ist (d. h., der innere Umfang und der äußere Umfang definieren einen ungefähr kreisförmigen Ring), kann die höchste Drainstromdichte erreicht werden, und eine optimale Struktur, die eine verbesserte Latch-Up-Fähigkeit ermöglicht, kann erhalten werden.

Aus den oben beschriebenen Ergebnissen der Simulation ergibt sich, daß, um die Drainstromdichte zu erhöhen und die Latch-Up-Fähigkeit zu verbessern, eine Struktur verwendet werden kann, bei der die plane Gestalt der Einheits zelle des n-ch-IGBT eine zylindrische Struktur aufweist und die Einheitszellen als ein Feld angeordnet sind. Ein Beispiel einer solchen Struktur, bei der die Einheitszellen als ein Feld entwickelt bzw. angeordnet sind, wird im folgenden als Ausführungsform 11 beschrieben.

Fig. 61 ist ein planes Layout, das schematisch die Struktur der Halbleitervor richtung entsprechend der Ausführungsform 11 zeigt. Unter Bezugnahme auf Fig. 61, Einheitszellen, die die oben beschriebene zylindrische Struktur aufwei sen, sind (jeweils) in einem hypothetisch sechseckigen planen Bereich angeord net, und daher können die entsprechenden Einheitszellen dicht in einer Honig wabenstruktur ohne irgendwelche verschwendete Flächen gepackt werden. Das plane Layout in Honigwabenstruktur ist in anderen Worten eine Anordnung, bei der die Zentren der p⁺-Drainbereiche 101 von drei benachbarten Einheitszellen, die die zylindrische Struktur aufweisen, an den Spitzen eines ungefähr regel mäßigen Dreiecks (gleichseitiges Dreieck) N positioniert sind.

Fig. 62 ist eine schematische Schnittansicht, die entlang der Linie F-F aus Fig. 61 genommen ist. Unter Bezugnahme auf die Fig. 61 und 62, bei dieser Ausfüh rungsform sind nicht Zelle von Zelle durch den Graben getrennt, und das Zellenfeld als ganzes ist durch den Graben getrennt. In anderen Worten, der Graben 63 ist entlang des äußeren Umfangs des Zellenfelds, das in einer Honig wabenstruktur angeordnet ist, ausgebildet. Darum gibt es keinen Graben 63 zwischen benachbarten n-ch-IGBTs und die p-Typ Schicht 117, die eine hohen Konzentration aufweist, wird sich durch die Einheitszellen geteilt.

Des weiteren sind der p⁺-Drainbereich, die Gateelektrodenschicht und der n⁺-Sourcebereich jeder Einheitszelle miteinander durch eine metallische Verbin dung oder ähnliches (nicht gezeigt) verbunden.

Im übrigen ist die Struktur vergleichbar zu der Anordnung, die in Fig. 19 ge zeigt ist, wobei die n-ch-IGBTs benachbart zueinander angeordnet sind. Darum werden entsprechende Abschnitte mit denselben Bezugszeichen bezeichnet und die Beschreibung derselben wird nicht wiederholt.

Hier kann der IGBT, der für die Echtzeit-Klemmschaltung durch exzessive Stromdetektion (Detektion exzessiven Stroms) verwendet wird, mehrere Sources aufweisen, wie in Fig. 63 gezeigt ist, wobei eine Source mit einem Widerstand vorgesehen ist. Durch Einstellen des Produktes des exzessiven Stroms und des Widerstands auf die Drainspannung des MOS-Transistors in dem Fall, in dem ein exzessiver Strom fließt, wird es möglich die Gateelektrode des IGBT unmittelbar auf das Sourcepotential einzustellen, wodurch es möglich wird, einen Durchbruch des IGBT zu verhindern. Wenn der IGBT für eine solche Anwendung verwendet wird, ist die Struktur nicht auf die in den Fig. 61 und 62 gezeigte begrenzt, und eine Grabentrennung einer Einheitszelle und einer anderen Einheitszelle kann vorgesehen werden, wie es im folgenden beschrieben wird.

Fig. 64 ist ein planes Layout, das die Struktur zeigt, bei der Einheitszellen voneinander durch einen Graben getrennt sind. Fig. 65 ist eine schematische Schnittansicht, die entlang der Linie G-G aus Fig. 64 genommen ist.

Unter Bezugnahme auf die Fig. 64 und 65, die Einheitszellen sind voneinander durch den Graben getrennt. Darum ist nicht nur an dem äußeren Umfang des Zellenfeldes sondern auch zwischen benachbarten n-ch-IGBTs mindestens ein Graben 63 ausgebildet. Dabei sind die Sourcezuführungsverbindungsschichten 53b₁ und 53b₂, die in jedem n-ch-IGBT vorgesehen sind, für den IGBT, der zum Detektieren eines exzessiven Stroms verwendet wird, und den IGBT, der nicht für die Detektion verwendet wird, getrennt. In anderen Worten, die Sourcezuführungsverbindungsschicht 53b₁ und die Sourcezuführungsver bindungsschicht 53b₂ sind elektrisch voneinander isoliert. Die Trennung der Sourcezuführungsverbindungsschichten 53b₁ und 53b₂ ist wirksam bei der Minimierung des Stromes durch die Wirkung der Spannung des Widerstands.

Hier sind die Gateelektrodenschichten 21 und der p⁺-Drainbereich 101 von be nachbarten n-ch-IGBTs elektrisch verbunden.

In anderen als diesen Punkten ist die Struktur vergleichbar zu der unter Bezug nahme auf die Fig. 61 und 62 beschriebenen Struktur. Darum sind entspre chende Abschnitte mit denselben Bezugszeichen bezeichnet und die Beschrei bung derselben wird nicht wiederholt.

Ausführungsform 12

Die Halbbrückenschaltung, wie sie in Fig. 66 gezeigt ist, weist einen IGBT 610 und eine Diode 620 auf. Wenn der IGBT, der die oben beschriebene zylin drische Form aufweist, für den IGBT 610 der Halbbrückenschaltung zu ver wenden ist, wird z. B. das Zellenfeld, das in einer Honigwabenstruktur ent wickelt bzw. angeordnet ist, als der IGBT 610 verwendet und z. B. eine spur förmige Diode wird als die Diode 620 verwendet, wie in Fig. 67 gezeigt ist. Die Struktur der Diode, die die Halbbrückenschaltung bildet, und die Stufe der Verbindung der Zwischenverbindung wird beschrieben.

Fig. 68 ist eine schematische Schnittansicht der Diode, die entlang der Linie H-H, die in Fig. 67 gezeigt ist, genommen ist. Die Fig. 69 bis 71 sind schema tische Draufsichten, die die Anordnung der Zwischenverbindungen, die den IGBT und die Diode verbinden, in drei Stufen, beginnend von der unteren Schicht, zeigen.

Unter Bezugnahme auf die Fig. 67 und 68, die n-Typ Hochwiderstandsbasis schicht 5 ist an der Oberfläche des Siliziumsubstrates 1 ausgebildet, wobei die Isolierschicht 3, die z. B. aus einer Siliziumoxidschicht ausgebildet ist, dazwi schen angeordnet ist. Der Diodenausbildungsbereich der n-Typ Hochwider standsbasisschicht 5 ist elektrisch von anderen Elementausbildungsbereichen durch die Grabentrennung durch den Graben 63 getrennt.

Die Diode 620 weist eine n⁺-Kathodenschicht 621 und eine p⁺-Anodenschicht 623 auf. Die n⁺-Kathodenschicht 621 ist an der Oberfläche einer n-Typ Schicht 625, die in der n-Typ Hochwiderstandsbasisschicht 5 ausgebildet ist, ausgebil det. Die p⁺-Anodenschicht 623 ist an der Oberfläche einer p-Typ Schicht 627, die in der n-Typ Hochwiderstandsbasisschicht ausgebildet ist, ausgebildet.

An der Oberfläche der n-Typ Hochwiderstandsbasisschicht 5 umgibt die p⁺-Anodenschicht 623 die Peripherie der n⁺-Kathodenschicht 621, wobei die Diode 620 eine Spurform (eine langgezogene Form) aufweist. Diese Spurform sichert den Abschnitt (Bereich J aus Fig. 67), in dem der pn-Übergang, der aus der p⁺-Anodenschicht 623 und der n-Typ Hochwiderstandsbasisschicht 5 besteht, sich linear an der Oberfläche der Halbleiterschicht erstreckt.

Auf dem Bereich der n-Typ Schicht 625 ist eine leitende Schicht 637 mit einer dazwischen angeordneten Isolierschicht 655 ausgebildet. Auf den Oberflächen der p-Typ Schicht 627 und der n-Typ Hochwiderstandsbasisschicht 5 ist eine leitende Schicht 631 mit einer dazwischen angeordneten Isolierschicht 629 ausgebildet. Die leitenden Schichten 637 und 631 weisen eine Zwei-Schicht- Struktur auf, die eine dotierte Polysiliziumschicht 637a bzw. 631a und eine Wolframsilizidschicht 637b bzw. 631b enthält. Auf den Seitenwänden der leitenden Schichten 637 und 631 sind Seitenwandoxidschichten 639 bzw. 633 ausgebildet.

Auf dem Diodenausbildungsbereich ist eine erste Zwischenschicht-Isolier schicht 51 ausgebildet. Die ersten Verbindungsschichten 653a und 53b werden so ausgebildet, daß sie elektrisch mit den entsprechenden unteren Schichten durch die Kontaktlöcher 51j und 51k, die in der ersten Zwischenschicht- Isolierschicht vorgesehen sind, verbunden sind. Die erste Verbindungsschicht 53b ist eine Anodenzuführungsverbindungsschicht.

Unter Bezugnahme auf hauptsächlich Fig. 69, die Anodenzuführungsverbin dungsschicht 53b wird so ausgebildet, daß sie im Kontakt mit der Oberfläche der p⁺-Anodenschicht 623 entlang des gesamten Umfangs der p⁺-Anodenschicht 623, die in einer elliptischen Form ausgebildet ist, ist. Die Anodenzuführungs verbindungsschicht 53b ist integral mit der Sourcezuführungsverbindungs schicht 53b ausgebildet, die elektrisch mit der n⁺-Sourceschicht des IGBT ver bunden ist. In anderen Worten, die p⁺-Anodenschicht 623 der Diode und die n⁺-Sourceschicht des IGBT sind elektrisch verbunden.

Unter Bezugnahme auf hauptsächlich Fig. 68, eine zweite Zwischenschicht- Isolierschicht 55 ist auf der ersten Zwischenschicht-Isolierschicht zum Be decken der Anodenzuführungsverbindungsschicht 53b und ähnlichem aus gebildet. Eine zweite Verbindungsschicht 657, die durch das Kontaktloch 55b elektrisch mit der ersten Verbindungsschicht 653a verbunden ist, wird ausge bildet.

Unter Bezugnahme auf hauptsächlich Fig. 70, in dem IGBT-Ausbildungsbereich ist eine leitende Schicht 57a auf der zweiten Zwischenschicht-Isolierschicht 55 ausgebildet. Die leitende Schicht 57a ist elektrisch mit der Gateelektroden schicht 27 jeder Einheitszelle, die das Zellenfeld bilden, durch ein Kontaktloch 58 verbunden.

Unter Bezugnahme auf hauptsächlich Fig. 68, eine dritte Zwischenschicht-Iso lierschicht 59 wird auf der zweiten Zwischenschicht-Isolierschicht 55 zum Be decken der zweiten Verbindungsschicht 657 und der leitenden Schicht 57a aus gebildet. In den Diodenausbildungsbereichen wird eine Kathodenzuführungs verbindungsschicht 61 auf der dritten Zwischenschicht-Isolierschicht 59 so ausgebildet, daß sie elektrisch mit der n⁺-Kathodenschicht 621 durch ein Kon taktloch 57b verbunden ist.

Unter Bezugnahme auf hauptsächlich Fig. 71, die Kathodenzuführungsverbin dungsschicht 61 ist integral mit der Drainzuführungsverbindungsschicht 61, die elektrisch mit der p⁺-Drainschicht 101 des IGBT durch das Kontaktloch 62 verbunden ist, ausgebildet. Nämlich, die n⁺-Kathodenschicht 621 der Diode und die p⁺-Drainschicht 101 des IGBTs sind elektrisch verbunden.

Der Querschnitt des IGBT entlang der Linie G-G aus Fig. 67 entspricht z. B. der in Fig. 62 gezeigten Struktur.

Hier kann, wie für die Vorwärts-(I-V)-Charakteristik einer lateralen Diode, eine höhere Drainstromdichte in einer rechteckigen Struktur als in der zylindrischen Struktur erhalten werden, wie in den Fig. 72 und 73 gezeigt ist. Der Grund dafür ist wie folgt.

Bei dem IGBT wird die Leitfähigkeitsmodulation durch einen Kanalstrom, der durch den Kanal in dem MOS-Transistorabschnitt fließt, bestimmt. Darum ist, um die Drainstromdichte bei dem IGBT zu erhöhen, die zylindrische Struktur bei der das Verhältnis der Kanalfläche zu der planen Einheitsfläche, die von dem IGBT eingenommen wird, groß eingestellt werden kann, vorteilhafter als die rechteckige Struktur.

Bei der Diode gibt es jedoch keinen MOS-Transistorabschnitt. Darum ist es nicht notwendig, eine zylindrische Struktur zu haben, um die Kanalfläche pro eingenommener planer Fläche der Diode zu erhöhen. Des weiteren wird, falls eine zylindrische Struktur verwendet wird, die Kontaktfläche zwischen der n⁺-Kathodenschicht 621 und der Kathodenbereichverbindungsschicht 61, die in dem Zentrum der zylindrischen Struktur angeordnet ist, klein. Des weiteren ändert sich die in der p⁺-Anodenschicht 627 zu der n⁺-Kathodenschicht 621 fließende Stromdichte.

Dem gegenüber erstreckt sich bei der rechteckigen Struktur der pn-Übergang der Diode linear an der Oberfläche der Halbleiterschicht (Bereich J aus Fig. 67). Darum kann die Kontaktfläche zwischen der n⁺-Kathodenschicht 621 und der Kathodenzuführungsverbindungsschicht 61 gegenüber der zylindrischen Struktur vergrößert werden. Des weiteren ändert sich die Stromdichte, die von der p⁺-Anodenschicht 627 zu der n⁺-Kathodenschicht 621 in dem Bereich J nicht. Darum ist der Unterschied in der Stromdichte auf der Anodenseite und der Kathodenseite bei der rechteckigen Struktur kleiner als bei der zylindri schen Struktur. Darum kann, wenn dieselbe AN-Spannung gegeben ist, ein größerer Strom erhalten werden.

Wie oben beschrieben wurde, ist eine Diode, die eine Spurform (längliche Form) mit einem rechteckigen Abschnitt (umgeben durch den Bereich J) auf weist, vorteilhafter als die zylindrische Struktur.

Wie aus dem vorhergehenden folgt, ist bei der vorliegenden Ausführungsform die Diode so angepaßt, daß sie die plane Form des Grabens aufweist. Darum kann, verglichen mit einer Diode, die eine zylindrische Struktur aufweist, eine Halbbrückenschaltung bereitgestellt werden, die einen größeren Strom mit der selben AN-Spannung liefert.

Ausführungsform 13

In Ausführungsform 11 ist ein IGBT, der eine zylindrische Struktur aufweist, in dem planen Bereich eines hypothetischen regulären Sechsecks positioniert, und die regulären Sechsecke sind in einer Honigwabenform angeordnet. Jedoch ist die plane Erscheinung (die Erscheinung in der Draufsicht) der Einheitszelle nicht auf die Anordnung in der Honigwabenstruktur begrenzt. Der IGBT mit der zylindrischen Struktur kann in einem Bereich mit einer quadratischen planen Form angeordnet sein. In diesem Fall wird eine Mehrzahl von Einheitszellen in einem Gitter angeordnet, um ein Zellenfeld zu liefern, wie in Fig. 47 gezeigt ist. Die gitterförmige plane Layoutstruktur ist in anderen Worten eine Anordnung, bei der die Zentren der p⁺-Drainbereiche 101 von vier benachbarten Einheitszellen, die die zylindrische Struktur aufweisen, an den Spitzen eines ungefähr regelmäßigen Quadrats N angeordnet sind.

Wenn die Einheitszellen in einem Gitter in dieser Art und Weise angeordnet werden, können die Zwischenverbindungen zum Verbinden von Source, Drain oder Graben jeder Einheitszelle so angeordnet werden, daß sie sich in einem rechten Winkel oder unter 45° schneiden bzw. kreuzen. Wenn die Zwischen verbindungen, die sich in solchen Winkeln schneiden bzw. kreuzen auszubilden sind, kann die Datenmenge zum Herstellen einer Photomaske, die zur Photo lithographie bei der Ausbildung der Zwischenverbindungen verwendet wird, verglichen mit dem Fall, in dem sich die Zwischenverbindungsschichten unter 30° oder 60° kreuzen bzw. schneiden, reduziert werden. Darum kann, falls die Einheitszellen in einem Gitter angeordnet werden, wie es in Fig. 47 gezeigt ist, die Zeit zur elektronischen Belichtung reduziert werden.

Bei den Ausführungsformen 11 bis 13 ist ein n-ch-IGBT beschrieben worden. Jedoch ist die vorliegende Erfindung vergleichbar auf p-ch-IGBTs anwendbar, indem der Leitungstyp des verwendeten Dotierstoffs invertiert wird, und ver gleichbare Wirkungen können erhalten werden.

Des weiteren kann die Form der Gräben zur Grabenisolation bei den Ausfüh rungsformen 1 bis 13 eine V-Form oder eine invertierte V-Form sein, wie es in den Fig. 75 und 76 gezeigt ist.

Die Struktur der vorliegenden Erfindung kann ebenso auf ein bipolares Element angewendet werden.

Wie oben beschrieben worden ist, umgibt bei der Halbleitervorrichtung der vorliegenden Erfindung der Sourcebereich den Drainbereich, und daher kann die Stromtreiberfähigkeit verbessert werden. Des weiteren ist, anders als bei dem Stand der Technik, bei dem die Isolation bzw. Trennung durch einen pn-Übergang bewirkt wird, bei der vorliegenden Erfindung der Transistor mit iso liertem Gate von anderen Elementen durch einen Graben isoliert bzw. getrennt. Darum kann, selbst falls ein Sourcebereich nahe des Isolationsbereiches ange ordnet ist, der Fluß eines Stromes von dem Sourcebereich zu dem Halbleiter substrat zur Zeit des Betriebes verhindert werden. Darum ist es nicht notwen dig, den Graben zur Isolation (in einem Abstand) entfernt von dem Sourcebe reich anzuordnen. Darum kann eine Halbleitervorrichtung, die eine hohe Stromtreiberfähigkeit aufweist, und die zur hohen Integration geeignet ist, er halten werden.

Obwohl die vorliegende Erfindung im Detail beschrieben und illustriert wurde, ist klar zu verstehen, daß dasselbe nur als Illustration und Beispiel und nicht als Begrenzung dient oder zu verstehen ist. Der Umgang der vorliegenden Erfindung wird nur durch die Begriffe der nachfolgenden Ansprüche begrenzt.

Claims

1. Halbleitervorrichtung mit
einem Halbleitersubstrat (1), das eine Hauptoberfläche aufweist, und
einer Halbleiterschicht (5), die auf der Hauptoberfläche des Halbleitersubstrates (1) mit einer dazwischen angeordneten Isolierschicht (3) ausgebildet ist und einen Elementausbildungsbereich zur Ausbildung eines Elementes, das einen Abschnitt für einen Transistor (30) mit isoliertem Gate aufweist, und einen anderen Elementausbildungsbereich zur Ausbildung eines anderen Elementes (40, 50) aufweist,
wobei die Halbleiterschicht (5) mit einem Graben (63), der an der Oberfläche der Halbleiterschicht (5) die Peripherie des Elementausbildungsbereiches zum elektrischen Isolieren des Elementausbildungsbereiches von dem anderen Ele mentausbildungsbereich umgibt, vorgesehen ist,
der Transistor (30) mit isoliertem Gate einen Sourcebereich (9) und einen Drainbereich (11), die voneinander getrennt und an der Oberfläche der Halblei terschicht (5) ausgebildet sind, aufweist, und
der Sourcebereich (9) in dem Elementausbildungsbereich an der Oberfläche der Halbleiterschicht (5) angeordnet ist und die Peripherie des Drainbereichs (11) umgibt.

2. Halbleitervorrichtung nach Anspruch 1, die weiter eine Sourcezuführungsverbindungsschicht (53b), die elektrisch mit dem Sourcebereich (9) verbunden ist, und
eine Drainzuführungsverbindungsschicht (53a, 57, 61), die elektrisch mit dem Drainbereich (11) verbunden ist, aufweist,
wobei sich die Drainzuführungsverbindungsschicht über der Sourcezuführungs verbindungsschicht in eine Richtung, die die Sourcezuführungsverbindungs schicht kreuzt, erstreckt, wobei sie von der Sourcezuführungsverbindungs schicht elektrisch isoliert gehalten ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, die weiter eine Sourcezuführungsverbindungsschicht (53b), die elektrisch mit dem Sourcebereich (9) verbunden ist, aufweist,
wobei die Sourcezuführungsverbindungsschicht in Kontakt mit der Oberfläche des Sourcebereiches über den gesamten Umfang des Sourcebereiches ist.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß eine Silizidschicht (801) an der Oberfläche des Sourcebereiches entlang des gesamten Umfangs des Sourcebereiches (109) ausgebildet ist.

5. Halbleitervorrichtung nach Anspruch 4, die weiter eine Sourcezuführungsverbindungsschicht (853c), die elektrisch mit dem Sourcebereich (109) verbunden ist, aufweist,
wobei die Sourcezuführungsverbindungsschicht in Kontakt mit nur einem Ab schnitt der Oberfläche der Silizidschicht (801) ist.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch ge kennzeichnet, daß der Graben (63) den Elementausbildungsbereich (30) an der Oberfläche der Halbleiterschicht (5) umgibt, wobei seine Breite konstant gehalten wird.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch ge kennzeichnet, daß der Sourcebereich (9) einen gekrümmten Abschnitt, der einen vorbestimm ten Krümmungsradius aufweist und die Peripherie des Drainbereiches (11) um gibt, an der Oberfläche der Halbleiterschicht (5) aufweist.

8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die weiter auf weist:
eine Sourcezuführungsverbindungsschicht (53b), die elektrisch mit dem Sourcebereich (209) verbunden ist,
eine Drainzuführungsverbindungsschicht (53a, 57, 61), die elektrisch mit dem Drainbereich (211) verbunden ist, und
eine leitende Schicht (201), die auf einem Abschnitt der Oberfläche der Halb leiterschicht (5), der zwischen dem Sourcebereich und dem Drainbereich an geordnet ist, ausgebildet und so betreibbar ist, daß Kapazitäten zwischen der Sourcezuführungsverbindungsschicht und der leitenden Schicht und zwischen der Drainzuführungsverbindungsschicht und der leitenden Schicht (201) ange sammelt werden.

9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch ge kennzeichnet, daß der Graben einen ersten Graben (63) und einen zweiten Graben aufweist,
daß die Halbleiterschicht (5) einen Isolierungsbereich (5, 521, 523), der zwi schen dem ersten und dem zweiten Graben angeordnet ist, aufweist, und
daß der Isolierungsbereich dem Elementausbildungsbereich (30) mit dem ersten Graben (63) dazwischen benachbart, elektrisch von dem anderen Elementaus bildungsbereich mit dem zweiten Graben dazwischen isoliert und elektrisch mit dem Sourcebereich (309) des Transistors mit isoliertem Gate verbunden ist.

10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, dadurch ge kennzeichnet, daß der Transistor mit isoliertem Gate eine p-Kanal-Leistungsvorrichtung und eine n-Kanal-Leistungsvorrichtung, die beide an derselben Halbleiterschicht ausgebildet und voneinander durch den Graben elektrisch isoliert sind, auf weist,
daß die p-Kanal-Leistungsvorrichtung (330) und die n-Kanal-Leistungsvorrich tung (130) jeweils eine leicht dotierte Schicht (315, 601), die zwischen dem Sourcebereich (307, 107) und dem Drainbereich (311, 101) angeordnet ist,
aufweisen, wobei die leicht dotierte Schicht der p-Kanal-Leistungsvorrichtung und die leicht dotierte Schicht der n-Kanal-Leistungsvorrichtung unterschied liche Leitungstypen aufweisen, und
daß die leicht dotierte Schicht von mindestens einem, der p-Kanal-Leistungs vorrichtung und der n-Kanal-Leistungsvorrichtung, elektrisch mit dem Drain bereich verbunden ist und eine niedrigere Konzentration als der Drainbereich aufweist.

11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, dadurch ge kennzeichnet, daß der Transistor mit isoliertem Gate einen Dotierungsbereich (717) aufweist, der auf der Oberfläche der Halbleiterschicht (5) benachbart zu dem Sourcebe reich (709) ausgebildet ist und einen Leitungstyp aufweist, der unterschiedlich von dem des Sourcebereiches ist, und
daß an der Oberfläche der Halbleiterschicht ein Übergang zwischen dem Sourcebereich und dem Dotierungsbereich einen Abschnitt, der in Richtung des Dotierungsbereiches vorspringt und einen Abschnitt, der in Richtung des Sourcebereiches vorspringt, aufweist.

12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, dadurch ge kennzeichnet, daß das Drain eine ungefähr kreisförmige Form an der Oberfläche der Halb leiterschicht aufweist,
daß die Source eine Ringform, die die Peripherie des Drains an der Oberfläche der Halbleiterschicht umgibt, aufweist, und
daß der innere und der äußere Umfang, die die Ringform definieren, ungefähr kreisförmig sind.

13. Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet,
daß drei zueinander benachbarte Elemente an der Oberfläche der Halbleiter schicht angeordnet sind, und
daß die Zentren der ungefähr kreisförmigen Drains der drei Elemente an Posi tionen angeordnet sind, die den Spitzen eines hypothetischen ungefähr regel mäßigen Dreiecks entsprechen.

14. Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet,
daß vier zueinander benachbarte Elemente an der Oberfläche der Halbleiter schicht angeordnet sind, und
daß die Zentren der ungefähr kreisförmigen Drains der vier Elemente an Posi tionen angeordnet sind, die den Spitzen eines hypothetischen ungefähr regel mäßigen Quadrats entsprechen.

15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, dadurch ge kennzeichnet, daß das andere Element eine Diode (620) aufweist, die einen ersten und einen zweiten Dotierungsbereich mit gegenseitig unterschiedlichen Leitungstypen aufweist, und
daß der erste und der zweite Dotierungsbereich derart angeordnet sind, daß ein Übergang zwischen dem ersten und dem zweiten Dotierungsbereich (5, 621, 623) einen Abschnitt aufweist, der sich linear an der Oberfläche der Halbleiter schicht erstreckt.

16. Halbleitervorrichtung nach Anspruch 1, mit
einer Halbleiterschicht, die einen Elementausbildungsbereich, der einen Ab schnitt für einen Transistor mit isoliertem Gate aufweist, und einen anderen Elementausbildungsbereich aufweist,
wobei die Halbleiterschicht mit einem Graben (63) vorgesehen ist, der den Elementausbildungsbereich an einer Oberfläche der Halbleiterschicht zum elektrischen Isolieren des Elementausbildungsbereiches von dem anderen Ele mentausbildungsbereich umgibt,
der Source- und der Drain-Bereich des Transistors mit isoliertem Gate an der Oberfläche der Halbleiterschicht ausgebildet sind, und
der Sourcebereich die Peripherie des Drainbereiches in dem Elementausbil dungsbereich umgebend an der Oberfläche der Halbleiterschicht ausgebildet ist.

17. Halbleitervorrichtung nach einem der Ansprüche 12 bis 16, dadurch ge kennzeichnet, daß eine Mehrzahl von zueinander benachbarten Elementen an der Oberfläche der Halbleiterschicht angeordnet sind, wobei mindestens ein Graben an einem äußeren Umfang von jedem der Elemente ausgebildet ist, die Gateelektrode und der Drainbereich von jedem aus der Mehrzahl der Elemente elektrisch verbun den sind, und die Sourcebereiche voneinander elektrisch unabhängig sind.

18. Verfahren zur Herstellung einer Halbleitervorrichtung, das die Schritte aufweist:
Ausbilden einer Halbleiterschicht (5), die einen Elementausbildungsbereich zur Ausbildung eines Elementes, das einen Transistor (30) mit isoliertem Gate aufweist, und einen anderen Elementausbildungsbereich zur Ausbildung eines anderen Elementes (40, 50) aufweist, auf einer Hauptoberfläche eines Halblei tersubstrates (1) mit einer dazwischen angeordneten Isolierschicht (3),
Ausbilden eines Grabens (63) zum Umgeben der Peripherie des Elementaus bildungsbereiches an der Oberfläche der Halbleiterschicht zum Isolieren des Elementausbildungsbereiches von dem anderen Elementausbildungsbereich, und Ausbilden des Transistors mit isoliertem Gate, der einen Sourcebereich (9) und einen Drainbereich (11) aufweist, an der Oberfläche der Halbleiterschicht derart, daß der Sourcebereich des Transistors mit isoliertem Gate den Umfang des Drainbereiches in dem Elementausbildungsbereich umgibt.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Sourcebereich (9) und der Drainbereich (11) durch dieselbe Ionenim plantation ausgebildet werden.