JP2661296B2

JP2661296B2 - 半導体装置

Info

Publication number: JP2661296B2
Application number: JP1306444A
Authority: JP
Inventors: 努松下; 輝儀三原
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-11-28
Filing date: 1989-11-28
Publication date: 1997-10-08
Anticipated expiration: 2012-10-08
Also published as: JPH03167879A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置に係り、特に横型DMOSFETに関
する。

（従来の技術）従来のパワー用DMOSFETとしては、ドレイン電極を基
板裏面に持つ縦型DMOSFET（VDMOS）と、ｎ型埋め込み層
とｎ＋拡散層とを用いて基板表面にドレイン電極を形成
した横型DMOSFET（LDMOS）とがある。

これらのうちVDMOSは、第８図にｎチャネル型VDMOSの
一例を示すように、ｎ＋型シリコン基板12の表面のｎ型
エピタキシャル層２内に形成されたｐ型拡散層３内にｎ
＋型拡散層４からなるソース領域が形成され、さらにこ
のｎ型エピタキシャル層２の表面には、ｐ型拡散層３か
らなるチャネル領域およびｎ＋型拡散層４からなるソー
ス領域にかけてゲート絶縁膜６を介してゲート電極７が
形成されている。さらに、このゲート電極７のまわりは
層間絶縁膜８で覆われており、この上層にソース電極16
が形成されている。一方、ドレイン領域としてのｎ＋シ
リコン基板12の裏面にはドレイン電極13が形成されてい
る。

かかる構造では、電流のメイン通路となるソース電極
16とドレイン電極13とを基板の表裏に作り分けているた
め、電流を平面的に収集する必要がなく、その部分の抵
抗および面積のロスがなく、オン抵抗を極めて低くする
ことができるという長所を供えている。

一方、ｎ＋シリコン基板12がドレイン領域をなしてい
るため、同一基板中に複数のVDMOSを形成し、これらを
独立して動作させたり、CMOS、バイポーラIC等、他のデ
バイスと集積することは困難であるという問題があっ
た。

また、LDMOSは、第９図にｎチャネル型LDMOSの一例を
示すように、ｐ型シリコン基板１の表面に形成されたｎ
＋型埋め込み層14とこのｎ＋型埋め込み層14にコンタク
トするように形成されたｎ型拡散層15とを用いて基板表
面側にドレイン電極17を形成したものである。ここに、
５はドレインコンタクト領域としてのｎ＋型拡散層であ
る。（第８図に示したVDMOSと同一部位には同一符号を
付し、説明を省略す。）この構造では、接地されたｐ型シリコン基板１上に形
成されるため同一基板上の他のデバイスまたは他のLDMO
Sと電気的に分離して形成可能であるという長所を備え
ている。

一方、ｎ型拡散層15およびドレイン電極17の分だけ素
子面積が大きくなる。そしてドレイン電流を流す必要
上、これらの面積はソース電極に匹敵する大きさが必要
である。

第10図に、ソース・ドレイン電極16,17の配置例を示
す。このように、VDMOSでは各電極は表面および裏面の
全体に形成されていたのに対し、このLDMOS構造では、
いわゆる櫛歯パターンとなっている。そして、ソース・
ドレイン電極16,17内での抵抗損を極力減らすために、
各電極はそれぞれボンディングパッド18,19に近い部分
ほど広くなっている。素子が大きくなればなるほど（大
電流容量になるほど）、このパッド付近での電極幅を大
きくする必要があり、素子中のデッドスペースの増大を
招くことになる。

特に、最近のVDMOSでは、微細加工技術の進歩に伴
い、チャネル領域としてのｐ型拡散層３およびソース領
域としてのｎ＋拡散層４を微細化し、パッキングデンシ
ティを上げて、オン抵抗を低減する傾向にあるが、LDMO
Sでは、上述したようなデッドスペースはこのような方
法では縮小することはできず、オン抵抗の低減には限界
がある。

また、ドレイン電流を基板表面に取り出すための電流
引き出し抵抗が大きい。この引き出し抵抗を低減するた
めには、ｎ型拡散層15の形成箇所を増大し、電流がｎ＋
埋め込み層14中を流れる距離を小さくするのが有効であ
るが、このことは前項で述べたデッドスペースの増加に
つながる。

このようにこのタイプのLDMOSのオン抵抗は、同面積
のVDMOSと比較すると少なくとも２倍以上になるのが通
例である。その結果、用途は小電流用および中電流用に
限られており、10Aを越すような大電流用は、素子面積
が大きくなり過ぎるため、実用化されてはいない。

そこで、第11図に示すように、基板表面に平行に電流
が流れるように構成されたLDMOSFETがある。

このLDMOSFETは、ｐ型シリコン基板１表面に形成され
たｎ型エピタキシャル層２の表面にチャネル領域として
のｐ型拡散層３およびドレインコンンタクト領域として
のｎ＋型拡散層５が形成され、このｐ型拡散層３内にｎ
＋型拡散層４からなるソース領域が形成され、さらにこ
のｎ型シリコン基板２の表面にはｐ型拡散層３からなる
チャネル領域およびｎ＋型拡散層５からなるドレインコ
ンタクト領域にかけてゲート絶縁膜６を介してゲート電
極７が形成されている。さらに、このゲート電極７のま
わりは層間絶縁膜８で覆われており、この上層にソース
電極16が形成されると共に、ドレインコンンタクト領域
としてのｎ＋型拡散層５上にはドレイン電極17が形成さ
れている。

この構造では、第９図に示したLDMOSと同様、接地さ
れたｐ型シリコン基板１上に形成されるため同一基板上
の他のデバイスまたは他のLDMOSと電気的に分離して形
成可能であるという長所を備えている。

この構造ではまた、電流がｎ＋埋め込み層14を経由し
ない分、引き出し抵抗が小さいという特徴がある。

しかしながらこの構造においても、ドレインコンンタ
クト領域としてのｎ＋型拡散層５およびドレイン電極17
の分だけ素子面積が大きくなるという問題があった。こ
のデッドスペースは大電流品になればなるほど増大し、
第９図に示したLDMOSの場合と同様の問題があった。

また、ソース電極16およびドレイン電極17は櫛歯状で
あり、ソース領域（ｎ＋型拡散層）４とドレインコンタ
クト領域（ｎ＋型拡散層）５とが隣接する必要があるこ
とから、ソース領域４は櫛歯電極と平行なストライプ状
となり、VDMOSで通常用いられているようなセル配置は
使用できないという問題があった。

このようなストライプ配置はセル配置に比べ、単位面
積あたりのチャネル幅が小さいことが知られており、オ
ン抵抗の低減には限界がある。

このように、この構造のLDMOSにおいても同サイズのV
DMOSに比べて２倍以上となるのが通例である。

（発明が解決しようとする課題）このように、集積化および多出力化に有利な表面にド
レイン電極を持つLDMOSFETは、裏面にドレイン電極を有
するVDMOSFETに比べて単位面積当たりのオン抵抗が高
く、コスト上昇の原因となっている上、特に大電流用素
子は素子サイズが大きくなり過ぎて実用的ではないとい
う問題があった。

本発明は、前記実情に鑑みてなされたもので、オン抵
抗の小さいLDMOSFETを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明のLDMOSFETでは、ソース領域（又はドレ
イン領域）を中心とした六角形の単位セルが複数個連続
的に配置された半導体装置であって、前記単位セルは、第１導電形の半導体層の一主面に形成された第１導電
形のソース領域（又はドレイン領域）と、該ソース領域の周りに形成された第２導電形のチャネ
ル領域と、該チャネル領域上に絶縁膜を介して形成された第１の
ゲート電極と、前記チャネル領域の周りに設けられた複数個の第１導
電形のドレインコンタクト領域（又はソースコンタクト
領域）とによって構成し、前記第１のゲート電極は、前記ソース領域（又はドレ
イン領域）及び前記チャネル領域を形成するための８角
以上の多角形の形状の拡散窓を有してなり、前記ドレインコンタクト領域は、前記単位セルの六角形の頂点の内、複数個の頂点の位
置に等間隔に配置すると共に、前記複数個設けられたソース領域を接続するソース電
極と、前記第１のゲート電極を接続する第２のゲート電
極と、前記複数個設けられたドレインコンタクト領域を
接続するドレイン電極とを具備することを特徴とする。

前記拡散窓は、円形であることを特徴とする。

前記ソース電極と前記ドレイン電極は、その間に絶縁
膜を介在させて積層したことを特徴とする。

前記第１導電形の半導体層の他方の主面側に第２導電
形の半導体層を設け、両半導体層の接合部分に前記第１
導電形の半導体層より高い不純物濃度の第１導電形の埋
込領域を形成したことを特徴とする。

前記第１導電形の半導体層にCMOSトランジスタを形成
し、該CMOSトランジスタが形成された領域と、前記複数
の単位セルからなる領域とを、第１導電形の半導体層に
設けられ前記第２導電形の半導体層に到達する第２導電
形の分離領域により電気的に分離していることを特徴と
する。

ソース領域（又はドレイン領域）を中心とした六角形
の単位セルが複数個連続的に配置された半導体装置であ
って、前記単位セルは、第１導電形の半導体層の一主面に形成された第１導電
形のソース領域（又はドレイン領域）と、該ソース領域の周りに形成された第２導電形のチャネ
ル領域と、該チャネル領域上に絶縁膜を介して形成された第１の
ゲート電極と、前記チャネル領域の周りに設けられた複数個の第１導
電形のドレインコンタクト領域（又はソースコンタクト
領域）とによって構成し、前記ドレインコンタクト領域は、前記単位セルの六角形の頂点の内、複数個の頂点の位
置に等間隔に配置すると共に、前記複数個設けられたソース領域を接続するソース電
極と、前記第１のゲート電極を接続する第２のゲート電
極と、前記複数個設けられたドレインコンタクト領域を
接続するドレイン電極とを備えて構成し、前記第１導電形の半導体層の他方の主面側に第２導電
形の半導体層を設け、両半導体層の接合部分に前記第１
導電形の半導体層より高い不純物濃度の第１導電形の埋
込領域を形成すると共に、前記第１導電形の半導体層にCMOSトランジスタを形成
し、該CMOSトランジスタが形成された領域と、前記複数
の単位セルからなる領域とを、第１導電形の半導体層に
設けられ前記第２導電形の半導体層に到達する第２導電
形の分離領域により電気的に分離してなることを特徴と
する。

（作用）上記構成によれば、ソース領域（又はドレイン領域）
を中心として六角形の単位セルを配置したので、六角形
の頂点付近はコンダクタンスへの寄与が小さい部分であ
るため、ここにドレインコンタクトを形成することはデ
ッドスペースの有効活用であって、素子面積の増加は僅
かである。また、ドレインコンタクトは複数個設けられ
ているので、個々のコンタクトの面積は極めて小さな面
積で十分である。

従って、最小限の面積でチャネル幅を最大限にとるこ
とができ、単位面積当りのオン抵抗はドレイン電極を裏
面に形成した場合と同程度に抑えることができる。

この場合、チャネル領域の拡散窓およびソース領域の
拡散窓は、８角形以上の多角形（円形を含む）にしたの
で、しきい値，耐圧等の電気的特性の均一な拡散層を形
成でき、逆降伏時の破壊耐量が低下することがない。

また、ソース領域の形成およびドレインコンタクトの
形成は同一工程で行うことができ、何等工程の増加をす
ることなく形成可能である。

また、ソース電極とドレイン電極との間に絶縁層を介
在させているので、形成には２工程を必要とするが、VD
MOSで必要とされるような裏面電極形成工程は不要であ
る。

また、第１導電形の半導体層に形成されたCMOSトラン
ジスタの領域と、複数の単位セルからなる領域とを、第
１導電形の半導体層に設けられ第２導電形の半導体層に
到達する第２導電形の分離領域により電気的に分離して
いるので、LDMOSとCMOSとを完全に分離できる。

（実施例）以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。

実施例１このLDMOSは、第１図および第２図に示すように（第
２図は第１図のＡ−Ａ′−Ａ″断面を示す）、基板表面
を六角形の単位セル21に区切ったいわゆる六角セル配置
を構成してなるもので、ゲート電極７はドーナッツ状に
形成され、チャネル領域３の拡散窓、およびソース領域
４の拡散窓すなわちゲート電極７の開口部22は円形をな
しており、これらの中心Ａを中心にした六角形の６つの
頂点（例えばＡ′）にｎ＋ドレインコンタクト領域５の
中心がくるように配列されている。

ここで９はドレイン電極を示し、25はドレインコンタ
クトの周縁を示し、24はゲート電極７の開口部を示す。
このドレインコンタクト25を介してアルミニウム薄膜か
らなるドレイン電極９が形成され、このドレイン電極９
を覆うように層間絶縁膜10が形成されている。

また、23はソースコンタクトの周縁を示し、ドレイン
電極９を覆うように形成された層間絶縁膜10に形成され
たこのソースコンタクト23を介してソース領域４にコン
タクトするように基板表面全体にアルミニウム薄膜から
なるソース電極11が形成されている。（なお、ソース電
極は全面に形成されているため、第１図では省略してい
る。）その他の基本的なLDMOSの構成要素は第９図に示したL
DMOSと同様であり、同一部位には同一符号を付した。

かかる構造によれば、ソース電極、ドレイン電極、お
よびゲート電極の全てが基板表面に存在しているLDMOS
本来の構造のために、同一基板中にLDMOSを形成して多
出力素子としたり、IC等の多種のデバイスと共に集積化
してパワーICとしたりすることが容易であるという効果
に加え、以下に示すような効果を有する。

かかる構造によれば、まず六方最密構造を有している
ため、櫛歯電極と異なり、ソース、ドレイン電極の下は
すべて単位セルが形成されるため、デッドスペースがな
い。

また、セル配置をとることができるため、ストライプ
配置の場合と比べて、単位面積当たりのチャネル幅のパ
ッキングデンシティを大きくとることができる。また、
ソース領域を円形に形成しているため、チャネル内での
電気特性の不均一を防ぎ、破壊耐量の大きい素子を実現
することが可能となる。

更に、セル配置をとることができるため、ドレインコ
ンタクト５をチャネルの至近距離に形成することができ
る。さらに、ゲート電極直下のドレイン領域２の表面は
電子の蓄積により抵抗が２〜３けた下がっているのでド
レイン抵抗を極めて小さく抑えることができる。

また、表面にドレインコンタクトを形成したことによ
る素子面積の増加を最低限に抑えることができる。VDMO
Sの円形ソースに六角セル配置を用いた場合、六角形の
頂点付近はコンダクタンスへの寄与が小さい部分である
ため、ここにドレインコンタクトを形成することは、い
わばデッドスペースの有効な活用であって、素子面積増
はわずかである。また、ドレインコンタクトは数が多い
ため１つ１つはわずかでよく、極めて小さな面積（ソー
スコンタクトの約1/2）で十分である。

以上の結果、最少限の面積でチャネル幅を最大限にと
ることができ、単位面積当たりのオン抵抗はドレイン電
極を裏面に形成した場合と同程度に抑えることができ
る。

また、ソース領域の形成およびドレインコンタクトの
形成は同一工程で行うことができ、何等工程の増大もな
く形成可能である。

さらに、ソース電極とドレイン電極とは２層構造をな
しているため、形成には２工程を必要とするが、VDMOS
で必要とされるような裏面電極形成工程は不要である。

さらにまた、チャネル領域３の拡散窓、およびソース
領域４の拡散窓は円形をなすように形成したが、これに
より、電気的特性の均一な拡散層を形成することができ
る。これは、８角形以上の多角形の場合は同様の効果を
得ることができる。

これに対し、４角形、６角形などの拡散窓を形成した
場合、拡散窓の頂点の部分とへの部分とでチャネルの拡
散プロフィールが異なり、しきい値電圧、耐圧などの電
気特性が不均一となるため、逆降伏時の破壊耐量が低下
するなどの問題が生じ易い。このような理由から、チャ
ネル領域３の拡散窓、およびソース領域４の拡散窓はで
きるだけ円形に近い多角形であることが望ましい。

実施例２次に、本発明の第２の実施例について説明する。

この例では、基本的構成は第１図および第２図に示し
たLDMOSFETと同様であるが、第３図および第４図に示す
ように、ソース電極28をまず下層に形成した後、このソ
ース電極を層間絶縁膜10で覆い、この層間絶縁膜10にド
レインコンタクト25を形成し、基板表面全体にドレイン
電極29を形成するようにしたことを特徴とするものであ
る。なおドレイン電極は基板表面全体に形成されている
ため、第３図では省略している。

前述したように、ソース領域４の周りに複数個のドレ
イン領域５が形成されているため、ドレインはソースに
比べて小さくて良い。従って、ゲート電極の開口部22,2
4については、ソースの開口部22よりもドレインの開口
部24の方が小さくて良い。このため上記構造にすること
により、第１層目のソース電極28にあける開口部27はよ
り小さなもので良く、第１層目の電極面積をより大きく
することができ、電極での電流引き出し抵抗をより小さ
く抑えることができる。

但し、この場合は、第１層目の電極における開口部27
の数があまり多いと、その総和が大きくなりメリットは
より小さくなってしまう。

ここでは、六角セルの６つの頂点のうち３カ所に限る
ようにしている。

なお、この実施例では、ソース電極28がフィールドプ
レートとして働き電界を緩和するため、ドレイン＝ソー
ス耐圧が向上するという効果があり、高耐圧のLDMOSを
形成する場合は特に有利である。

実施例３次に、前記実施例２を用いた実際のLDMOSチップの構
成例を示す。

第５図（ａ）は平面図であり、第５図（ｂ）および第
５図（ｃ）は、それぞれ第５図（ａ）のＢ−Ｂ′断面図
およびＣ−Ｃ′断面図である。電極配線構造以外は、実
施例２と全く同様に構成されており、同一部位には同一
符号を付した。

すなわち、第５図（ａ）乃至第５図（ｃ）に示すよう
に、シリコン基板50内に形成されたフィールド酸化膜60
の輪郭線51内に、LDMOSの単位セルが配列された素子領
域が配設されており、この厚いフィールド酸化膜で覆わ
れた領域にソースパッド54、ドレインパッド55,ゲート
パッド57が形成されている。第１層アルミニウム配線で
形成されたソース電極の輪郭を52、第２層アルミニウム
配線で形成されたドレイン電極の輪郭を53で示す。61は
保護膜、62はガードリングである。

なお、ここで、ゲート電極56は多結晶シリコン膜で構
成されているため、直接ワイヤボンディングができない
ことから、第２層アルミニウム配線で形成されるドレイ
ン電極29と同時に形成されるアルミニウムゲート電極56
を形成し、その上にゲートパッド57を配設している。

なお、ソース電極は、ドレインパッド55およびゲート
パッド57の形成領域を避けて形成されると共に、ドレイ
ン電極は、ソースパッド54およびゲートパッド57の形成
領域を避けて形成されている。またゲート電極も、ソー
スパッド54およびドレインパッド55の形成領域を避けて
形成されている。

次に、このLDMOSチップの製造工程について説明す
る。

まず、第６図（ａ）に示すように、シリコン基板１上
にドレイン領域としてのｎ型エピタキシャル成長層２を
形成する。

次いで、第６図（ｂ）に示すように、通常のフォトリ
ソ工程により、レジストパターンＲを形成し、これをマ
スクとしてガードリング62を形成するためのボロンイオ
ンを注入する。

この後、第６図（ｃ）に示すように、厚いフィールド
酸化膜60を形成する。

さらに、第６図（ｄ）に示すように、素子形成領域の
フィールド酸化膜60を選択的に除去する。

続いて、第６図（ｅ）に示すように、ゲート酸化膜６
を形成した後、第６図（ｆ）に示すように、多結晶シリ
コン膜からなるゲート電極７を形成する。

さらに、第６図（ｇ）に示すように、通常のフォトリ
ソ工程により、レジストパターンＲを形成し、これとゲ
ート電極７とをマスクとしてボロンイオンを注入し、ｐ
型チャネル領域３を形成する。

そして、第６図（ｈ）に示すように、熱拡散によりチ
ャネル領域３およびガードリング62を形成する。

この後、第６図（ｉ）に示すように、通常のフォトリ
ソ工程により、レジストパターンＲを形成し、これとゲ
ート電極７とをマスクとしてソース領域４およびドレイ
ンコンタクト領域５を形成するためのリンイオンの注入
を行う。

そして、第６図（ｊ）に示すように、層間絶縁膜８を
形成し、この後熱拡散により、ｎ＋拡散層からなるソー
ス領域４およびドレインコンタクト領域５を形成する。

さらに、第６図（ｋ）に示すように、フォトリソエッ
チング工程により、ソース電極28形成のためのコンタク
ト開口部23を形成する。

続いて、第６図（ｌ）に示すように、蒸着法により第
１のアルミニウム層を堆積しこれをパターニングし、ソ
ース電極28を形成する。

さらに、第６図（ｍ）に示すように、第２の層間絶縁
膜10を形成する。

そして、第６図（ｎ）に示すように、ドレイン電極29
形成のためのコンタクト開口部25を形成する。なお、こ
のとき同時にゲートパッド57付近に、ゲート電極７にコ
ンタクトするようにコンタクト開口部（図示せず）を形
成しておく。

続いて、第６図（ｏ）に示すように、蒸着法により第
２のアルミニウム層を堆積しこれをパターニングし、ド
レイン電極29を形成する。なお、このとき同時にゲート
パッド57付近にアルミニウムゲート電極56（図示せず）
をゲート電極７にコンタクトするように形成する。

そして最後に、第６図（ｐ）に示すように、表面に保
護膜61を形成し、これにフォトリソエッチングによりボ
ンディングパッドとなるコンタクトを形成し、ソースパ
ッド54、ドレインパッド55、ゲートパッド57を形成す
る。

このようにして、第５図に示したLDMOSチップが完成
する。

実施例４次に、本発明の第４の実施例として、同一基板上に本
発明のLDMOSとCMOSとを集積したパワーICについて説明
する。

このパワーICは、第７図に示すように、ｐ型シリコン
基板１の表面にｎ型エピタキシャル層２を形成し、この
ｎ型エピタキシャル層２を、ｐ型基板表面まで到達する
ように形成されたｐ型拡散層からなるアイソレーション
領域32で分離し、前記第１の実施例と同様のLDMOSとCMO
Sとを形成してなるものである。

全く同様にして前記第２の実施例と同様のLDMOSとCMO
Sを集積することも、可能であることはいうまでもな
い。

また、LDMOSの下にはｎ＋埋め込み層31が形成されて
おり、ｐ型チャネル領域３、ｎ型ドレイン領域２、ｐ型
シリコン基板１で構成される寄生トランジスタの動作を
抑制すべくベース濃度を高めるものである。従って、こ
のｎ＋埋め込み層31の配置や形成プロセス等によってLD
MOSのオン抵抗が影響を受けることはない。

また、CMOSは、ｎ型エピタキシャル成長層２内に形成
されたｐウェル35内にｐ＋型ウェルコンタクト36を形成
するとと共にｎ＋型ソース領域37およびｎ＋型ドレイン
領域38を形成してｐチャネルMOSFETを形成する一方で、
ｎ型エピタキシャル成長層２内にｎ＋型基板コンタクト
42を形成するとと共にｐ＋型ソース領域43およびｐ＋型
ドレイン領域44を形成しｎチャネルMOSFETを形成したも
のである。ここで40および46はゲート電極、39および45
はソース電極、41および47はドレイン電極である。

このように、本発明実施例ではLDMOSのオン抵抗は従
来の1/2以下に抑えられるため、特にパワーICへの応用
に有効である。

従来からLDMOSとCMOSIC、バイポーラIC等のICを集積
するパワーICは提案されているが、LDMOSのオン抵抗が
高いため、用途は小電流用〜中電流用に限られていた。
特にLDMOSを複数個集積して多出力パワーICを構成する
場合、素子面積の増大は致命的であり、このため現在の
ところたかだか１〜2A程度の電流容量のものしか実現さ
れていなかったのに対し、本発明では、オン抵抗を低く
抑えることができ大電流用のパワーICの形成が可能とな
る。

〔発明の効果〕

以上説明してきたように、本発明のLDMOSFETでは、六
角形の単位セルでソース領域（又はドレイン領域）を囲
み、六角形の頂点部にドレインコンタクトを形成し、ソ
ース電極およびドレイン電極を表面２層構造で構成する
ようにしているため、オン抵抗を低減し、小形で大電流
容量の集積化および多出力化に有利な素子を形成するこ
とが可能となる。

【図面の簡単な説明】

第１図および第２図は本発明の第１の実施例のLDMOSFET
を示す図、第３図および第４図は本発明の第２の実施例
のLDMOSFETを示す図、第５図（ａ）乃至第５図（ｃ）は
本発明の第３の実施例のLDMOSの実際のチップ構成を示
す図、第６図（ａ）乃至第６図（ｐ）は第５図に示した
本発明の第３の実施例のLDMOSの製造工程図、第７図は
本発明の第４の実施例のLDMOSFETを含む半導体集積回路
を示す図、第８図は従来例のVDMOSを示す図、第９図お
よび第10図は従来例のLDMOSの基本構成を示す図、第11
図は他の従来例のLDMOSを示す図である。１……ｐ型シリコン基板、２……ｎ型エピタキシャル領
域、３……ｐ型チャネル領域、４……ソース領域、５…
…ドレインコンタクト領域、６……ゲート絶縁膜、７…
…ゲート電極、８……層間絶縁膜、９……ドレイン電
極、10……層間絶縁膜、11……ソース電極、12……ｎ＋
シリコン基板、13……ドレイン電極、14……ｎ＋型埋め
込み層、15……ｎ型拡散層、16……ソース電極、17……
ドレイン電極、18……ソースボンディングパッド、19…
…ドレインボンディングパッド、21……六角形セル外
形、22……ゲート電極開口部（ソース側）、23……ソー
スコンタクト、24……ゲート電極開口部（ドレイン
側）、25……ドレインコンタクト、26……ドレイン電極
開口部、27……ソース電極開口部、28……ソース電極、
29……ドレイン電極、31……ｐ＋型埋め込み領域、32…
…ｐ型アイソレーション領域、33……ｐ＋型アイソレー
ションコンタクト領域、34……アイソレーション接地電
極、35……ｐウェル、36……ｐ＋型ウェルコンタクト領
域、37……ｎ＋型ソース領域、38……ｎ＋型ドレイン領
域、39,45……ソース電極、41,47……ドレイン電極、4
0,46……ゲート電極、42……ｎ＋基板コンタクト領域、
43……ｐ＋型ソース領域、44……ｐ＋型ドレイン領域、
50……シリコン基板、51……フィールド酸化膜の輪郭
線、52……ソース電極の輪郭、53……ドレイン電極の輪
郭、54……ソースパッド、55……ドレインパッド,56…
…Alゲート電極、57……ゲートパッド、61……保護膜、
62……ガードリング。

Claims

(57)【特許請求の範囲】

【請求項１】ソース領域（又はドレイン領域）を中心と
した六角形の単位セルが複数個連続的に配置された半導
体装置であって、前記単位セルは、第１導電形の半導体層の一主面に形成された第１導電形
のソース領域（又はドレイン領域）と、該ソース領域の周りに形成された第２導電形のチャネル
領域と、該チャネル領域上に絶縁膜を介して形成された第１のゲ
ート電極と、前記チャネル領域の周りに設けられた複数個の第１導電
形のドレインコンタクト領域（又はソースコンタクト領
域）とによって構成し、前記第１のゲート電極は、前記ソース領域（又はドレイ
ン領域）及び前記チャネル領域を形成するための８角以
上の多角形の形状の拡散窓を有してなり、前記ドレインコンタクト領域は、前記単位セルの六角形の頂点の内、複数個の頂点の位置
に等間隔に配置すると共に、前記複数個設けられたソース領域を接続するソース電極
と、前記第１のゲート電極を接続する第２のゲート電極
と、前記複数個設けられたドレインコンタクト領域を接
続するドレイン電極とを具備することを特徴とする半導
体装置。
【請求項２】前記拡散窓は、円形であることを特徴とす
る請求項１に記載の半導体装置。
【請求項３】前記ソース電極と前記ドレイン電極は、そ
の間に絶縁膜を介在させて積層したことを特徴とする請
求項１及び請求項２に記載の半導体装置。
【請求項４】前記第１導電形の半導体層の他方の主面側
に第２導電形の半導体層を設け、両半導体層の接合部分
に前記第１導電形の半導体層より高い不純物濃度の第１
導電形の埋込領域を形成したことを特徴とする請求項１
に記載の半導体装置。
【請求項５】前記第１導電形の半導体層にCMOSトランジ
スタを形成し、該CMOSトランジスタが形成された領域
と、前記複数の単位セルからなる領域とを、第１導電形
の半導体層に設けられ前記第２導電形の半導体層に到達
する第２導電形の分離領域により電気的に分離している
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】ソース領域（又はドレイン領域）を中心と
した六角形の単位セルが複数個連続的に配置された半導
体装置であって、前記単位セルは、第１導電形の半導体層の一主面に形成された第１導電形
のソース領域（又はドレイン領域）と、該ソース領域の周りに形成された第２導電形のチャネル
領域と、該チャネル領域上に絶縁膜を介して形成された第１のゲ
ート電極と、前記チャネル領域の周りに設けられた複数個の第１導電
形のドレインコンタクト領域（又はソースコンタクト領
域）とによって構成し、前記ドレインコンタクト領域は、前記単位セルの六角形の頂点の内、複数個の頂点の位置
に等間隔に配置すると共に、前記複数個設けられたソース領域を接続するソース電極
と、前記第１のゲート電極を接続する第２のゲート電極
と、前記複数個設けられたドレインコンタクト領域を接
続するドレイン電極とを備えて構成し、前記第１導電形の半導体層の他方の主面側に第２導電形
の半導体層を設け、両半導体層の接合部分に前記第１導
電形の半導体層より高い不純物濃度の第１導電形の埋込
領域を形成すると共に、前記第１導電形の半導体層にCMOSトランジスタを形成
し、該CMOSトランジスタが形成された領域と、前記複数
の単位セルからなる領域とを、第１導電形の半導体層に
設けられ前記第２導電形の半導体層に到達する第２導電
形の分離領域により電気的に分離してなることを特徴と
する半導体装置。