DE4107909C2 - Feldeffekt-Halbleitervorrichtung und Herstellungsverfahren hierfür - Google Patents

Feldeffekt-Halbleitervorrichtung und Herstellungsverfahren hierfür

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Description

Die Erfindung bezieht sich auf eine Feldeffekt-Halblei­ tervorrichtung gemäß Oberbegriff der Ansprüche 1 und 9 und ein Verfahren zur Herstellung einer Feldeffekt-Halbleiter­ vorrichtung gemäß Oberbegriff des Anspruches 14.
Eine Vor­ richtung bzw. ein Verfahren gemäß Oberbegriff der Ansprüche 1, 9 und 14 sind aus der US 4 866 495 bekannt.
Die Fig. 10A bis 12 zeigen als Beispiel einer Feld­ effekt-Halbleitervorrichtung einen bekannten n-Kanal-Lei­ stungs-MOSFET, welcher jedoch nicht das Merkmal (h) nach dem Oberbegriff des Anspruchs 1 bzw. das Merkmal (i) nach dem Oberbegriff des Anspruchs 9 aufweist. Dabei zeigt die Fig. 10A in einer schematischen Draufsicht den Ober­ flächenteil des n-Kanal-Leistungs-MOSFET 100, und Fig. 10B zeigt eine entlang der Linie B1-B1 aus Fig. 10A genommene Schnittansicht. Fig. 10A entspricht einer aus der Ebene B3- B3 aus Fig. 10B genommenen Draufsicht.
Der MOSFET 100 weist Schichten 3a und 3b vom n⁻-Typ auf, welche auf einem Siliziumsubstrat 1 vom p-Typ gebildet sind. Eine vergrabene Schicht 2 vom n⁺-Typ ist zwischen dem Sub­ strat 1 und der Schicht 3b vom n⁻-Typ vorgesehen. Die Schicht 3b vom n⁻-Typ arbeitet als eine Drainschicht vom n⁻- Typ. Zwischen den Schichten 3a und 3b vom n⁻-Typ ist ein Drainbereich 4 vom n⁺-Typ gebildet. Wie es aus Fig. 10A ersichtlich ist, umgibt der Drainbereich 4 vom n⁺-Typ die Schicht 3b vom n⁻-Typ, und die Kombination aus dem Drainbe­ reich 4 vom n⁺-Typ und der Drainschicht 3b vom n⁻-Typ bildet den Drainbereich des MOSFET.
In der Schicht 3b vom n⁻-Typ sind zwei erste Halbleiterbereiche 5 vom p-Typ gebildet. In jedem der ersten Halbleiterbereiche 5 vom p- Typ ist ein Sourcebereich 6 vom n⁺-Typ als zweiter Halbleiterbereich vorgesehen, welcher in der Mitte eine Öffnung aufweist. Die Abschnitte der ersten Halb­ leiterbereiche 5 vom p-Typ, welche die Sourcebereiche 6 vom n⁺-Typ umgeben, stellen kanalbildende Bereiche 9 dar.
Ein Gateisolierfilm 7 ist zur Bedeckung der Oberfläche der Schicht 3b vom n⁻-Typ und von Teilen der Sourcebereiche 6 vom n⁺-Typ ausgebildet. Auf dem Gateisolierfilm 7 ist eine Gateelektrode 8 gegenüber den kanalbildenden Bereichen 9 und Randbereichen hiervon ausgebildet. Eine Sourceelektrode 10 ist derart vorgesehen, daß die Sourcebereiche 6 vom n⁺-Typ und die ersten Halbleiterbereiche 5 vom p-Typ miteinander kurzge­ schlossen sind. Ein Schichtisolierfilm 11 isoliert die Gate­ elektrode 8 und die Sourceelektrode 10 elektrisch voneinan­ der. Auf dem Drainbereich 4 vom n⁺-Typ ist eine Drainelek­ trode 12 gebildet. Eine mit Massepegel verbundene Rückseitenelek­ trode 13 ist auf der bodenseitigen Hauptoberfläche des Halb­ leitersubstrates 1 gebildet. Wie es aus den Fig. 10a und 10b ersichtlich ist, stellt der MOSFET 100 einen lateralen MOSFET dar mit zwei MOS-Einheitszellen, die parallel verbunden sind und bei denen die Gateelektrode 8 und die Drainelektrode 12 auf der oberen Oberflächenseite des MOSFET 100 angeordnet sind.
Bei dem MOSFET 100 mit einer derartigen Struktur wird eine Gatespannung zwischen der Gateelektrode 8 und der Source­ elektrode 10 unter derartigen Bedingungen angelegt, daß eine Drainspannung zwischen der Drainelektrode 12 und der Source­ elektrode 10 angelegt ist. Somit werden Kanäle in den kanal­ bildenden Bereichen 9 ausgebildet, und es fließt ein Strom durch diese Kanäle zwischen der Drainelektrode 12 und der Sourceelektrode 10. Die Größenordnung dieses Stromes kann durch die Gatespannung gesteuert werden.
Für eine derartige Betriebsweise ist es notwendig, das Potential der Sourcebereiche 6 vom n⁺-Typ und das Potential der Mittenbereiche der ersten Halbleiterbereiche 5 vom p-Typ bei dem selben Pegel und einander gleich zu halten. Um diese Bedingungen zu erfüllen, ist die Sourcelektrode 10 derart ausgebildet, daß die Sourcebereiche 6 vom n⁺-Typ und die Mittenabschnitte der Halbleiterbereiche 5 vom p-Typ miteinander kurzgeschlossen sind.
In Fig. 11 sind die Ausgangseigenschaften des MOSFET 100 gezeigt. Wenn eine Source-Drainspannung VD kleiner ist als die Durchbruchsspannung VBD, steigt der Source-Drainstrom ID als Funktion der Gatespannung VG an. Wenn die Source-Drain­ spannung VD die Durchbruchsspannung VBD erreicht, bricht der MOSFET 100 sofort durch. Unter Bezugnahme auf Fig. 12, wel­ che einer entlang der Linie B2-B2 aus Fig. 9A genommenen Schnittansicht entspricht, und auf Fig. 13, welche einer teilweise vergrößerten Ansicht hieraus entspricht, wird die­ ses Durchbruchsphänomen in dem MOSFET 100 im folgenden im Detail untersucht.
Es wird der Fall betrachtet, bei dem die zwischen der Sourceelektrode 10 und der Drainelektrode 12 angelegte Drainspannung VD ansteigt. Wenn die Drainspan­ nung VD die Durchbruchsspannung VBD zwischen der Drain­ schicht 3b vom n⁻-Typ und dem Halbleiterbereich 5 vom p-Typ erreicht, fließt ein in Fig. 12 durch Pfeile angedeuteter Durchbruchs­ strom JC von der Drainschicht 3b vom n⁻-Typ zur Sourceelek­ trode 10.
Wie es in Fig. 13 gezeigt ist, weist eine Äquivalenzschal­ tung der MOS-Einheitszellen bei einem derartigen Zustand eine umgekehrte Parallelverbindung zwischen einem parasitä­ ren npn-Transistor Tr mit einem Basiswiderstand Ra und einer Diode Da auf. Bei dem Durchbruchszustand ist der in den Boden des Sourcebereiches 6 vom n⁺-Typ fließende Durch­ bruchsstrom JC gemäß Fig. 12 über den Basiswiderstand Ra des Transistors Tr zu der Sourceelektrode 10 gerichtet. Der parasitäre Transistor Tr wird leitend, wenn die Größenord­ nung des Durchbruchsstromes JC die folgende Gleichung (1) erfüllt:
JC×Ra<0,6 [V] (1)
wobei "0,6 [V]" eine built-in-Spannung eines pn-Über­ ganges bei Verwendung von Silizium darstellt. Aufgrund der Leitung des parasitären Transistors Tr befinden sich die jeweiligen MOS-Einheitszellen in einem Blockierzustand. Als Ergebnis bricht der MOSFET 100 in einer kurzen Zeit zusam­ men. Zur Verbesserung der anti-breakdown-Eigenschaften der Halbleitervorrichtung eines derartigen Typs ist es notwen­ dig zu verhindern, daß das Produkt (JC×Ra) in dem Durch­ bruchszustand ansteigt.
Da jedoch bei dieser Vorrichtungsstruktur das Produkt (JC×Ra) 0,6 [V] übersteigt, sobald die Drainspannung die Durchbruchsspannung VBD erreicht, ist die Durchbruch-Eigen­ schaft dieser Vorrichtung nicht übermäßig vergrößert. Dies stellt ein Problem nicht nur für Leistungs-MOSFETs dar, sondern ebenfalls für andere Feldeffekthalbleitervorrich­ tungen, wie beispielsweise IGBTs.
Aus der eingangs genannten US 4 866 495 ist bereits be­ kannt, zur Verbesserung der Durchbruch-Eigenschaften eine Halbleiterbereichsgruppe von p-Leitungstyp in einen Ab­ schnittt der Halbleiterschicht vom n--Leitungstyp zwischen dem ersten Halbleiterbereich vom p-Typ und der Dreainelek­ trode anzuordnen. Aus der genannten Schrift ist aber nicht erkennbar, wie die Verteilung des P-Bereiches in der Ebene angeordnet ist. Ohne nähere Angaben ist aus dem Gesamtverständnis heraus davon auszugehen, daß die genannte P-Schicht als kontinu­ ierliche bzw. zusammenhängende Schicht ausgebildet ist.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine gattungsgemäße Feldeffekt-Halbleitervorrichtung zur Verfügung zu stellen, bei der die Durchbruch-Eigenschaften weiter verbessert sind, und ferner ein Herstellungsverfah­ ren für eine derartige Halbleitervorrichtung zur Verfügung zu stellen.
Diese Aufgabe wird durch die Feldeffekt-Halbleitervor­ richtung gemäß Anspruch 1 bzw. 9 durch ein Verfahren gemäß Anspruch 14 gelöst.
Die "Halbleiterbereichsgruppe" entsprechend der vorliegenden Erfindung kann eine Vielzahl von diskreten verteilten Berei­ chen aufweisen oder kann aus einer Vielzahl von Bereichen zusammengesetzt sein, welche miteinander in der Form bei­ spielsweise eines Kammes verbunden sind.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Weitere Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung.
Es zeigt:
Fig. 1A eine Draufsicht eines MOSFET entsprechend einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 1B eine entlang der Linie A1-A1 aus Fig. 1A genom­ mene Schnittansicht des MOSFET;
Fig. 2 eine entlang der Linie A2-A2 aus Fig. 1A genom­ mene Schnittansicht des MOSFET;
Fig. 3A und 3B schematische Ansichten der Ausdehnung einer Verarmungsschicht in dem bevorzugten Ausfüh­ rungsbeispiel;
Fig. 4A und 4B schematische Ansichten der Ausdehnung einer Verarmungsschicht in einem bekannten MOSFET, der keine Halbleiterbereichsgruppe aufeist;
Fig. 5A bis 5H schematische Darstellungen der Herstellungs­ prozesse des MOSFET entsprechend einem bevorzug­ ten Ausführungsbeispiel;
Fig. 6A und 6B Draufsichten der MOSFETs entsprechend weite­ ren, bevorzugten Ausführungsbeispielen der vor­ liegenden Erfindung;
Fig. 7A eine Draufsicht des MOSFET entsprechend eines weiteren, bevorzugten Ausführungsbeispieles;
Fig. 7B eine entlang der Linie A4-A4 aus Fig. 7A genom­ mene Schnittansicht des MOSFET;
Fig. 8A eine schematische Draufsicht eines IGBT, an dem ein bevorzugtes Ausführungsbeispiel der vorlie­ genden Erfindung angewendet ist;
Fig. 8B eine entlang der Linie A5-A5 aus Fig. 8A genom­ mene Schnittansicht des IGBT;
Fig. 9 eine Modifizierung einer Halbleiterbereichs­ gruppe;
Fig. 10A eine Draufsicht eines MOSFET entsprechend der Fig. 4;
Fig. 10B eine entlang der Linie B1-B1 aus Fig. 10A genom­ mene Schnittansicht des MOSFET;
Fig. 11 eine schematische Darstellung von Eigenschaften eines MOSFET;
Fig. 12 eine schematische Darstellung eines Strompfades eines Durchbruchsstromes in dem MOSFET nach den Fig. 4 und 10; und
Fig. 13 eine schematische Darstellung eines parasitären Transistors in einem MOSFET.
A. Struktur und Eigenschaften
Fig. 1A zeigt in schematischer Draufsicht einen Leistungs- MOSFET 200 entsprechend einem bevorzugten Ausführungsbei­ spiel der vorliegenden Erfindung, und Fig. 1B zeigt eine entlang der Linie A1-A1 aus Fig. 1A genommene Schnittan­ sicht. Fig. 1A entspricht einer entlang der Ebene A3-A3 aus Fig. 1B genommenen Draufsicht.
Jeweils gleiche Komponenten des MOSFET 200 sind mit den sel­ ben Bezugsziffern wie bei dem in den Fig. 10A und 10B gezeigten MOSFET 100 bezeichnet.
Die charakteristische Struktur des MOSFET 200 entsprechend diesem bevorzugten Ausführungsbeispiel besteht darin, daß eine Halbleiterbereichsgruppe 30 vom p-Typ mit einer Viel­ zahl von Halbleiterbereichen 31 vom p-Typ in dem oberen Oberflächenabschnitt der Drainschicht 3b vom n⁻-Typ ausge­ bildet ist. Diese Halbleiterbereiche 31 vom p-Typ sind bei ungefähr gleichförmigen Abständen voneinander in einer Ebene angeordnet, welche im wesentlichen parallel ist zur oberen Hauptoberfläche des Halbleitersubstrates 1. Die Anordnung bzw. Matrix der Halbleiterbereiche 31 vom p-Typ umgibt ein Paar von mittig angeordneten ersten Halbleiterbereichen 5 vom p- Typ.
Entsprechend der in etwa rechteckig in der Ebene ausgebilde­ ten Form der mittig angeordneten ersten Halbleiterbereiche 5 vom p- Typ bildet die Anordnung der Halbleiterbereiche 31 vom p-Typ ein Rechteck. Bei dem in Fig. 1A gezeigten Beispiel sind vier Halbleiterbereiche vom p-Typ bei den Ecken der recht­ eckigen Anordnung vorgesehen, und es sind acht Halbleiterbe­ reiche 31 vom p-Typ dazwischen vorgesehen. Jeder von den Halbleiterbereichen 31 vom p-Typ ist im Schnitt von kreis­ förmiger Form und weist einen Boden auf, dessen Tiefe im wesentlichen gleich ist mit der Tiefe des Bodens der ersten Halb­ leiterbereiche 5 vom p-Typ.
Fig. 2 zeigt eine entlang der Linie A2-A2 aus Fig. 1A genom­ mene vergrößerte Schnittansicht. Der MOSFET 200 wird auf die­ selbe Weise wie der eingangs beschriebene MOSFET 100 verwen­ det. Dies bedeutet, daß eine Gatespannung VG zwischen einer Sourceelektrode 10 und einer Gateelektrode 8 angelegt wird, wobei eine Drainspannung VD zwischen der Sourceelektrode 10 und einer Drainelektrode 12 angelegt ist. Somit werden Kanäle in den kanalbildenden Bereichen 9 ausgebildet, und es fließt ein Strom zwischen dem Drainbereich 4 vom n⁺-Typ und den Sourcebereichen 6 vom n⁺-Typ.
Die bei der vorliegenden Erfindung vorgesehenen diskreten Halbleiter­ bereiche 31 vom p-Typ tragen zu einer Verbesserung der Durchbruch- Eigenschaften des MOSFET 200 bei, was im folgenden erläutert wird.
Die Fig. 3A und 3B zeigen einen Durchbruchszustand des MOSFET 200 entsprechend dem bevorzugten Ausführungsbeispiel, und die Fig. 4A und 4B zeigen einen Durchbruchszustand des eingangs beschriebenen MOSFET 100. Zunächst werden die Fig. 4A und 4B erläutert. Wenn sich der MOSFET 100 aufgrund einer zwischen der Sourceelektrode 10 und der Drainelektrode 12 angelegten, relativ hohen Spannung in einem Durchbruchszu­ stand befindet, erstreckt sich eine Verarmungsschicht F2 von den Halbleiterbereichen 5 vom p-Typ zur Innenseite der Schicht 3b vom n⁻-Typ. Jedoch ist die Ausdehnungsbreite der Verarmungsschicht F2 nicht gleichförmig. In einem Abschnitt S1 zwischen den beiden Halbleiterbereichen 5 vom p-Typ ist die resultierende Verarmungsschicht F2 relativ breit, da sich die jeweiligen Verarmungsschichten, welche sich von den Halbleiterbereichen 5 vom p-Typ aus erstrecken, überlappen.
Auf der anderen Seite ist bei einem Abschnitt S2 zwischen den Halbleiterbereichen 5 vom p-Typ und dem Drainbereich 4 vom n⁺-Typ die Ausdehnungsbreite der Verarmungsschicht klein, da das oben erwähnte Überlappen fehlt. Dementspre­ chend ist in dem Abschnitt S2 die elektrische Feldstärke relativ groß, so daß folglich der über den Abschnitt S2 in den parasitären Transistor Tr gemäß Fig. 13 fließende Durch­ bruchsstrom ansteigt. Der Grund hierfür liegt darin, daß ein Stromhauptpfad des parasitären Transistors von dem Drainbe­ reich 4 vom n⁺-Typ zu den kanalbildenden Bereichen 9 gerich­ tet ist, so daß dem Abschnitt S2 eine gewisse Bedeutung zukommt.
Als nächstes werden die Fig. 3A und 3B erläutert. Da bei dem MOSFET 200 die Halbleiterbereiche 31 vom p-Typ vorgesehen sind, erstreckt sich eine Verarmungsschicht F1 bis zur Peri­ pherie der Halbleiterbereiche 31 vom p-Typ. Dementsprechend ist die elektrische Feldstärke in einem Abschnitt S3 verrin­ gert, und folglich ist der Durchbruchsstrom verringert. Sogar falls die Drainspannung eine Durchbruchsspannung erreicht, ist der Durchbruchsstrom relativ niedrig gehalten, und der Wert von (JC×Ra) ist ebenfalls klein gehalten, so daß ein Leitendwerden des parasitären Transistors Tr verhin­ dert wird. Als Ergebnis wird ein Blockierzustand nicht erzeugt, sobald die Drainspannung die Durchbruchsspannung erreicht, und es werden die Durchbruch-Eigenschaften des MOSFET 200 verbessert.
Die Halbleiterbereiche 31 vom p-Typ sind in dem Strompfad zwischen dem Drainbereich 4 vom n⁺-Typ und den kanalbilden­ den Bereichen 9 angeordnet. Falls angenommen wird, daß ein wandförmiger durchgehender Halbleiterbereich vom p-Typ, wel­ cher die Halbleiterbereiche vom p-Typ umgibt, vorgesehen ist, verhindert dieser, daß Ladungsträger in dem Strompfad in den leitenden Zustand des MOSFET 200 bewegt werden. Auf der anderen Seite wird im Falle, daß die Halbleiterbereiche 31 vom p-Typ erfindungsgemäß als diskrete Anordnung ausgebildet sind, der Strompfad über die Abstände zwischen den Bereichen 31 in dem leitenden Zustand des MOSFET 200 gewährleistet, so daß ein normaler Betrieb des MOSFET 200 aufrechterhalten wird. Dies ist der Grund, warum die Halbleiterbereiche 31 vom p-Typ selektiv bzw. teilweise ausgebildet sind.
B. Herstellungsprozesse
Unter Bezugnahme auf die Fig. 5A bis 5H werden die Herstel­ lungsprozesse des MOSFET 200 im folgenden beschrieben. Zuerst wird gemäß Fig. 5A ein Siliziumsubstrat 1 vom p-Typ vorbereitet und eine Strukturierung eines Siliziumoxidfilms 41 auf der oberen Hauptoberfläche des Substrates gebildet. Zum Erhalten einer Schicht 42 vom n⁺-Typ werden Verunreini­ gungen vom N-Typ mit hoher Konzentration von einem Fenster des Oxidfilmes 41 in das Substrat 1 diffundiert.
Als nächstes wird der Oxidfilm 41 entfernt, und es wird eine epitaktische Schicht 3 vom n⁻-Typ gemäß Fig. 5B auf der obe­ ren Hauptoberfläche des Substrates 1 gebildet. Es werden Verunreinigungen von der Schicht 42 vom n⁺-Typ gemäß Fig. 5A in die epitaktische Schicht 3 vom n⁻-Typ diffundiert, wodurch eine vergrabene Schicht 2 vom n⁺-Typ gebildet wird. Auf der oberen Oberfläche der epitaktischen Schicht 3 wird eine Strukturierung eines weiteren Siliziumoxidfilmes 43 gebildet. Über ein Fenster des Oxidfilmes 43 werden Verunreinigungen vom n-Typ mit hoher Konzentration tief in die epitaktische Schicht 3 diffundiert, wodurch ein Drainbereich 4 vom n⁺-Typ gebildet wird. Der Drainbereich 4 vom n⁺-Typ trennt die epi­ taktische Schicht 3 vom n⁻-Typ in eine Schicht 3b vom n⁻-Typ in der Mitte und eine Schicht 3a vom n⁻-Typ in der Periphe­ rie. Bei den im folgenden Bezug genommenen Fig. 5C bis 5G ist lediglich der obere Abschnitt gemäß der Linie C-C aus Fig. 5B gezeigt.
Bei dem in Fig. 5C gezeigten Schritt wird der Oxidfilm 43 in der Mitte weggeätzt und statt dessen wird ein dünner Sili­ ziumoxidfilm 44 gebildet. Der Oxidfilm 44 weist einen Abschnitt auf, der später als Gateoxidfilm verwendet wird. Bei der Ausbildung des Oxidfilmes 44 wird ferner ein dünner Siliziumoxidfilm 45 auf dem Drainbereich 4 vom n⁺-Typ gebil­ det.
Durch Bedecken mit Lackmaterial und Strukturieren des Mate­ rials wird eine Lackschicht 46 mit einem Fenster 47 gemäß Fig. 5D gebildet. Mittels der Maskierung mit der Lackschicht 46 werden Verunreinigungsionen vom p-Typ, im Ausführungsbeispiel Bor, durch den Oxidfilm 44 in die Schicht 3b vom n⁻-Typ inji­ ziert. Nach der Entfernung der Lackschicht 46 werden die Verunreinigungen vom p-Typ thermisch in die Schicht 3b vom n⁻-Typ diffundiert. Aufgrund dieses Schrittes wird eine dis­ krete Anordnung der Halbleiterbereiche 31 vom p-Typ in der Nähe der oberen Oberfläche der Schicht 3b vom n⁻-Typ gebil­ det. Wie es nicht näher in Fig. 5D dargestellt ist, ist diese diskrete Anordnung gemäß Fig. 1A rechteckig und umgibt eine rechteckige Zone. Sämtliche Halbleiterbereiche 31 vom p-Typ sind in einer Ebene verteilt, welche im wesentlichen parallel ist zur oberen Hauptoberfläche des Halbleitersub­ strates 1 (in Fig. 5B).
Bei dem in Fig. 5E gezeigten nächsten Schritt wird eine Polysiliziumschicht 48 auf der gesamten oberen Oberfläche gebildet. Die Polysiliziumschicht 48 wird mit Lackmaterial bedeckt, welches anschließend strukturiert wird, wodurch eine zweite Lackstrukturierung 49 erhalten wird. Die zweite Lackstruktu­ rierung 49 ist oberhalb der von der Anordnung der Halblei­ terbereiche 31 vom p-Typ umgebenen Zone angeordnet.
Mittels der Maskierung mit der Lackstrukturierung 49 wird die Polysiliziumschicht 48 selektiv weggeätzt, womit eine in Fig. 5F dargestellte Gateelektrode 8 erhalten wird. Die ebene Form der Gateelektrode 8 ist einem rechteckigen Ring angenähert, wobei sich in der Mitte ein Fenster 50 befindet. Durch den Oxidfilm 44 ist die Gateelektrode 8 elektrisch von der Schicht 3b vom n⁻-Typ isoliert.
Als nächstes wird eine Lackstrukturierung 51 derart gebil­ det, daß jede Fläche außer dem Fenster 50 mit Lackmaterial bedeckt ist. Verunreinigungsionen vom p-Typ, im Ausführungs­ beispiel Bor, werden durch das Fenster 50 in die Schicht 3b vom n⁻-Typ zur Ausbildung eines Bereiches 52 vom p-Typ inji­ ziert. Nach der Entfernung der Lackstrukturierungen 49 und 51 werden die Verunreinigungen in dem Bereich 52 vom p-Typ thermisch zum Erhalten eines Halbleiterbereiches 5 vom p-Typ als ein räumlich ausgedehnter Bereich von dem Bereich 52 vom p-Typ diffundiert. Der Halbleiterbereich 5 vom p-Typ steht dem Fenster 50 und einem Teil der Gateelektrode 8 gegenüber.
Bei dem in Fig. 5G gezeigten nächsten Schritt wird durch Bedecken mit Lackmaterial und Strukturierung des Materials eine Lackschicht 54 mit einem rechteckigen ringähnlichen Fenster 55 gebildet. Die äußere Peripherie des Fensters 55 wird mit der Position des Fensters 50 der in Fig. 5F gezeig­ ten Gateelektrode 8 justiert. Der Oxidfilm 44 gemäß Fig. 5F wird mittels des Fensters 55 strukturiert, wodurch ein Gateoxidfilm 7 und ein Oxidfilm 53 in der Mitte erhalten werden. Daran anschließend werden Verunreinigungsionen vom n-Typ, im Ausführungsbeispiel Arsen, durch das Fenster 55 in den Halbleiterbereich 5 vom p-Typ zum Erhalten eines Sourcebe­ reiches 6 vom n⁺-Typ diffundiert.
Nach diesem Schritt wird die Lackschicht 54 entfernt, und es wird ein Siliziumoxidfilm auf der gesamten freiliegenden Oberfläche gebildet. Kontaktlöcher 56 und 57 werden in diesem Siliziumoxidfilm gebildet, wodurch ein Teil dieses Siliziumoxidfilmes auf der Gateelektrode 8 in einem Schicht­ isolierfilm 11 gemäß Fig. 5H gebildet wird. Durch Ausbilden einer Aluminiumschicht und Strukturierung der Schicht werden aufeinanderfolgend eine Sourceelektrode 10 und eine Drain­ elektrode 12 erhalten. Die Sourceelektrode 10 befindet sich in elektrischem Kontakt sowohl mit dem Sourcebereich 6 vom n⁺-Typ, als auch mit dem Halbleiterbereich 5 vom p-Typ über das Kontaktloch 56. Die Drainelektrode 12 befindet sich in elektrischem Kontakt mit dem Drainbereich 4 vom n⁺-Typ über das Kontaktloch 57. Auf der rückseitigen Hauptoberfläche des Siliziumsubstrates 1 wird eine Rückseitenelektrode 13 aus Metall gebildet.
C. Weitere bevorzugte Ausführungsbeispiele
Die Verteilung in der Ebene der Halbleiterbereiche 31 vom p- Typ kann auch anders sein als die in Fig. 1A gezeigte Ver­ teilung. Beispielsweise weist die in Fig. 6A gezeigte Halb­ leiterbereichsgruppe 30 vom p-Typ lediglich vier Halbleiter­ bereiche 31 vom p-Typ auf, welche den Ecken 5a eines Paares von ersten Halbleiterbereichen 5 vom p-Typ gegenüberstehen. Der Grund besteht darin, daß eine sich in die Halbleiterschicht 3b vom n⁻-Typ erstreckende Verarmungsschicht das größte elektrische Feld in den Flächen erzeugt, welche diesen Ecken 5a gegenüberstehen.
In Fig. 6B ist eine Halbleiterbereichsgruppe 30 vom p-Typ gezeigt, welche aus zwei rechteckigen Ringanordnungen von Halbleiterbereichen 31 vom p-Typ aufweist. Die Bereiche 31, die zu der inneren rechteckigen Ringanordnung gehören, und die weiteren Bereiche 31, die zu der äußeren rechteckigen Ringanordnung gehören, sind in versetzter Weise angeordnet. Somit wird die Ausdehnungsbreite der Verarmungsschicht wei­ ter vergrößert.
Bei einem in Fig. 7A gezeigten MOSFET 210 weist eine Halblei­ terbereichsgruppe 34 eine Anordnung von vergrabenen Halblei­ terbereichen 32 vom p-Typ auf, welche in der Schicht 3b vom n⁻-Typ gebildet sind. Wie es in Fig. 7B gezeigt ist, welche eine entlang der Linie A4-A4 aus Fig. 7A genommene Schnittansicht darstellt, ist die Eingrabungstiefe der Bereiche 32 im wesentlichen gleich der Tiefe des Bodens der Halbleiterbereiche 5 vom p-Typ. In dem Fall, bei dem eine derartige vergrabene Struktur angewendet ist, besteht ein Vorteil darin, daß nicht nur die Bereiche 35 (in Fig. 7A) zwischen den jeweiligen Bereichen 32 vom p-Typ, sondern auch die Bereiche 36 (in Fig. 7B) zwischen den Bereichen 32 vom p-Typ und dem Gateisolierfilm 7 den Strompfad zwischen den kanalbildenden Bereichen 9 und dem Drainbereich 4 vom n⁺-Typ in dem leitenden Zustand gewährleisten.
Fig. 8A zeigt in einer teilweisen Draufsicht ein Beispiel, bei dem die vorliegende Erfindung auf einen IGBT (Insulated Gate Bipolar Transistor) angewendet ist, wobei Fig. 8B eine entlang der Linie A5-A5 aus Fig. 8A genommene Schnittansicht darstellt. Eine entlang der Ebene A6-A6 aus Fig. 8B genom­ mene Draufsicht entspricht der Fig. 8A. Bei einem IGBT 300 stellt eine Elektrode 316, welche in Kontakt ist mit den ersten Halbleiterbereichen 5 vom p-Typ und den zweiten Halbleiterbereichen 6 vom n⁺-Typ, eine Emitterelektrode dar. In dem oberen Ober­ flächenabschnitt der Schicht 3b vom n⁻-Typ sind eine ring­ ähnliche Halbleiterschicht 313 vom n⁺-Typ und eine ringähn­ liche Halbleiterschicht 314 vom p⁺-Typ vorgesehen, welche selektiv hierin ausgebildet sind. Eine Kollektorelektrode 315 befindet sich in elektrischem Kontakt mit der als Kollektorbereich dienenden Halblei­ terschicht 314 vom p⁺-Typ über ein Kontaktloch zwischen den Oxidfilmen 11 und 43. Der IGBT 300 weist ebenfalls eine Halbleiterbereichsgruppe vom p-Typ auf, welche aus einer diskreten Anordnung der Halbleiterbereiche 31 vom p-Typ in dem oberen Oberflächenabschnitt der Schicht 3b vom n⁻-Typ, welche die zweiten Bereiche 6 vom n⁺-Typ umgeben, zusammengesetzt ist. Die Halbleiterbereiche 31 sind zwischen den Bereichen 6 vom n⁺-Typ und der Halbleiterschicht 313 vom n⁺-Typ angeord­ net. Somit können die Durchbruch-Eigenschaften auf die­ selbe Weise wie bei dem MOSFET 200 verbessert werden. Die vorliegende Erfindung ist sowohl auf eine unipolare Feld­ effekthalbleitervorrichtung, als auch auf eine bipolare Feldeffekthalbleitervorrichtung anwendbar.
Sowohl bei dem MOSFET als auch bei dem IGBT können die Halbleiterbereiche 31 vom p-Typ in einer Anordnung miteinan­ der verbunden sein. Bei der in Fig. 9 dargestellten Halblei­ terbereichsgruppe 39 sind die Halbleiterbereiche 31 vom p- Typ in der Anordnung über einen ringähnlichen vergrabenen Halbleiterbereich 38 vom p-Typ miteinander verbunden. Solange Abstände zwischen benachbarten Halbleiterbereichen 31 vom p-Typ vorgesehen sind, kann der Strompfad in dem lei­ tenden Zustand gewährleistet werden.

Claims (19)

1. Feldeffekthalbleitervorrichtung, welche aufweist:
  • a) eine Halbleiterschicht eines ersten Lei­ tungstyps, welche auf einer Hauptoberfläche eines Halbleitersubstrates (1) eines zweiten Leitfähigkeitsty­ pes gebildet ist;
  • b) einen ersten Halbleiterbereich vom zweiten Lei­ tungstyp, welcher selektiv in einem Oberflächenab­ schnitt der Halbleiterschicht (3a, 3b) gebildet ist;
  • c) einen zweiten Halbleiterbereich (6) des ersten Leitungstyps, welcher selektiv in einem Oberflä­ chenabschnitt des ersten Halbleiterbereiches (5) gebildet ist;
  • d) einen auf einer ersten Fläche einer exponierten Oberfläche des ersten Halbleiterbereiches (5) ge­ bildeten Isolierfilm (7);
  • e) eine auf dem Isolierfilm gebildete Steuerelektrode (8);
  • f) eine erste Hauptelektrode (10), welche zur Bedeckung einer zweiten Fläche der exponierten Oberfläche des ersten Halbleiterbereiches (5) und einer exponierten Oberfläche des zweiten Halbleiterberei­ ches (6) gebildet ist, wobei die zweite Fläche von der ersten Fläche über die exponierte Oberfläche des zweiten Halbleiterbereiches (6) getrennt ist;
  • g) eine zweite Hauptelektrode (12), welche auf einer exponierten Oberfläche der Halbleiterschicht (31a, 3b) im Abstand von dem ersten Halbleiterbereich (5) gebildet ist; und
  • h) eine Halbleiterbereichsgruppe (30, 34) vom zweiten Leitungstyp, welche selektiv in einem Abschnitt der Halbleiterschicht (3a, 3b) zwischen dem ersten Halbleiterbereich (5) und der zweiten Hauptelektrode gebildet (12) gebildet ist;
    dadurch gekennzeichnet, daß die Halbleiterbereichs­ gruppe (30, 34) aufweist:
  • (h-1) eine erste diskrete Anordnung von dritten Halbleiterbereichen (31, 32) vom zweiten Lei­ tungstyp, welche den ersten Halbleiterbereich (5) umgeben.
2. Feldeffekthalbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der erste Halbleiterbereich (5) als Rechteck in einer Ebene parallel zur Hauptoberfläche ausgebildet ist; und
die erste diskrete Anordnung der dritten Halbleiterbe­ reiche (31) aufweist:
  • (h-1-1) vierte Halbleiterbereiche (31) vom zweiten Lei­ tungstyp, die bei Positionen in der Halbleiter­ schicht (3a, 3b) angeordnet sind, welche den Ecken des Rechtecks gegenüberstehen.
3. Feldeffekthalbleitervorrichtung nach Anspruch 2, da­ durch gekennzeichnet, daß die erste diskrete Anordnung der dritten Halbleiterbereiche (31) aufweist:
  • (h-1-2) fünfte Halbleiterbereiche (31) vom zweiten Lei­ tungstyp, die bei Positionen in der Halbleiter­ schicht (3a, 3b) angeordnet sind, welche zwi­ schen den vierten Halbleiterbereichen definiert sind.
4. Feldeffekthalbleitervorrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Halbleiterbereichs­ gruppe (30) aufweist:
  • (h-2) eine zweite diskrete Anordnung von sechsten Halb­ leiterbereichen (31) vom zweiten Leitungstyp, die den ersten Halbleiterbereich (5) umgeben und wel­ che von der ersten diskreten Anordnung der drit­ ten Halbleiterbereiche (31) umgeben ist. (Fig. 6B).
5. Feldeffekthalbleitervorrichtung nach Anspruch 4, da­ durch gekennzeichnet, daß die dritten Halbleiterbereiche (31) und die sechsten Halbleiterbereiche (31) ab­ wechselnd zu einer versetzten Anordnung in der Ebene angeordnet sind (Fig. 6B).
6. Feldeffekthalbleitervorrichtung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß jeder der dritten Halbleiterbereiche (31) einen Boden in der Halbleiterschicht (3a, 3b) aufweist und daß die Tiefe des Bodens im wesentlichen gleich ist mit einer Boden­ tiefe des ersten Halbleiterbereiches (5) in der Halb­ leiterschicht (3a, 3b).
7. Feldeffekthalbleitervorrichtung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß jeder der dritten Halbleiterbereiche (31) an der exponierten Oberfläche der Halbleiterschicht (3a, 3b) freiliegt.
8. Feldeffekt-Halbleitervorrichtung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterbereichsgruppe (39) aufweist:
einen Halbleiterringbereich (38) vom zweiten Leitungs­ typ, welcher in der Halbleiterschicht (3a, 3b) vorgesehen ist und die dritten Halbleiterbereiche (31) mitein­ ander verbindet (Fig. 9).
9. Feldeffekthalbleitervorrichtung, welche aufweist:
  • a) eine Halbleiterschicht (2, 3b) eines ersten Lei­ tungstyps, welche auf einer Hauptoberfläche eines Halbleitersubstrats (1) eines zweiten Leitungstyps gebildet ist;
  • b) einen ersten Halbleiterbereich (5) vom zweiten Lei­ tungstyp, welcher selektiv in einem Oberflächenab­ schnitt der Halbleiterschicht gebildet ist;
  • c) einen zweiten Halbleiterbereich (6) vom ersten Lei­ tungstyp, welcher selektiv in einem Oberflächenab­ schnitt des ersten Halbleiterbereiches gebildet ist;
  • d) einen auf einer ersten Fläche einer exponierten Oberfläche des ersten Halbleiterbereiches (5) ge­ bildeten Isolierfilm (7);
  • e) eine auf dem Isolierfilm gebildete Steuerelektrode (8);
  • f) eine erste Hauptelektrode (316), die zur Bedeckung einer zweiten Fläche der exponierten Oberfläche des ersten Halbleiterbereiches und einer exponierten Oberfläche des zweiten Halbleiterbereiches gebildet ist, wobei die zweite Fläche von der ersten Fläche über die exponierte Oberfläche des zweiten Halblei­ terbereiches getrennt ist;
  • g) einen Kollektorbereich (314) vom zweiten Leitungs­ typ, welcher in einem Oberflächenabschnitt der Halbleiterschicht (2, 3b) im Abstand von dem ersten Halbleiterbereich gebildet ist;
  • h) eine auf dem Kollektorbereich gebildete zweite Hauptelektrode (315); und
  • i) eine Halbleiterbereichsgruppe (31) vom zweiten Lei­ tungstyp, die selektiv in einem Abschnitt der Halb­ leiterschicht zwischen dem ersten Halbleiterbereich und der zweiten Hauptelektrode gebildet ist;
    dadurch gekennzeichnet, daß die Halbleiterbereichs­ gruppe aufweist:
  • (i-1) eine diskrete Anordnung von dritten Halblei­ terbereichen (31) vom zweiten Leitungstyp, welche den ersten Halbleiterbereich (5) um­ gibt. (Fig. 8a und 8B).
10. Feldeffekthalbleitervorrichtung nach Anspruch 9, da­ durch gekennzeichnet, daß
der erste Halbleiterbereich (5) als Rechteck in einer Ebene parallel zur Hauptoberfläche geformt ist und
daß die diskrete Anordnung der dritten Halbleiterbereiche (31) aufweist:
  • (i-1-1) vierte Halbleiterbereiche (31) vom zweiten Lei­ tungstyp, welche bei Positionen in der Halblei­ terschicht angeordnet sind, die den Ecken des Rechtecks gegenüberstehen.
11. Feldeffekt-Halbleitervorrichtung nach Anspruch 10, da­ durch gekennzeichnet, daß die diskrete Anordnung der dritten Halbleiterbereiche aufweist:
  • (i-1-2) fünfte Halbleiterbereiche (31) vom zweiten Lei­ tungstyp, welche bei Positionen in der Halblei­ terschicht angeordnet sind, die zwischen den vierten Halbleiterbereichen definiert sind.
12. Feldeffekthalbleitervorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß jeder der dritten Halbleiterbereiche (31) einen Boden in der Halbleiterschicht aufweist und daß die Tiefe des Bodens im wesentlichen gleich ist mit der Bodentiefe des er­ sten Halbleiterbereiches (5) in der Halbleiterschicht (2, 3b).
13. Feldeffekthalbleitervorrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß jeder der dritten Halbleiterbereiche (31) an einer exponierten Oberfläche der Halbleiterschicht (2, 3b) freiliegt.
14. Verfahren zur Herstellung einer Feldeffekt-Halbleiter­ vorrichtung, welche die Schritte aufweist:
  • a) Bilden einer Halbleiterschicht (3a, 3b) eines ersten Leitungstyps auf einer Hauptoberfläche eines Halbleitersubstrates (1) eines zweiten Leitungstyps;
  • b) selektives Einführen von ersten Verunreinigungen vom zweiten Leitungstyp in die Halbleiterschicht (3a, 3b) zur Ausbildung einer Halbleiterbereichs­ gruppe vom zweiten Leitungstyp, welche eine vorbe­ stimmte Zone der Halbleiterschicht (3a, 3b) in einer Ebene umgibt, welche im wesentlichen parallel ist zu der einen Hauptoberfläche;
  • c) Bilden einer Steuerelektrodenschicht (8) auf der vorbestimmten Zone der Halbleiterschicht, wobei die Steuerelektrodenschicht durch einen ersten Isolier­ film (7) von der Halbleiterschicht (3b) elektrisch isoliert ist und ein Fenster (50) aufweist;
  • d) Einführen von zweiten Verunreinigungen vom zweiten Leitungstyp durch das Fenster (50) in die Halblei­ terschicht (3b) zur Ausbildung eines ersten Halb­ leiterbereiches (5) vom zweiten Leitungstyp in der Halbleiterschicht, wobei der erste Halbleiterbe­ reich (5) dem Fenster und einem Teil der Steuer­ elektrodenschicht (8) gegenübersteht;
  • e) selektives Einführen von dritten Verunreinigungen vom ersten Leitfähigkeitstyp durch einen Teil (55) des Fensters (50) in den ersten Halbleiterbereich (5) zur Ausbildung eines zweiten Halbleiterbereiches (6) vom ersten Leitungstyp in dem ersten Halblei­ terbereich (5);
  • f) Bilden eines zweiten Isolierfilmes (11), welcher die Steuerelektrodenschicht bedeckt;
  • g) Bilden einer ersten Hauptelektrodenschicht (10), welche durch das Fenster in elektrischem Kontakt ist mit jeder exponierten Oberfläche des ersten und des zweiten Halbleiterbereiches; und
  • h) Bilden einer zweiten Hauptelektrode (12) auf einer vorbestimmten Position einer exponierten Oberfläche der Halbleiterschicht (3a, 3b) mit einem Abstand von dem ersten Halbleiterbereich (5);
    dadurch gekennzeichnet, daß:
    der Schritt (b) derart durchgeführt wird, daß die Halbleiterbereichsgruppe eine diskrete Anorn­ nung von dritten Halbleiterbereichen (31) vom zwei­ ten Leitungstyp aufweist.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (b) die Schritte aufweist:
  • (b-1) Bilden einer ersten Isolierschicht (44) auf der Halbleiterschicht (3a, 3b);
  • (b-2) Bilden einer Lackschicht auf der ersten Isolier­ schicht (44);
  • (b-3) selektives Entfernen der Lackschicht zum Erhalten einer ersten Lackstrukturierung (46) mit Fenster­ öffnungen (47); und
  • (b-4) selektives Einführen der ersten Verunreinigungen vom zweiten Leitungstyp in die Halbleiterschicht (3a, 3b) durch die Fensteröffnungen (47) zum Er­ halten der Halbleiterschicht (3a, 3b) umgibt.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (b-4) den Schritt aufweist:
thermisches Diffundieren der ersten Verunreinigungen vom zweiten Leitungstyp in die Halbleiterschicht (3a, 3b) zum Erhalten der Halbleiterbereichsgruppe.
17. Verfahren nach Anspruch 14, 15 oder 16, dadurch gekenn­ zeichnet, daß der Schritt (c) die Schritte aufweist:
  • (c-1) Bilden einer leitenden Schicht auf der ersten Isolierschicht;
  • (c-2) Bilden einer zweiten Lackstrukturierung (49) auf der leitenden Schicht; und
  • (c-3) selektives Ätzen der leitenden Schicht, während die zweite Lackstrukturierung als eine Maske zum Erhalten der Steuerelektrode (8) verwendet wird.
18. Verfahren nach Anspruch 14, 15, 16 oder 17, dadurch ge­ kennzeichnet, daß der Schritt Schritt (e) die Schritte auf­ weist:
  • (e-1) Bilden einer dritten Lackstrukturierung (54) auf der ersten Isolierschicht (44), wobei die dritte Lackstrukturierung (54) ein ringförmiges Fenster aufweist;
  • (e-2) selektives Ätzen der ersten Isolierschicht (44), während die dritte Lackstrukturierung (54) als eine Maske zum Erhalten eines zweiten ringförmigen Fensters in der ersten Isolierschicht verwen­ det wird; und
  • (e-3) selektives Einführen der dritten Verunreinigungen vom ersten Leitfähigkeitstyp in den ersten Halbleiter­ bereich durch das zweite ringförmige Fenster der ersten Isolierschicht (7) zur Bildung des zweiten Halbleiterbereiches (6) vom ersten Leitfähigkeitstyp.
19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, daß der Schritt (f) die Schritte auf­ weist:
  • (f-1) Entfernen der dritten Lackstrukturierung (54);
  • (f-2) Bilden einer zweiten Isolierschicht auf der Steuer­ elektrode und in dem Fenster; und
  • (f-3) selektives Entfernen der zweiten Isolierschicht zusammen mit einem Teil der ersten Isolierschicht (7), wobei nicht entfernte Teile der ersten Iso­ lierschicht als der erste Isolierfilm (7) dienen und wobei nicht entfernte Teile der zweiten Iso­ lierschicht (11) als zweiter Isolierfilm (11), der die Steuerelektrode bedeckt, dienen.
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