DE19739547A1 - Leistungs-Mosfet mit Heteroübergang und Verfahren für dessen Herstellung - Google Patents

Leistungs-Mosfet mit Heteroübergang und Verfahren für dessen Herstellung

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Description

Die vorliegende Erfindung betrifft das Gebiet der Feld­ effekttransistoren und insbesondere eine Technologie zum Absenken des Durchlaßwiderstandes eines Leistungs-MOSFETs mit hoher Durchbruchspannung.
Die Struktur eines herkömmlichen Lateral-Leistungs-MOSFETs ist in Fig. 2 gezeigt. In Fig. 2 ist zwischen einem p-Siliciumsubstrat 1 (im folgenden mit "Si" abge­ kürzt) und einer p-Si-Epitaxialschicht 2 eine vergrabene n⁺-Si-Schicht 3 mit hoher Störstellendichte ausgebildet. In der p-Si-Epitaxialschicht 2 ist ein n-Si-Drainbereich 4 ausgebildet, der mit der vergrabenen n⁺-Si-Schicht 3 mit hoher Störstellendichte in Verbindung steht. In dem n-Si-Drainbereich 4 sind p-Si-Basisbereiche (Kanalbe­ reiche) 5 und ein n⁺-Si-Drainbereich 18 mit hoher Stör­ stellendichte ausgebildet. In dem p-Si-Basisbereich 5 sind n⁺-Si-Sourcebereiche 6 mit hoher Störstellendichte ausgebildet. Auf dem p-Si-Basisbereich 5 und auf einem Teil des n-Si-Drainbereichs 4 ist auf einem Gateoxidfilm 7 eine Gateelektrode 11 aus Polysilicium ausgebildet. Weiterhin ist eine Sourceelektrode 12 vorhanden, die von der Gateelektrode 11 durch einen ersten Zwischenschicht­ film 9 isoliert ist. Eine Drainelektrode 13 ist von der Sourceelektrode 12 durch einen zweiten Zwischenschicht­ film 10 isoliert.
Falls in dem in Fig. 2 gezeigten Lateral-Leistungs-MOSFET an die Gateelektrode 11 ein vorgegebenes Potential, z. B. ein positives Potential, unter der Bedingung angelegt wird, daß zwischen der Drainelektrode 13 und der Source­ elektrode 12 eine Spannung anliegt, wird auf einer Ober­ fläche des p-Si-Basisbereichs 5 unmittelbar unterhalb der Gateelektrode 11 eine n-Inversionsschicht gebildet, so daß von der Draineelektrode 13 zur Sourceelektrode 12 ein Drainstrom fließt. Wenn umgekehrt an die Gateelektrode 11 ein Potential von 0 V oder ein anderes vorgegebenes Potential, z. B. ein negatives Potential, angelegt wird, verschwindet diese n-Inversionsschicht, so daß der Late­ ral-Leistungs-MOSFET in den Sperrzustand versetzt wird.
Um jedoch in dem in Fig. 2 gezeigten herkömmlichen Late­ ral-Leistungs-MOSFET die Durchbruchspannung zwischen dem Drain und der Source im Sperrzustand über einem vorgege­ benen, hohen Wert zu halten, muß die Dichte des n-Si-Drainbereichs 4 reduziert werden, ferner muß die Länge zwischen dem p-Si-Basisbereich 5 und dem n⁺-Si-Drainbe­ reich 18 mit hoher Störstellendichte verlängert werden. Im Ergebnis wird der Strompfad länger und wird der Durch­ laßwiderstand erhöht. Das heißt, daß im allgemeinen zwischen der Durchbruchspannung und dem Durchlaßwider­ stand des Leistungs-MOSFETs eine Kompromißbeziehung vorhanden ist.
Wie im Stand der Technik wohlbekannt ist, steht bei einem sogenannten abrupten Übergang, für den angenommen wird, daß ein p⁺-Bereich mit hoher Störstellendichte mit einem n-Bereich mit verhältnismäßig niedriger Störstellendichte Nd verbunden ist und eine Verarmungsschicht sich ledig­ lich in den n-Bereich erstreckt, eine Durchbruchsspannung VB mit einer Störstellendichte gende Gleichung (1) ausgedrückt werden kann und anhand eines eindimensionalen Näherungsmodells abge­ leitet wird:
wobei ε die Dielektrizitätskonstante ist, q die Einheits­ ladung ist und Ec ein kritisches elektrisches Feld ist. Die Breite W der Verarmungsschicht beim Durchbruch kann ausgedrückt werden durch
Im Gegensatz dazu ist der Widerstand Rd eines Halbleiter­ bereichs mit Einheitsquerschnittsfläche und einer Länge W gegeben durch
wobei µn die Elektronenbeweglichkeit im Körper der jewei­ ligen Halbleitermaterialien ist.
Ferner ist für einen abrupten Übergang bekannt, daß für die Störstellendichte Nd bzw. die Verarmungsschichtbreite W für Si die durch die folgenden Gleichungen (4) und (5) gegebenen Beziehungen näherungsweise abgeleitet werden können:
Nd = 2,01·10¹⁸ VB -4/3 (4)
W = 2,58·10-6 VB 7/6 (5)
Falls in dem herkömmlichen Lateral-Leistungs-MOSFET nach Fig. 2 der Leistungs-MOSFET zur 200 V-Klasse gehört, beträgt die Störstellendichte des n-Si-Drainbereichs 4 wegen Gleichung (4) 1,7·10¹⁵ cm-3. Weiterhin wird wegen Gleichung (5) für die Strecke W zwischen dem p-Si-Basis­ bereich 5 und dem n⁺-Si-Drainbereich 18 mit hoher Stör­ stellendichte ein Wert von 12,5 mm benötigt. Falls hier­ bei für die Elektronenbeweglichkeit µn im Si-Substrat ein Wert von 1340 cm²/V·s angenommen wird, nimmt der Drain­ widerstand Rd wegen Gleichung (3) den hohen Wert 3,4·10-3 Ωcm² an. Da in Wirklichkeit zum Durchlaßwider­ stand des Leistungs-MOSFETs weitere Widerstände wie etwa ein Kontaktwiderstand hinzukommen, wird der Drainwider­ stand Rd noch größer. Mit anderen Worten, sobald die Strecke W zwischen dem Basisbereich und dem Drainbereich und die Störstellendichte Nd im Drainbereich definiert sind, können für den Leistungs-MOSFET des Standes der Technik eine strukturell bestimmte Durchbruchspannung und ein korrelativer Wert des Durchlaßwiderstandes abgeleitet werden, die beide unzureichend sind.
Es ist daher die Aufgabe der vorliegenden Erfindung, die obengenannten Probleme zu beseitigen und einen Leistungs-MOSFET zu schaffen, bei dem der Durchlaßwiderstand unter Beibehaltung einer hohen Durchbruchspannung zwischen den Source- und Drainbereichen reduziert ist.
Es ist eine weitere Aufgabe der Erfindung, einen Lei­ stungs-MOSFET zu schaffen, mit dem durch Teilen einer angelegten Drainspannung in zwei Unterdrainspannungen mit jeweils viel kleineren Werten eine höhere Drainspannung erreicht werden kann.
Es ist eine nochmals weitere Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Leistungs-MOSFETs zu schaffen, bei dem der Durchlaßwiderstand unter Beibehal­ tung einer hohen Durchbruchspannung zwischen den Source- und Drainbereichen reduziert werden kann.
Es ist eine nochmals weitere Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Leistungs-MOSFETs zu schaffen, mit dem ein MOSFET mit hoher Durchbruchspannung und niedrigem Durchlaßwiderstand einfach hergestellt werden kann.
Diese Aufgaben werden erfindungsgemäß gelöst durch einen Leistungs-MOSFET bzw. durch ein Verfahren für dessen Herstellung, die die in den entsprechenden unabhängigen Ansprüchen angegebenen Merkmale besitzen. Die abhängigen Ansprüche sind auf zweckmäßige Ausführungsformen der Erfindung gerichtet.
Genauer besitzt der Leistungs-MOSFET der Erfindung einen Heteroübergang, der einen Halbleiter mit weitem Bandab­ stand und einen weiteren Halbleiter mit schmälerem Bandabstand als der Halbleiter mit weitem Bandabstand im Drainbereich umfaßt.
Wie bereits unter Verwendung der Gleichungen (1) bis (5) erläutert worden ist, bestehen zwischen der Durchbruch­ spannung VB des MOSFETs und dem kritischen elektrischen Feld Ec, der Breite W der Verarmungsschicht beim Durch­ bruch und dem Widerstand Rd des Drainbereichs (im folgen­ den als "Drainwiderstand" bezeichnet) jeweils vorgegebene Beziehungen. Einsetzen von Gleichung (1) und von Glei­ chung (2) in Gleichung (3) ergibt:
Aus Gleichung (6) geht hervor, daß bei steigendem kriti­ schen elektrischen Feld Ec der Drainwiderstand Rd ab­ nimmt.
Im allgemeinen besteht bei dem Halbleiter mit weitem Bandabstand im Gegensatz zu Silicium (Eg = 1,12 eV) die Neigung zu einem hohen kritischen elektrischen Feld Ec. Beispielsweise besitzt Silicium ungefähr Ec = 3,7·10⁵ V/cm, während SiC (Eg = 3,0 eV) einen Wert Ec = 3·10⁶ V/cm besitzt und Diamant (Eg = 5,5 eV) einen Wert Ec = 7·10⁶ V/cm besitzt. Daher kann der Drainwiderstand Rd offensichtlich reduziert werden, wenn der Halbleiter mit weitem Bandabstand wie etwa SiC, Diamant oder der­ gleichen für den Drainbereich verwendet wird.
Da in der Erfindung konvexe Drainbereiche vorgesehen sind und wenigstens ein Teil der konvexen Drainbereiche aus einem Halbleiter mit weitem Bandabstand gebildet ist, können die höhere Durchbruchspannung und der niedrigere Durchlaßwiderstand gleichzeitig erhalten werden. Genauer, wenn der Drainwiderstand, der die Hauptkomponente des Durchlaßwiderstandes bildet, kleiner gemacht wird, können ein niedriger Durchlaßwiderstand und die höhere Durch­ bruchspannung gleichzeitig erhalten werden, was bei einem herkömmlichen Leistungs-MOSFET nicht möglich ist. In dem Leistungs-MOSFET gemäß dem ersten Aspekt der Erfindung nähert sich eine Kompromißkurve zwischen der Durchbruch­ spannung und dem Durchlaßwiderstand weiter dem Ursprung an.
Gemäß dem ersten Aspekt der Erfindung sind die konvexen Abschnitte zweckmäßig zwischen die Gateelektroden einge­ fügt, so daß ein Punkt mit maximalem elektrischen Feld im Halbleiter mit weitem Bandabstand angeordnet werden kann, um die höhere Durchbruchspannung zu erhalten.
Was das erfindungsgemäße Herstellungsverfahren betrifft, so ist es wohlbekannt, daß die Ausbildung des pn-Über­ gangs im Halbleiter mit weitem Bandabstand wie etwa SiC und dergleichen schwierig ist. Bei dem erfindungsgemäßen Verfahren kann jedoch der Leistungs-MOSFET mit höherer Durchbruchspannung und niedrigerem Durchlaßwiderstand äußerst einfach hergestellt werden, da im Halbleiter mit weitem Bandabstand kein pn-Übergang vorgesehen ist.
Weitere Merkmale und Vorteile der Erfindung werden deut­ lich beim Lesen der folgenden Beschreibung zweckmäßiger Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:
Fig. 1 eine Schnittansicht eines Lateral-Leistungs-MOSFETs gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 die bereits erwähnte Schnittansicht eines Beispiels eines herkömmlichen Lateral-Lei­ stungs-MOSFETs;
Fig. 3 eine schematische Schnittansicht einer Poten­ tialverteilung, wenn sich der Lateral-Lei­ stungs-MOSFET nach Fig. 1 im Sperrzustand be­ findet;
Fig. 4A-K Schnittansichten zur Erläuterung der Schritte des Verfahrens zum Herstellen des Lateral-Leistungs-MOSFETs gemäß der ersten Ausfüh­ rungsform der Erfindung;
Fig. 5, 6 Schnittansichten einer zweiten bzw. einer dritten Ausführungsform des Lateral-Leis­ tungs-MOSFETs der Erfindung;
Fig. 7 einen Schaltplan eines beispielhaften Elek­ trodenanschlußverfahrens für den Leistungs-MOSFET gemäß der dritten Ausführungsform der Erfindung; und
Fig. 8-10 Schnittansichten weiterer Ausführungsformen des Lateral-Leistungs-MOSFETs der Erfindung.
In den im folgenden beschriebenen verschiedenen Ausfüh­ rungsformen der Erfindung werden für gleiche oder ähnli­ che Elemente in sämtlichen Zeichnungen gleiche oder ähnliche Bezugszeichen verwendet, ferner wird die Be­ schreibung gleicher oder ähnlicher Teile nicht wieder­ holt. Im allgemeinen sind die verschiedenen Zeichnungen wie bei der Darstellung von Halbleiterbauelementen üblich weder von einer Figur zur nächsten noch innerhalb dersel­ ben Figur maßstabsgerecht, insbesondere was die Schicht­ dicken betrifft, um das Lesen der Zeichnungen zu erleich­ tern.
Erste Ausführungsform
Fig. 1 ist eine Schnittansicht, die einen Lateral-Lei­ stungs-MOSFET gemäß einer ersten Ausführungsform der Erfindung zeigt. In dem in Fig. 1 gezeigten Leistungs-MOSFET ist zwischen dem p-Si-Substrat 1 und der p-Si-Epitaxialschicht 2 die vergrabene n⁺-Si-Schicht 3 mit hoher Störstellendichte ausgebildet. Ferner ist in der p-Si-Epitaxialschicht 2 ein n-Halbleiterbereich, der als n-Si-Drainbereich 4 wirkt, ausgebildet und mit der vergra­ benen n⁺-Si-Schicht 3 mit hoher Störstellendichte verbun­ den. Ferner sind in dem n-Si-Drainbereich 4 p-Si-Basisbe­ reiche 5 ausgebildet. In den jeweiligen p-Si-Basisberei­ chen 5 sind n⁺-Si-Sourcebereich 6 mit hoher Störstellen­ dichte ausgebildet. Auf dem p-Si-Basisbereich 5 und auf einem Teil des n-Si-Drainbereichs 4 sind auf einem Ga­ teoxidfilm 7 Gateelektroden 11 aus Polysilicium ausgebil­ det.
Weiterhin stehen vom n-Si-Drainbereich 4 konvexe n-Sili­ ciumkarbid-Drainbereiche (SiC-Bereiche) 20 vor, die jeweilige Drainbereiche mit weitem Bandabstand bilden. An den Seitenwänden der konvexen n-Siliciumkarbid-Drainbe­ reiche 20 sind Isolierfilme 8 ausgebildet. Somit ist jeder n-SiC-Drainbereich 20 über die Isolierfilme 8 zwischen die Gateelektroden 11 eingefügt. Auf den oberen Oberflächen der jeweiligen n-SiC-Drainbereiche 20 sind n⁺-SiC-Drainbereiche 21 mit hoher Störstellendichte, die jeweils als Kontaktbereich mit weitem Bandabstand dienen, ausgebildet. Auf den Gateelektroden 11 ist ein erster Zwischenschichtisolierfilm 9 ausgebildet. Auf dem ersten Zwischenschichtisolierfilm 9 sind Sourceelektroden 12 ausgebildet. Die jeweiligen Sourceelektroden 12 sind außerdem über Kontaktlöcher, die in dem ersten Zwischen­ schichtisolierfilm 9 ausgebildet sind, mit den n⁺-Si-Sourcebereichen 6 und dem p-Si-Basisbereich 5 in Kontakt. Auf den Sourceelektroden 12 ist ein zweiter Zwischen­ schichtisolierfilm 10 ausgebildet. Auf dem zweiten Zwi­ schenschichtisolierfilm 10 ist eine Drainelektrode 13 ausgebildet. Die n-SiC-Drainbereiche 20 sind mit der Drainelektrode 13 über die n⁺-SiC-Drainbereiche 21 mit hoher Störstellendichte, die jeweils auf ihnen ausgebil­ det sind, verbunden.
Falls in dem in Fig. 1 gezeigten Lateral-Leistungs-MOSFET an die Gateelektrode 11 unter der Bedingung, daß zwischen die Drainelektrode 13 und die Sourceelektrode 12 eine Spannung anliegt, ein positives Potential angelegt wird, wird auf einer Oberfläche des p-Si-Basisbereichs 5 direkt unterhalb der Gateelektrode 11 eine n-Inversionsschicht gebildet, mit dem Ergebnis, daß von der Drainelektrode 13 zur Sourceelektrode 12 ein Drainstrom fließt. Falls hingegen die Gateelektrode 11 auf 0 V liegt, verschwindet diese n-Inversionsschicht, so daß der Lateral-Leistungs-MOSFET den Drainstrom sperrt. Im Ergebnis wird dadurch der Lateral-Leistungs-MOSFET in den Sperrzustand ver­ setzt.
Es hat sich gezeigt, daß, falls ein Teil der Drainberei­ che des in Fig. 1 gezeigten Lateral-Leistungs-MOSFETs aus einem SiC-Halbleiter gebildet ist, das kritische elektri­ sche Feld Ec experimentell erhalten werden kann zu:
Ec = 1,95·10⁴ Nd 0,131 (7)
Für die Störstellendichte Nd und für die Dicke des n-SiC-Drainbereichs 20 können für den Leistungs-MOSFET der 200 V-Klasse Entwurfswerte von 1,6·10¹⁷ cm-3 bzw. 1,2 µm erhalten werden. In der in Fig. 1 gezeigten Struktur wird durch die Gatespannung an der Oberfläche des n-Si-Drain­ bereichs 4 direkt unter der Gateelektrode 11 eine Anrei­ cherungsschicht mit niedrigem Widerstand gebildet. Daher ist der Widerstand dieses Bereichs gegenüber dem Wider­ stand des n-SiC-Drainbereichs 20 vernachlässigbar klein. Folglich ist es ausreichend, nur den Widerstand des n-SiC-Drainbereichs 20 zu betrachten. Wenn das kritische elektrische Feld Ec durch Gleichung (7) berechnet wird und der Drainwiderstand Rd anschließend durch die obige Gleichung (4) unter der Annahme berechnet wird, daß die Elektronenbeweglichkeit µn im SiC-Substrat 300 cm²/V·s beträgt, wird für den Drainwiderstand Rd in SiC ein Wert von 1,6·10-5 Ωcm² erhalten. Daraus geht hervor, daß der Drainwiderstand im Vergleich zu dem Widerstand Rd = 3,4 · 10-3 Ωcm² des in der Beschreibungseinleitung und in Fig. 2 erläuterten, aus Si hergestellten herkömm­ lichen Leistungs-MOSFETs um zwei Größenordnungen redu­ ziert werden kann. Das heißt, daß es möglich ist, die Dicke des Drainbereichs 20 mit weitem Bandabstand so zu wählen, daß die gewünschte Source-Drain-Durchbruchspan­ nung sichergestellt ist und daß der niedrige Durchlaßwi­ derstand erhalten wird.
Im folgenden wird der Stromsperrzustand beschrieben. Fig. 3 ist eine schematische Schnittansicht der Poten­ tialverteilung, wenn zwischen den Drain und die Source des in Fig. 1 gezeigten Lateral-Leistungs-MOSFETS ein hohes Potential angelegt wird. Da die Gateelektrode 11 auf 0 V liegt, kann die Verarmungsschicht leicht vom n⁺-Si-Sourcebereich 6 zum n-Si-Drainbereich 4 unmittelbar unterhalb der Gateelektrode 11 erweitert werden. Da weiterhin zwischen die Gateelektroden 11 ein metallurgi­ scher Übergang zwischen dem n-Si-Drainbereich 4 und dem n-SiC-Drainbereich 20 geschaltet ist, kann ein Potential in einem solchen Übergangsbereich auf einen verhältnismä­ ßig niedrigen Wert gedrückt werden. Daher befindet sich im n-SiC-Drainbereich 20 ein Punkt mit maximalem elektri­ schen Feld, weshalb der Durchlaßwiderstand unter Beibe­ haltung der gewünschten Source-Drain-Durchbruchspannung reduziert werden kann.
Im SiC-Halbleiterbereich ist ein Störstellen-Diffusions­ koeffizient niedrig. Deshalb war für die Aktivierung der Störstellen im SiC-Halbleiter eine hohe Temperatur erfor­ derlich, so daß es schwierig war, im SiC-Halbleiterbe­ reich einen pn-Übergang zu bilden. In der Erfindung entsteht jedoch im Zusammenhang mit der Störstellendiffu­ sion im SiC-Halbleiter kein Problem, da der pn-Übergang im Si-Halbleiterbereich gebildet ist. Somit kann die Herstellung des Lateral-Leistungs-MOSFETs gemäß der ersten Ausführungsform der Erfindung vereinfacht werden.
Nun wird ein Verfahren zum Herstellen des Lateral-Lei­ stungs-MOSFETs gemäß der ersten Ausführungsform der Erfindung mit Bezug auf die Fig. 4A bis 4K erläutert.
  • (a) Zunächst wird durch Diffundieren von Antimon (Sb) in einen Teil des p-Siliciumsubstrats 1 beispielsweise mittels einer Festphasendiffusion die vergrabene n⁺-Si-Schicht 3 mit hoher Störstellendichte mit einem Wert im Bereich von 10¹⁸ bis 10²⁰ cm-3 gebildet. Dann wird mit dem Dampfphasen-Epitaxialwachstumsverfahren, das bei 1000 bis 1200°C unter Verwendung von Monosilan (SiH₄), Dichlorsi­ lan (SiH₂Cl₂), Trichlorsilan (SiHCl₃) oder Silicium­ tetrachlorid (SiCl₄) als Quellgas, Wasserstoff (H₂) als Trägergas und Diborwasserstoff (B₂H₆), Bor-Tribromid (BBr₃) oder dergleichen als Dotierungsgas ausgeführt wird, auf der vergrabenen n⁺-Si-Schicht 3 die p-Si-Epita­ xialschicht 2 mit einer Dicke von 1 µm bis zu einigen zehn µm gebildet.
  • (b) Dann wird, wie in Fig. 4B gezeigt ist, durch Dotieren von n-Störstellen in die p-Si-Epitaxialschicht 2 mittels Ionenimplantation oder dergleichen der n-Si-Drainbereich 4 mit einer Störstellendichte beispielsweise von 10¹⁴ bis 10¹⁷ cm-3 gebildet. Anschließend wird durch Abscheidung aus der Dampfphase (CVD), die bei 1200 bis 1560°C unter Verwendung von Monosilan (SiH₄) und Propan (C₃H₈) als Quellgas und Wasserstoff (H₂) als Trägergas ausgeführt wird, der n-SiC-Drainbereich 20 gebildet, der als Drain­ bereich mit weitem Bandabstand dient und eine Störstel­ lendichte von 10¹⁵ bis 10¹⁸ cm-3 und eine Dicke von 0,1 µm bis zu einigen µm besitzt. Weiterhin wird der n⁺-SiC-Drainbereich 21 mit hoher Störstellendichte, der als Kontaktbereich mit weitem Bandabstand dient, gebildet. Als n-Dotierstoff, der in den SiC-Halbleiter eingeleitet wird, kann Stickstoff (N₂) verwendet werden.
  • (c) Anschließend wird auf dem n⁺-SiC-Drainbereich 21 mittels des OVD-Verfahrens oder dergleichen beispiels­ weise ein Oxidfilm 14 gebildet. Dann wird, wie in Fig. 4C gezeigt ist, der Oxidfilm 14 bemustert, anschließend werden der n⁺-SiC-Drainbereich 21 und der n-SiC-Drainbe­ reich 20 durch reaktive Ionenätzung (RIE) unter Verwen­ dung dieses Oxidfilms 14 als Maske selektiv bis zum n-Si-Drainbereich 4 entfernt. Im Ergebnis besitzen die n-SiC-Drainbereiche 20 eine konvexe Form, die vom n-Si-Drainbe­ reich 4 vorsteht, wobei jeder von ihnen eine Deckschicht aus dem n⁺-SiC-Drainbereich 21 besitzt.
  • (d) Auf der gesamten Oberfläche der sich ergebenden Struktur mit konvexer Form wird ein Isolierfilm 8 wie etwa ein Oxidfilm mittels des CVD-Verfahrens oder der­ gleichen gebildet. Anschließend werden, wie in Fig. 4D gezeigt ist, durch gerichtetes Ätzen wie etwa durch RIE die Isolierfilme 8 an den beiden Seitenwänden des konve­ xen n-SiC-Drainbereichs 20 selektiv zurückgelassen. Anschließend wird, wie in Fig. 4E gezeigt ist, auf der Oberfläche des n-Si-Drainbereichs 4 der Gateoxidfilm 7 mit einer Dicke von beispielsweise 10 nm bis 200 nm gebildet. Weiterhin wird auf dem Gateoxidfilm 7 bei­ spielsweise mittels des CVD-Verfahrens oder dergleichen der Polysiliciumfilm 19 mit einer Dicke von 100 nm bis 700 nm gebildet, wie in Fig. 4F gezeigt ist.
  • (e) Daraufhin werden durch Bemustern des Polysilicium­ films 19 mittels RIE oder dergleichen die Gateelektroden 11 gebildet. Der Polysiliciumfilm 19 wird geöffnet, um Diffusionsfenster für die Bildung der Basisbereiche zu erhalten. Das heißt, daß die Gateelektroden 11 auch als Diffusionsmasken dienen. Dann werden die p-Störstellenio­ nen wie etwa ¹¹B⁺ durch die Diffusionsfenster in den n-Si-Drainbereich 4 ionenimplantiert, wie in Fig. 4H ge­ zeigt ist, anschließend werden die n-Störstellenionen wie etwa ⁷⁵As⁺ unter Verwendung einer weiteren, im voraus gewählten Maske, die das Sourcemuster sowie die Diffu­ sionsfenster enthält, ionenimplantiert, woraufhin ein Glühen ausgeführt wird. Durch diese Doppeldiffusion können die p-Si-Basisbereiche 5, wovon jeder beispiels­ weise eine Tiefe von 1 µm bis 5 µm und eine Störstellen­ konzentration von 10¹⁶ bis 10¹⁸ cm-3 besitzt, sowie die n⁺-Si-Sourcebereiche 6 mit hoher Störstellendichte, wovon jeder beispielsweise eine Tiefe von 0,1 µm bis 1,0 µm und eine Störstellendichte von 10¹⁸ bis 10²¹ cm-3 besitzt, gebildet werden.
  • (f) Anschließend wird, wie in Fig. 41 gezeigt ist, auf den Oberflächen der Gateelektroden 11 usw. der erste Zwischenschichtisolierfilm 9 gebildet, woraufhin Source­ kontaktfenster, die für die Bildung der Sourceelektroden verwendet werden, im ersten Zwischenschichtisolierfilm 9 gebildet werden. Der aus Wolfram (W), Molybdän (Mo), Aluminium (Al), einer Aluminiumsiliciumlegierung (Al-Si) oder dergleichen hergestellte Metallfilm wird anschlie­ ßend auf die gesamte Oberfläche unter Verwendung des Elektronenstrahl-Verdampfungsverfahrens (EB-Verdampfungs­ verfahren) oder des Sputter-Verfahrens abgelagert. Wie in Fig. 4J gezeigt ist, werden anschließend durch das RIE-Verfahren oder dergleichen unter Verwendung eines im voraus gewählten Maskenmusters die Sourceelektroden 12 gebildet. Danach wird der zweite Zwischenschichtisolier­ film 10 auf einer Gesamtoberfläche abgelagert, die die Oberflächen des n⁺-SiC-Drainbereichs 21 und der Source­ elektrode 12 umfaßt. Dann wird der zweite Zwischen­ schichtisolierfilm 10 selektiv nur von den Oberflächenbe­ reichen der n⁺-SiC-Drainbereiche 21 mit hoher Störstel­ lendichte entfernt, um dadurch Drainkontaktfenster zu bilden.
  • (g) Schließlich wird auf der Oberfläche des zweiten Zwischenschichtisolierfilms 10 Al, Al-Si oder dergleichen durch EB-Verdampfung oder durch Sputtern aufgebracht, um die Drainelektrode 13 zu bilden. Die n⁺-SiC-Drainbereiche 21 mit hoher Störstellendichte, die in den Drainkontakt­ fenstern ausgebildet sind, und die Drainelektrode 13 werden miteinander verbunden.
Mit dem obenbeschriebenen Herstellungsverfahren der Erfindung kann der Lateral-Leistungs-MOSFET mit der in Fig. 1 gezeigten Struktur hergestellt werden.
Zweite Ausführungsform
Fig. 5 zeigt eine Schnittansicht eines Lateral-Leistungs-MOSFETs gemäß einer zweiten Ausführungsform der Erfin­ dung. Der Lateral-Leistungs-MOSFET, der das p-Si-Substrat 1 verwendet, ist in Fig. 5 gezeigt. Genauer sind in Fig. 5 die p-Si-Epitaxialschicht 2 und die vergrabene n⁺-Si-Schicht 3 mit hoher Störstellendichte, die in der ersten Ausführungsform (siehe Fig. 1) vorhanden waren, nicht vorgesehen, statt dessen sind in der Nähe der Oberfläche des p-Si-Substrats 1 lokal die n-Si-Drainbe­ reiche 4 ausgebildet und zwischen die p-Si-Basisbereiche 5 eingefügt. Die verbleibenden Teile sind jenen der in Fig. 1 gezeigten ersten Ausführungsform ähnlich und werden daher nicht nochmals beschrieben.
Falls in der zweiten Ausführungsform zwischen dem Drain und der Source im Sperrzustand eine hohe Spannung an­ liegt, wird die Störstellendichte des n-Si-Drainbereichs 4 so gewählt, daß die Verarmungsschicht, die sich von der Basis-Drain-Grenze erstreckt, den n-SiC-Drainbereich 20 nicht erreicht. Das heißt, daß die Störstellendichte des n-Si-Drainbereichs 4 so gewählt wird, daß kein "Durch­ lochen" der Verarmungsschicht im n-Si-Drainbereich 4 be­ wirkt wird. Falls die Störstellendichte in dieser Weise gewählt wird, kann verhindert werden, daß an den Si-Halbleiterbereich im Sperrzustand das hohe elektrische Feld angelegt wird. Im Ergebnis kann die höhere Source-Drain-Durchbruchspannung einfach erhalten werden. In der zweiten Ausführungsform kann statt des p-Si-Substrats 1 ein n-Si-Substrat verwendet werden, um den p-Si-Basisbe­ reich 5 auf dem n-Si-Substrat zu bilden.
Dritte Ausführungsform
Fig. 6 ist eine Schnittansicht, die einen Leistungs-MOSFET gemäß einer dritten Ausführungsform der Erfindung zeigt. In Fig. 6 wird als n-Si-Drainbereich eine n-Si-Epitaxialschicht 16 verwendet, die auf einem n⁺-Si-Substrat 15 mit hoher Störstellendichte ausgebildet ist. Anschließend werden in einem Oberflächenbereich des n-Si-Drainbereichs 16 p-Si-Basisbereiche 5 gebildet. Anschlie­ ßend werden in entsprechenden p-Si-Basisbereichen 5 n⁺-Si-Sourcebereiche 6 mit hoher Störstellendichte gebildet. Daraufhin wird auf dem p-Si-Basisbereich 5 und auf einem Teil des n-Si-Drainbereichs 4 über dem Gateoxidfilm 7 eine Gateelektrode 11 aus Polysilicium gebildet. Ferner werden wie in der ersten Ausführungsform auf einem Teil des n-Si-Drainbereichs 16 konvexe n-SiC-Drainbereiche 20 gebildet. Auf beiden Seiten des konvexen n-SiC-Bereichs 20 werden die Isolierfilme 8 gebildet. Daraufhin wird der konvexe n-SiC-Drainbereich 20 über die Isolierfilme 8 zwischen die Gateelektroden 11 eingefügt. Dann werden auf den Oberflächen der jeweiligen SiC-Drainbereiche 20 n⁺-SiC-Drainbereiche 21 mit hoher Störstellendichte gebil­ det. Daraufhin wird auf den Gateelektroden 11 der erste Zwischenschichtisolierfilm 9 gebildet. Auf dem ersten Zwischenschichtisolierfilm 9 werden die Sourceelektroden 12 gebildet. Daraufhin wird auf den Sourceelektroden 12 der zweite Zwischenschichtisolierfilm 10 gebildet. Die erste Drainelektrode 13 ist so gebildet, daß sie durch den zweiten Zwischenschichtisolierfilm 10 isoliert ist. Die n-SiC-Drainbereiche 20 sind mit der ersten Drainelek­ trode 13 über die darauf gebildeten n⁺-SiC-Drainbereiche 21 mit hoher Störstellendichte verbunden.
Außerdem wird in dem Leistungs-MOSFET gemäß der dritten Ausführungsform der Erfindung an der unteren Oberfläche des n⁺-Si-Substrats 15 mit hoher Störstellendichte eine zweite Drainelektrode 17 gebildet und an den n-Si-Drain­ bereich 16 über das n⁺-Si-Substrat 15, das einen hohen spezifischen elektrischen Widerstand besitzt, angeschlos­ sen.
Falls in der dritten Ausführungsform die zweite Drain­ elektrode 17 und die erste Drainelektrode 13 im Betrieb miteinander verbunden sind, wird die Querschnittsfläche der Strompfade größer, weil der Strom durch die beiden Drainelektroden 13 und 17 fließt, so daß der Durchlaßwi­ derstand abgesenkt werden kann.
Falls weiterhin, wie in Fig. 7 gezeigt ist, die Drain­ spannung durch den Widerstand R1 und durch den Widerstand R2 geteilt wird und anschließend eine Spannung, die niedriger als die zwischen die erste Drainelektrode und die Sourceelektrode angelegte Spannung ist, zwischen die zweite Drainelektrode und die Sourceelektrode angelegt wird, fließt der Strom hauptsächlich durch die erste Drainelektrode. Da jedoch der n-Si-Drainbereich zwischen die erste Drainelektrode und die zweite Drainelektrode geschaltet ist, zwischen denen ein niedrigeres Potential als zwischen der ersten Drainelektrode und den Source­ elektroden vorhanden ist, kann die höhere Durchbruchspan­ nung des Leistungs-MOSFETs einfach erhalten werden.
Weitere Ausführungsformen
Während in den ersten bis dritten Ausführungsformen die bevorzugte Ausführung der Erfindung gezeigt ist, kann die Erfindung selbstverständlich in weiteren Ausführungsfor­ men verwirklicht werden, ohne von ihrem Geist abzuwei­ chen. Die Strukturen, in denen ein Teil des konvexen Drainbereichs zwischen die Gateelektroden eingefügt ist, sind für die ersten bis dritten Ausführungsformen erläu­ tert worden, diese Strukturen stellen jedoch lediglich Beispiele dar, wobei es keinesfalls erforderlich ist, den konvexen Drainbereich zwischen den Gateelektroden an zu­ ordnen. Daher kann die Aufgabe der Erfindung auch etwa durch die in den Fig. 8 bis 10 gezeigten Strukturen gelöst werden, in denen die Gateelektroden 11 lokal um die Basisbereiche 5 ausgebildet sind. Die Fig. 8, 9 und 10 entsprechen den Fig. 2, 5 bzw. 6. In den in den Fig. 8 bis 10 gezeigten Strukturen kann die Gatekapazität redu­ ziert werden, so daß eine höhere Betriebsgeschwindigkeit möglich ist. Der Fachmann erkennt, daß viele Veränderun­ gen an den erläuterten Ausführungsformen vorgenommen wer­ den können. Alle diese Veränderungen sollen in den Umfang der Erfindung, die durch die beigefügten Ansprüche defi­ niert ist, fallen.

Claims (21)

1. Leistungs-MOSFET, mit mehreren Basisbereichen (5), Sourcebereichen (6), die in den Basisbereichen (5) ausgebildet sind, und einem zwischen den Basisbereichen (5) ausgebildeten Drainbereich (4), dadurch gekennzeichnet, daß
der Drainbereich (4) einen konvexen Abschnitt (20) aufweist und
wenigstens ein Teil des konvexen Abschnitts (20) aus einem Halbleiter mit weitem Bandabstand gebildet ist, dessen Bandabstand weiter als derjenige anderer Ab­ schnitte ist.
2. Leistungs-MOSFET nach Anspruch 1, dadurch gekenn­ zeichnet, daß die konvexen Abschnitte (20) über Isolierfilme (8) zwischen Gateelektroden (11) eingefügt sind.
3. Leistungs-MOSFET nach Anspruch 1, dadurch gekenn­ zeichnet, daß
die Basisabschnitte (5) auf einer Oberfläche eines Halbleiterbereichs (4) mit zum Leitfähigkeitstyp der Basisabschnitte (5) entgegengesetztem Leitfähig­ keitstyp ausgebildet sind und
an einer Unterseite des Halbleiterbereichs (4) ein vergrabener Drainbereich (3) mit zum Leitfähig­ keitstyp der Basisbereiche (5) entgegengesetztem Leitfä­ higkeitstyp ausgebildet ist, der als Teil des Drainbe­ reichs wirkt.
4. Leistungs-MOSFET nach Anspruch 2, dadurch gekenn­ zeichnet, daß
die Basisabschnitte (5) auf einer Oberfläche eines Halbleiterbereichs (4) mit zum Leitfähigkeitstyp der Basisabschnitte (5) entgegengesetztem Leitfähig­ keitstyp ausgebildet sind und
an einer Unterseite des Halbleiterbereichs (4) ein vergrabener Drainbereich (3) mit zum Leitfähig­ keitstyp der Basisbereiche (5) entgegengesetztem zum Leitfähigkeitstyp ausgebildet ist, der als Teil des Drainbereichs wirkt.
5. Leistungs-MOSFET nach Anspruch 3, dadurch gekenn­ zeichnet, daß der Halbleiterbereich (4) ein diffundierter Bereich ist, der in einer Epitaxialschicht (2) mit dem­ selben Leitfähigkeitstyp wie die Basisbereiche (5) ausge­ bildet ist.
6. Leistungs-MOSFET nach Anspruch 4, dadurch gekenn­ zeichnet, daß der Halbleiterbereich (4) ein diffundierter Bereich ist, der in einer Epitaxialschicht (2) mit dem­ selben Leitfähigkeitstyp wie die Basisbereiche (5) ausge­ bildet ist.
7. Leistungs-MOSFET nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Basisbereiche (5) auf einer Oberfläche eines Halbleitersubstrats (1) ausgebildet sind.
8. Leistungs-MOSFET nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Basisbereiche (5) auf einer Oberfläche eines Halbleitersubstrats (1) ausgebildet sind.
9. Leistungs-MOSFET nach Anspruch 1, dadurch gekenn­ zeichnet, daß
die Basisbereiche (5) auf einer Oberfläche einer Epitaxialschicht (16) ausgebildet sind, die auf einer oberen Fläche eines Substrats (15) mit hoher Störstellen­ dichte und zum Leitfähigkeitstyp der Basisbereiche (5) entgegengesetztem Leitfähigkeitstyp ausgebildet ist,
eine erste Drainelektrode (13) auf einem oberen Abschnitt des konvexen Abschnitts (20) ausgebildet ist, Sourceelektroden (12) auf den jeweiligen Source­ bereichen (6) ausgebildet sind und
an der unteren Oberfläche des Substrats (15) mit hoher Störstellendichte eine zweite Drainelektrode (17) ausgebildet ist.
10. Leistungs-MOSFET nach Anspruch 2 dadurch gekenn­ zeichnet, daß
die Basisbereiche (5) auf einer Oberfläche einer Epitaxialschicht (16) ausgebildet sind, die auf einer oberen Fläche eines Substrats (15) mit hoher Störstellen­ dichte und zum Leitfähigkeitstyp der Basisbereiche (5) entgegengesetztem Leitfähigkeitstyp ausgebildet ist,
eine erste Drainelektrode (13) auf einem oberen Abschnitt des konvexen Abschnitts (20) ausgebildet ist, Sourceelektroden (12) auf den jeweiligen Source­ bereichen (6) ausgebildet sind und
an der unteren Oberfläche des Substrats (15) mit hoher Störstellendichte eine zweite Drainelektrode (17) ausgebildet ist.
11. Leistungs-MOSFET nach Anspruch 9, dadurch gekenn­ zeichnet, daß eine zwischen die zweite Drainelektrode (17) und die Sourceelektroden (12) angelegte Spannung niedriger als die zwischen die erste Drainelektrode (13) und die Sourceelektroden (12) angelegte Spannung ist.
12. Leistungs-MOSFET nach Anspruch 10 dadurch gekenn­ zeichnet, daß eine zwischen die zweite Drainelektrode (17) und die Sourceelektroden (12) angelegte Spannung niedriger als die zwischen die erste Drainelektrode (13) und die Sourceelektroden (12) angelegte Spannung ist.
13. Leistungs-MOSFET nach irgendeinem der vorangehen­ den Ansprüche, dadurch gekennzeichnet, daß der Halbleiter mit weitem Bandabstand einen Bereich mit hoher Störstellendichte, der als Kontaktbe­ reich (21) mit weitem Bandabstand dient, sowie einen Drainbereich (20) mit weitem Bandabstand, dessen Stör­ stellendichte niedriger als diejenige des Kontaktbereichs (21) mit weitem Bandabstand ist, enthält.
14. Leistungs-MOSFET nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Halbleiter mit weitem Bandabstand aus Silici­ umkarbid (SiC) und der andere Abschnitt aus Silicium (Si) gebildet ist.
15. Verfahren zum Herstellen eines Leistungs-MOSFETs, gekennzeichnet durch die folgenden Schritte:
  • (a) auf einem Halbleiterbereich, der als Drainbe­ reich (4) dient, Ausbilden einer Halbleiterschicht (20) mit weitem Bandabstand und demselben Leitfähigkeitstyp wie jene des Halbleiterbereichs (4), wobei ihr Bandab­ stand weiter als derjenige des Halbleiterbereichs (4) ist, und
  • (b) selektives Entfernen der Halbleiterschicht (20) mit weitem Bandabstand und anschließend Ausbilden von Drainbereichen (20) mit weitem Bandabstand, die in der Umgebung des Halbleiterbereichs (4) aus der Halblei­ terschicht (20) mit weitem Bandabstand hergestellt wer­ den.
16. Verfahren nach Anspruch 15, dadurch gekennzeich­ net, daß
der Schritt (b) die folgenden Schritte enthält:
Ausbilden eines Drainbereichs (20) mit weitem Bandabstand und mit vorgegebener Störstellendichte und
Ausbilden eines Kontaktbereichs (21) mit weitem Bandabstand und hoher Störstellendichte, die höher als die vorgegebene Störstellendichte des Drainbereichs (20) mit weitem Bandabstand ist.
17. Verfahren nach Anspruch 15, dadurch gekennzeich­ net, daß
der Drainbereich (4) durch die folgenden Schritte gebildet wird:
Ausbilden eines vergrabenen Drainbereichs (3) mit demselben Leitfähigkeitstyp wie jener des Drainbereichs (4) auf einem Halbleitersubstrat (1), dessen Leitfähig­ keitstyp zu demjenigen des Drainbereichs (4) entgegenge­ setzt ist,
Ausbilden einer Epitaxialschicht (2) mit zum Leitfähigkeitstyp des Drainbereichs (4) entgegengesetztem Leitfähigkeitstyp auf dem vergrabenen Drainbereich (3) und
Diffundieren von Störstellen mit demselben Leit­ fähigkeitstyp wie jener des Drainbereichs (4) in die Epitaxialschicht (2).
18. Verfahren nach Anspruch 17, dadurch gekennzeich­ net, daß im Schritt (b) ein Teil der Eipitaxialschicht (2) freigelegt wird.
19. Verfahren nach Anspruch 18, gekennzeichnet durch die folgenden Schritte:
Ausbilden von Isolierfilmen (8) auf beiden Seiten des konvexen Drainbereichs (20) mit weitem Bandabstand nach dem Schritt (b),
Ausbilden eines Gateoxidfilms (7) auf einer freiliegenden Oberfläche der Epitaxialschicht (2) und
Ausbilden einer Gateelektrode (11) auf dem Gateoxidfilm (7) und
Ausbilden von Basisbereichen (5) und von Source­ bereichen (6) mittels Doppeldiffusion durch Fensterab­ schnitte der Gateelektrode (11).
20. Verfahren nach Anspruch 15, dadurch gekennzeich­ net, daß
die Halbleiterschicht (20) mit weitem Bandabstand aus Siliciumkarbid (SiC) gebildet ist und
der Drainbereich (4) aus Silicium (Si) gebildet ist.
21. Verfahren nach Anspruch 15, dadurch gekennzeich­ net, daß die Halbleiterschicht (20) mit weitem Bandabstand mittels eines CVD-Verfahrens gebildet wird.
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