DE102014009980A1 - MOS-Transistor mit hoher Ausgangsspannungsfestigkeit und niedrigem Ein-Widerstand (Ron) - Google Patents

MOS-Transistor mit hoher Ausgangsspannungsfestigkeit und niedrigem Ein-Widerstand (Ron) Download PDF

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Abstract

Die Erfindung bezieht sich auf einen MOS-Transistor mit hoher Durchbruchsspannung bezüglich eines Druchbruchs zum Substrat (PSUB) der dadurch gekennzeichnet ist, dass auf der Grenze zwischen einem ersten Gebiet (HDNW) von einem ersten Leitungstyp und dem Substrat (PSUB) von einem zweiten Leitungstyp sich ein sehr hoch dotiertes viertes Buried-Layer-Gebiet (NBL) vom ersten Leitungstyp erstreckt, das sich unter ein drittes Gebiet (HPW) vom zweiten Leitungstyp und ein zweites Gebiet (HNW) vom ersten Leitungstyp erstreckt und von dem dritten Gebiet (HPW) und dem zweiten Gebiet (HNW) vertikal beabstandet ist. Zusätzlich ist der MOS-Transistor gekennzeichnet dadurch, dass in dem ersten Gebiet (HNW) ein Wannenspalt-Gebiet (NNW) zumindest teilweise unterhalb des dritten Gebiets (HPW) und oberhalb des Buried-Layer-Gebiets (NBL) ausgebildet ist und dass dieses Wannenspalt-Gebiet (NNW) einen P-N-Übergang mit dem ersten und zweiten Leitungstyp umfasst. Die Dotierung zumindest eines der beiden Leitungstypen ist dabei innerhalb des Wannenspaltgebiets (NNW) gegenüber der Dotierung im Buried-Layer-Gebiet (NBL) und/oder dem ersten Gebiet (HDNW) herabgesetzt.

Description

  • Stand der Technik
  • Die Erfindung bezieht sich auf einen Hochvolt-Transistor (HV-Transistor) ähnlich, wie er aus der DE4322549A1 bekannt ist. 1 zeigt einen Transistor aus dem Stand der Technik im Querschnitt. Der Transistor wird hier auf Basis eines schwach p-dotierten Substrates beschrieben. Dem Fachmann wird jedoch klar sein, dass durch Ersetzung der p-Dotierungen in der folgenden Beschreibung durch n-Dotierungen und einer parallel Ersetzung der n-Dotierungen in der folgenden Beschreibung durch p-Dotierungen ebenfalls ein erfindungsgemäßer komplementärer Transistor hergestellt werden kann. Eine Herstellung auf Basis eines p-Substrates ist jedoch wegen der Kompatibilität der Technologie zu einer CMOS Technologie besonders günstig. Ebenfalls ist dann die Beweglichkeit der Ladungsträger und damit der Flächenbedarf besonders günstig, weshalb hier der Beschreibung auf Basis eines P-Substrates der Vorzug gegeben wird. Natürlich kann durch eine zusätzliche P-Wanne ein solcher N-Kanaltransistor auch auf einem N-Substrat gefertigt werden. Die Ansprüche und die technische Lehre dieser Schrift umfassen daher ausdrücklich immer die komplementären Transistoren mit.
  • In allen Figuren sind p-dotierte Gebiete mit einem in Klammern stehenden „p” und alle n-dotierten Gebiete mit einem in Klammern stehenden „n” gekennzeichnet. Diese Offenbarung umfasst ausdrücklich auch solche Bauelemente, die sich durch die Vertauschung der Dotierungen ergeben, auch wenn diese in den Figuren und in der weiteren Beschreibung nicht mehr aufgeführt sind. Sehr schwach dotierte Gebiete sind mit einem folgenden „--” gekennzeichnet. Schwach dotierte Gebiete sind mit einem folgenden „–” gekennzeichnet. Mittel dotierte Gebiete haben keine Dotierungsstärkenmarkierung. Stärker dotierte Gebiete sind mit einem folgenden „+” gekennzeichnet. Sehr stark dotierte Gebiete sind mit einem folgenden „++” gekennzeichnet.
  • Der Transistor aus dem Stand der Technik umfasst eine schwach n-dotierte N-Wanne (HDNW) im Folgenden auch erstes Gebiet genannt, die beispielsweise mittels Fotolithografie und Implantation in dem schwach p-dotierten P-Substrat (PSUB) als erstes Gebiet eines ersten Leitungstyps gefertigt wird. Das Substrat ist typischerweise mit einem dickeren Oxid zur Shallow-Trench-Isolation (STI) bedeckt, das die Oberfläche des Halbleitermaterials, also des schwach p-dotierten Substrats (PSUB) und der darin eingebrachten Halbleiterstrukturen, also beispielsweise der besagte schwach n-dotierten N-Wanne (HDNW), gegen Leckströme, Kurzschlüsse etc. schützt. In die schwach n-dotierte N-Wanne (HDNW) ist eine stark n-dotierte N-Wanne (HNW) als drittes Gebiet eingebracht. Diese umfasst das sehr stark p-dotierte Source-Gebiet (S). In diese stark n-dotierte N-Wanne (HNW) wiederum ist ein sehr hoch n-dotierter N-Wannenkontakt (NC) in Form einer sehr kleinen, sehr hochdotierten N-Wanne (NC) eingebracht, der z. B. durch eine in 1 nicht mehr eingezeichnete Metallisierung kontaktiert werden kann. Die Metallisierung und der Passivierungsstapel sind zur Vereinfachung in allen Figuren weggelassen. Dem Fachmann ist aber klar, dass mehrere fotolithografisch strukturierte Metalllagen, die durch fotolithografisch strukturierte Dielektrikumsschichten gegeneinander, gegenüber dem Halbleiter und der Außenwelt isoliert sind, für eine Verdrahtung innerhalb einer integrierten Schaltung benutzt werden können.
  • Der sehr hoch p-dotierte Source-Kontakt (S) ist von dem sehr hoch n-dotierten Wannenkontakt (NC) durch eine Shallow-Trench-Isolation (STI) in diesem Beispiel getrennt. Eine andere Trennungsmöglichkeit wäre die über ein Feldoxid aus einem LOCOS-Prozess. Der Gate-Kontakt (G), der typischerweise aus dotiertem oder undotiertem polykristallinem Silizium, kurz Poly, durch einen fotolithografisch gesteuerten Ätzschritt hergestellt wird, bestimmt dabei mit seiner source-seitigen Ätzkannte die Lage der entsprechenden Kante des Source-Kontaktes (S) durch Abschattung während der Implantation. Das Gate (G) wird dabei typischerweise so gefertigt, dass es auf der dem Source-Kontakt (S) abgewandten Seite das Oxid zur Shallow-Trench-Isolation (STI) überlappt. Die schwach p-dotierte P-Wanne (HPW), das dritte Gebiet, reicht dabei bis unter das Gate (G). Das Gate ist durch ein Gate-Oxid (GOX) vom Substrat (PSUB) und den darin eingebrachten Strukturen (PSUB, HDNW, HNW, HPW) elektrisch isoliert. Der hoch p-dotierte Drain-Kontakt (D) ist zu dem drain-seitigen Ende des Gates (G) beabstandet. Der Drain-Kontakt (D) liegt dabei selbst in einer schwach p-dotierten Wanne (HPW), dem dritten Gebiet, die selbst wieder in der schwach n-dotierten N-Wanne (HDNW) liegt.
  • Es hat sich nun gezeigt, dass ein hoch dotierte vergrabener Burried-Layer (NBL), der wie die N-Wanne n-dotiert ist, zu einer Reduktion des Einschaltwiderstands (Ron-Widerstand) des Transistors führt. Dabei ist die Dotierungskonzentration sehr hoch gewählt. Der Buried-Layer (NBL) ist also sehr stark n-dotiert. Da es ein wesentliche Ziel von CMOS integrierbaren Leistungstransistoren ist, höhere Leistungen schalten zu können, muss der Einschaltwiderstand, also der Ron-Widerstand, des Transistors minimiert werden. Zur Herstellung eines solchermaßen vorteilhaften Buried-Layers (NBL), wird auf dem initialen Substrat (PSUB) ein hochdotiertes N-Gebiet (NBL), der Burried-Layer, beispielsweise mittels Ionenimplantation erzeugt. Im nächsten Schritt lässt man eine schwach p-dotierte Epitaxie-Schicht (PEPI) einkristallin aufwachsen. Dabei diffundiert der sehr hoch n-dotierte Burried-Layer (NBL) ein wenig in die aufgebrachte schwach p-dotierte Epitaxieschicht (PEPI) hinein. Es folgen dann die Herstellungsschritte für den Transistor, wie aus dem Stand der Technik bekannt. Dieser hoch n-dotierte Buried-Layer (NBL) senkt nun zwar den Ein-Widerstand, also den Ron-Widerstand, des Transistors. Er senkt aber auch die Durchbruchsfestigkeit des Transistors. Hierbei ist jedoch nicht, wie in der DE4322549A1 der Durchbruch Gate-Source oder Gate-Drain oder Source-Drain kritisch, sondern der Durchbruch vom Drain (D) zum Substrat (PSUB) hin. Der Durchbruchspfad liegt dabei typischerweise unter dem Drain (D). Die aus dem Stand der Technik, der US7663203B2 bekannte Technik, die Konzentration unter dem Drain durch einen Drain-Wannenspalt zu vermindern, stellt keine Lösung dar, da sie den Abstand Drain-Substrat vermindert und somit die Feldstärke dort anhebt und gleichzeitig den Ein-Widerstand erhöht.
  • Aufgabe der Erfindung
  • Es ist daher die Aufgabe der Erfindung, einen Transistor mit einem erniedrigten Ron-Widerstand anzugeben, der keine erniedrigte Durchbruchsspannung für den Durchbruch Drain-Substrat aufweist, also den Durchbruch vom Drain (D) in das Substrat (PSUB) aufweist.
  • Beschreibung der Erfindung
  • Eine erste Verbesserung kann erzielt werden, wenn die schwach n-dotierte N-Wanne (HDNW), also das erste Gebiet, unterhalb der schwach p-dotierten Drain-Wanne (HPW) unterbrochen wird. Diese Wannenunterbrechung (NNNW) setzt die effektive n-Dotierung der N-Wanne (NW) unterhalb des Drains (D) noch weiter herab oder führt zu einer lokalen Aufrechterhaltung der sehr schwachen p-dotierung des Substrates, wodurch das Feldprofil geglättet wird. (3). In den Zeichnungen ist der Bereich (NNW) als sehr schwach p-dotiert eingezeichnet. Durch Ausdiffusion ist aber auch eine sehr schwache n-Dotierung dieses Bereiches (NNW) möglich, die ähnliche Eigenschaften besitzt und daher von dieser Offenbarung mit umfasst ist. Dieser Bereich ist als mehr oder weniger ein Übergangsbereich zwischen beiden Dotierungen mit einem sehr schwachen Gradienten, was die Durchbruchsfestigkeit erhöht.
  • In der Realität führt dieser Wannenspalt, also die Wannenunterbrechung (NNW), typischerweise in der N-Wanne (HDNW) nicht zu einer Umdotierung, dieses Bereiches (NNW), sondern nur zu einer Ausbeulung der schwach p-dotierten Drain-Wanne (HPW) nach unten mit einem sanften Übergang zu einem sehr schwach n-dotierten Übergang zum sehr stark dotierten Buried-Layer (NBL). Durch diesen erfindungsgemäßen Hilfsgriff ist es möglich einen infolge einer sehr hohen N-Dotierung sehr niederohmigen n-dotierten Buried-Layer (NBL) mit einem PN-Übergang im Aussparungsbereich (NNW) mit sehr schwachen Dotierungen und damit mit einer sehr hohen Durchbruchsfestigkeit zu versehen, wie er aus dem Stand der Technik nicht bekannt ist.
  • Es hat sich in Versuchen gezeigt, dass es sinnvoll ist, kleinere, also schmalere, Wannenspalte (NNW) zu verwenden. (4). Es können auch mehrere Wannenspalte (NNW) verwendet werden, um das Dotierungsprofil und damit den Feldverlauf unter der schwach p-dotierten Drain-Wanne (HPW) zu steuern. Hierbei ist allerdings zu beachten, dass jeder Wannenspalt mit weiteren Fertigungstoleranzen versehen ist und damit die Eigenschaften des Transistors mit der steigenden Anzahl an Wannenspalten vermehrt streuen. Durch die Diffusionsprozesse beim Ausheilen der notwendigen Implantationen verschleifen sich dann ggf. die Profile dieser mehrere Wannenspalte (NNW) und der verbleibenden N-Wannen Stücke (HDNW) zu dem Zielprofil.
  • Der Vorteil eines dermaßen verkleinerten Wannenspalts (NNW) macht sich besonders bei symmetrischen Doppeltransistoren (5) bemerkbar. Dort ist eine besonders hohe Erhöhung der vertikalen Durchbruchsspannung also der Durchbruchspannung vom Drain (D) zum Substrat (PSUB), festzustellen.
  • Ein weiteres Problem bildet der Seitenabschluss der erfindungsgemäßen Transistorstruktur. Verschiedene beispielhafte Möglichkeiten sind in den 6a bis 6d in Aufsicht dargestellt.
  • Die geschlängelte Linie entspricht in etwa der Position der Querschnittsbilder 1 bis 5 und soll jeweils andeuten, dass der Transistor hier nicht zu Ende ist. Allerdings handelt es sich hier stets um einen symmetrischen Transistor, wie in 5 im Querschnitt dargestellt. Auch sind nicht alle Ebenen und Masken dargestellt. 6a zeigt einen Transistor ohne Wannenspalt unter dem Drain selbst. Hier in 6a befindet sich der Wannenspalt (NNW) neben dem Transistor. Dieser ist durch die gestrichelte Aktivgebietsgrenze (ACTI) und die Source (S) und den Drain-Kontakt (D) angedeutet. Der Wannenspalt (NNW) liegt also jenseits der durch die Grenzlinie (GL) angedeuteten Transistor-Grenze in dem Bereich (GLB) jenseits dieser Grenze und modelliert das elektrische Feld an diesem Ende des Transistors.
  • In 6b ist eine Lage des Wannenspaltes (NNW), wie in den 4 im Querschnitt dargestellt, hier nun in der Aufsicht dargestellt. Hierbei reicht der Wannenspalt jedoch über die Transistorgrenze, wieder angedeutet durch die Grenzlinie (GL), hinaus. Es hat sich hierbei als hilfreich erwiesen, das Aktivgebiet (ACTI) nicht eckig, sondern mit abgerundeten Ecken auszuführen. Dieses wird wieder durch die gestrichelte Linie markiert.
  • In 6c werden die Konstruktionen der 6a und 6b miteinander kombiniert. Der Wannenspalt hat nun einen T-förmigen Abschluss. An dieser Stelle sei darauf hingewiesen, dass der Wannenspalt (NNW) in dieser beispielhaften Ausführung bis über die Mitte des Source in y-Richtung jenseits der Transistorgrenze (GL) hinausreicht.
  • In 6d wird die Konstruktion aus 6c dahingehend verfeinert, dass der Wannenspalt nicht mehr einer T-Form folgt, sondern in einer Dreiecksform endet, wobei er jenseits der Transistorgrenze (GL) verbreitert ausgeführt ist. Es hat sich gezeigt, dass diese Form die günstigste ist.
  • Bei dem erfindungsgemäßen Transistor handelt es sich also in einem ersten beispielhaften Fall um einen MOS-Transistor mit einer hohen Durchbruchsspannung bezüglich eines Druchbruchs des Drain-Gebietes (D) zum Substrat (PSUB) hin. Dabei weist der Transistor
    • • ein Substrat (PSUB) aus einem Halbleitermaterial eines zweiten Leitungstyps,
    • • ein in dem Substrat (PSUB) vom zweiten Leitungstyp ausgebildetes schwach dotiertes ersten Gebiet (HDNW) eines ersten Leitungstyps,
    • • ein in dem ersten Gebiet (HDNW) ausgebildetes sehr stark dotiertes Drain-Gebiet (D) vom zweiten Leitungstyp,
    • • ein in dem ersten Gebiet (HDNW) ausgebildetes und von dem Drain-Gebiet (D) beabstandetes mittel dotiertes zweites Gebiet (HNW) eines ersten Leitungstyps,
    • • ein in dem zweiten Gebiet (HNW) ausgebildetes hoch dotiertes Source-Gebiet (S) vom zweiten Leitungstyp,
    • • ein in dem zweiten Gebiet (HNW) ausgebildetes hoch dotiertes Wannen-Kontakt-Gebiet (NC) vom ersten Leitungstyp, das vom Source-Gebiet (S) beabstandet ist,
    • • einen in dem ersten Gebiet (HDNW) ausgebildetes und von dem Source-Gebiet (S) und dem zweiten Gebiet (HNW) beabstandetes schwach dotiertes dritten Gebiet (HPW) vom zweiten Leitungstyp, dass das Drain-Gebiet (D) umfasst,
    • • ein auf der Grenze zwischen dem ersten Gebiet (HDNW) und dem Substrat (PSUB) sich erstrechendes sehr hoch dotiertes viertes Buried-Layer-Gebiet (NBL) vom ersten Leitungstyp dass sich unter das dritte Gebiet (HPW) und das zweite Gebiet (HNW) erstreckt und von dem dritten Gebiet (HPW) und dem zweiten Gebiet (HNW) beabstandet ist,
    • • ein in dem ersten Gebiet (HNW) ausgebildetes Wannenspalt-Gebiet (NNW) vom zweiten Leitungstyp und/oder ersten Leitungstyp, in dem die Dotierung zumindest eines der beiden Leitungstypen gegenüber der Dotierung im dritten Gebiet (HDW) und/oder der Dotierung im Buried-Layer-Gebiet (NBL) und dem ersten Gebiet (HDNW) herabgesetzt ist, und
    • • ein Gate (G) zwischen dem Source (S) und dem Drain-Gebiet (D), das durch eine Isolationsschicht, typischerweise ein Gate-Oxid (GOX), gegenüber den anderen Gebieten isoliert ist, auf.
  • Dabei fluchtet die source-seitige Kante des Gate (G) mit der gate-seitigen Kante des Source-Gebiets (S) im Wesentlichen. Das Gate (G) erstreckt sich über das erste, zweite und dritte Gebiet (HDNW, HNW, HPW) erstreckt und die drain-seitige Kante des Gate (G) von der gate-seitigen Kante des Drain-Gebiets (D) beabstandet ist. Im Gegensatz zum Stand der Technik weist das erste Gebiet (HDNW) ein besagten Wannenspalt-Gebiet (NNW) unterhalb des dritten Gebiets (HPW) auf, der einen P-N-Übergang umfasst, dessen Dotierungskonzentration des zweiten Leitungstyps zumindest lokal gegenüber der Dotierungskonzentration des Buried-Layers-Gebietes (NBL) und des ersten Gebietes (HDNW) herabgesetzt ist.
  • Vorzugsweise ist auch die Dotierungskonzentration des ersten Leitungstyps im vierten Gebiet zumindest lokal gegenüber der Dotierungskonzentration des dritten Gebietes (HPW) herabgesetzt.
  • Das Vierte Gebiet ist also nicht homogen dotiert und nur von einem Leitungstyp. Es handelt sich vielmehr um einen sehr flachen PN-Übergang.
  • Die effektive Dotierung dieses Wannenspalt-Gebietes (NNW) unter dem Drain-Gebiet (D) und unter dem dritten Gebiet (HPW) ist somit bezüglich des ersten Leitungstyps gegenüber der effektiven Dotierung unter dem Source-Gebiet (S) und dem zweiten Gebiet (HNW) bezüglich des ersten Leitungstyps vermindert.
  • In einer zweiten Ausprägung des erfindungsgemäßen MOS-Transistor wurde die verringerte effektive Dotierung des Wannenspalt-Gebiets (NNW) unter dem Drain-Bereich (D) und unter dem dritten Gebiet (HPW) durch Ausmaskierung bei der Ionenimplantation und anschließende Nachdiffusion erzeugt.
  • In einer dritten Ausprägung des erfindungsgemäßen MOS-Transistors wird die verringerte effektive Dotierung des Wannenspalt-Gebiets (NNW) durch Wahl der Größe, Form und Anzahl der ausmaskierten Bereiche bei dessen Fertigung eingestellt.
  • Eine vierten Ausprägung der Erfindung zeichnet sich dadurch aus, dass der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp ist und dass das Substrat (PSUB) p-leitend oder eine p-Wanne ist. Hierbei sei vorsorglich darauf hingewiesen, dass es natürlich möglich ist, weitere Wannen ineinander zu schachteln. Wesentlich ist hierbei nur, dass die Struktur des erfindungsgemäßen Transistors nicht verändert wird.
  • Eine fünften Ausprägung des erfindungsgemäßen MOS-Transistors zeichnet sich dadurch aus, dass nun der erste Leitungstyp der p-Leitungstyp und der zweite Leitungstyp der n-Leitungstyp ist und dass das Substrat (PSUB) n-leitend oder eine n-Wanne ist.
  • Wie zuvor besprochen, ist der Abschluss des Transistors nicht von unerheblicher Bedeutung. Eine weitere Ausprägung des erfindungsgemäßen MOS-Transistors zeichnet sich daher in dieser Hinsicht dadurch aus, dass das Wannenspalt-Gebiet (NNW) über die Transistorgrenze (GL) hinaus reicht. Konkreter kann das Wannenspalt-Gebiet (NNW) nicht nur über die Transistorgrenze (GL) hinaus reichen und in dem Bereich (GLB) jenseits der Transistorgrenze (GL) hineinreichen, es kann zusätzlich auch über die virtuell verlängerte Source-Kante (VSK) hinausreichen und so das Source-Ende zumindest teilweise quasi umfassen. Hierfür ist es zweckmäßig, wenn der erfindungsgemäße MOS-Transistor ein Wannenspalt-Gebiet (NNW) aufweist, das jenseits der Transistorgrenze (GL) an zumindest einer Stelle eine größere Breite als diesseits der Transistorgrenze (GL), also zwischen Drain-Gebiet (D) und Source-Gebiet (S), aufweist. Schließlich ist es dabei auch besonders bevorzugt, wenn das Wannenspalt-Gebiet (NNW) jenseits der Transistorgrenze (GL) an zumindest einer Stelle eine größere Breite als der Abstand der beiden Source-Gebiete (S) bei symmetrischen Transistoren und/oder als der Abstand Drain-Gebiet(D)-Source-Gebiet (S) aufweist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 4322549 A1 [0001, 0005]
    • US 7663203 B2 [0005]

Claims (13)

  1. MOS-Transistor mit hoher Durchbruchsspannung bezüglich eines Druchbruchs zum Substrat (PSUB), mit • einem Substrat (PSUB) aus einem Halbleitermaterial eines zweiten Leitungstyps, • einem in dem Substrat (PSUB) vom zweiten Leitungstyp ausgebildeten schwach dotierten ersten Gebiet (HDNW) eines ersten Leitungstyps, • einem in dem ersten Gebiet (HDNW) ausgebildeten sehr stark dotierten Drain-Gebiet (D) vom zweiten Leitungstyp, • einem in dem ersten Gebiet (HDNW) ausgebildeten und von dem Drain-Gebiet (D) beabstandeten mittel dotierten zweiten Gebiet (HNW) eines ersten Leitungstyps, • ein in dem zweiten Gebiet (HNW) ausgebildeten hoch dotierten Source-Gebiet (S) vom zweiten Leitungstyp, • einem in dem zweiten Gebiet (HNW) ausgebildeten hoch dotierten Wannen-Kontakt-Gebiet (NC) vom ersten Leitungstyp, das vom Source-Gebiet (S) beabstandet ist, • einem in dem ersten Gebiet (HDNW) ausgebildeten und von dem Source-Gebiet (S) und dem zweiten Gebiet (HNW) beabstandeten schwach dotierten dritten Gebiet (HPW) vom zweiten Leitungstyp, dass das Drain-Gebiet (D) umfasst und • einem Gate (G) zwischen dem Source (S) und dem Drain-Gebiet (D), das durch eine Isolationsschicht, insbesondere ein Gate-Oxid (GOX), gegenüber den anderen Gebieten isoliert ist, wobei die source-seitige Kante des Gate (G) mit der gate-seitigen Kante des Source-Gebiets (S) im Wesentlichen fluchtet und wobei das Gate (G) sich über das erste, zweite und dritte Gebiet (HDNW, HNW, HPW) erstreckt und die drain-seitige Kante des Gate (G) von der gate-seitigen Kante des Drain-Gebiets (D) beabstandet ist, dadurch gekennzeichnet, • dass auf der Grenze zwischen dem ersten Gebiet (HDNW) und dem Substrat (PSUB) sich ein sehr hoch dotiertes viertes Buried-Layer-Gebiet (NBL) vom ersten Leitungstyp erstreckt, das sich unter das dritte Gebiet (HPW) und das zweite Gebiet (HNW) erstreckt und von dem dritten Gebiet (HPW) und dem zweiten Gebiet (HNW) vertikal beabstandet ist und • dass in dem ersten Gebiet (HNW) ein Wannenspalt-Gebiet (NNW) zumindest teilweise unterhalb des dritten Gebiets (HPW) und oberhalb des Buried-Layer-Gebiets (NBL) ausgebildet ist und • dass das Wannenspalt-Gebiet (NNW) einen P-N-Übergang mit dem ersten und zweiten Leitungstyp umfasst und • dass die Dotierung zumindest eines der beiden Leitungstypen gegenüber der Dotierung im Buried-Layer-Gebiet (NBL) und/oder dem ersten Gebiet (HDNW) herabgesetzt ist.
  2. MOS-Transistor nach Anspruch 1 wobei die Dotierungskonzentration des zweiten Leitungstyps im Wannenspalt-Gebiet (NNW) zumindest lokal gegenüber der Dotierungskonzentration des dritten Gebietes (HPW) herabgesetzt ist.
  3. MOS-Transistor nach Anspruch 1 oder 2 Wobei sich das Wannenspalt-Gebiet (NNW) nicht unter das Gate (G) erstreckt.
  4. MOS-Transitor nach einem oder mehreren der vorangegangenen Ansprüche Wobei das Wannen-Spalt-Gebiet (NNW) nur weniger als die Hälfte und/oder ein Drittel und/oder ein Viertel der Breite in Stromrichtung des dritten Gebietes hat
  5. MOS-Transistor nach einem oder mehreren der vorangegangenen Ansprüche wobei die verringerte effektive Dotierung des Wannen-Spalt-Gebiets (NNW) durch Ausmaskierung bei der Ionenimplantation des ersten Gebiets (HDNW) und anschließende Nachdiffusion erzeugt ist.
  6. MOS-Transistor nach Anspruch 5, dadurch gekennzeichnet, dass die die verringerte effektive Dotierung und/oder das Dotierungsprofil des Wannen-Spalt-Gebiets (NNW) durch Wahl der Größe, Form und Anzahl der ausmaskierten Bereiche bei der besagten Ionenimplantation eingestellt ist.
  7. MOS-Transistor nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet, • dass der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp ist und • dass das Substrat (PSUB) p-leitend oder eine p-Wanne ist.
  8. MOS-Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, • dass der erste Leitungstyp der p-Leitungstyp und der zweite Leitungstyp der n-Leitungstyp ist und • dass das Substrat (PSUB) n-leitend oder eine n-Wanne ist.
  9. MOS-Transistor nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet, • dass die Projektion des Wannen-Spalt-Gebiets (NNW) auf die Oberfläche des Substrats (PSUB) sich zumindest teilweise jenseits der Transistorgrenze (GL) in dem Bereich (GLB2) befindet.
  10. MOS-Transistor nach einem der Ansprüche 1 bis 9 dadurch gekennzeichnet, • dass die Projektion des Wannen-Spalt-Gebiets (NNW) auf die Oberfläche des Substrats (PSUB) sich zumindest teilweise in dem Bereich (GLB1, GLB3) jenseits der Transistorgrenze (GL) befindet und • dass die Projektion des Wannen-Spalt-Gebiets (NNW) auf die Oberfläche des Substrats (PSUB) über die virtuell verlängerte Source-Kante (VSK) hinausreicht und/oder diese verlängerte Source-Kante (VSK) scheidet.
  11. MOS-Transistor nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, • dass die Projektion des Wannen-Spalt-Gebiets (NNW) auf die Oberfläche des Substrats (PSUB) über die Transistorgrenze (GL) hinaus reicht und/oder diese schneidet.
  12. MOS-Transistor nach einem der Ansprüche 9 bis 11 dadurch gekennzeichnet, • dass die Projektion des Wannen-Spalt-Gebiets (NNW) auf die Oberfläche des Substrats (PSUB) jenseits der Transistorgrenze (GL) an zumindest einer Stelle eine größere Breite (B) als diesseits der Transistorgrenze (GL), also die Breite (b) dieser Projektion zwischen Drain-Gebiet (D) und Source-Gebiet (S), aufweist.
  13. MOS-Transistor nach einem der Ansprüche 8 bis 12 dadurch gekennzeichnet, • dass die Projektion des Wannen-Spalt-Gebiets (NNW) auf die Oberfläche des Substrats (PSUB) jenseits der Transistorgrenze (GL) an zumindest einer Stelle eine größere Breite (B) – als der Abstand der beiden Source-Gebiete (S) bei bezüglich des Drains (D) symmetrischen Transistoren oder Transistorteilen und/oder – als der Abstand Drain-Gebiet(D)-Source-Gebiet (S) bei bezüglich des Drains (D) nicht symmetrischen Transistoren oder Transistorteilen aufweist.
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