DE102009034405B4 - Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung (100), aufweisend:• einen ersten Diffusionsbereich (104);• einen zweiten Diffusionsbereich (106),• wobei der erste Diffusionsbereich (104) und der zweite Diffusionsbereich (106) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sind;• einen ersten Wannenbereich (202), wobei der erste Diffusionsbereich (104) im ersten Wannenbereich (202) angeordnet ist und wobei der erste Wannenbereich (202) mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der erste Diffusionsbereich (104);• einen zweiten Wannenbereich (204), wobei der zweite Diffusionsbereich (106) im zweiten Wannenbereich (204) angeordnet ist und wobei der zweite Wannenbereich (204) mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der zweite Diffusionsbereich (106);• wobei der erste Wannenbereich (202) und der zweite Wannenbereich (204) in einem lateralen Abstand zueinander angeordnet sind;• einen aktiven Bereich (108), der zwischen dem ersten Diffusionsbereich (104) und dem zweiten Diffusionsbereich (106) angeordnet ist;• einen Steuerungsbereich (110), der über dem aktiven Bereich (108) angeordnet ist;• eine erste Grabenisolation (116), die seitlich benachbart zu dem ersten Diffusionsbereich (104) gegenüber dem aktiven Bereich (108) angeordnet ist; und• eine zweite Grabenisolation (120), die zwischen dem zweiten Diffusionsbereich (106) und dem aktiven Bereich (108) angeordnet ist;• wobei die zweite Grabenisolation (120) eine geringere Tiefe aufweist als die erste Grabenisolation (116).

Description

  • Die Erfindung betrifft allgemein Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung.
  • LDDMOS-Vorrichtungen (Lightly Doped Drain Metal Oxide Semiconductor, Metalloxidhalbleiter mit schwach dotiertem Drain) (auch als RESURF bezeichnet) werden gegenwärtig für Hohe-Spannung-E/A-Anwendungen verwendet. Bei weiter skalierten Technologieknoten kann ein hoher Drainwiderstand aufgrund eines LDD-Bereichs (der zum Erhöhen der Durchschlagsspannung der Vorrichtung verwendet wird) ihre Mischsignalleistung verschlechtern. Sie können auch eine hohe Heiße-Ladungsträger-Degradation (Hot-Carrier-Degradation) zeigen. Um höhere Durchschlagsspannungen mit einer verbesserten Mischsignalleistung zu erreichen, wurden andere MOS-Vorrichtungen mit erweitertem Drain vorgeschlagen, wie zum Beispiel die sogenannten DeMOS-Vorrichtungen, aber diese zeigen eine sehr hohe Hot-Carrier-Degradation und genauso ein hohes elektrisches Feld in dem Gateoxid. Zum Herabsetzen des elektrischen Felds in dem Gateoxid wurde eine STI (Shallow Trench Isolation, flache Grabenisolation) unterhalb eines Gate-Drain-Überlappbereichs unter Verwendung eines Standard-STI-Prozesses verwirklicht, wobei die STI die gleiche Tiefe aufweist wie die STIs, die für die Vorrichtung-zu-Vorrichtung-Isolation vorgesehen sind. Jedoch können diese STI-DeMOS-Vorrichtungen eine schlechtere Mischsignalleistung verglichen mit den beiden anderen Vorrichtungstypen aufweisen.
  • US 7005339 B2 beschreibt ein Verfahren zum Herstellen einer integrierten Anordnung einer Hochvolt-Metalloxid-Halbleitervorrichtung (HVMOS) und einer Submicron-Metalloxid-Halbleitervorrichtung (Submicron MOS) mittels einer Technologie unter Verwendung flacher Gräben (engl.: shallow trench technology).
  • US 2006/0001087 A1 beschreibt einen Hochvolt-Transistor, insbesondere einen Hochvolt-MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) mit lateraler Diffusion (laterally diffused MOSFET, LDMOSFET), wobei ein n-Kanal LDMOSFET auf einem p-Substrat gebildet ist und dabei die Notwendigkeit, eine p-Wanne bereitzustellen, vermieden wird.
  • US 2005/0048707 A1 beschreibt ein Verarbeitungsverfahren zum Verbessern einer Struktur einer Hochvolt-Vorrichtung unter Verwendung einer graduell reduzierten Konzentration des Dotiermittels zwischen dem Drain-Bereich und dem Halbleitersubstrat.
  • Verschiedene Ausführungsbeispiele von Halbleitervorrichtungen können eine verbesserte Gateoxid- und Hot-Carrier-Zuverlässigkeit verglichen mit LDDMOS und DeMOS bereitstellen.
  • In verschiedenen Ausführungsbeispielen wird eine Halbleitervorrichtung gemäß dem Patentanspruch 1 bereitgestellt. Des Weiteren werden eine Halbleitervorrichtung gemäß dem Nebenanspruch 9, ein elektronischer Schaltkreis gemäß dem Nebenanspruch 18 und ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Nebenanspruch 25 sowie ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem Nebenanspruch 26 bereitgestellt. Vorteilhafte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.
  • In der Zeichnung beziehen sich gleiche Bezugszeichen allgemein auf gleiche Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht maßstabsgetreu, stattdessen ist allgemein der Nachdruck auf die Darstellung der Prinzipien der verschiedenen Ausführungsformen gerichtet. In der folgenden Beschreibung sind verschiedene Ausführungsformen mit Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:
    • 1 eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt;
    • 2 eine Halbleitervorrichtung gemäß einer Ausführungsform zeigt;
    • 3 ein Diagramm zeigt, das die Analog-/Hochfrequenzleistung verschiedener Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen zeigt;
    • 4 ein Diagramm zeigt, das das elektrische Feld entlang des Gateoxids verschiedener Halbleitervorrichtungen zeigt;
    • 5A bis 5I einen Prozessablauf zum Herstellen einer Zwischenprodukt-Halbleitervorrichtung mit zwei Grabenisolationen gemäß einer Ausführungsform zeigen;
    • 6A bis 6I einen Prozessablauf zum Herstellen einer Zwischenprodukt-Halbleitervorrichtung mit zwei Grabenisolationen gemäß einer weiteren Ausführungsform zeigen;
    • 7A bis 7D weitere Prozesse eines Prozessablaufs zum Herstellen einer Zwischenprodukt-Halbleitervorrichtung mit zwei Grabenisolationen gemäß einer Ausführungsform zeigen;
    • 8 ein Ablaufdiagramm zeigt, das ein Herstellungsverfahren einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt; und
    • 9 einen elektronischen Schaltkreis gemäß einer Ausführungsform zeigt.
  • 1 zeigt eine Halbleitervorrichtung 100, die gemäß einem Vergleichsbeispiel als Feldeffekttransistor implementiert ist. In einem Vergleichsbeispiel kann die Halbleitervorrichtung 100 als Metalloxid-Halbleiter (MOS)-Feldeffekttransistor implementiert sein. In einer Implementierung kann die Halbleitervorrichtung 100 als Metalloxid-Halbleiter-Feldeffekttransistor mit erweitertem Drain (DeMOS, drain-extended MOS) eingerichtet sein. In den folgenden Beispielen ist der Feldeffekttransistor als n-Kanal-Feldeffekttransistor eingerichtet. Jedoch ist anzumerken, dass die Feldeffekttransistoren aus verschiedenen Beispielen auch in alternativen Beispielen als p-Kanal-Feldeffekttransistor implementiert sein können, in welchem Fall die Leitfähigkeitstypen der jeweiligen dotierten Bereiche der Feldeffekttransistoren vertauscht sein würden.
  • Wie in 1 gezeigt ist, kann die Halbleitervorrichtung 100 in einem Substrat 102 gebildet sein. In einem Vergleichsbeispiel kann das Substrat (z.B. ein WaferSubstrat) 102 aus Halbleitermaterial verschiedener Art, einschließlich zum Beispiel Silizium, Germanium, Gruppe-III-, Gruppe-V- oder anderer Gruppen-Typen, einschließlich Polymeren hergestellt sein, obwohl in einem anderen Vergleichsbeispiel andere geeignete Materialien ebenfalls verwendet werden können. In einem Vergleichsbeispiel ist das Substrat 102 aus Silizium (dotiert oder undotiert) hergestellt, in einem alternativen Vergleichsbeispiel ist das Substrat 102 ein Silizium-auf-Isolator-Wafer (SOI-Wafer). Alternativ kann jedes andere geeignete Halbleitermaterial für das Substrat 102 verwendet werden, zum Beispiel ein Halbleiterverbindungsmaterial, wie zum Beispiel Galliumarsenid (GaAs), Indiumphosphid (InP), aber auch jedes andere geeignete ternäre Halbleiterverbindungsmaterial oder quaternäre Halbleiterverbindungsmaterial, wie zum Beispiel Indium-Gallium-Arsenid (InGaAs).
  • Die Halbleitervorrichtung 100 kann einen ersten Diffusionsbereich 104 (z.B. einen ersten Source-/Drainbereich im Fall eines Feldeffekttransistors; in einem Beispiel kann der erste Diffusionsbereich 104 ein Sourcebereich eines Feldeffekttransistors sein) und einen zweiten Diffusionsbereich 106 (z.B. einen zweiten Source-/Drainbereich im Fall eines Feldeffekttransistors; in einem Beispiel kann der zweite Diffusionsbereich 106 ein Drainbereich eines Feldeffekttransistors sein) aufweisen. In einem Vergleichsbeispiel kann die Halbleitervorrichtung 100 ferner einen Wannenbereich aufweisen. Der Drainbereich kann in dem Wannenbereich angeordnet sein. Der Wannenbereich kann mit Dotieratomen des gleichen Leitfähigkeitstyps wie der Drainbereich dotiert sein.
  • Die Diffusionsbereiche 104 und 106 können hochdotierte Bereiche sein (z.B. im Fall eines n-Kanal-Feldeffekttransistors n+-dotierte Diffusionsbereiche 104 und 106, oder im Fall eines p-Kanal-Feldeffektransistors p+-dotierte Diffusionsbereiche 104 und 106). In einem Vergleichsbeispiel kann die Dotierkonzentration der hochdotierten Bereiche in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 5 * 1020 cm-3 Dotieratomen sein, z.B. in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1020 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 8 * 1019 cm-3 bis ungefähr 1020 cm-3 Dotieratomen. Ferner können in einem Vergleichsbeispiel die hochdotierten Bereiche silizidiert oder in einer anderen Weise dotiert sein. In einem Vergleichsbeispiel können die Dotieratome zum Bilden n-dotierter oder n+-dotierter Bereiche aus einer Gruppe von Materialien ausgewählt sein, die aus Phosphor (P), Arsen (As) und Antimon (Sb) besteht. In einem anderen Vergleichsbeispiel können die Dotieratome zum Bilden p-dotierter oder p+-dotierter Bereiche aus einer Gruppe von Materialien ausgewählt sein, die aus Bor (B) und Aluminium (A1) besteht.
  • Ferner kann in einem Vergleichsbeispiel ein aktiver Bereich 108 zwischen dem ersten Diffusionsbereich 104 und dem zweiten Diffusionsbereich 106 angeordnet sein. Der aktive Bereich 108 kann als ein Bereich verstanden werden, in dem ein Kanal (z.B. ein Inversions-Kanal) einer Feldeffektvorrichtung, z.B. eines Feldeffekttransistors, während des Betriebs der Feldeffektvorrichtung bei Anlegung jeweiliger geeigneter Spannungen an die Source-/Drainbereiche, den Gatebereich und möglicherweise an den Bulk-Bereich oder Volumen-Bereich der Vorrichtung gebildet wird. Der aktive Bereich 108 kann vollständig oder teilweise von dem gebildeten Kanal aufgefüllt sein. In einem Vergleichsbeispiel kann der aktive Bereich 108 leichtdotiert (im Fall eines p-Substrats 102 z.B. p--dotiert oder im Fall eines n-Substrats 102 z.B. n--dotiert), intrinsisch dotiert oder sogar teilweise oder vollständig von Ladungsträgern verarmt sein.
  • Ferner kann die Halbleitervorrichtung 100 einen Steuerbereich 110 aufweisen, der über dem aktiven Bereich 108 angeordnet ist. Der Steuerbereich 110 kann eine Gateisolationsschicht 112 (z.B. eine Gateoxidschicht 112, z.B. hergestellt aus Siliziumdioxid), die über dem aktiven Bereich 108 angeordnet ist, und einen Gatebereich 114 (z.B. hergestellt aus elektrisch leitfähigem Material, wie zum Beispiel Polysilizium, oder einem Metall, wie zum Beispiel Wolfram oder Wolframoxid) aufweisen.
  • Ferner kann die Halbleitervorrichtung 100 eine erste Grabenisolation 116 aufweisen, die seitlich benachbart zu dem ersten Diffusionsbereich 104 gegenüber dem aktiven Bereich 108 und dem Steuerbereich 110 angeordnet ist. In einem Vergleichsbeispiel ist der erste Diffusionsbereich 104 zwischen der ersten Grabenisolation 116 und dem aktiven Bereich angeordnet. Die erste Grabenisolation 116 kann eine flache Grabenisolation (STI, shallow trench isolation) mit einer herkömmlichen Tiefe sein. Die erste Grabenisolation 116 kann derart eingerichtet sein, dass die Halbleitervorrichtung 110 von einer benachbarten Halbleitervorrichtung (nicht gezeigt in 1) isoliert ist, und kann daher auch als Vorrichtungs-Isolationsgraben 116 bezeichnet werden. In einem Vergleichsbeispiel kann sich die erste Grabenisolation 116 mit einer Tiefe von wenigstens ungefähr 300 nm, z.B. mit einer Tiefe von wenigstens ungefähr 500 nm, von der oberen Oberfläche 118 des ersten Diffusionsbereichs 104 oder der oberen Oberfläche des Substrats 102 in das Substrat 102 hinein erstrecken.
  • Ferner kann die Halbleitervorrichtung 100 eine zweite Grabenisolation 120 aufweisen, die zwischen dem zweiten Diffusionsbereich 106 und dem aktiven Bereich 108 angeordnet ist. In einem Vergleichsbeispiel kann die zweite Grabenisolation 120 in einem Bereich wenigstens teilweise unter dem Steuerbereich 110 angeordnet sein. In anderen Worten, der Steuerbereich 110 kann über der zweiten Grabenisolation 120 angeordnet sein. In einer Implementierung kann die zweite Grabenisolation 120 (obwohl im Allgemeinen ähnlich wie eine herkömmliche flache Grabenisolation hergestellt, wie detailliert nachstehend beschrieben wird) eine geringere Tiefe aufweisen als eine herkömmliche flache Grabenisolation. Daher kann die zweite Grabenisolation 120 anschaulich als ultra-flache Grabenisolation bezeichnet werden. In einem Vergleichsbeispiel kann die zweite Grabenisolation 120 eine geringere Tiefe aufweisen als die erste Grabenisolation 116. In einem Beispiel kann die zweite Grabenisolation 120 eine Tiefe in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 175 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 150 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 125 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm, aufweisen. Beispielhaft kann sich die zweite Grabenisolation 120 mit einer Tiefe in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 175 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 150 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 125 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm von der oberen Oberfläche 118 des ersten Diffusionsbereichs 104 oder der oberen Oberfläche des Substrats 102 in das Substrat 102 hinein erstrecken. Wie nachfolgend detailliert beschrieben wird, können sowohl die erste Grabenisolation 116 als auch die zweite Grabenisolation 120 Gräben sein, die mit einem Isolationsmaterial, wie zum Beispiel einem Oxid (z.B. Silziumoxid), einem Nitrid (z.B. Siliziumnitrid) oder einem Oxynitrid (z.B. SiON) aufgefüllt sind.
  • In einem Beispiel kann der Steuerbereich 110 über wenigstens einem Abschnitt des zweiten Diffusionsbereichs 106 angeordnet sein.
  • 2 zeigt eine Halbleitervorrichtung 200 gemäß einer Ausführungsform.
  • Die Halbleitervorrichtung 200 aus 2 ist größtenteils der Halbleitervorrichtung 100 aus 1 ähnlich. Jedoch weist die Halbleitervorrichtung 200 aus 2, verglichen mit der Halbleitervorrichtung 100 aus 1, ferner einen ersten Wannenbereich 202 und einen zweiten Wannenbereich 204 auf, wie nachstehend detailliert beschrieben wird. Es ist anzumerken, dass in einem alternativen Vergleichsbeispiel nur der erste Wannenbereich 202 (und nicht der zweite Wannenbereich 204) oder nur der zweite Wannenbereich 204 (und nicht der erste Wannenbereich 202) vorgesehen sein kann. Ferner kann eine Halbleitervorrichtung mit einer Dreifach-Wannenstruktur oder sogar einer Vierfach-Wannenstruktur in einer alternativen Ausführungsform vorgesehen sein.
  • Wie in 2 gezeigt ist, können der erste Diffusionsbereich 104 und die erste Grabenisolation 116 in dem ersten Wannenbereich 202 gebildet sein. Der erste Wannenbereich 202 kann eine p-Wanne (im Fall einer n-Kanal-Vorrichtung) oder eine n-Wanne (im Fall einer p-Kanal-Vorrichtung) sein. Ferner können der zweite Diffusionsbereich 106 und die zweite Grabenisolation 120 in dem zweiten Wannenbereich 204 gebildet sein. Der zweite Wannenbereich 204 kann eine p-Wanne (im Fall einer n-Kanal-Vorrichtung) oder eine p-Wanne (im Fall einer n-Kanal-Vorrichtung) sein.
  • Die Dotierkonzentration der Dotieratome in dem ersten Wannenbereich 202 kann in einem Bereich von ungefähr 1016 cm-3 bis ungefähr 1019 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 5 * 1018 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 2 * 1018 cm-3 Dotieratomen sein.
  • Die Dotierkonzentration der Dotieratome in dem zweiten Wannenbereich 204 kann in einem Bereich von ungefähr 1016 cm-3 bis ungefähr 1019 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 5 * 1018 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 2 * 1018 cm-3 Dotieratomen sein.
  • Ferner, wie ebenfalls in 2 gezeigt ist, kann ein weiterer hochdotierter Bereich 206 in dem ersten Wannenbereich 202 seitlich benachbart zu der ersten Grabenisolation 116 und gegenüber dem ersten Diffusionsbereich 104 vorgesehen sein. Der weitere hochdotierte Bereich 206 kann im Fall einer n-Kanal-Vorrichtung p+-dotiert sein oder im Fall einer p-Kanal-Vorrichtung n+-dotiert sein. Die Dotierkonzentration der Dotieratome in dem weiteren hochdotierten Bereich 206 kann in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 5 * 1020 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 1020 cm-3 Dotieratomen, z.B. in einem Bereich von ungefähr 8 * 1019 cm-3 bis ungefähr 1020 cm-3 Dotieratomen sein. Ferner können die hochdotierten Bereiche in einer Ausführungsform ebenfalls silizidiert oder in einer unterschiedlichen Weise dotiert sein.
  • Die Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen stellen anschaulich eine MOS-Vorrichtung mit erweitertem Drain (DeMOS-Vorrichtung) mit ausreichender Dielektrikums- und Hot-Carrier-Zuverlässigkeit und ohne einer herabgesetzten Mischsignalleistung an Hohe-Spannungs-E/A-Schnittstellen in skalierten CMOS-Technologien bereit. Der erweiterte Drainbereich kann zum Herabsetzen der Spannung am dünnen Gateoxid der Vorrichtung verwendet werden.
  • Ferner stellen verschiedene Ausführungsformen eine Doppel-Grabenisolations-Vorrichtung bereit. Anschaulich gesprochen sind in verschiedenen Ausführungsformen DeMOS-Vorrichtungen mit einer ultra-flachen Grabenisolation (USTI) mit einer reduzierten Tiefe verglichen mit der Standard-STI, die zur Isolation zwischen den Vorrichtungen verwendet werden, vorgesehen. Das kann die Gatedielektrikums- und Hot-Carrier-Zuverlässigkeit verbessern, ohne ihre Mischsignalleistung herabzusetzen. Es ist anzumerken, dass in verschiedenen Ausführungsformen die USTI eine beliebige Position unterhalb eines Gate-Drain-Überlappbereichs aufweisen kann und eine beliebige Dicke aufweisen kann, die abhängig von einem optimalen RON (Ein-Widerstand) und ION (Ein-Strom) der Halbleitervorrichtung ausgewählt sein können.
  • Ferner können verschiedene Ausführungsformen auf einem Doppel-Grabenisolations-Prozess basieren, und einen oder mehrere der folgenden Effekte bereitstellen:
    • - Die Halbleitervorrichtungen und die Verfahren zum Herstellen derselben (die nachstehend detailliert beschrieben werden) können für skalierte-TechnologieKnoten anwendbar sein.
    • - Die Halbleitervorrichtungen können eine verbesserte Gateoxid- und Hot-Carrier-Zuverlässigkeit verglichen mit LDDMOS und DeMOS bereitstellen, wie nachstehend detailliert beschrieben wird.
    • - Die Halbleitervorrichtungen können schaffen, dass es eine reduzierte oder sogar keine Herabsetzung der Mischsignalleistung, verglichen mit LDDMOS und DeMOS, gibt, wie nachstehend detailliert beschrieben wird.
    • - Die Verfahren zum Herstellen der Halbleitervorrichtungen (die detailliert nachstehend beschrieben werden) können zwei Maskenschritte einsparen, die normalerweise zum Herstellung herkömmlicher LDDMOS-Halbleitervorrichtungen benötigt werden, wobei die Maskenschritte (1) LDD-Implantationsmaske und (2) Silizid-Abblockmaske aus dem Standard-LDDMOS-Prozessablauf genannt werden.
  • 3 zeigt ein Diagramm 300, das die Analog-/Hochfrequenzleistung verschiedener Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen zeigt. Detailliert zeigt das Diagramm 300 die elektrische Konduktanz gm (in Einheiten von S/µm) 302 und den elektrischen Leerlauf-Widerstand R0 (in Einheiten von Ohm) 304 von Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen in Abhängigkeit von einer Gate-Schwellenspannung VGT 306 (die Gate-Schwellenspannung VGT kann als Unterschied zwischen der angelegten Gate-Source-Spannung VGS und der Schwellenspannung VTH der Halbleitervorrichtung verstanden werden (im Fall eines Feldeffekttransistors ist die Schwellenspannung die Gate-Source-Spannung, bei der der Feldeffekttransistor anfängt zu leiten; bei dieser Spannung beginnt das Bilden des Kanals der Minoritätsladungsträger)); in anderen Worten (VGT = VGS - VTH). Diese Kenngrößen werden für verschiedene Halbleitervorrichtungen, die verschiedene Tiefen der zweiten Grabenisolation aufweisen, gemessen und dargestellt. Wie in 3 gezeigt ist, zeigen die Halbleitervorrichtungen mit Tiefen der zweiten Grabenisolation in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm einen sehr guten und steilen Anstieg der elektrischen Konduktanz gm 302 mit ansteigender Gate-Schwellenspannung VGT 306 und ferner einen steilen Abfall des elektrischen Leerlaufwiderstands R0 304 mit ansteigender Gate-Schwellenspannung VGT 306, wodurch eine sehr gute Mischsignalleistung gezeigt wird.
  • 4 zeigt ein Diagramm 400, das das elektrische Feld entlang des Gateoxids verschiedener Halbleitervorrichtung darstellt. Im Detail zeigt das Diagramm 400 die Spitze des elektrischen Felds (in Einheiten von V/cm) 402 abhängig von dem Abstand Y 404 von der oberen Oberfläche des Substrats (in Einheiten von µm). Das Diagramm 400 weist eine erste Kennlinie 406 einer herkömmlichen LDDMOS-Vorrichtung 408, eine zweite Kennlinie 410 einer nicht-STI-DeMOS-Vorrichtung 412 und eine dritte Kennlinie 414 einer STI-DeMOS-Vorrichtung 416 gemäß einer Ausführungsform auf. Wie aus diesen Kennlinien 406, 410 und 414 erkannt werden kann, zeigt die STI-DeMOS-Vorrichtung 416 gemäß einer Ausführungsform die kleinste Spitze des elektrischen Felds, wodurch der geringste Stress, d.h. die geringste Beanspruchung, für ihr Gateoxid angezeigt wird.
  • Es ist anzumerken, dass die Herstellung der Halbleitervorrichtungen gemäß verschiedener Ausführungsformen in der Anfangsstufe der Vorrichtungs-Herstellung einen Maskenschritt mehr benötigt, um die ultra-flache Grabenisolation (USTI) herzustellen. Nach der tiefen STI-Bildung ist eine Maske notwendig zum Ätzen der USTI und dann sollte sie mit einem Isolationsmaterial, wie zum Beispiel einem Oxid (z.B. Siliziumoxid) aufgefüllt werden, gefolgt von einem chemisch-mechanischen Polierprozess (CMP-Prozess).
  • Die 5A bis 5I zeigen einen Prozessablauf zum Herstellen einer Zwischenprodukt-Halbleitervorrichtung mit zwei Grabenisolationen gemäß einer Ausführungsform.
  • Wie in 5A gezeigt ist, kann der Prozessablauf mit einem Wafersubstrat 502, z.B. einem Silizium-Wafersubstrat 502 oder einem anderen Substratmaterial wie oben ausgeführt, beginnen. Eine Photoresistschicht 504 kann auf die gesamte obere Oberfläche des Silizium-Wafersubstrats 502 aufgetragen werden (z.B. durch einen Aufschleuder-Prozess (Spinning-Prozess)), wodurch eine erste Zwischenprodukt-Struktur 500 gebildet wird.
  • Dann kann, wie in 5B gezeigt ist, die Photoresistschicht 504 unter Verwendung eines Lithographieprozesses und eines Ätzprozesses strukturiert werden, wodurch eine strukturierte Photoresistschicht 512 mit einer oder mehreren Öffnungen 514 durch die gesamte strukturierte Photoresistschicht 512 hindurch an jenen Positionen gebildet werden, an denen die ersten Grabenisolationen zu bilden sind. Somit wird eine zweite Zwischenprodukt-Struktur 510 gebildet.
  • Als Nächstes werden, wie in 5C gezeigt ist, unter Verwendung der strukturierten Photoresistschicht 512 als Maske, ein oder mehrere tiefe Gräben 522 bis auf eine Tiefe einer herkömmlichen flachen Grabenisolationsstruktur in das Substrat 502 geätzt, z.B. bis auf eine Tiefe von der oberen Oberfläche 524 des Substrats 502 von wenigstens 300 nm, z.B. von wenigstens 500 nm, in das Substrat 502 hinein. Somit wird eine dritte Zwischenprodukt-Struktur 520 gebildet.
  • Dann kann, wie in 5D gezeigt ist, die strukturierte Photoresistschicht 512 entfernt werden, wodurch eine vierte Zwischenprodukt-Struktur 530 gebildet wird.
  • Dann wird, wie in 5E gezeigt ist, Photoresistmaterial (z.B. mittels Aufschleuderns) auf die vierte Zwischenmaterial-Struktur 530 aufgetragen, wodurch der eine tiefe Graben 522 oder die mehreren tiefen Gräben 522 aufgefüllt wird oder werden und die obere Oberfläche 524 des Substrats 502 vollständig bedeckt wird. Somit wird eine Photoresiststruktur 542 gebildet. Somit wird eine fünfte Zwischenprodukt-Struktur 540 gebildet.
  • Dann kann, wie in 5F gezeigt ist, die Photoresiststruktur 542 unter Verwendung eines Lithographieprozesses und eines Ätzprozesses strukturiert werden, wodurch eine strukturierte Photoresiststruktur 552 mit einer Öffnung 554 oder mit mehreren Öffnungen 554 durch die gesamte strukturierte Photoresiststruktur 552 hindurch an jenen Positionen gebildet werden, an denen die zweiten Grabenisolationen zu bilden sind. Somit wird eine sechste Zwischenprodukt-Struktur 550 gebildet.
  • Als nächstes werden, wie in 5G gezeigt ist, unter Verwendung der strukturierten Photoresiststruktur 552 als Maske, ein oder mehrere flachere Gräben 562 (verglichen mit dem einen oder mehreren tiefen Gräben 522, die vorher gebildet wurden) bis auf eine Tiefe von der oberen Oberfläche 524 des Substrats 502 in das Substrat 502 in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 175 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 150 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 125 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm in das Substrat 502 geätzt. Folglich wird eine siebte Zwischenprodukt-Struktur 560 gebildet.
  • Dann kann, wie in 5H gezeigt ist, die strukturierte Photoresiststruktur 552 entfernt werden, wodurch eine achte Zwischenprodukt-Struktur 570 gebildet wird.
  • In einem folgenden Prozess, wie in 5I gezeigt ist, können der eine oder die mehreren tiefen Gräben 522 und der eine oder die mehreren flacheren Gräben 562 mit elektrisch isolierendem Material 582, wie zum Beispiel einem Oxid, z.B. Siliziumoxid, aufgefüllt werden. Das aufgetragene elektrisch isolierende Material 582, das den einen oder die mehreren tiefen Gräben 522 und den einen oder die mehreren flacheren Gräben 562 überfüllt, kann durch einen Planarisierungsprozess, wie zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) entfernt werden. Somit wird eine neunte Zwischenprodukt-Struktur 580 mit einer oder mehreren ersten Grabenisolationen 584 und einer oder mehreren zweiten Grabenisolationen 586, die daher eine geringere Tiefe aufweisen als der eine oder die mehreren ersten Grabenisolationen 584, gebildet.
  • Der Rest des Prozessablaufs kann der gleiche wie der Standard-DeMOS-Prozessablauf sein, wie nachstehend im Detail beschrieben wird.
  • Die 6A bis 6I zeigen einen Prozessablauf zum Herstellen einer Zwischenprodukt-Halbleitervorrichtung mit zwei Grabenisolationen gemäß einer anderen Ausführungsform.
  • Wie in 6A gezeigt ist, kann der Prozessablauf mit einem Wafersubstrat 602, z.B. einem Silizium-Wafersubstrat 602 oder einem anderen Substratmaterial, beginnen, wie oben ausgeführt ist. Eine Photoresistschicht 604 kann auf die gesamte obere Oberfläche des Silizium-Wafersubstrats 602 aufgetragen werden (z.B. durch einen Aufschleuder-Prozess (Spin-Prozess)), wodurch eine erste Zwischenprodukt-Struktur 600 gebildet wird.
  • Dann kann, wie in 6B gezeigt ist, die Photoresistschicht 604 unter Verwendung eines Lithographieprozesses und eines Ätzprozesses strukturiert werden, wodurch eine strukturierte Photoresistschicht 612 mit einer oder mehreren Öffnungen 614 an jenen Positionen durch die gesamte strukturierte Photoresistschicht 612 hindurch gebildet wird, an denen die ersten Grabenisolationen zu bilden sind. Somit wird eine zweite Zwischenprodukt-Struktur 610 gebildet.
  • Als Nächstes wird oder werden, wie in 6C gezeigt ist, unter Verwendung der strukturierten Photoresistschicht 612 als Maske, ein tiefer Graben 622 oder mehrere tiefe Gräben 622 in das Substrat 602 geätzt bis auf eine Tiefe einer herkömmlichen flachen Grabenisolationsstruktur, z.B. auf eine Tiefe von der oberen Oberfläche 624 des Substrats 602 in das Substrat 602 hinein von wenigstens 300 nm, z.B. von wenigstens 500 nm. Somit wird eine dritte Zwischenprodukt-Struktur 620 gebildet.
  • Als Nächstes kann, wie in 6D gezeigt ist, die strukturierte Photoresistschicht 612 entfernt werden und der eine oder die mehreren tiefen Gräben 622 kann oder können mit elektrisch isolierendem Material 632, wie zum Beispiel einem Oxid, z.B. Siliziumoxid, aufgefüllt werden. Das aufgetragene elektrisch isolierende Material 632, das den einen oder die mehreren tiefen Gräben 622 überfüllt, kann durch einen Planarisierungsprozess, wie zum Beispiel einem chemisch-mechanischen Polierprozess (CMP-Prozess) entfernt werden. Somit wird eine vierte Zwischenprodukt-Struktur 630 gebildet.
  • Dann wird, wie in 6E gezeigt ist, Photoresistmaterial auf die vierte Zwischenprodukt-Struktur 630 aufgetragen (z.B. durch einen Aufschleuder-Prozess), wobei die obere Oberfläche 624 des Substrats 602 und die obere Oberfläche des elektrisch isolierenden Materials 632, das in den einen oder die mehreren tiefen Gräben 622 gefüllt ist, vollständig bedeckt werden. Somit wird eine Photoresiststruktur 642 gebildet. Somit wird eine fünfte Zwischenprodukt-Struktur 640 gebildet.
  • Dann kann, wie in 6F gezeigt ist, die Photoresiststruktur 642 strukturiert werden unter Verwendung eines Lithographieprozesses und eines Ätzprozesses, wodurch eine strukturierte Photoresiststruktur 652 mit einer oder mehreren Öffnungen 654 durch die gesamte strukturierte Photoresiststruktur 652 hindurch an den Positionen gebildet wird, an denen die zweiten Grabenisolationen zu bilden sind. Somit wird eine sechste Zwischenprodukt-Struktur 650 gebildet.
  • Als Nächstes werden, wie in 6G gezeigt ist, unter Verwendung der strukturierten Photoresiststruktur 652 als Maske, ein oder mehrere flachere Gräben 652 (verglichen mit dem einen oder den mehreren tiefen Gräben 622, die vorher gebildet wurden) in das Substrat 602 hinein geätzt bis auf eine Tiefe von der oberen Oberfläche 624 des Substrats 602 in das Substrat 602 in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 175 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 150 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 125 nm, z.B. in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm. Somit wird eine siebte Zwischenprodukt-Struktur 660 gebildet.
  • Dann kann, wie in 6H gezeigt ist, die strukturierte Photoresiststruktur 652 entfernt werden, wodurch eine achte Zwischenprodukt-Struktur 670 gebildet wird.
  • In dem folgenden Prozess können, wie in 6I gezeigt ist, der eine oder die mehreren flacheren Gräben 662 mit elektrisch isolierendem Material 682, wie zum Beispiel einem Oxid, z.B. Siliziumoxid, aufgefüllt werden. Das aufgetragene elektrisch isolierende Material 682, das den einen oder die mehreren flacheren Gräben 662 überfüllt, kann durch einen Planarisierungsprozess, wie zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) entfernt werden. Daher wird eine neunte Zwischenprodukt-Struktur 680 mit einer oder mehreren ersten Grabenisolationen 684 und einer oder mehreren zweiten Grabenisolationen 686, die daher eine geringere Tiefe aufweisen als der eine oder die mehreren ersten Grabenisolationen 684, gebildet.
  • Der Rest des Prozessablaufs kann der Gleiche sein wie beim Standard-DeMOS-Prozessablauf, wie nachstehend im Detail beschrieben wird.
  • Beginnend von z.B. der neunten Zwischenprodukt-Struktur 580, die in 5 gezeigt ist, oder von der neunten Zwischenprodukt-Struktur 680, die in 6 gezeigt ist, kann der Prozess wie in den 7A bis 7D gezeigt fortgeführt werden.
  • Wie in 7A gezeigt ist, können in einem folgenden Prozess Wannen gebildet werden, indem entsprechende Dotieratome implantiert werden. In einer Ausführungsform kann eine erste Wanne 702 gebildet werden, die eine erste Grabenisolation 584 oder 684 aufweist, und eine zweite Wanne 704 kann gebildet werden, die eine zweite Grabenisolation 586 oder 686 aufweist. In einer Ausführungsform, in der die zu bildende Halbleitervorrichtung eine n-Kanal-Vorrichtung ist, kann die erste Wanne 702 als p-Wanne gebildet werden, indem p-Dotieratome implantiert werden, und die zweite Wanne 704 kann als n-Wanne gebildet werden, indem n-Dotieratome implantiert werden (in dieser Ausführungsform kann das Substrat ein p-Körpersubstrat (p-Body-Substrat) aufweisen). In einer anderen Ausführungsform, in der die zu bildende Halbleitervorrichtung eine p-Kanal-Vorrichtung ist, kann die erste Wanne 702 als n-Wanne gebildet werden, indem n-Dotieratome implantiert werden, und die zweite Wanne 704 kann als p-Wanne gebildet werden, indem p-Dotieratome implantiert werden (in dieser Ausführungsform kann das Substrat eine andere Wanne aufweisen, z.B. eine n-Wanne (nicht gezeigt) mit der ersten Wanne 702 und der zweiten Wanne 704, wobei die weitere Wanne in einem p-Body-Substrat gebildet werden kann). Somit wird eine zehnte Zwischenprodukt-Struktur 700 gebildet.
  • Wie in 7B gezeigt ist, kann in einem folgenden Prozess eine Gateisolationsschicht 712 abgeschieden und strukturiert werden, so dass die Gateisolationsschicht 712, für jede herzustellende Halbleitervorrichtung, die freigelegte obere Oberfläche des Körperbereichs 714, einen Bereich der freigelegten oberen Oberfläche der zweiten Wanne 704 zwischen der freigelegten oberen Oberfläche des Körperbereichs 714 und den zweiten Isolationsgraben 586 bzw. 686, wenigstens einen Abschnitt der freigelegten oberen Oberfläche des zweiten Isolationsgrabens 586 bzw. 686, sowie einen Bereich der freigelegten oberen Oberfläche der ersten Wanne 702 bedeckt (so dass ein Bereich der ersten Wanne 702 zur Bildung des zu bildenden ersten Source-/Drainbereichs innerhalb der ersten Wanne 702 übrig bleibt). Somit wird eine elfte Zwischenprodukt-Struktur 710 gebildet.
  • Dann kann, wie in 7C gezeigt ist, ein Gatebereich 722 gebildet werden, indem elektrisch leitfähiges Material, wie zum Beispiel Polysilizium, oder ein Metall, wie zum Beispiel Wolfram oder Wolframsilizid, auf der gesamten oberen Oberfläche der elften Zwischenprodukt-Struktur 710 abgeschieden wird, und indem ein Strukturierungsprozess ausgeführt wird, wodurch ein Gatebereich 722 gebildet wird. Somit wird eine zwölfte Zwischenprodukt-Struktur 720 gebildet.
  • Es ist anzumerken, dass in einer alternativen Ausführungsform die Gateisolationsschicht zuerst auf der gesamten oberen Oberfläche der zehnten Zwischenprodukt-Struktur 700 abgeschieden werden kann und das elektrisch leitfähige Material auf der gesamten oberen Oberfläche der Gateisolationsschicht abgeschieden werden kann. Dann können die beiden Schichten gemeinsam strukturiert werden zum Bilden des Gatestapels, der den Gatebereich 722 aufweist.
  • Dann können, wie in 7D gezeigt ist, Gateabstandhalter (Gate-Spacer) 732 unter Verwendung eines als solchen herkömmlichen Abstandshalterprozesses an den Seitenwänden des Gatebereichs 722 gebildet werden (z.B. hergestellt aus einem Oxid oder einem Nitrid, z.B. hergestellt aus Siliziumoxid oder Siliziumnitrid). Dann können unter Verwendung verschiedener Implantationsprozesse der erste Source-/Drainbereich 734 (z.B. ein Sourcebereich 734), der zweite Source-/Drainbereich 736 (z.B. ein Drainbereich 736) und ein Substrat-Dotierbereich 738 gebildet werden. Detailliert können der erste Source-/Drainbereich 734 und der zweite Source-/Drainbereich 736 im Fall einer herzustellenden n-Kanal-Vorrichtung hoch-n-dotiert (n+-dotiert) werden mit n-Dotieratomen und im Fall einer herzustellenden p-Kanal-Vorrichtung hoch-p-dotiert (p+-dotiert) werden mit p-Dotieratomen. Ferner kann der Substrat-Dotierbereich 738, der neben dem ersten Isolationsgraben 584 bzw. 684 gegenüber dem ersten Source-/Drainbereich 734 angeordnet ist, durch einen anderen Implantationsprozess gebildet werden. In einem Beispiel kann der Substrat-Dotierbereich 738 im Fall einer herzustellenden n-Kanal-Vorrichtung hoch-p-dotiert (p+-dotiert) werden mit p-Dotieratomen und im Fall einer herzustellenden p-Kanal-Vorrichtung hoch-n-dotiert (n+-dotiert) werden mit n-Dotieratomen. Ferner können Anschlüsse gebildet werden, die mit jeweiligen Bereichen elektrisch verbunden sind, um über die Anschlüsse der herzustellenden Halbleitervorrichtung elektrisch gesteuert zu werden. In einem Beispiel kann ein Gateanschluss 740 gebildet werden und mit dem Gatebereich 722 elektrisch verbunden werden, ein Sourceanschluss 742 kann gebildet werden und mit dem Sourcebereich 734 elektrisch verbunden werden, ein Drainanschluss 744 kann gebildet werden und mit dem Drainbereich 736 elektrisch verbunden werden, und ein Substratanschluss 746 kann gebildet werden und mit dem Substrat-Dotierbereich 738 elektrisch verbunden werden. Daher ist, möglicherweise nach zusätzlichen Back-End-Of-Line-Prozessen, die Halbleitervorrichtung vollständig.
  • Verschiedene Ausführungsformen stellen eine verbesserte Mischsignalleistung einer MOS-Vorrichtung mit erweitertem Drain bereit mit einer hohen Durchschlagsspannung (höher als LDDMOS im selben Technologieknoten) mit einer verbesserten Gatedielektrikums- und Hot-Carrier-Zuverlässigkeit.
  • 8 zeigt ein Flussdiagramm 800, das ein Herstellungsverfahren einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel. In 802 werden ein erster Diffusionsbereich, ein zweiter Diffusionsbereich und ein aktiver Bereich, der zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich angeordnet ist, gebildet. Ferner wird in 804 ein Steuerungsbereich über dem aktiven Bereich angeordnet. Dann wird in 806 eine erste Grabenisolation seitlich benachbart zu dem ersten Diffusionsbereich gegenüber dem aktiven Bereich angeordnet gebildet. Ferner wird in 808 eine zweite Grabenisolation gebildet, die zwischen dem zweiten Diffusionsbereich und dem aktiven Bereich angeordnet ist, wobei die zweite Grabenisolation eine geringere Tiefe aufweist als die erste Grabenisolation.
  • In einem Beispiel dieser Ausführungsform kann die erste Grabenisolation als flache Grabenisolation gebildet sein. In einem anderen Beispiel dieser Ausführungsform kann der Steuerungsbereich über wenigstens einem Abschnitt des zweiten Diffusionsbereichs angeordnet sein. In noch einem weiteren Beispiel dieser Ausführungsform kann die zweite Grabenisolation zwischen dem Steuerungsbereich und dem Abschnitt des zweiten Diffusionsbereichs angeordnet sein. In noch einem weiteren Beispiel dieser Ausführungsformen können die Diffusionsbereiche als Source-/Drainbereiche gebildet sein. In noch einem weiteren Beispiel dieser Ausführungsform kann der zweite Diffusionsbereich als Drainbereich gebildet sein. In noch einem weiteren Beispiel dieser Ausführungsform kann die Halbleitervorrichtung einen Wannenbereich aufweisen. Der Drainbereich kann in dem Wannenbereich angeordnet sein und der Wannenbereich kann mit Dotieratomen desselben Leitfähigkeitstyps wie der Drainbereich dotiert sein.
  • In noch einem weiteren Beispiel dieser Ausführungsform kann die Halbleitervorrichtung als Feldeffekttransistor gebildet sein. In noch einem weiteren Beispiel dieser Ausführungsform ist die Halbleitervorrichtung als Metalloxid-Halbleiter-Feldeffekttransistor (MOS-Feldeffekttransistor), z.B. als Metalloxid-Halbleiter-Feldeffekttransistor mit erweitertem Drain gebildet. In noch einem weiteren Beispiel dieser Ausführungsform kann die zweite Grabenisolation gebildet werden, indem ein Graben mit einem Oxid, wie zum Beispiel Siliziumoxid, gefüllt wird.
  • Die Halbleitervorrichtungen gemäß verschiedenen Ausführungsformen können in einem elektronischen Schaltkreis vorgesehen sein. Beispielhaft zeigt 9 einen elektronischen Schaltkreis 900, der einen Transistor 902 aufweist. Der Transistor 902 kann die gleiche Struktur ausweisen wie die Halbleitervorrichtungen, die vorher beschrieben wurden. Beispielsweise kann der Transistor 902 (z.B. ein Feldeffekttransistor) einen ersten Diffusionsbereich, einen zweiten Diffusionsbereich, einen aktiven Bereich zwischen dem ersten Diffusionsbereich und dem zweiten Diffusionsbereich angeordnet, einen Steuerungsbereich über dem aktiven Bereich angeordnet, eine erste Grabenisolation seitlich benachbart zu dem ersten Diffusionsbereich gegenüber dem aktiven Bereich angeordnet, und eine zweite Grabenisolation zwischen dem zweiten Diffusionsbereich und dem aktiven Bereich angeordnet, aufweisen, wobei die zweite Grabenisolation eine geringere Tiefe aufweist als die erste Grabenisolation.
  • Der elektronische Schaltkreis 900 kann als Treiberschaltkreis, z.B. als Eingabe-/Ausgabe-Treiberschaltkreis eingerichtet sein. In diesem Beispiel können ein oder mehrere Pads 904 vorgesehen sein, an die ein oder mehrere erste Anschlüsse 906 des elektronischen Schaltkreises 900 angeschlossen sein können. Ferner kann ein Treiberschaltkreis 908, wie zum Beispiel ein Prozessor, wie zum Beispiel ein Mikroprozessor (z.B. ein CISC (complex instruction set computer, Rechner mit komplexem Befehlssatz)-Prozessor oder ein RISC (reduced instruction set computer, Rechner mit reduziertem Befehlssatz)-Prozessor vorgesehen sein, an die ein oder mehrere zweite Anschlüsse 910 des elektronischen Schaltreises 900 angeschlossen sein können.
  • In einer alternativen Ausführungsform kann der elektronische Schaltkreis 900 als Verstärkerschaltkreis, z.B. als Leistungsverstärkerschaltkreis, z.B. als Hochfrequenz-Leistungsverstärkerschaltkreis, eingerichtet sein.
  • In einer alternativen Ausführungsform kann der elektronische Schaltkreis 900 als Hohe-Spannung-Schaltkreis, z.B. als Hohe-Spannung-Hochfrequenzschaltkreis, eingerichtet sein.
  • In einer Ausführungsform wird eine Vorrichtung (ultra-flache-Grabenisolations-DeMOS) in einem Doppel-STI-Prozess bearbeitet, wobei der tiefere STI als Isolation zwischen Vorrichtungen und der flachere STI als Schutzschicht unterhalb der Drainkante des Gates sogenannter Hochspannungsvorrichtungen mit erweiterter Drain verwendet wird. Der kleine flache STI-Bereich unterhalb des Gate-Drain-Überlappbereichs kann gegen einen Gateoxid-Durchschlag schützen und die Hot-Carrier-Zuverlässigkeit verbessern, ohne die Mischsignalleistung zu verschlechtern.
  • In einer anderen Ausführungsform ist ein Herstellungsverfahren einer Halbleitervorrichtung vorgesehen.
  • Das Verfahren kann aufweisen :
  • Bilden eines ersten Diffusionsbereichs; Bilden eines zweiten Diffusionsbereichs, wobei der erste Diffusionsbereich und der zweite Diffusionsbereich mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sind; Bilden eines ersten Wannenbereichs, wobei der erste Diffusionsbereich im ersten Wannenbereich angeordnet ist und wobei der erste Wannenbereich mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der erste Diffusionsbereich; Bilden eines zweiten Wannenbereichs, wobei der zweite Diffusionsbereich im zweiten Wannenbereich angeordnet ist und wobei der zweite Wannenbereich mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der zweite Diffusionsbereich; wobei der erste Wannenbereich und der zweite Wannenbereich in einem lateralen Abstand zueinander angeordnet sind; Bilden eines flachen Grabenisolationsgrabens; Füllen des flachen Grabenisolationsgrabens mit dielektrischem Material; Bilden eines Isolationsgrabens mit einer Tiefe, die geringer ist als die Tiefe des flachen Grabenisolationsgrabens; Füllen des Isolationsgrabens mit dielektrischem Material.
  • In einer anderen Ausführungsform ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, wobei das Verfahren aufweisen kann: Bilden eines Diffusionsbereichs, wobei der Diffusionsbereich mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert ist; Bilden eines Wannenbereichs, wobei der Diffusionsbereich im Wannenbereich angeordnet ist und wobei der Wannenbereich mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der Diffusionsbereich ; Bilden eines zusätzlichen Diffusionsbereichs, wobei der zusätzliche Diffusionsbereich mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist; Bilden eines zusätzlichen Wannenbereichs, wobei der zusätzliche Diffusionsbereich in dem zusätzlichen Wannenbereich angeordnet ist und wobei der zusätzliche Wannenbereich mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der zusätzliche Diffusionsbereich und wobei der Wannenbereich und der zusätzliche Wannenbereich in einem lateralen Abstand zueinander angeordnet sind; Bilden eines flachen Grabenisolationsgrabens; Bilden eines Isolationsgrabens mit einer Tiefe, die geringer ist als die Tiefe des flachen Grabenisolationsgrabens; und gleichzeitiges Füllen des flachen Grabenisolationsgrabens und des Isolationsgrabens mit dielektrischem Material.

Claims (26)

  1. Halbleitervorrichtung (100), aufweisend: • einen ersten Diffusionsbereich (104); • einen zweiten Diffusionsbereich (106), • wobei der erste Diffusionsbereich (104) und der zweite Diffusionsbereich (106) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sind; • einen ersten Wannenbereich (202), wobei der erste Diffusionsbereich (104) im ersten Wannenbereich (202) angeordnet ist und wobei der erste Wannenbereich (202) mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der erste Diffusionsbereich (104); • einen zweiten Wannenbereich (204), wobei der zweite Diffusionsbereich (106) im zweiten Wannenbereich (204) angeordnet ist und wobei der zweite Wannenbereich (204) mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der zweite Diffusionsbereich (106); • wobei der erste Wannenbereich (202) und der zweite Wannenbereich (204) in einem lateralen Abstand zueinander angeordnet sind; • einen aktiven Bereich (108), der zwischen dem ersten Diffusionsbereich (104) und dem zweiten Diffusionsbereich (106) angeordnet ist; • einen Steuerungsbereich (110), der über dem aktiven Bereich (108) angeordnet ist; • eine erste Grabenisolation (116), die seitlich benachbart zu dem ersten Diffusionsbereich (104) gegenüber dem aktiven Bereich (108) angeordnet ist; und • eine zweite Grabenisolation (120), die zwischen dem zweiten Diffusionsbereich (106) und dem aktiven Bereich (108) angeordnet ist; • wobei die zweite Grabenisolation (120) eine geringere Tiefe aufweist als die erste Grabenisolation (116).
  2. Halbleitervorrichtung (100) gemäß Anspruch 1, wobei die erste Grabenisolation (116) eine flache Grabenisolation ist.
  3. Halbleitervorrichtung (100) gemäß Anspruch 1 oder 2, wobei sich der Steuerungsbereich (110) bis über die zweite Grabenisolation (120) erstreckt.
  4. Halbleitervorrichtung (100) gemäß einem der Ansprüche 1 bis 3, wobei der erste Diffusionsbereich (104) ein Sourcebereich ist und der zweite Diffusionsbereich (106) ein Drainbereich ist.
  5. Halbleitervorrichtung (100) gemäß einem der Ansprüche 1 bis 4, wobei die Halbleitervorrichtung (100) als Feldeffekttransistor eingerichtet ist.
  6. Halbleitervorrichtung (100) gemäß Anspruch 5, wobei der Feldeffekttransistor als Metalloxid-Halbleiter-Feldeffekttransistor eingerichtet ist.
  7. Halbleitervorrichtung (100) gemäß Anspruch 6, wobei der Metalloxid-Halbleiter-Feldeffekttransistor als Metalloxid-Halbleiter-Feldeffekttransistor mit erweiterter Drain eingerichtet ist.
  8. Halbleitervorrichtung (100) gemäß einem der Ansprüche 1 bis 7, wobei die zweite Grabenisolation (120) ein Oxid aufweist.
  9. Halbleitervorrichtung (100), aufweisend: • ein Substrat (102); • einen Diffusionsbereich (106) in oder über dem Substrat (102), wobei der Diffusionsbereich (106) eine obere Oberfläche aufweist und wobei der Diffusionsbereich (106) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert ist; • einen Wannenbereich (204), wobei der Diffusionsbereich (106) in dem Wannenbereich (204) angeordnet ist und wobei der Wannenbereich (204) mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der Diffusionsbereich (106); • einen zusätzlichen Diffusionsbereich (104), wobei der zusätzliche Diffusionsbereich (106) mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist; • einen zusätzlichen Wannenbereich (202), wobei der zusätzliche Diffusionsbereich (104) in dem zusätzlichen Wannenbereich (202) angeordnet ist und wobei der zusätzliche Wannenbereich (202) mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der zusätzliche Diffusionsbereich (104) und wobei der Wannenbereich (204) und der zusätzliche Wannenbereich (202) in einem lateralen Abstand zueinander angeordnet sind; • einen aktiven Bereich (108), wobei der aktive Bereich (108) zwischen dem Diffusionsbereich (106) und dem zusätzlichen Diffusionsbereich (104) angeordnet ist; • einen Steuerungsbereich (110), der über dem aktiven Bereich (108) angeordnet ist; und • eine Grabenisolation (120), die zwischen dem Diffusionsbereich (106) und dem aktiven Bereich (108) angeordnet ist; • wobei die Grabenisolation (120) eine Tiefe im Bereich von 10 nm bis 200 nm aufweist.
  10. Halbleitervorrichtung (100) gemäß Anspruch 9, wobei sich die Grabenisolation (120) in das Substrat erstreckt von der oberen Oberfläche des Diffusionsbereichs (106) mit einer Tiefe im Bereich von 10 nm bis 175 nm.
  11. Halbleitervorrichtung (100) gemäß Anspruch 9 oder 10, ferner aufweisend: • eine weitere Grabenisolation (116), die benachbart zu dem aktiven Bereich (108) gegenüber der Grabenisolation (120) angeordnet ist, • wobei die weitere Grabenisolation (116) seitlich benachbart zu dem zusätzlichen Diffusionsbereich (104) gegenüber dem aktiven Bereich (108) angeordnet ist.
  12. Halbleitervorrichtung (100) gemäß Anspruch 11, wobei die weitere Grabenisolation (116) eine flache Grabenisolation ist.
  13. Halbleitervorrichtung (100) gemäß Anspruch 11, wobei die weitere Grabenisolation (116) sich in das Substrat (102) erstreckt von der oberen Oberfläche des Diffusionsbereichs (106) mit einer Tiefe von wenigstens 300 nm.
  14. Halbleitervorrichtung (100) gemäß einem der Ansprüche 9 bis 13, wobei sich der Steuerungsbereich (110) bis über die Grabenisolation (120) erstreckt.
  15. Halbleitervorrichtung (100) gemäß einem der Ansprüche 9 bis 14, wobei der Diffusionsbereich (106) ein Drainbereich ist.
  16. Halbleitervorrichtung (100) gemäß einem der Ansprüche 9 bis 15, wobei die Halbleitervorrichtung (100) als Feldeffekttransistor eingerichtet ist.
  17. Halbleitervorrichtung (100) gemäß Anspruch 9, wobei die Grabenisolation (120) Material aufweist, das aus einer Gruppe ausgewählt ist, die aus einem Oxid, einem Nitrid und einem Oxynitrid besteht.
  18. Elektronischer Schaltkreis (900) mit einem Transistor (902), der Transistor (902) aufweisend: • einen ersten Diffusionsbereich (104); • einen zweiten Diffusionsbereich (106), • wobei der erste Diffusionsbereich (104) und der zweite Diffusionsbereich (106) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sind; • einen ersten Wannenbereich (202), wobei der erste Diffusionsbereich (104) im ersten Wannenbereich (202) angeordnet ist und wobei der erste Wannenbereich (202) mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der erste Diffusionsbereich (104); • einen zweiten Wannenbereich (204), wobei der zweite Diffusionsbereich (106) im zweiten Wannenbereich (204) angeordnet ist und wobei der zweite Wannenbereich (204) mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der zweite Diffusionsbereich (106); • wobei der erste Wannenbereich (202) und der zweite Wannenbereich (204) in einem lateralen Abstand zueinander angeordnet sind; • einen aktiven Bereich (108), der zwischen dem ersten Diffusionsbereich (104) und dem zweiten Diffusionsbereich (106) angeordnet ist; • einen Steuerungsbereich (110), der über dem aktiven Bereich (108) angeordnet ist; • eine erste Grabenisolation (116), die seitlich benachbart zu dem ersten Diffusionsbereich (104) gegenüber dem aktiven Bereich (108) angeordnet ist; und • eine zweite Grabenisolation (120), die zwischen dem zweiten Diffusionsbereich (106) und dem aktiven Bereich (108) angeordnet ist; • wobei die zweite Grabenisolation (120) eine geringere Tiefe aufweist als die erste Grabenisolation (116).
  19. Elektronischer Schaltkreis (900) gemäß Anspruch 18, der als Treiberschaltkreis eingerichtet ist.
  20. Elektronischer Schaltkreis (900) gemäß Anspruch 19, der als Eingabe-/Ausgabe-Schaltkreis eingerichtet ist.
  21. Elektronischer Schaltkreis (900) gemäß Anspruch 18, der als Verstärker-Schaltkreis eingerichtet ist.
  22. Elektronischer Schaltkreis (900) gemäß Anspruch 21, der als Leistungsverstärker-Schaltkreis eingerichtet ist.
  23. Elektronischer Schaltkreis (900) gemäß Anspruch 18, der als Hochspannungs-Schaltkreis eingerichtet ist.
  24. Elektronischer Schaltkreis (900) gemäß Anspruch 23, der als Hochspannungs-Hochfrequenz-Schaltkreis eingerichtet ist.
  25. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: • Bilden eines ersten Diffusionsbereichs (104); • Bilden eines zweiten Diffusionsbereichs (106), • wobei der erste Diffusionsbereich (104) und der zweite Diffusionsbereich (106) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sind; • Bilden eines ersten Wannenbereichs (202), wobei der erste Diffusionsbereich (104) im ersten Wannenbereich (202) angeordnet ist und wobei der erste Wannenbereich (202) mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der erste Diffusionsbereich (104); • Bilden eines zweiten Wannenbereichs (204), wobei der zweite Diffusionsbereich (106) im zweiten Wannenbereich (204) angeordnet ist und wobei der zweite Wannenbereich (204) mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der zweite Diffusionsbereich (106); • wobei der erste Wannenbereich (202) und der zweite Wannenbereich (204) in einem lateralen Abstand zueinander angeordnet sind; • Bilden eines flachen Grabenisolationsgrabens; • Füllen des flachen Grabenisolationsgrabens mit dielektrischem Material; • Bilden eines Isolationsgrabens mit einer Tiefe, die geringer ist als die Tiefe des flachen Grabenisolationsgrabens; • Füllen des Isolationsgrabens mit dielektrischem Material.
  26. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: • Bilden eines Diffusionsbereichs (106), wobei der Diffusionsbereich (106) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert ist; • Bilden eines Wannenbereichs (204), wobei der Diffusionsbereich (106) im Wannenbereich (204) angeordnet ist und wobei der Wannenbereich (204) mit Dotieratomen desselben Leitfähigkeitstyps dotiert ist wie der Diffusionsbereich (106); • Bilden eines zusätzlichen Diffusionsbereichs (104), wobei der zusätzliche Diffusionsbereich (106) mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist; • Bilden eines zusätzlichen Wannenbereichs (202), wobei der zusätzliche Diffusionsbereich (104) in dem zusätzlichen Wannenbereich (202) angeordnet ist und wobei der zusätzliche Wannenbereich (202) mit Dotieratomen eines anderen Leitfähigkeitstyps dotiert ist als der zusätzliche Diffusionsbereich (104) und wobei der Wannenbereich (204) und der zusätzliche Wannenbereich (202) in einem lateralen Abstand zueinander angeordnet sind; • Bilden eines flachen Grabenisolationsgrabens; • Bilden eines Isolationsgrabens mit einer Tiefe, die geringer ist als die Tiefe des flachen Grabenisolationsgrabens; und • gleichzeitiges Füllen des flachen Grabenisolationsgrabens und des Isolationsgrabens mit dielektrischem Material.
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