DE69407852T2 - MOSFET mit niedrigdotiertem Drain und mit verbesserter Durchbruchspannungscharakteristik - Google Patents

MOSFET mit niedrigdotiertem Drain und mit verbesserter Durchbruchspannungscharakteristik

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Description

  • Die vorliegende Erfindung betrifft Passivierungsstrukturen, die über Metalloxid-Halbleiter- (MOS) Bauelementen liegen, und insbesondere Passivierungsstrukturen, die darunterliegende Bauelemente elektrisch abschirmen, und sie betrifft ganz besonders siliziumreiches Nitrid, das als Passivierungsschicht für seitliche doppeldiffundierte MOS- (DMOS-) Feldeffekttransistoren zum Einsatz kommt.
  • Seitliche doppeldiffundierte Metalloxid-Halbleiter- (seitliche DMOS-) Transistoren des Typs mit schwachdotierter Drain- (LDD) Zone (oder "seitliche LDD- DMOS-Transistoren") sind häufig in integrierten Hochspannungsschaltungen anzutreffen. Von diesen seitlichen LDD-DMOS-Bauelementen sind die selbstisolierten Bauelemente besonders wünschenswert, weil sie sich relativ leicht in Niederspannungsbauelemente integrieren lassen, die häufig zur Durchführung logischer Funktionen verwendet werden. Die selbstisolierten Bauelemente werden so beschrieben, weil für N-Kanal-Bauelemente die N+ Drain- und Source-Zonen jedes Transistors von den N+ Drain- und Source-Zonen anderer Transistoren durch den in Sperrichtung vorgespannten PN-Übergang getrennt werden, der zwischen jeder dieser Drain- und Source-Zonen und dem P-Substrat ausgebildet ist. Aufgrund der Selbstisolierung nehmen die selbstisolierten DMOS-Bauelemente eine geringere Fläche ein und sind daher relativ kostengünstiger als die übergangsisolierten seitlichen LDD-DMOS-Bauelemente oder die dielektrisch isolierten seitlichen LDD-DMOS- Bauelemente. Ein Überblick über die verschiedenen Typen der oben erörterten seitlichen LDD-DMOS-Bauelemente befindet sich in "Power Integrated Circuits - A Brief Overview" (Leitungsintegrierte Schaltungen - ein kurzer Überblick) von B. Baliga, IEEE Transactions on Electron Devices, Bd. ED-33, Nr. 12, Dezember 1986, Seiten 1936-9.
  • Fig. 1 zeigt einen Querschnitt durch einen seitlichen N-Kanal-LDD-DMOS-Transistor 100 mit der doppeldiffundierten N+ Source-Zone 102 und der P-Körperzone 103. Die P-Körper- und die Source-Zone 103 und 102 sind gemeinsam durch den Leiter 120 angeschlossen, der die P-Körperzone 103 über die P+ Kontaktzone 101 verbindet. Der Drain des Transistors 100 wird durch die N- LDD- oder Drift-Zone 122 und die N+ Kontaktzone 107 gebildet. Der Transistor 100 wird durch die Spannung von Gate 109 gesteuert, das sich über der Gateoxidschicht 110 befindet und von der Isolationschicht 121 umschlossen ist. Bei Bedarf kann eine tiefe P+ Zone 104 ausgebildet werden, um einen guten Kontakt zu dem P- Substrat 105 herzustellen. Diese tiefe P+ Zone 104 hat weder einen wesentlichen Einfluß auf die Durchbruchspannung des Transistors 100, noch erhöht sie die parasitäre Kapazität in Zusammenhang mit dem Transistor 100. Bei Bedarf kann auch eine zusätzliche N-Mulde 106 gebildet werden, um eine "tiefe" Drain-Zone zu bilden, die für Hochspannungsbauelemente mit längerem Drift geeignet sind, die eine höhere Durchbruchspannung erfordern. Ein Transistordurchbruch tritt häufig an dem hohen elektrischen Feld in Zusammenhang mit der Flanke der Drift-Zone 122 neben der N+ Kontaktzone 107 ("Drain-Flanke") auf, wenn die Drift-Zone 122 sehr schwach dotiert ist. Alternativ tritt ein Durchbruch wahrscheinlicher an der Flanke der Drift- Zone 122 neben dem Gate 109 ("Gate-Flanke") auf, wenn die Drift-Zone 122 relativ stärker dotiert ist. Eine höhere Dotierungsdosis in der Drift-Zone 122 reduziert den Einschaltwiderstand des Transistors 100, wodurch ein höherer Sättigungsstrom zugelassen wird. Ein Durchbruch an der Oberfläche nahe der Gate-Flanke der Drift-Zone 122 kann jedoch eine Ladungsmenge in der Gateoxidschicht 110 hinterlassen, die zu Zuverlässigkeitsproblemen und einer unstabilen Durchbruchspannung führen kann.
  • Fig. 2 zeigt die elektrische Potentialverteilung, wenn sich der Transistor 100 im Ausschaltzustand befindet. (In Fig. 2 sind die bedarfsabhängige tiefe P+ Zone 104 und die bedarf sabhängige N-Mulde 106 nicht dargestellt). Wie in Fig. 2 gezeigt, werden hohe elektrische Felder durch die dicht beabstandeten elektrischen Äquipotentiallinien (Verdichtung) an der Gate-Flanke der Drift-Zone 122 angedeutet. Die Verteilung hoher elektrischer Felder an der Gate-Flanke verringert die Durchbruchspannung des Transistors 100.
  • Fig. 3 veranschaulicht ein Verfahren des Standes der Technik zum Verringern der Verdichtung von elektrischen Äquipotentiallinien, um so die Durchbruchspannung des Transistors 100 zu erhöhen. Wie aus Fig. 3 hervorgeht, befindet sich ein Leiter 111, der als Feldplatte bezeichnet wird und elektrisch am Gate 109 oder an der Source-Zone 102 oder dem P-Körper 103 angeschlossen ist, oberhalb der Gate- Flanke der Drift-Zone 122. Wie in Fig. 3 gezeigt ist, verringert die Anwesenheit der Feldplatte 111 die Verdichtung von Äquipotentialen an der Gate-Flanke der Drift-Zone 122 oberhalb der Siliziumoberfläche und verringert somit die elektrischen Feldintensitäten an der Gate-Flanke. Die Feldplatte 111 kann mit Polysilizium und Metall gebildet werden. (Wenn die Feldplatte elektrisch am Gate 109 angeschlossen ist, dann wird die Feldplatte auch als "Gate-Platte" bezeichnet). Es bleiben jedoch weiterhin hohe elektrische Felder an den Seitenwänden (durch Pfeil A angedeutet) der N-Drift-Zone 122. Somit ist die Verringerung der elektrischen Äquipotentialverdichtung mit der Gate-Plattenmethode nicht zufriedenstellend, insbesondere deshalb, weil sinnvolle und erwartete Prozeßvariationen der Dotierungskonzentration der N-Drift- Zone 122 eine solche Feldverdichtung verschlimmern können.
  • Ein weiteres Verfahren zur Erhöhung der Durchbruchspannung eines seitlichen LDD-DMOS-Transistors wird mit der RESURF-Technik (Feld mit reduzierter Oberfläche) erzielt, die in "High Voltage Thin Layer Devices (RESURF Devices)" (Hochspannungs-Dünnschicht- Bauelemente (RESURF-Bauelemente)) von J. Appels et al im International Electron Device Meeting Technical Digest vom Dezember 1979 auf den Seiten 238-41 erörtert ist. Die RESURF-Technik sieht den seitlichen LDD-DMOS-Transistor in einer schwachdotierten N- Epitaxialschicht auf einem P- Substrat vor. Bei der RESURF-Technik sind benachbarte Transistoren durch P+ Zonen übergangsisoliert.
  • Fig. 4 zeigt einen übergangsisolierten seitlichen RESURF-DMOS-Transistor 200 mit einer feldformenden, vergrabenen P+ Schicht 201. In Fig. 4 ist der Transistor 200 in einer N- Epitaxialschicht 206 ausgebildet, die sich auf dem P- Substrat 205 befindet. Der Transistor 200 umfaßt die N+ Source- und Drain-Zonen 202 und 207, die P-Körper- Zone 203 und das Gate 209, die über einer Gate-Oxidschicht 210 ausgebildet und von der Isolatorschicht 221 umschlossen sind. Die N+ Source-Zone 202 und die P-Körper-Zone 203 sind gemeinsam durch die Metallisierung 220 angeschlossen. Zusätzlich weist der Transistor 200 eine feldformende vergrabene Schicht 201 auf, die von der P+ Isolierung 204 bis horizontal unter die Gate-Zone hinter der Gate-Flanke der Drift-Zone 222 verläuft. In Fig. 4 erhöht, zusätzlich zur erhöhten Durchbruchspannung aufgrund der RESURF- Effekte, die feldformende, vergrabene P+ Schicht 201 die Durchbruchspannung noch weiter durch "Auflockern" der Äquipotentiallinien in der N- Epitaxialschicht 206 neben der darunterliegenden Gate-Zone 209. Ein ähnlicher Transistor ist im US-Patent Nr. 4,300,150 mit dem Titel "Lateral Double-diffused MOS Transistor Device" (Seitliches doppeldiffundiertes MOS-Transistor-Bauelement), von S. Colak, eingereicht am 16. Juni 1980 und vergeben am 10. November 1981, offenbart.
  • Es wurde zwar die Durchbruchspannung des seitlichen RESURF-DMOS-Transistors 200 von Fig. 4 aufgrund der Anwendung der RESURF-Technik und der feldformenden, vergrabenen P+ Schicht 201 verbessert, aber der seitliche RESURF-DMOS-Transistor 200 ist vom Standpunkt der Packungsdichte her aufgrund der zusätzlichen Fläche, die die P+ Isolierschicht 204 benötigt, kostspielig. Außerdem muß die P+ Isolierzone 204 entsprechend geformt sein (siehe Fig. 4), um den Emitter-Basis-Übergang des parasitären vertikalen NPN-Hochleistungstransistors kurzzuschließen, der durch die N+ Source-Zone 202, die P-Körper-Zone 203 und die Epitaxialzone 206 gebildet wird. Durch das Kurzschließen des Emitter-Basis-Übergangs wird ein Phänomen verhindert, das als "common-emitter-base-open breakdown voltage snap-back" ("BVCEO snapback", Durchbruchspannung- Snap-Back bei Emitterschaltungen mit offener Basis) bezeichnet wird und das Bauelement zerstören kann. Bei der Herstellung der P+ Isolationszone 204 muß dafür Sorge getragen werden, daß bei der P+ Diffusion die N- Epitaxialschicht in das P- Substrat eindringt, um eine vollständige Isolierung zu gewährleisten.
  • Ferner bildet die P-Körper-Zone 203 des seitlichen RESURF-DMOS-Transistors 200 von Fig. 4 einen in Sperrichtung vorgespannten Übergang mit der N- Epitaxialschicht 206. Ein solcher in Sperrichtung vorgespannter Übergang erhöht die Wahrscheinlichkeit eines Durchgriffs- (Senkung der Sperrschicht) Durchbruchverschlechterung des seitlichen RESURF-DMOS- Transistors 200. Die Folge ist, daß die Möglichkeit einer Integration anderer bipolarer Elemente oder Hochspannungsbauelemente durch bauliche Faktoren des seitlichen RESURF-DMOS-Transistors beschränkt sind.
  • Daher ist ein selbstisolierter seitlicher LDD-DMOS- Transistor mit einem elektrischen Feld mit reduzierter Spitze an der Gate-Flanke der Drift-Zone äußerst wünschenswert. Ein solcher Transistor würde eine höhere Dotierungskonzentration in der Drift-Zone zulassen, ohne daß Zuverlässigkeit oder Durchbruchspannung herabgesetzt würden. Ferner ermöglicht ein solcher selbstisolierter seitlicher LDD-DMOS-Transistor die Durchbruchspannungs- und Zuverlässigkeitseigenschaften, ohne daß dies auf Kosten einer zusätzlichen Fläche für die P+ Isolierung in einem seitlichen RESURF-DMOS-Transistors ginge, und gibt dem Designer auch zusätzliche Freiheiten bei der Auswahl und Benutzung dickerer Epitaxialschichten für andere Zwecke wie z.B. die Bereitstellung eines vertikalen NPN-Transistors.
  • Die japanische Patentanmeldung JP-A-56,133,870 mit dem Titel "MOS Field Effect Semiconductor Device with High Breakdown Voltage" (MOS-Feldeffekt-Halbleiterbauelement mit hoher Durchbruchspannung) beschreibt ein Halbleiterbauelement, das eine hochohmsche Schicht in Kontakt mit dem Source und dem Drain des Bauelementes benutzt. Ein konstanter Spannungsgradient in der hochohmschen Schicht hält einen Spannungsgradienten in einer darunterliegenden, schwachdotierten Drain-Zone etwa konstant und verbessert so die Durchbrucheigenschaften des Bauelementes.
  • Die US-A-5,086,332 beschreibt ein ähnliches Bauelement, ist aber speziell auf eine Diode gerichtet.
  • Die europäische Patentanmeldung EP-A-0,313,249 mit dem Titel "Resistive Field Shields for High Voltage Devices" (Chmsche Feldabschirmungen für Hochspannungsbauelemente) beschreibt eine ohmsche Abschirmung mit teilisolierendem (oder siliziumreichem) Siliziumnitrid in Kontakt mit Bauelementelektroden, die bei Bedarf auch als äußere Schutzschicht bei Hochspannungs-Siliziumbauelementen zum Einsatz kommen kann.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleiterstruktur bereitgestellt, umfassend ein Substrat eines ersten Leitfähigkeitstyps, eine Epitaxialschicht des ersten Leitfähigkeitstyps, die auf dem Substrat ausgebildet ist, eine erste Zone, die in der Epitaxialschicht ausgebildet ist, eine zweite Zone eines zweiten Leitfähigkeitstyps, die in der Epitaxialschicht ausgebildet ist, wobei die zweite Zone von der ersten Zone getrennt ist, eine Drift-Zone des zweiten Leitfähigkeitstyps, die in der Epitaxialschicht zwischen der ersten Zone und der zweiten Zone ausgebildet ist, wobei die Drift-Zone in Kontakt mit der zweiten Zone ist, eine Kanalzone in der Epitaxialschicht zwischen der Drift-Zone und der ersten Zone, und eine Isolierschicht,. die über der Epitaxialschicht liegt, und wobei ein elektrisches Feld in der Drift-Zone und der Kanalzone gebildet wird, wenn die erste Zone auf einer ersten Spannung und die zweite Zone auf einer zweiten Spannung ist, gekennzeichnet durch eine Passivierungsschicht, die siliziumreiches Siliziumnitrid umfaßt, das über der Isolationsschicht liegend ausgebildet ist, wobei die Passivierungsschicht elektrisch mit der ersten Zone und der zweiten Zone verbunden ist, und eine vergrabene Schicht des ersten Leitfähigkeitstyps, wobei die vergrabene Schicht einen Abschnitt hat, der sich unter der Kanalzone und der Drift-Zone befindet, so daß eine Spannung der vergrabenen Schicht zum Bilden des elektrischen Feldes der Drift-Zone und der Kanalzone beiträgt.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Ausbilden einer Hochspannungs- Halbleiterstruktur bereitgestellt, umfassend die folgenden Schritte: Ausbilden einer stark dotierten Feldbildungszone eines ersten Leitfähigkeitstyps in einer Oberfläche eines Halbleitersubstrats, Ausbilden einer Epitaxialschicht des ersten Leitfähigkeitstyps auf der Oberfläche des Halbleitersubstrats, Ausbilden einer ersten stark dotierten Kontaktzone in der Epitaxialschicht, Ausbilden einer schwach dotierten Drift-Zone eines zweiten Leitfähigkeitstyps in der Epitaxialschicht, wobei die Drift-Zone von der ersten Kontaktzone durch einen Kanal in der Epitaxialschicht getrennt ist, Ausbilden einer zweiten Kontaktzone des zweiten Leitfähigkeitstyps in der Epitaxialschicht und in Kontakt mit der Drift-Zone, Ausbilden einer Isolationsschicht über dem Halbleiter, Ausbilden von Kontakten durch die Isolationsschicht zu der ersten und der zweiten Kontaktzone, und Ausbilden einer siliziumreichen Siliziumnitrid-Passivierungsschicht, die über der Drift-Zone und im elektrischen Kontakt mit der ersten und der zweiten Kontaktzone liegt.
  • In einer Ausgestaltung ist eine leitende Gate-Platte (die aus Metall, dotiertem Polysilizium oder einem anderen geeigneten leitenden Material bestehen kann) über der Gate- Zone des selbstisolierten seitlichen DMOS-Transistors vorgesehen. In einer anderen Ausgestaltung ist eine tiefe Körper-Diffusionszone in dem selbstisolierten DMOS- Transistor vorgesehen. In einer weiteren Ausgestaltung ist eine tiefe Drain-Diffusionszone in dem selbstisolierenden DMOS-Transistor vorgesehen. In einer weiteren Ausgestaltung bilden das Gate, die vergrabene P+ Schicht und die Drift- Zonen des selbstisolierten seitlichen LDD-DMOS-Transistors eine im wesentlichen ringförmige Struktur um die Drain- Zone. In diesen Ausgestaltungen bietet die vergrabene Schicht in Zusammenhang mit der bzw. den obengenannten Struktur(en) Feldgestaltungsflexibilität zur Erhöhung der Durchbruchspannung durch Auflockern der elektrischen Feldverdichtung.
  • In einer weiteren Ausgestaltung der vorliegenden Erfindung bilden die Drift- und die vergrabene P+ Zone eine im wesentlichen ringförmige Struktur um die Drain-Zone. Bei dieser Ausgestaltung wird jedoch nur ein Teil der Drift- Zone von der Kanalzone begrenzt; ein anderer Teil der Drift-Zone stößt an eine "inaktive Flanke" an, die durch eine Feldoxidschicht und die Drain-Zone gebildet wird. Unter der inaktiven Flanke ist eine vergrabene P+ Schicht vorgesehen, um die elektrische Feldintensität an der inaktiven Flanke zu reduzieren.
  • In einer weiteren Ausgestaltung der vorliegenden Erfindung wird eine Diode durch Eliminieren der aktiven Kanalzone eines seitlichen LDD-DMOS-Transistors gebildet. Die vergrabene P+ Schicht reduziert die elektrischen Felder an der Drift/Feldoxid-Grenzfläche und verbessert die Rückwärtserholungseigenschaften von der Katode zur Anode.
  • In einer weiteren Ausgestaltung der vorliegenden Erfindung wird vor der Bildung des Gates eine Feldoxidzone über der Drift-Zone ausgebildet. Das Gate wird über die Feldoxidzone ausgedehnt, um die elektrische Feldintensität an der Grenzfläche zwischen dem Kanal und den Drift-Zonen zu reduzieren.
  • In einer weiteren Ausgestaltung der Erfindung wird eine siliziumreiche Nitridpassivierungsschicht über aktiven Zonen einer integrierten Schaltung ausgebildet. Das siliziumreiche Nitrid befindet sich in elektrischem Kontakt mit einigen der aktiven Zonen in der Schaltung, ist jedoch hochohmig, so daß kein nennenswerter Strom zwischen den aktiven Zonen durch die siliziumreiche Nitridpassivierungsschicht fließt. Die Passivierungsschicht erreichende Ladung wird jedoch an der Passivierungsschicht durch die aktiven Elemente abgeleitet und staut sich nicht auf. Somit verhindert das siliziumreiche Nitrid einen Ladungsaufbau, der elektrische Felder in der darunterliegenden integrierten Schaltung verändert, und ermöglicht somit eine vorhersehbarere und konstantere elektrische Feldverteilung in der integrierten Schaltung.
  • In einer weiteren Ausgestaltung wird die siliziumreiche Nitridpassivierungsschicht mit einer Drift- Zone in einem integrierten Schaltungselement kombiniert. Die siliziumreiche Passivierungsschicht trägt zur Gestaltung und Reduzierung des elektrischen Feldes an der Flanke der Drift-Zone bei und verbessert so die Durchbrucheigenschaften des integrierten Schaltungselementes. Die siliziumreiche Passivierungsschicht reduziert auch die Ladungsaufbauschwankungen in der Passivierungsschicht und verringert die resultierende Bildladung in der Drift-Zone. Demgemäß kann die Drift-Zone stärker dotiert sein, als dies sonst möglich wäre.
  • Die vorliegende Erfindung wird nach Betrachtung der nachfolgenden ausführlichen Beschreibung in Zusammenhang mit den Begleitzeichnungen besser verständlich.
  • Fig. 1 zeigt einen selbstisolierten seitlichen LDD- DMOS-Transistor des Standes der Technik;
  • Fig. 2 zeigt die elektrische Äquipotentialverteilung für den selbstisolierten seitlichen LDD-DMOS-Transistor von Fig. 1;
  • Fig. 3 zeigt die elektrische Äquipotentialverteilung für einen bekannten selbstisolierten seitlichen LDD-DMOS- Transistor mit einer Gate-Platte;
  • Fig. 4 zeigt einen seitlichen RESURF-DMOS-Transistor mit einer vergrabenen P+ Schicht gemäß dem Stand der Technik;
  • Fig. 5 zeigt einen selbstisolierten seitlichen LDD- DMOS-Transistor 500 mit einer feldgestaltenden vergrabenen P+ Schicht 501;
  • Fig. 6 zeigt die elektrische Äquipotentialverteilung für den selbstisolierten seitlichen LDD-DMOS-Transistor 500 von Fig. 5;
  • Fig. 7 zeigt einen selbstisolierten seitlichen LDD- DMOS-Transistor 600 mit einer N-Mulde 606;
  • Fig. 8 vergleicht die elektrischen Feldverteilungen des seitlichen LDD-DMOS-Transistors von Fig. 1, des seitlichen LDD-DMOS-Transistors von Fig. 2 (d.h. mit einer Gate-Platte) und des seitlichen LDD-DMOS-Transistors 500 von Fig. 5;
  • Fig. 9 zeigt einen seitlichen LDD-DMOS- Hochspannungstransistor 900, der in CMOS- Niederspannungstransistoren 903 und 904 integriert ist, die jeweils mit vergrabenen P+ und N+ Schichten das CMOS-Latch- Up-Phänomen unterdrücken;
  • Fig. 10a ist ein Querschnitt eines selbstisolierten seitlichen LDD-DMOS-Transistors 1000 mit einer teilweisen inaktiven Flanke 1051 und einer vergrabenen P+ Schicht 501 unter der teilweisen inaktiven Flanke;
  • Fig. 10b ist eine Draufsicht auf den in Fig. 10a gezeigten selbstisolierten seitlichen DMOS-Transistor 1000;
  • Fig. 11 ist ein Querschnitt einer selbstisolierten LDD-Diode 1100 mit einer vergrabenen P+ Schicht 501 unter einer Drift-Zone 522, wobei die Drift-Zone 522 unterhalb einer Feldoxidschicht 1050 gemäß der vorliegenden Erfindung ausgebildet ist;
  • Fig. 12 ist ein Querschnitt eines selbstisolierten seitlichen LDD-DMOS-Transistors 1200 mit einer vergrabenen P+ Schicht 501, die teilweise von der N- Drift-Zone 1222 überlappt wird, wobei die N- Drift-Zone 1222 unterhalb einer Feldoxidschicht 1250 ausgebildet ist;
  • Fig. 13 zeigt den selbstisolierten seitlichen LDD- DMOS-Transistor 500 mit einer isolierenden Passivierungsschicht und einer elektrischen Äquipotentialverteilung, die aufgrund eines Ladungsaufbaus auf der Oberfläche der Passivierungsschicht entsteht;
  • Fig. 14 zeigt den selbstisolierten seitlichen LDD- DMOS-Transistor 500A mit einer siliziumreichen Nitridpassivierungsschicht 1441 gemäß einer Ausgestaltung der vorliegenden Erfindung;
  • Fig. 15 zeigt den selbstisolierten seitlichen LDD- DMOS-Transistor 500B mit einer Mehrschicht- Passivierungsstruktur gemäß einer Ausgestaltung der vorliegenden Erfindung.
  • Es ist zu verstehen, daß die Figuren 5 bis 10 und 12 Beispiele einer Halbleiterstruktur mit Drift-Zonen und vergrabenen Schichten veranschaulichen.
  • Fig. 5 zeigt einen Querschnitt eines seitlichen LDD- DMOS-Transistors 500. Der seitliche LDD-DMOS-Transistor 500 ist eine im wesentlichen ringförmige Struktur, bei der das Gate 509, die Drift-Zone 522 und die vergrabene P+ Schicht 501 (siehe unten) die Drain-Zone auf allen Seiten umgeben.
  • In diesem Beispiel wird, wie in Fig. 5 gezeigt, der seitliche LDD-DMOS-Transistor 500 in einer schwachdotierten P- Epitaxialschicht 512 auf einem P- Substrat 505 ausgebildet. Die Epitaxialschicht 512 hat eine Dotierungskonzentration (z.B. Bor) von gewöhnlich 1,0 x 10¹&sup4;/cm³ bis 5,0 x 10¹&sup4;/cm³, obwohl die Dotierungskonzentration auch Werte von bis zu 8,0 x 10¹&sup5;/cm³ haben kann. Die Tiefe der Epitaxialschicht wird gemäß den beabsichtigten Betriebsbedingungen aller Bauelemente in der integrierten Schaltung gewählt. Ebenso wird der spezifische Widerstand des P- (z.B. bor-dotierten) Substrats 505 im Hinblick auf die beabsichtigte maximale Betriebsspannung aller Bauelemente gewählt, die in den Transistor 500 in der integrierten Schaltung integriert werden. Für bis zu 500 V kann ein spezifischer Widerstand von 30 bis 50 Ohm-cm benutzt werden. Für Vorgänge mit höherer Spannung (z.B. 1000 V und höher) kann ein höherer spezifischer Widerstand, sogar bis mehrere 100 Ohm-cm benutzt werden.
  • Die P- Epitaxialschicht 512 kann durch chemische Aufdampfung mit hoher Temperatur oder einer beliebigen anderen geeigneten, in der Technik bekannten Methode aufgetragen werden. Vor dem Ausbilden der P- Epitaxialschicht 512 wird die vergrabene P+ Schicht 501 durch ein konventionelles Verfahren wie beispielsweise Ionenimplantation in der Nähe der Oberfläche des P- Substrats 505 gebildet. Im Laufe des Ausbildens der P- Epitaxialschicht 512 findet eine Rückdiffusion der vergrabenen P+ Schicht 501 in Richtung auf die Oberfläche der P- Epitaxialschicht 512 statt. Je nach der Anzahl der Wärmezyklen in dem Prozeß wird mit einer anfänglichen Dotierungskonzentration gearbeitet, die so gewählt wird, daß die endgültige Dotierungskonzentration der vergrabenen P+ Schicht 501 in der Größenordnung von 10¹&sup6;/cm³ liegt. In dieser Ausgestaltung ergibt eine Borimplantatdosis von 5,0 x 10¹&sup4;/cm² bei 60 KeV die gewünschte endgültige Dotierungskonzentration in der vergrabenen P+ Schicht 501. Da die Rückdiffusion Werte von bis zu 8 Mikron haben kann, begrenzt diese Dicke die Mindesttiefe der P- Epitaxialschicht 512.
  • Fig. 5 zeigt eine tiefe P+ Zone 504, die, wenn dies auch nicht notwendig ist, einen besseren Kontakt zwischen der P-Körperzone 503 und dem P- Substrat 505 ergibt. Werin die tiefe P+ Zone 504 mit Ionenimplantation gebildet wird, dann kann mit einer Bordosis über 10¹&sup5;/cm² bei 60 KeV gearbeitet werden. Alternativ kann die P+ Zone 504 mit einem P+ Diffusionsverfahren mit unbegrenzter gasförmiger oder fester Borquelle gebildet werden. Die P-Körperzone 503 bestimmt die Schwellenspannung des seitlichen LDD-DMOS- Transistors 500. Die Implantatsdosis (bei 60 KeV), mit der die P-Körperzone 503 gebildet wird, liegt im Bereich zwischen 1,0 x 10¹³/cm² und 9,0 x 10¹³/cm² je nach der gewünschten Schwellenspannung, wobei die typische Dosis bei 5,0 x 10¹³/cm² liegt. Die Schwellenspannung für gemeinsame N+/P-Körper-Übergangstiefen variiert zwischen 0,7 und 3,0 V je nach dem Nettoprofil, das sich durch die Zusammenwirkung im Übergang zwischen N+ 502 und der P- Körperzone 503 ergibt. In dieser Ausgestaltung erfolgt im Verlaufe der Herstellung eine Tiefendiffusion in der P- Körperzone 503 bis zu einer Tiefe von 4 Mikron in das Substrat. Im Gegensatz zum seitlichen RESURF-LDD-DMOS- Transistor, wie z.B. dem in Fig. 4 gezeigten Transistor 200, gibt es keinen in Sperrichtung vorgespannten Übergang in der Nähe der P-Körperzone 503. Ein in Sperrichtung vorgespannter Übergang wird zwischen dem N+ Drain 507 und der P-Epitaxialschicht 512 gebildet, was zu weit von der P- Körperzone 503 entfernt ist, um zur Durchgriff- Durchbruchverschlechterung des Transistors 500 beizutragen.
  • Die N+ Source-Zone 502 und die N+ Drain-Zone 507 werden mit konventionellen Methoden wie eine Implantatdosis von 5,0 x 10¹&sup5;/cm² oder höher gebildet. In dieser Ausgestaltung wird ein Phosphor-Arsen-Gemisch von 50:50 benutzt, aber es kann auch eines der Dotierungsmittel ohne das andere eingesetzt werden. Die Drift-Zone 522 kann mit einer Gesamtimplantatdosis (z.B. Phosphor) von bis zu 4,0 x 10¹²/cm² ausgebildet werden, was etwa das Vierfache der Dotierungsmittel-Implantatdosis von Drift-Zonen ist, die im Stand der Technik erzielbar sind. Der Einschaltwiderstand dieses Transistors 500 ist daher gegenüber dem von seitlichen LDD-DMOS-Transistoren aus dem Stand der Technik erheblich herabgesetzt.
  • Es kann bei Bedarf auch eine N-Mulde 506 bereitgestellt werden. In diesem Fall kann eine N-Mulde 506 eine Tiefe von 3 bis 12 Mikron und eine Dotierungskonzentration (z.B. Phosphor) im Bereich zwischen 1,0 x 10¹&sup5;/cm³ und 2,0 x 10¹&sup6;/cm³ haben. Wenn die N-Mulde 506 implantiert wird, dann kann mit einer Implantatdosis (z.B. Phosphor) von 3,0 - 8,0 x 10¹²/cm² bei 60 - 100 KeV gearbeitet werden, um eine typische Oberf lächenkonzentration von im wesentlichen 8,0 x 10¹&sup5;/cm³ zu erzielen. Um außerdem eine Integration in P-MOS- Transistoren zu erma"glichen, bietet die bedarf sabhängige N- Mulde 506 zusätzliche Feldgestaltungsflexibilität (nachfolgend erläutert).
  • Eine bedarf sabhängige P+ Zone 513 (z.B. bor-dotiert) ergibt einen Source-P-Körper-Nebenschluß und bietet einen besseren Kontakt mit der P-Körperzone 503. Ohne die P+ Zone 513 erhält die P-Körper-Zone 503 unmittelbaren Kontakt mit dem Source/Körperkontakt 520 oder in Kombination mit der tiefen P+ Zone 504. Die Gate-Oxidschicht 510 und das Gate 509 des Transistors 500 werden mit einem konventionellen Verfahren gebildet.
  • Wesentlich ist, daß es in der in Fig. 5 gezeigten Struktur im Gegensatz zum seitlichen RESURF-DMOS-Transistor keinen parasitäten vertikalen NPN-Hochleistungstransistor gibt, der für BVCEO-Snapback anfällig ist. Das BVCEO- Snapback-Phänomen wurde oben im Zusammenhang mit dem RESURF-DMOS-Transistor 200 von Fig. 4 erörtert. In diesem Beispiel gibt es nur einen parasitären seitlichen NPN- Transistor mit einer langen Basis (somit geringerer Verstärkungsfaktor), die durch die Source- und die Drain- Zone 502 und 507 und die P-Epitaxial- und die P-Körper-Zone 512 und 503 gebildet wird. Somit wird im Transistor 500 ein BVCEO-Snapback mit geringerer Wahrscheinlichkeit auftreten.
  • In diesem Beispiel wird eine bedarfsabhängige Gate- Platte 511 (z.B. aus Aluminium) vorgesehen, um die elektrische Feldverdichtung auf der Siliziumoberfläche auf die bereits oben in Zusammenhang mit der in Fig. 2 gezeigten Gate-Platte beschriebene Weise zu reduzieren. Wesentlich ist, daß, wenn eine Reduzierung des elektrischen Feldes an der Drain-Flanke der Drift-Zone 522 gewünscht wird, das leitende Material 508 an der Drain-Kontakt-Zone 507 auch so ausgestaltet werden kann, daß es über der Isolationsschicht 521 über die Drain-Flanke der Drift-Zone 522 hinaus verläuft und eine Feld-Platte bildet.
  • Die elektrische Äquipotentialverteilung des Transistors 500 ist in Fig. 6 dargestellt. Wie in Fig. 6 gezeigt, werden durch die Anwesenheit der vergrabenen P+ Schicht 501 die elektrischen Aquipotentiallinien unter die Siliziumoberfläche seitlich weiter und gleichmäßiger in Richtung der Drain-Kontakt-Zone 507 gedrückt. Auf diese Weise wird die Verdichtung der durch den Pfeil A in Fig. 3 angedeuteten elektrischen Äquipotentiale durch die Anwesenheit der vergrabenen P+ Schicht 501 herabgesetzt. Somit wird die Durchbruchspannung des LDD-DMOS-Transistors 500 durch die Reduzierung der elektrischen Felder an der Gate-Flanke der Drift-Zone 522 und durch die Verschiebung der elektrischen Felder in das massive Silizium von den Oberflächenladungen weg erhöht. Aufgrund dieser Erhöhung der Durchbruchspannung kann die Dotierungskonzentration in der Drift-Zone 522 gegenüber dem Stand der Technik um das bis zu Vierfache erhöht werden, was zu einer entsprechenden Verringerung des Einschaitwiderstandes des Transistors 500 führt, wodurch die Fähigkeit des seitlichen LDD-DMOS- Transistors 500, höhere Stromwerte auszuhalten, erhöht wird. Ferner bleibt aufgrund der Tatsache, daß der Durchbruch in der Masse verbleibt, die Lawinendurchbruchspannung stabil, und die Ladung der darüberliegenden Oxidschicht 521 wird minimal gehalten.
  • Fig. 7 zeigt ein weiteres Beispiel der elektrischen Äquipotentialverteilung eines seitlichen LDD-DMOS- Transistors 600 mit einer N-Mulde 606. Zur Erleichterung des Vergleichs wurden gleichartige Strukturen der Transistoren 500 bzw. 600 in den Figuren 5 und 7 mit den gleichen Bezugsziffern bezeichnet. Fig. 7 zeigt, daß die N- Mulde 606 ebenfalls die elektrischen Äquipotentiale des Transistors 600 weiter in das massive Silizium und von den Oberflächenladungen weg schiebt. Somit ergibt sich durch Kontrollieren der Tiefe der N-Mulde 606 eine weitere Feldgestaltungsflexibilität zum Anpassen des Transistors 600 an die gewünschten Durchbrucheigenschaften. N-Mulden wie beispielsweise die N-Mulde 606 werden gewöhnlich für Betriebsspannungen über 200 V eingesetzt, kommen jedoch nicht so häufig zum Einsatz, wenn die Betriebsspannung unter 200 V liegt. Der Grund hierfür ist, daß sich die gewünschten Durchbrucheigenschaften bei Spannungen unter 200 V leichter erzielen lassen. Eine N-Mulde reduziert auch den Einschaltwiderstand der Hochspannungstransistoren.
  • Fig. 8 vergleicht die elektrischen Feldintensitäten entlang der Siliziumoberfläche von (a) einem seitlichen LDD-DMOS-Transistor im Stand der Technik, der dem in Fig. 1 gezeigten ähnlich ist; (b) einem seitlichen LDD-DMOS- Transistor, der dem Transistor in (a) ähnlich ist, aber eine Gate-Platte wie die gezeigte Gate-Platte 802 besitzt; und (c) einen seitlichen LDD-DMOS-Transistor mit einer vergrabenen P+ Schicht, wie beispielsweise der vergrabenen P+ Schicht 801. In Fig. 8 ist der Transistor in (a) durch die Struktur 800, minus der Gate-Platte 802 und der vergrabenen P+ Schicht 801, dargestellt; der Transistor in (b) wird durch die Struktur 800, minus der vergrabenen P+ Schicht 801, dargestellt; und der Transistor in (c) wird durch die Struktur 800 mit der Gate-Platte 802 und der vergrabenen P+ Schicht 801 dargestellt. Alle drei Transistoren in (a), (b) und (c) haben die Drain-Platte 804. Die Drain-Platte 804 verändert die Feldverteilung an der Drain-Flanke der Drift-Zone 805 in der oben erörterten Weise.
  • Fig. 8 zeigt die elektrischen Feldintensitäten entlang der Oberfläche des Siliziums in Abhängigkeit von der Distanz in X-Richtung. Wie in Fig. 8 gezeigt, repräsentieren die Kurven mit den Bezeichnungen 820, 821 und 822 jeweils die elektrischen Feldintensitätsprofile der Transistoren in (a), (b) und (c) (siehe oben). Es ist leicht ersichtlich, daß in allen drei Kurven 820, 821 und 822 die elektrische Feldintensität eine Spitze an der Gate- Flanke (Punkt x&sub1;) der Drift-Zone 805 hat und an der Drain- Flanke (Punkt x&sub4;) der Drift-Zone 805 Null zustrebt. Wie erwartet, entspricht die höchste elektrische Feldintensität an Punkt x&sub1; dem Transistor in (a). In dem Transistor von (a) fällt die elektrische Feldintensität (Kurve 820) mit zunehmendem Abstand von der Gate-Flanke der Drift-Zone rapide ab. Das elektrische Feld nimmt in diesem Fall mit einer Rate ab, die durch die Anwesenheit der Drain-Platte 804 zwischen den Punkten x&sub3; und x&sub4; gemäßigt wird. In dem Transistor von (b) ist die elektrische Feldintensität (Kurve 821) mehr oder weniger eben für die Zone unter der Gate-Platte 802 und nimmt dann auf dem Weg über die Gate- Platte 802 am Punkt x&sub2; in Richtung auf den Punkt x&sub4; mit einer im wesentlichen konstanten Rate ähnlich der in Kurve 820 gezeigten Abfalisrate ab. Wie die Kurven 820 und 821 illustrieren, haben sowohl die Gate- als auch die Drain- Platte 802 und 804 einen Nivellierungseffekt auf die elektrische Feldintensität entlang der Siliziumoberfläche unter diesen Platten. Wie jedoch durch die Kurve 822 gezeigt wird, hat der Transistor (c) mit der vergrabenen P+ Schicht 801 ein im wesentlichen gleichförmiges elektrisches Feldintensitätsprofil entlang der gesamten Länge (x&sub1; bis x&sub4;) der Drift-Zone 805.
  • Über die oben erörterten Vorteile hinaus führt die vergrabene P+ Schicht, wie z.B. die vergrabene P+ Schicht 501 des Transistors 500 von Fig. 5, zu einer Verringerung der Lebensdauer des injizierten Minderheitsträgers, wodurch die Rückwärtserholungszeiteigenschaften in der durch den Drain 507 gebildeten Diode, der P- Epitaxialschicht 512 und dem P- Substrat 505 verbessert werden. Ferner können, während die vergrabene P+ Schicht 501 gebildet wird, auch vergrabene P+ Schichten unter den Niederspannungs-NMOS- Transistoren gebildet werden, die zum Implementieren der Schaltungen wie beispielsweise Logikschaltungen zum Einsatz kommen, die auf demselben Halbleitersubstrat integriert werden. Die vergrabenen Schichten unter solchen Niederspannungs-NMOS-Transistoren reduzieren die Anfälligkeit der integrierten Schaltung gegenüber dem CMOS- Latch-Up-Zustand.
  • Fig. 9 zeigt einen seitlichen LDD-DMOS-Transistor 901, der auf ringförmige Weise ausgebildet und auf demselben Substrat integriert ist wie zwei Niederspannungs-CMOS- Transistoren 903 und 904. In Fig. 9 dienen die vergrabenen Schichten 905 und 906 nicht nur als Feldgestaltungsstrukturen für den Transistor 901, sondern auch als Latch-Up-Unterdrückungsstruktur für den NMOS- Transistor 904. Somit sind, von oben betrachtet, die Drift- , Drain-, P-Körper-, die verschiedenen vergrabenen P+ Zonen und andere Strukturen des seitlichen LDD-DMOS-Transistors 901 ringförmige Strukturen. Wie in Fig. 9 gezeigt, ist beispielsweise der Leiter 910, der die P-Körper-Zonen und die Source-Zonen des seitlichen LDD-DMOS-Transistors 901 verbindet, als ringförmig dargestellt.
  • Fig. 10a zeigt einen seitlichen LDD-DMOS-Transistor 1000, der dem in Fig. 5 gezeigten Transistor 500 ähnlich ist, mit der Ausnahme, daß bei dem Transistor 1000 nur ein Teil der Drift-Zone 522 an eine aktive Kanalzone unter dem Gate 1009 angrenzt. Das heißt, im Gegensatz zum Gate 509 des Transistors 500 ist das Gate 1009 des Transistors 1000 keine ringförmige Struktur um die Drain-Zone 507. Auch hier bedeuten, um einen Vergleich zu vereinfachen, dieselben Bezugsziffern in den Figuren 5 und 10a Strukturen, die funktionell und strukturell gleichartig sind. Außerdem sind der Source/Masse-Kontakt 1020, die P+ Zone 1013, die P- Körper-Zone 1003 des Transistors 1000, auch wenn sie unterschiedliche Bezugsziffern erhielten, funktionell ähnlich wie der entsprechende Source/Masse-Kontakt 502, die P+ Zone 513 und die P-Körperzone 503 des Transistors 500 und können im wesentlichen auf die gleiche Weise ausgebildet werden, wie oben für den Transistor 500 beschrieben wurde.
  • Wie in Fig. 10a gezeigt, wird eine Feldoxidzone 1050 durch einen in der Technik bekannten LOCOS-Prozeß ausgebildet. Diese Oxidzone 1050, die gewöhnlich eine Dicke im Bereich zwischen 5000 Å und 2 Mikron hat, vor der Bildung des Gates 1009 ausgebildet und stößt, wie in Fig. 10a gezeigt, auf der der Kanalzone abgelegenen Seite der Drift-Zone 522 an die Drift-Zone 522 an. Die Grenzfläche 1051 zwischen der Drift-Zone 522 und der Feldoxidzone 1050 wird als die "inaktive Flanke" bezeichnet, und die Grenzfläche 1052 zwischen der Drift-Zone 522 und der Kanal- Zone wird als die "aktive Flanke" bezeichnet. Wie oben erwähnt, kann sich, wie in der Gate-Flanke, je nach dem spezifischen Widerstand der Drift-Zone 522, ein nachteiliges hohes elektrisches Feld an der inaktiven Flanke 1051 entwickeln. Dieses nachteilige hohe elektrische Feld kann weiter durch die Anwesenheit eines P- Felddotierungsmittels oder durch belastungsinduzierte kristalline Defekte an der Grenzfläche zwischen der Oxidzone 1050 und der Drift-Zone 522 erhöht werden. Eine Quelle für solche kristalline Defekte ist der oben erwähnte LOCOS-Feldoxidierungsschritt. Daher ist unter der inaktiven Flanke ein Abschnitt der vergrabenen P+ Schicht 501 vorgesehen. Dieser Abschnitt der vergrabenen P+ Schicht 501 schiebt die elektrischen Äquipotententiallinien von der inaktiven Flanke 1051 im wesentlichen auf dieselbe Weise weg in das massive Silizium, wie dies durch die vergrabene P+ Schicht 501 unter der oben beschriebenen aktiven Flanke 1052 geschieht.
  • Fig. 10b zeigt eine Draufsicht auf eine mögliche Anordnung des Transistors 1000. In Fig. 10b sind die inaktive Flanke 1051 und die aktive Flanke 1052 auf gegenüberliegenden Seiten der Drain-Zone 507 dargestellt. Das Ausmaß der vergrabenen P+ Schicht 501, der Drift-Zone 522 und der bedarf sabhängigen Gate-Platte 511 sind jeweils durch bidirektionale Pfeile 1061, 1062 und 1063 angedeutet. Die Feldoxidschicht 1050 liegt außerhalb des massiven Rechtecks 1057. Das Gate 509, der Source/Masse-Kontakt 520 und die Source-Zone 502 sind ebenfalls angedeutet.
  • In der oben beschriebenen Technologie kann sich eine Diodenstruktur aus dem Eliminieren des aktiven Gates von einem seitlichen LDD-DMOS-Transistor wie z.B. dem Transistor 1000 von Fig. 10a ergeben. Eine solche Diode ist in Fig. 11 dargestellt und hat dieselben Bezugsziffern wie entsprechende Strukturen in den Figuren 10a und 11. In Fig. 11 wird eine Diode durch das P-Substrat 505 (Anode), die P- Epitaxialschicht 512 und die Drain-Zone 507 (Katode) ausgebildet. Die P-Substratschicht ist gemeinsam mit dem Source-Kontakt 1020 und der P+ Zone 1013 angeschlossen. Wie bei dem Transistor 1000, schiebt die vergrabene P+ Schicht die elektrischen Äquipotentiallinien von der inaktiven Flanke 1051 weg und in das massive Silizium, um ein hohes elektrisches Feld zu reduzieren, das an der inaktiven Flanke entstehen kann. Außerdem reduziert, wie oben erwähnt, die vergrabene P+ Schicht 501 die Lebenszeit des injizierten Minderheitsträgers und verbessert so die Rückwärtserholungszeit der Diode von der Katode zur Anode.
  • Fig. 12 zeigt ein weiteres Beispiel eines seitlichen LDD-DMOS-Transistors 1200, bei dem eine Feldoxidzone 1250 über der Drift-Zone 1222 ausgebildet ist. Wie der Transistor 500 von Fig. 5, hat der Transistor 1200 im wesentlichen eine ringförmige Struktur mit einem Gate 1209, einer Drift-Zone 1222 und der vergrabenen P+ Schicht 501 um die Drain-Zone 507. Auch hier erhielten wieder, um einen Vergleich zu erleichtern, gleichartige Strukturen der Transistoren 500 und 1200 (Fig. 5 und 12) dieselben Bezugsziffern. Die gleichartigen Strukturen der Transistoren 500 und 1200 können im wesentlichen auf dieselbe Weise ausgebildet werden, wie dies oben für den Transistor 500 beschrieben ist. Außerdem kann die Drift- Zone 1222 auf dieselbe Weise ausgebildet werden wie die Drift-Zone 522 des Transistors 500. Von Bedeutung in dem Transistor 1200 ist die Feldoxidschicht 1250, die in dem Transistor 500 von Fig. 5 nicht vorhanden ist. Diese Feldoxidzone 1250, die durch den oben erwähnten LOCOS- Prozeß hergestellt werden kann, unterscheidet sich von anderen verfügbaren Oxidschichten dadurch, daß sie eine beliebige dicke Oxidschicht sein kann, die vor der Ausbildung des Gates 1209 gebildet wird, so daß eine Überlappung des Gates 1209 über einen Teil der Feldoxidschicht 1250 wie in Fig. 12 gezeigt möglich ist. Diese Überlappung durch das Gate 509 über die Feldoxidschicht 1250 ergibt eine effektive Gate-Platte, um ein hohes elektrisches Feld an der Grenzfläche 1251 zwischen der Kanalzone 1253 und der Drift-Zone 1222 zu verhindern, um so die Durchbruchspannung des Transistors 1200 noch weiter zu verbessern.
    • ZUSAMMENWIRKEN MIT ÜBERLAGERTEN SCHICHTEN
  • Ein Problem, das bei integrierten Hochspannungsschaltungen entsteht, ist der Aufbau von Ladungen auf überlagerten Schichten wie beispielsweise einer Passivierungsschicht. Die Ladung auf der Passivierungsschicht ändert das elektrische Feld in dem darunterliegenden Silizium und kann eine Änderung der effektiven Ladung in einer schwachdotierten Zone zur Folge haben.
  • Die Ladung auf der Passivierungsschicht rührt gewöhnlich von der integrierten Schaltung selbst oder von der Umgebung her, wie beispielsweise durch oder von einer Plastikverpackung. In den meisten hochvolumigen Halbleiterprodukten wird eine Plastikverpackung gegenüber der kostspieligeren Keramikverpackung bevorzugt. Leider ist Plastik aber ein relativ poröses Material, das Feuchtigkeit und geladene Ionen durchläßt. Geladene Ionen können in dem Plastik zum Zeitpunkt der Bildung vorhanden sein. Geladene Ionen können auch auf der Oberfläche der Passivierungsschicht in eine Menge eingeschlossen werden, die von der Betriebsumgebung der integrierten Schaltung abhängig ist. Da die Betriebsumgebung integrierter Schaltungen variiert, läßt sich die Menge an vorliegender Ladung nur schwer voraussagen.
  • Fig. 13 zeigt Äquipotentiale, die sich dann ergeben, wenn eine Ladung 1333 und 1334 auf einer isolierenden Passivierungsschicht 1332 vorhanden ist, die über einem seitlichen N-Kanal-LDD-DMOS-Transistor 500 liegt. Isolierende Passivierungsschichten sind in der Technik bekannt und bestehen gewöhnlich aus Materialien wie Siliziumnitrid oder Oxynitrid. Die Menge an Ladung 1333 und 1334 variiert je nach der Betriebsumgebung und der Betriebszeit des Transistors 500. Die in Fig. 13 gezeichneten Feldlinien sind nur illustrativ. Die tatsächlichen Äquipotentiallinien sind abhängig von der Menge an Ladung 1333 und 1334.
  • Wenn der Transistor 500 in Betrieb ist, dann wandert die Ladung auf der Passivierungsschicht 1332, was dazu führt, daß sich eine negative Nettoladung 1333 über der Drain-Zone 507, dem Drain-Kontakt 508 und der N- Drift-Zone 522, d.h. den Abschnitten der integrierten Schaltung mit der höchsten Spannung, aufbaut. Eine positive Nettoladung 1324 baut sich über der Source-Zone 502, dem Kontakt 520 und dem Gate 509 auf, d.h. den Zonen der Schaltungen mit der niedrigsten Spannung.
  • Die Ladungen 1333 und 1334 konzentrieren die Äquipotentiale und erhöhen die Stärke des elektrischen Feldes in der Nähe der Zone mit der höchsten und der niedrigsten Spannung. Das elektrische Feld ist insbesondere in der Nähe der Flanke des Gates 509 stärker, als dies ohne die Ladungen 1333 und 1334 der Fall wäre, und die Durchbruchspannung ist herabgesetzt. Die Wirkung ist ähnlich wie eine Änderung der Dotierungsdosis in der Drift- Zone 522 und kann als eine effektive Ladungsänderung in der Drift-Zone 522 angesehen werden, wenn sich der Transistor im Ausschaltzustand befindet.
  • Der Transistor 500 muß mit einer Toleranz für einen erwarteten Bereich der Ladungen 1333 und 1334 auf darüberliegenden Schichten und für eine erwartete Änderung der Durchbruchspannung ausgelegt werden. Wenn die Ladung jedoch den erwarteten Betrag übersteigt, dann kann die integrierte Schaltung möglicherweise ausfallen. Bei einem typischen Transistor mit einer maximalen Durchbruchspannung von 600 V und einer isolierenden Passivierungsschicht kann der Ladungsaufbau auf der Passivierungsschicht die Durchbruchspannung um bis zu etwa 300 V verringern.
  • Um das Problem des Ladungsaufbaus zu vermeiden, kann eine Schicht aus halbisolierendem polykristallinem, mit Sauerstoff dotiertem Silizium (SIPOS) in elektrischen Kontakt mit darunterliegenden aktiven Schaltungselementen gebracht werden. SIPOS ist so leitend, daß ein meßbarer Strom zwischen den aktiven Elementen auf der integrierten Schaltung durch die SIPOS-Schicht fließt. Die Wirkung des Stromflusses durch die SIPOS-Schicht ergibt eine Spannungsverteilung in der SIPOS-Schicht. Die Spannungsverteilung dominiert die Auswirkungen des Ladungsaufbaus auf den Schichten, die über der SIPOS- Schicht liegen, und erzeugt ein vorhersagbares elektrisches Feld in den darunterliegenden Zonen. Ferner wird jedes Ion, das mit der SIPOS-Schicht in Kontakt kommt, durch den Fluß von Ladung zu und von den darunterliegenden aktiven Schaltungselementen neutralisiert.
  • Es gibt wenigstens zwei Probleme in Verbindung mit der Benutzung eines Stromflusses durch eine SIPOS-Schicht, um die Auswirkungen eines Ladungsaufbaus auf der Oberfläche einer Passivierungsschicht zu vermeiden. Eines besteht darin, daß durch den kontinuierlichen Stromfluß durch die ohmsche SIPOS-Schicht Leistung vergeudet wird. Das andere besteht darin, daß der Strom in einer SIPOS-Schicht möglicherweise nicht zu einer Hochgeschwindigkeitsschaltung paßt, weil SIPOS-Schichten im allgemeinen eine große RC- Zeitkonstante haben. Wenn das darunterliegende Schaltungselement die Spannung umschaltet, dann ändert sich die Strom- und Spannungsverteilung in der SIPOS-Schicht nicht mit derselben Geschwindigkeit. Die Folge ist, daß die Spannungen in der SIPOS-Schicht möglicherweise mit kritischen elektrischen Feldern in den darunterliegenden Schaltungselementen ansteigen und einen Durchbruch verursachen.
  • Fig. 14 zeigt eine Ausgestaltung der Erfindung, die eine Schicht 1441 benutzt, die aus siliziumreichem Nitrid besteht und hier auch als halbisolierendes Silizium (SinSiN) bezeichnet wird. Die SinSiN-Schicht 1441 fungiert sowohl als schützende hermetische Dichtung für die integrierte Schaltung als auch als Struktur zur Verhinderung eines Ladungsaufbaus. Die SinSiN-Schicht 1441 ist vorzugsweise nur leicht leitend, aber die Leitfähigkeit variiert erheblich in Abhängigkeit von Temperatur und elektrischem Feld. Bei 75º C hat eine typische SinSiN- Schicht eine Leitfähigkeit im Bereich zwischen etwa 10&supmin;&sup8; Ω cm und etwa 10&supmin;¹² Ω cm bei einem typischen Wert von etwa 10&supmin;¹&sup0; Ω cm, so daß der Stromfluß zwischen dem Source-Kontakt 520 und dem Drain-Kontakt 508 durch die SinSiN-Schicht 1441 vernachlässigbar ist.
  • Man geht davon aus, daß die Leitfähigkeit einer SinSiN-Schicht wie der Schicht 1441 von einem angelegten elektrischen Feld auf eine sehr nichtlineare Weise abhängig ist. Bei starken elektrischen Feldern wird die SinSiN- Schicht 1441 wesentlich leitender. Wenn sich beispielsweise eine negative Ladung auf der Oberfläche 1441A der SinSiN- Schicht 1441 in der Nähe der Hochspannungsbereiche wie z.B. dem Drain-Kontakt 508 aufbaut, dann wird das elektrische Feld in der Nähe der Ladung stärker und die SinSiN-Schicht 1441 wird so leitend, daß die Ladung zum Drain-Kontakt 508 fließt. Ladung auf der Oberfläche der SinSiN-Schicht 1441 wird dadurch neutralisiert und daran gehindert, über einen festen Wert hinaus anzusteigen.
  • In dem Transistor 500A bewirkt die SinSiN-Schicht 1441, daß elektrische Felder durch die Schichten des Transistors 500A und alle Zonen in dem Transistor 500A zusammenwirken, um das elektrische Feld zu gestalten und die Durchbruchspannung des Transistors 500A zu bestimmen. Insbesondere wirken die SinSiN-Schicht 1441, die Gate- Platte 511, die Geometrie und die Dotierungsdosis in der N- Drift-Zone 522 sowie die Geometrie der vergrabenen P+ Schicht 501 zusammen, um das elektrische Feld und die Durchbruchspannung zu regeln. Die Beziehung zwischen der SinSiN-Schicht 1441 und der Drift-Zone 522 ist besonders kritisch. Mit der SinSiN-Schicht 1441 nimmt das Problem der Änderungen der effektiven Ladung der Drift-Zone 522 ab. Demgemäß ist die effektive Ladungsdosis in der Drift-Zone unabhängig von der Betriebsumgebung immer bekannt. Der Transistor 500A kann so optimiert werden, daß er einen minimalen Einschaitwiderstand hat, oder so, daß er über breite Temperaturschwankungen arbeiten kann, ohne daß die Notwendigkeit besteht, Toleranzen für große Ladungsabweichungen auf der Passivierungsschicht zu berücksichtigen.
  • In einer Ausgestaltung des Transistors 500A beträgt der Abstand zwischen Drain-Kontakt 508 und Gate 509 60 um. Die vergrabene P+ Schicht 501 verläuft um 15 um an dem Gate 509 vorbei, liegt 15 um unterhalb der Oberfläche 522A mit einer Dotierungsdosis von 5 x 10¹³/cm². Durch thermische Prozesse diffundieren meßbare Dotierungskonzentrationen von der vergrabenen Zone auf eine Tiefe von 3 bis 4 um in die Oberfläche 522A. Die Drift-Zone 522 hat gewöhnlich eine Dotierungsdosis von 1,5 x 10¹²/cm², kann aber auch eine Dotierungsdosis von 1,2 x 10¹²/cm² haben. Die SinSiN-Schicht 1441 hat einen Brechungsindex von etwa 2,4, eine Dicke von 8000 Å und. liegt 1,1 um über der Oberfläche 522A. Diese Ausgestaltung hat eine maximale Durchbruchspannung von etwa 600 V, und die durch Ladungsaufbau verursachte Änderung der Durchbruchspannung ist auf weniger als etwa 30 V begrenzt.
  • Die SinSiN-Schicht kann durch bekannte plasmaverbessserte chemische Bedampfung (PECVD), beispielsweise mit kommerziell erhältlichen Geräten wie ASM Plasma 3, mit einer Gasströmungsrate von 0,64 Liter pro Minute (lpm) Silan SiH&sub4; und 2,8 lpm Ammoniak NH&sub3; bei 2 Torr und einer Leistungseinstellung von 1,2 kW gebildet werden.
  • Die siliziumreiche Nitridschicht 1441 wurde zwar in bezug auf einen Transistor 500A dargestellt, aber eine siliziumreiche Passivierungsschicht kann auch mit anderen Bauelementen mit Drift-Zonen und vergrabenen Schichten wie beispielsweise der in Fig. 11 gezeigten Diode 1100 eingesetzt werden.
  • Fig. 15 zeigt eine mehrschichtige Passivierungsstruktur 1540 bestehend aus der Schicht 1541 und der Schicht 1542, wodurch sich eine hermetische Dichtung für den Wafer sowie eine elektrische Abschirmung ergeben. Die Passivierungsstruktur beinhaltet eine Schicht 1541, die wie oben beschrieben aus einem Material wie SinSiN mit einer Dicke von 8000 Å gebildet wird, und eine Isolierungsschicht 1542 aus einem Material wie Siliziumnitrid Si&sub3;N&sub4;, das mit einer Dicke von 2000 Å über der Schicht 1541 aufgetragen wird. Mit PECVD-Prozessen können beide Schichten 1541 und 1542 während desselben Prozesses durch Ändern der chemischen Zusammensetzung der einströmenden Gase während des Auftragens aufgebracht werden.
  • Die Schicht 1541 schirmt die darunterliegenden Schaltungselemente gegen Ladung auf der Oberfläche der Schicht 1542 ab, indem eine Bildladung von den Kontakten 508 und 520 abgezogen wird, die die Oberflächenladung auf 1542 neutralisiert.
  • Fig. 15 illustriert auch, daß die Passiverungsstruktur aus mehreren Schichten wie z.B. zwei oder mehr Schichten bestehen kann, wobei jede Schicht eine andere Leitfähigkeit hat und die Kombination von Schichten gemeinsam mit den darunterliegenden aktiven Elementen das elektrische Feld in der integrierten Schaltung bildet.
  • Die obige ausführliche Beschreibung und die Begleitzeichnungen sollen die spezifischen Ausgestaltungen der vorliegenden Erfindung illustrieren, aber die vorliegende Erfindung nicht begrenzen. Verschiedene Modifikationen und Änderungen sind innerhalb des Umfangs der vorliegenden Erfindung möglich. So liegt es beispielsweise durchaus im Vermögen einer durchschnittlichen Fachperson, einen P-Kanal analog zu den seitlichen N-Kanal-LDD-DMOS-Transistoren 500, 500A oder 500B durch Umkehren der Leitfähigkeit aller relevanten Halbleiterzonen herzustellen. Als weiteres Beispiel ist es ebenso bekannt, daß die P+ Körperkontaktzone 513 und die N+ Kontaktzone 502 elektrisch getrennt werden können, so daß eine niedrige in Sperrichtung vorgespannte Umkehrspannung von ein paar Volt an den Source-Körper-Übergang angelegt werden kann, ohne die Leitungs- oder Durchbrucheigenschaften des Bauelementes wesentlich zu ändern. Eine solche Modifikation liegt innerhalb des Umfangs der vorliegenden Erfindung. Der Umfang der vorliegenden Erfindung ist durch die nachfolgenden Ansprüche definiert.

Claims (11)

1. Halbleiterstruktur, umfassend:
ein Substrat (505) eines ersten Leitfähigkeitstyps;
eine Epitaxialschicht (512) des ersten Leitfähigkeitstyps, die auf dem Subtrat ausgebildet ist;
eine erste Zone (513, 1013), die in der Epitaxialschicht ausgebildet ist;
eine zweite Zone (507) eines zweiten Leitfähigkeitstyps, die in der Epitaxialschicht ausgebildet ist, wobei die zweite Zone von der ersten Zone getrennt ist;
eine Driftzone (522) des zweiten Leitfähigkeitstyps, die in der Epitaxialschicht zwischen der ersten Zone und der zweiten Zone ausgebildet ist, wobei die Driftzone in Kontakt mit der zweiten Zone ist;
eine Kanalzone in der Epitaxialschicht zwischen der Driftzone und der ersten Zone; und
eine Isolationsschicht (521), die über der Epitaxialschicht liegt, und wobei ein elektrisches Feld in der Driftzone (522) und der Kanalzone gebildet wird, wenn die erste Zone (513, 1013) auf einer ersten und die zweite Zone (507) auf einer zweiten Spannung ist, gekennzeichnet durch:
eine Passivierungsschicht (1441, 1541), die siliziumreiches Siliziumnitrid umfaßt, das über der Isolationsschicht liegend ausgebildet ist, wobei die Passivierungsschicht elektrisch mit der ersten Zone und der zweiten Zone verbunden ist; und
eine vergrabene Schicht (501) des ersten Leitfähigkeitstyps, wobei die vergrabene Schicht einen Abschnitt hat, der sich unter der Kanalzone und der Driftzone befindet, so daß eine Spannung der vergrabenen Schicht zum Bilden des elektrischen Feldes in der Driftzone und der Kanalzone beiträgt.
2. Halbleiterstruktur nach Anspruch 1, bei der das siliziumreiche Siliziumnitrid eine solche Leitfähigkeit hat, daß kein signifikanter Strom zwischen der ersten und der zweiten Zone durch die Passivierungsschicht fließt, aber Strom von der ersten und der zweiten Zone fließt, wenn sich eine Ladung auf der Passivierungsschicht aufbaut, um die Ladung auf der Passivierungsschicht zu neutralisieren, bevor die Ladung das elektrische Feld in der Driftzone signifikant ändert.
3. Halbleiterstruktur nach Anspruch 1 oder 2, bei der die Passivierungsschicht folgendes umfaßt:
eine erste Passivierungsschicht in elektrischem Kontakt mit der ersten und der zweiten Zone; und
eine zweite Passivierungsschicht, die über der ersten Passivierungsschicht liegend ausgebildet ist, wobei die erste und die zweite Passivierungsschicht unterschiedliche Leitfähigkeiten besitzen.
4. Halbleiterstruktur nach einem der vorherigen Ansprüche, bei der die Passivierungsschicht eine Mehrzahl von Schichten aufweist, wobei jede Schicht eine Leitfähigkeit aufweist, die sich von der Leitfähigkeit einer benachbarten Schicht unterscheidet.
5. Halbleiterstruktur nach einem der vorherigen Ansprüche, ferner umfassend eine tiefe Mulde des ersten Leitfähigkeitstyps, die die erste Zone elektrisch mit der vergrabenen Schicht verbindet.
6. Halbleiterstruktur nach einem der vorherigen Ansprüche, ausgebildet als Feldeffekttransistor und umfassend eine Gate-Zone, die über der Isolationsschicht und der Kanalzone liegt, wobei die erste Zone vom zweiten Leitfähigkeitstyp ist.
7. Halbleiterstruktur nach Anspruch 7, ferner umfassend eine leitende Platte, die sich über der Gate-Zone befindet und über eine Grenzfläche zwischen der Kanalzone und der Driftzone verläuft.
8. Halbleiterstruktur nach einem der vorherigen Ansprüche, ausgebildet als DMOS-Transistor und ferner umfassend eine Körperzone des ersten Leitfähigkeitstyps, die in der Epitaxialschicht ausgebildet ist und eine Dotierungskonzentration hat, die höher ist als die der Epitaxialschicht, wobei die Körperzone unter der ersten Zone liegt und lateral über die erste Zone hinaus zwischen die erste Zone und die Driftzone verläuft.
9. Halbleiterstruktur nach einem der Ansprüche 1 bis 5, wenn als Diode ausgebildet, wobei die erste Zone vom ersten Leitfähigkeitstyp ist.
10. Verfahren zum Ausbilden einer Hochspannungs- Halbleiterstruktur nach einem der vorherigen Ansprüche, umfassend die folgenden Schritte:
Ausbilden einer stark dotierten Feldbildungszone eines ersten Leitfähigkeitstyps in einer Oberfläche eines Halbleitersubstrats;
Ausbilden einer Epitaxialschicht des ersten Leitfähigkeitstyps auf der Oberfläche des Halbleitersubstrats;
Ausbilden einer ersten stark dotierten Kontaktzone in der Epitaxialschicht;
Ausbilden einer schwach dotierten Driftzone eines zweiten Leitfähigkeitstyps in der Epitaxialschicht, wobei die Driftzone von der ersten Kontaktzone durch einen Kanal in der Epitaxialschicht getrennt ist;
Ausbilden einer zweiten Kontaktzone des zweiten Leitfähigkeitstyps in der Epitaxialschicht und in Kontakt mit der Driftzone;
Ausbilden einer Isolationsschicht über dem Halbleiter;
Ausbilden von Kontakten durch die Isolationsschicht zu der ersten und der zweiten Kontaktzone; und
Ausbilden einer siliziumreichen Siliziumnitrid- Passivierungsschicht, die über der Driftzone und in elektrischem Kontakt mit der ersten und der zweiten Kontaktzone liegt.
11. Verfahren nach Anspruch 10, ferner umfassend das Ausbilden einer stark dotierten Körperzone des ersten Leitfähigkeitstyps in der Epitaxialschicht, so daß die Körperzone unter der ersten Kontaktzone liegt und lateral über die erste Kontakzone hinaus zwischen der ersten Kontaktzone und der Driftzone verläuft.
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