CN109860300B - 半导体器件及其制造方法 - Google Patents

Abstract

本申请公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；外延层，位于衬底上；栅介质层，位于外延层上；栅极，位于栅介质层上；源区与漏区，分别位于栅极两侧；漂移区，位于外延层中，并与栅极的一侧相邻，漂移区与漏区位于栅极的同一侧；以及屏蔽环，至少覆盖漂移区与栅极相邻的部分，半导体器件还包括位于漂移区中的第一掺杂区，第一掺杂区与屏蔽环的位置对应，其中，衬底与外延层为第一掺杂类型，源区、漏区、漂移区、以及第一掺杂区为第二掺杂类型，第一掺杂区的掺杂浓度大于漂移区的掺杂浓度。该半导体器件通过在漂移区中设置第一掺杂区从而提高了半导体器件的击穿电压，同时降低了器件的导通电阻，优化了半导体器件的性能。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

在半导体器件中，横向双扩散金属氧化物半导体场效应晶体管(lateral double-diffused MOSFET,LDMOS)是一种射频功率放大器件，该器件市场需求量大、发展前景广阔，例如，在射频无线通信领域，基站和长距离发射机几乎全部使用硅基LDMOS高功率晶体管，此外，LDMOS还广泛应用于射频放大器，如高频(high frequency,HF)、甚高频(Very highfrequency,VHF)和特高频(Ultra High Frequency,UHF)通信领域、脉冲雷达、工业、科学和医疗应用、航空电子和通信系统等领域。

由于LDMOS具有高增益、高线性、高耐压、高输出功率、以及容易于与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺兼容等优点，硅基LDMOS晶体管已成为射频半导体功率器件的一个新热点。但是鉴于LDMOS的特殊应用方式，LDMOS需要使用在不同种类放大器设计中，因此需要其满足较高输出功率，同时能够保证合适的击穿耐压，从而有效提升器件的性能。

因此，希望进一步改进半导体器件结构与制造方法从而提供性能更好、更耐压的半导体器件。

发明内容

鉴于上述问题，本发明的提供了一种半导体器件及其制造方法，从而提高了半导体器件的击穿电压，同时降低了器件的导通电阻，优化了半导体器件的性能。

根据本发明的一方面，提供一种半导体器件，包括：衬底；外延层，位于所述衬底上；栅介质层，位于所述外延层上；栅极，位于所述栅介质层上；源区与漏区，分别位于所述栅极两侧；漂移区，位于所述外延层中，并与所述栅极一侧相邻，所述漂移区与所述漏区位于所述栅极的同一侧；以及屏蔽环，至少部分覆盖所述漂移区与所述栅极相邻的部分，所述半导体器件还包括位于所述漂移区中的第一掺杂区，所述第一掺杂区与所述屏蔽环的位置对应，其中，所述衬底与所述外延层为第一掺杂类型，所述源区、所述漏区、所述漂移区、以及所述第一掺杂区为第二掺杂类型，所述第一掺杂区的掺杂浓度大于所述漂移区的浓度。

优选地，还包括第二掺杂区，位于所述漂移区中，所述漏区位于所述第二掺杂区中，其中，所述第二掺杂区为第二掺杂类型，所述第二掺杂区的掺杂浓度大于所述漂移区的掺杂浓度。

优选地，所述第二掺杂区与所述第一掺杂区之间至少间隔部分所述漂移区。

优选地，还包括：阱区，自所述外延层的表面延伸至所述衬底中，所述阱区与所述源区位于所述栅极的同一侧；以及沟道区，至少部分位于所述阱区与所述漂移区之间，并且与所述漂移区接触，所述源区位于所述沟道区中，其中，所述阱区与所述沟道区为第一掺杂类型。

优选地，所述第一掺杂区与所述第二掺杂区的的掺杂浓度不小于3e12cm^-2，所述漂移区的掺杂浓度范围不大于2e12cm^-2。

优选地，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

根据本发明的另一方面，提供一种制造半导体器件的方法，包括：在衬底上形成外延层；在所述为延层上形成栅介质层；在所述栅介质层上形成栅极；在所述外延层中形成与所述栅极一侧相邻的漂移区；在所述栅极两侧分别形成源区与漏区，所述漏区与所述漂移区位于所述栅极的同一侧；以及形成屏蔽环，至少部分覆盖所述漂移区与所述栅极相邻的部分，所述方法还包括在所述漂移区中形成第一掺杂区，所述第一掺杂区与所述屏蔽环的位置对应，其中，所述衬底与所述外延层为第一掺杂类型，所述源区、所述漏区、所述漂移区、以及所述第一掺杂区为第二掺杂类型，所述第一掺杂区的掺杂浓度大于所述漂移区的掺杂浓度。

优选地，在形成所述源区与所述漏区之前，所述方法还包括在所述漂移区中形成第二掺杂区，所述漏区位于所述第二掺杂区中，其中，所述第二掺杂区为第二掺杂类型，所述第二掺杂区的掺杂浓度大于所述漂移区的掺杂浓度。

优选地，所述第一掺杂区与所述第二掺杂区在同一步骤中形成，或者，所述第一掺杂区与所述第二掺杂区在不同步骤中形成。

优选地，所述第二掺杂区与所述第一掺杂区之间至少间隔部分所述漂移区。

优选地，在形成所述源区与所述漏区之前，所述方法还包括：自所述外延层的表面延伸至所述衬底中形成阱区，所述阱区与所述源区位于所述栅极的同一侧；以及至少在所述阱区与所述漂移区之间形成沟道区，所述沟道区与所述漂移区接触，所述源区位于所述沟道区中，其中，所述阱区与所述沟道区为第一掺杂类型。

优选地，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

根据本发明实施例提供的半导体器件及其制造方法，通过在漂移区中设置第一掺杂区，第一掺杂区的位置和覆盖漂移区与栅极相邻的部分的屏蔽环的第一部分位置对应，利用第一掺杂区与漂移区之间的浓度差，同时消弱了漂移区靠近栅极部分的峰值电场以及漂移区位于屏蔽环末端部分的峰值电场，从而平衡了漂移区的电场分布，抑制了碰撞电离的产生，提升了半导体器件的击穿电压，同时提高了器件的饱和电流，降低了器件的导通电阻，达到了优化器件性能参数的目的。

在一些优选的实施例中，通过在漂移区中设置第二掺杂区，并使漏区位于第二掺杂区中，利用第二掺杂区与漂移区之间的浓度差，消弱了漂移区靠近漏区部分的峰值电场，进一步平衡了漂移区的电场分布，抑制了碰撞电离的产生，提升了半导体器件的击穿电压，同时进一步提高了器件的饱和电流，降低了器件的导通电阻，达到了优化器件性能参数的目的。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出根据本发明实施例的半导体器件的结构示意图。

图2至图9示出根据本发明实施例的半导体器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1示出根据本发明实施例的半导体器件的结构示意图。

如图1所示，本发明实施例的半导体器件包括：衬底101、外延层102、阱区103、漂移区104、第一掺杂区105、第二掺杂区106、沟道区107、源区108、漏区109、源极110、漏极111、栅介质层112、栅极113、氧化层114、屏蔽环115、以及覆盖源极110、漏极111、栅极113的钝化层。衬底101、外延层102、阱区103、以及沟道区107为第一掺杂类型，漂移区104、第一掺杂区105、第二掺杂区106、源区108、以及漏区109为第二掺杂类型。其中，第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

在下文的描述中，第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂，然而本发明实施例并不限于此，本领域技术人员可根据需要对掺杂类型进行相应设置。

在本实施例中，外延层102位于衬底101上。栅介质层112外延层102上。栅极113位于栅介质层112上。氧化层114覆盖栅极113与栅介质层112。屏蔽环115位于氧化层114中，屏蔽环115的第一部分覆盖漂移区104与栅极113相邻的部分，屏蔽环115的第二部分自栅极113的表面延伸至栅极113的侧壁并且与屏蔽环115的第一部相连。阱区103自外延层102的表面延伸至衬底101中，并位于栅极113的一侧。漂移区104位于外延层102中，并与栅极113的另一侧相邻，第一掺杂区105与第二掺杂区106位于漂移区104中，第一掺杂区105和覆盖漂移区104与栅极113相邻的部分的屏蔽环115的位置对应，具体的，第一掺杂区105的起始端位置稍微偏离栅极113靠近漂移区104的部分，第一掺杂区105的终止端位于屏蔽环115末端附近。第二掺杂区106与第一掺杂区105之间至少间隔部分漂移区104。漏区109位于第二掺杂区106中。沟道区107的第一部分位于阱区103与漂移区104之间，经过栅极113的下方与漂移区104接触，沟道区107的第二部分延伸至阱区103中。源区108自外延层102的远离衬底101的表面延伸进入沟道区107，并分别对应沟道区107的第一部分与沟道区107的第二部分。

在本实施例中，第一掺杂区105与第二掺杂区106的掺杂浓度均大于漂移区102的掺杂浓度，在一些具体的实施例中，第一掺杂区105与第二掺杂区106的掺杂浓度不小于3e12cm^-2，漂移区102的掺杂浓度不大于2e12cm^-2。

图2至图9示出根据本发明实施例的半导体器件制造方法的各个阶段的截面图。下面将结合图2至图9对发半导体器件的制造方法进行详细的说明。

本发明实施例的半导体器件制造方法开始于制备衬底101，如图2所示。

在该步骤中，衬底101的材料为硅，掺杂类型为P型掺杂，电阻率为0.005至0.015ohm.cm。

进一步地，在衬底101上形成外延层102，如图2所示。

在该步骤中，例如利用沉积工艺在衬底101上生长外延层102，其中，外延层102的厚度包括9μm，掺杂类型为P型掺杂，掺杂浓度小于衬底101的掺杂浓度。

进一步地，在外延层102中形成阱区103，如图2所示。

在该步骤中，例如利用离子注入与一次性高温推进工艺对外延层102进行P型掺杂，形成自外延层102的表面延伸到衬底101中的阱区103。

进一步地，在外延层102上形成栅介质层112，如图3所示。

在该步骤中，例如利用沉积工艺在外延层102上沉积栅介质层112，其中，栅介质层112的材料包括氧化物，厚度为100至

进一步地，在栅介质层112上形成栅极113，如图4所示。

在该步骤中，例如利用沉积工艺在栅介质层112上沉积多晶硅层，再利用光刻、刻蚀工艺图案化多晶硅层形成栅极113，其中，多晶硅层的厚度为4000至

进一步地，在外延层102中形成漂移区104，如图5所示。

在该步骤中，例如利用离子注入工艺在与栅极113的相邻的一侧进行N型掺杂从而形成漂移区104，漂移区104的掺杂浓度为10¹²至10¹³cm^-2，注入能量为100keV至200keV，注入离子为磷(P)离子。

进一步地，在漂移区104中形成第一掺杂区105，如图6所示。

在该步骤中，例如利用离子注入工艺在与栅极113相邻处的漂移区104中进行N型掺杂从而形成第一掺杂区105，其中，注入的掺杂离子浓度范围包括1e10¹²～2e10¹²cm^-2或者包括5e10¹¹～2e10¹²cm^-2，注入能量为100keV至200keV，注入离子为磷(P)离子。形成的第一掺杂区105的掺杂浓度为漂移区104的掺杂浓度与在该步骤中注入的掺杂离子浓度之和，在一些具体的实施例中，第一掺杂区105的掺杂浓度不小于3e12cm^-2。

进一步地，在漂移区104中形成第二掺杂区106，如图6所示。

在该步骤中，例如利用离子注入工艺在漂移区104中进行N型掺杂从而形成与第一掺杂区105间隔至少部分漂移区104的第二掺杂区106，其中，注入的掺杂离子浓度范围包括5e10¹¹～2e10¹²cm^-2，注入能量为100keV至200keV，注入离子为磷(P)离子。形成的第二掺杂区106的掺杂浓度为漂移区104的掺杂浓度与在该步骤中注入的掺杂离子浓度之和，在一些具体的实施例中，第二掺杂区106的掺杂浓度不小于3e12cm^-2。

需要说明的是，本发明实施例的第一掺杂区105与第二掺杂区106可以在同一步骤中形成，也可以在不同步骤中形成。然而本发明实施例并不限于此，本领域技术人员可以根据对漂移区表面的电场强度分布进行评估，基于漂移区电场强度分布对漂移区注入离子，进行补偿，从而消弱漂移区电场的峰值，从而达到平衡漂移区电场分布的目的，形成第一掺杂区105与第二掺杂区106时注入的离子浓度可根据需要进行调整。

进一步地，在外延层102中形成沟道区107，如图7所示。

在该步骤中，例如在栅极113与漂移区104相邻的另一侧，利用栅极113自对准离子注入工艺对外延层102进行P型掺杂，再利用高温推进工艺使离子进行扩散形成沟道区107，一部分沟道区107位于阱区103与漂移区104之间，经过栅极113的下方与漂移区104接触，另一部分沟道区107延伸至阱区103中，其中，沟道区107的浓度为10¹²至10¹⁴cm^-2，注入能量为50keV，注入离子为硼(B)离子。

进一步地，在沟道区107中形成源区108，在第二掺杂区106中形成漏区109，如图8所示。

在该步骤中，例如利用离子注入工艺分别在沟道区107与第二掺杂区106中进行N型掺杂，在源区108与漏区109注入的离子浓度为4×10¹⁵至6×10¹⁵cm^-2，注入能量为80至120keV，注入离子为砷(As)离子。最后用高温推进工艺形成源区108和漏区109。本领域技术人员应理解，对于源区108和漏区109的离子注入并没有顺序要求。

然而本发明实施例并不限于此，本领域技术人员可根据需要对上述步骤中的掺杂离子进行其他设置。

进一步地，利用掩模光刻工艺在栅介质层112上形成开口以部分地暴露部分源区108、漏区109以及栅极113。在开口区域以及栅极113上形成硅化物层，以形成源区108、漏区109与各极金属的欧姆接触层。再次积淀厚度500至

的氧化层114后，积淀金属钨或金属钛，利用光刻工艺在栅极113靠近漏区109一侧形成屏蔽环115。可以显著改善器件的击穿电压、导通电阻等特性，增加耐压能力，进一步提高热载流子抵抗力。最后，利用光刻工艺暴露源区108和漏区109，在硅化物层上形成源极110和漏极111，如图9所示。

进一步地，覆盖源极110、漏极111、栅极113的钝化层，最终形成如图1所示的半导体器件。

根据本发明实施例的半导体器件及其制造方法，根据半导体器件的结构评估器件漂移区表面电场强度分布，基于漂移区电场强度分布对漂移区进行杂质补偿注入，既在漂移区中峰值电场的高电势一侧形成重掺杂的第一掺杂区与第二掺杂区，在峰值电场的低电势一侧形成掺杂较轻漂移区。其中，第一掺杂区的位置和覆盖漂移区与栅极相邻的部分的屏蔽环的第一部分位置对应，利用第一掺杂区与漂移区之间的浓度差，同时消弱了漂移区靠近栅极部分的峰值电场以及漂移区位于屏蔽环末端部分的峰值电场，从而平衡了漂移区的电场分布，抑制了碰撞电离的产生，提升了半导体器件的击穿电压，同时提高了器件的饱和电流，降低了器件的导通电阻，达到了优化器件性能参数的目的。而漏区位于第二掺杂区中，利用第二掺杂区与漂移区之间的浓度差，消弱了漂移区靠近漏区部分的峰值电场，进一步平衡了漂移区的电场分布，抑制了碰撞电离的产生，提升了半导体器件的击穿电压，同时进一步提高了器件的饱和电流，降低了器件的导通电阻，达到了优化器件性能参数的目的。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种半导体器件，包括：

衬底；

外延层，位于所述衬底上；

栅介质层，位于所述外延层上；

栅极，位于所述栅介质层上；

源区与漏区，分别位于所述栅极两侧；

漂移区，位于所述外延层中，并与所述栅极的一侧相邻，所述漂移区与所述漏区位于所述栅极的同一侧；以及

屏蔽环，包括第一部分和第二部分，其中第一部分覆盖漂移区与栅极相邻的部分，第二部分自栅极的表面延伸至栅极的侧壁并且与所述第一部分相连，

所述半导体器件还包括位于所述漂移区中的第一掺杂区和第二掺杂区，所述第一掺杂区与所述屏蔽环的第一部分的位置对应，所述第二掺杂区与所述第一掺杂区之间至少间隔部分所述漂移区，所述漏区位于所述第二掺杂区中；

其中，所述衬底与所述外延层为第一掺杂类型，所述源区、所述漏区、所述漂移区、所述第一掺杂区以及所述第二掺杂区为第二掺杂类型，所述第一掺杂区的掺杂浓度大于所述漂移区的掺杂浓度。

2.根据权利要求1所述的半导体器件，还包括：

阱区，自所述外延层的表面延伸至所述衬底中，所述阱区与所述源区位于所述栅极的同一侧；以及

沟道区，至少部分位于所述阱区与所述漂移区之间，并且与所述漂移区接触，所述源区位于所述沟道区中，

其中，所述阱区与所述沟道区为第一掺杂类型。

3.根据权利要求2所述的半导体器件，其中，所述第一掺杂区与所述第二掺杂区的掺杂浓度不小于3e12cm^-2，

所述漂移区的掺杂浓度不大于2e12cm^-2。

4.根据权利要求1-3任一所述的半导体器件，其中，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

5.一种制造半导体器件的方法，包括：

在衬底上形成外延层；

在所述外延层上形成栅介质层；

在所述栅介质层上形成栅极；

在所述外延层中形成与所述栅极的一侧相邻的漂移区；

在所述栅极两侧分别形成源区与漏区，所述漏区与所述漂移区位于所述栅极的同一侧；以及

形成屏蔽环，所述屏蔽环包括第一部分和第二部分，其中第一部分覆盖漂移区与栅极相邻的部分，第二部分自栅极的表面延伸至栅极的侧壁并且与所述第一部分相连，

所述方法还包括在所述漂移区中形成第一掺杂区和第二掺杂区，所述第一掺杂区与所述屏蔽环的第一部分的位置对应，所述第二掺杂区与所述第一掺杂区之间至少间隔部分所述漂移区，所述漏区位于所述第二掺杂区中；

其中，所述衬底与所述外延层为第一掺杂类型，所述源区、所述漏区、所述漂移区、所述第一掺杂区以及所述第二掺杂区为第二掺杂类型，所述第一掺杂区的掺杂浓度大于所述漂移区的掺杂浓度。

6.根据权利要求5所述的方法，其中，所述第一掺杂区与所述第二掺杂区在同一步骤中形成，

或者，所述第一掺杂区与所述第二掺杂区在不同步骤中形成。

7.根据权利要求5所述的方法，其中，在形成所述源区与所述漏区之前，所述方法还包括：

形成自所述外延层的表面延伸至所述衬底中的阱区，所述阱区与所述源区位于所述栅极的同一侧；以及

至少在所述阱区与所述漂移区之间形成沟道区，所述沟道区与所述漂移区接触，所述源区位于所述沟道区中，

其中，所述阱区与所述沟道区为第一掺杂类型。

8.根据权利要求5-7任一所述的方法，其中，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。

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