CN116404043B - 功率半导体器件、半导体芯片和半导体芯片的制备方法 - Google Patents

功率半导体器件、半导体芯片和半导体芯片的制备方法 Download PDF

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Abstract

本公开涉及一种功率半导体器件、半导体芯片和半导体芯片的制备方法。功率半导体器件包括：第一掺杂区，第一掺杂区被配置为经由设于该第一掺杂区上方的漏极接触接收漏极信号；栅极结构，栅极结构包括栅介质层和栅电极，栅介质层的第一栅介质部分覆盖在第一掺杂区的一部分的上方，以及栅电极覆盖在栅介质层的上方；第一隔离区，第一隔离区嵌设于第一掺杂区中，且第一隔离区在横向方向上位于漏极接触的靠近栅极结构的一侧上；以及第一拓扑材料层，第一拓扑材料层包括插置于第一掺杂区与第一隔离区之间的第一拓扑材料部分，其中，第一拓扑材料层的导电性质随着栅电极的电位的变化而变化。

Description

功率半导体器件、半导体芯片和半导体芯片的制备方法
技术领域
本公开涉及半导体技术领域，更具体地，涉及一种功率半导体器件、半导体芯片和用于半导体芯片的制备方法。
背景技术
作为一种功率半导体器件，横向扩散金属氧化物半导体(LDMOS)晶体管受到了广泛的关注。为了提高LDMOS晶体管在关态下抵抗高电压(Blocking voltage,BV)的能力，还可以在LDMOS晶体管中设置浅槽隔离(STI)。然而，在这种基于STI的LDMOS晶体管中，由于隔离区的设置，导致其开态电阻(Ron)增大，对晶体管的性能造成了不良影响。因此，存在对这种功率半导体器件进行改进的需求。
发明内容
本公开的目的之一在于提供一种功率半导体器件、半导体芯片和用于半导体芯片的制备方法，其中通过设置拓扑材料层来改善器件的性能。
根据本公开的第一方面，提供了一种功率半导体器件，包括：
第一掺杂区，所述第一掺杂区被配置为经由设于该第一掺杂区上方的漏极接触接收漏极信号；
栅极结构，所述栅极结构包括栅介质层和栅电极，所述栅介质层的第一栅介质部分覆盖在所述第一掺杂区的一部分的上方，以及所述栅电极覆盖在所述栅介质层的上方；
第一隔离区，所述第一隔离区嵌设于所述第一掺杂区中，且所述第一隔离区在横向方向上位于所述漏极接触的靠近所述栅极结构的一侧上；以及
第一拓扑材料层，所述第一拓扑材料层包括插置于所述第一掺杂区与所述第一隔离区之间的第一拓扑材料部分，其中，所述第一拓扑材料层的导电性质随着所述栅电极的电位的变化而变化。
在一些实施例中，所述第一拓扑材料层被配置为在所述功率半导体器件开启时处于导通状态，以及在所述功率半导体器件关断时处于绝缘状态。
在一些实施例中，在所述功率半导体器件开启时，所述第一拓扑材料层的电阻率小于所述第一掺杂区的电阻率；和/或
在所述功率半导体器件关断时，所述第一拓扑材料层的电阻率大于所述第一隔离区的电阻率。
在一些实施例中，所述第一拓扑材料层由以下中的至少一者形成：钼的硫化物、锡的硫化物、硒的硫化物、钨和硒的化合物、以及石墨烯。
在一些实施例中，所述第一拓扑材料层包括一层至五层二维原子层。
在一些实施例中，所述第一拓扑材料层与所述漏极接触直接电连接；和/或
所述第一拓扑材料层与所述源极接触直接电连接。
在一些实施例中，所述第一掺杂区与所述第一隔离区之间的整个界面都被所述第一拓扑材料部分覆盖。
在一些实施例中，所述第一拓扑材料层还包括插置于所述第一掺杂区与所述栅介质层之间的第二拓扑材料部分。
在一些实施例中，所述功率半导体器件还包括：
第二掺杂区，所述第二掺杂区在横向方向上与所述第一掺杂区相邻接，所述第二掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相反，且所述第二掺杂区被配置为经由设于该第二掺杂区上方的源极接触接收源极信号；以及
所述栅介质层的第二栅介质部分覆盖在所述第二掺杂区的一部分的上方。
在一些实施例中，所述第一拓扑材料层还包括插置于所述第二掺杂区与所述栅介质层之间的第三拓扑材料部分。
在一些实施例中，所述功率半导体器件还包括：
第三掺杂区，所述第三掺杂区嵌设于所述第二掺杂区中，所述第三掺杂区的掺杂浓度小于所述源极接触的掺杂浓度，且所述第三掺杂区在横向方向上位于所述源极接触的靠近所述栅极结构的一侧上。
在一些实施例中，所述第一拓扑材料层还包括位于所述第三掺杂区的至少一部分上方的第四拓扑材料部分，以及所述第四拓扑材料部分的至少一部分位于所述栅介质层下方。
在一些实施例中，所述功率半导体器件还包括；
界面层，所述界面层直接覆盖于所述第一拓扑材料层上方，且所述界面层被配置为用于所述第一拓扑材料层形成期间的退火过程。
在一些实施例中，所述界面层由以下中的至少一者形成：氧化铝、以及氧化铪。
在一些实施例中，所述第一隔离区由以下中的至少一者形成：氧化硅、以及氧化铝。
根据本公开的第二方面，提供了一种半导体芯片，包括如上所述的功率半导体器件。
在一些实施例中，所述半导体芯片还包括：
一个或多个逻辑半导体器件；以及
第二隔离区，所述第二隔离区在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的所述功率半导体器件与逻辑半导体器件之间。
在一些实施例中，所述半导体芯片还包括：
第二拓扑材料层，所述第二拓扑材料层插置于所述第二隔离区与该第二隔离区所邻接的掺杂区之间，
根据本公开的第三方面，提供了一种用于半导体芯片的制备方法，包括：
提供衬底；
在所述衬底上形成空腔，其中，所述空腔包括第一空腔；
在所述第一空腔的内表面上形成拓扑材料层中的第一拓扑材料层的第一拓扑材料部分；
对所述空腔进行填充以形成隔离区，其中，所述隔离区包括基于所述第一空腔形成的第一隔离区；以及
依次形成所述半导体芯片中的功率半导体器件的第一掺杂区、栅极结构和漏极接触；
其中，所述第一掺杂区被配置为经由设于该第一掺杂区上方的漏极接触接收漏极信号，所述栅极结构包括栅介质层和栅电极，所述栅介质层的第一栅介质部分覆盖在所述第一掺杂区的一部分的上方，以及所述栅电极覆盖在所述栅介质层的上方，所述第一隔离区嵌设于所述第一掺杂区中，且所述第一隔离区在横向方向上位于所述漏极接触的靠近所述栅极结构的一侧上，所述第一拓扑材料层的导电性质随着所述栅电极的电位的变化而变化。
在一些实施例中，所述制备方法还包括：
在对所述空腔进行填充以形成隔离区之后，形成所述半导体芯片中的功率半导体器件的第二掺杂区和源极接触，其中，所述第二掺杂区在横向方向上与所述第一掺杂区相邻接，所述第二掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相反，且所述第二掺杂区被配置为经由设于该第二掺杂区上方的源极接触接收源极信号。
在一些实施例中，所述制备方法还包括：
在形成所述第一掺杂区和所述第二掺杂区之后且在形成所述栅极结构之前，执行以下中的至少一者：
在所述第一掺杂区的一部分上形成所述第一拓扑材料层的第二拓扑材料部分，其中，所述第二拓扑材料部分插置于所述第一掺杂区与所述栅介质层之间；
在所述第二掺杂区的一部分上形成所述第一拓扑材料层的第三拓扑材料部分，其中，所述第三拓扑材料部分插置于所述第二掺杂区与所述栅介质层之间；和
在所述第二掺杂区的一部分上形成所述第一拓扑材料层的第四拓扑材料部分，其中，所述第四拓扑材料部分插置于嵌设在所述第二掺杂区中的第三掺杂区与所述栅介质层之间。
在一些实施例中，所述制备方法还包括：
形成所述半导体芯片中的功率半导体器件的第三掺杂区，其中，所述第三掺杂区嵌设于所述第二掺杂区中，所述第三掺杂区的掺杂浓度小于所述源极接触的掺杂浓度，且所述第三掺杂区在横向方向上位于所述源极接触的靠近所述栅极结构的一侧上。
在一些实施例中，所述制备方法还包括：
在形成所述第三掺杂区之后，在所述第三掺杂区的至少一部分上形成所述第一拓扑材料层的第四拓扑材料部分。
在一些实施例中，所述半导体芯片还包括一个或多个逻辑半导体器件，所述空腔还包括在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的所述功率半导体器件与逻辑半导体器件之间的第二空腔，所述隔离区还包括基于所述第二空腔形成的第二隔离区；
所述制备方法还包括：
在所述第一空腔的内表面上形成拓扑材料层中的第一拓扑材料层的第一拓扑材料部分的同时，在所述第二空腔的内表面上形成所述拓扑材料层中的第二拓扑材料层。
在一些实施例中，所述半导体芯片还包括一个或多个逻辑半导体器件，所述空腔还包括在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的所述功率半导体器件与逻辑半导体器件之间的第二空腔，所述隔离区还包括基于所述第二空腔形成的第二隔离区；
所述制备方法还包括：
在形成所述第一隔离区之前或之后，在所述衬底上形成所述第二空腔；以及
对所述第二空腔进行填充以形成所述第二隔离区。
在一些实施例中，形成所述拓扑材料层包括：
形成初始拓扑材料层；
在所述初始拓扑材料层上形成界面层；以及
在含硫气氛中，经由所述界面层对所述初始拓扑材料层进行退火处理。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其他特征及其优点将会变得更为清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示出了一种功率半导体器件的截面结构示意图；
图2示出了根据本公开的第一实施例的功率半导体器件的截面结构示意图；
图3示出了图2中的功率半导体器件中的第一拓扑材料层在器件开态下受到的电场的示意图；
图4示出了图2中的功率半导体器件中的第一拓扑材料层在器件关态下受到的电场的示意图；
图5示出了根据本公开的第二实施例的功率半导体器件的截面结构示意图；
图6示出了根据本公开的第三实施例的功率半导体器件的截面结构示意图；
图7示出了根据本公开的第四实施例的功率半导体器件的截面结构示意图；
图8示出了根据本公开的第五实施例的功率半导体器件的截面结构示意图；
图9示出了根据本公开的一示例性实施例的形成拓扑材料层的示意图；
图10示出了根据本公开的一示例性实施例的半导体芯片中的逻辑半导体器件、第二隔离区和第二拓扑材料层的截面结构示意图；
图11示出了根据本公开的一示例性实施例的用于半导体芯片的制备方法的流程示意图；
图12(a)至图12(e)示出了根据本公开的一具体实施例的半导体芯片的制备过程图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应当注意，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本领域的技术人员将会理解，它们仅仅说明可以用来实施本公开的示例性方式，而不是穷尽的方式。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
功率半导体器件是一种用于电能变换和电能控制电路中的大功率电子器件，其中的电流可以高达数十至数千安，电压可以高达数百伏，具有非常广泛的应用。
如图1所示，一种功率半导体器件可以包括衬底110、形成在衬底110上的第一掺杂区121、设于第一掺杂区121上方的漏极接触122、在横向方向上与第一掺杂区121相邻接的第二掺杂区131、设于第二掺杂区131上方的源极接触132、包含栅介质层141和栅电极142的栅极结构、以及设于漏极接触122的靠近栅极结构一侧上的第一隔离区160。
其中，第二掺杂区131的掺杂类型与第一掺杂区121的掺杂类型相反，当器件在栅电极142上的栅极信号作用下处于开态时，第二掺杂区131的至少靠近栅极结构的部分可以形成沟道，载流子可以在源极接触、沟道、第一掺杂区121和漏极接触所形成的路径上流动，从而形成开态电流。
漏极接触122和源极接触132的掺杂类型可以与第一掺杂区121的掺杂类型相同，且漏极接触122和源极接触132可以均为高浓度掺杂，其掺杂浓度大于第一掺杂区121的掺杂浓度，以改善接触效果。
此外，第一掺杂区121(或者被称为漂移区)的掺杂浓度可以根据该功率半导体器件所要承受的漏极与栅极之间的最大电压差来确定。随着上述最大电压差的增大，可以适当减小第一掺杂区121的掺杂浓度，以使得当功率半导体器件处于关态时，能够在第一掺杂区121和第一隔离区160的共同作用下抵挡施加在漏极接触122上的高电压，从而保护器件结构、尤其是栅极结构，避免其受到高电压的损坏。在一些具体示例中，第一掺杂区121和第一隔离区160可以被设计为能够抵挡施加在漏极接触上的在50～60V、60～100V、100～200V、200～500V、500～600V或600～700V的常用范围中的电压。
另外，在图1所示的功率半导体器件中，也可以通过控制第一隔离区160的材料、尺寸等参数来使得功率半导体器件在关态下不会被高电压破坏。例如，第一隔离区160可以由氧化硅、氧化铝等电介质材料形成，其特征尺寸可以在微米量级，且第一隔离区160的深度越大，对高电压的抵挡作用可以越好。
此外，在一些示例中，如图1所示，该功率半导体器件还可以包括设于第二掺杂区131上方的基极150、设于源极接触132的靠近栅极结构一侧上的第三掺杂区170、以及围绕栅极结构设置的间隔部(spacer)180。其中，基极150的掺杂类型可以与第二掺杂区131的掺杂类型相同，且基极150的掺杂浓度可以大于第二掺杂区131的掺杂浓度。另外，第三掺杂区170的掺杂类型可以与第二掺杂区131的掺杂类型相反，且第三掺杂区170的掺杂浓度可以是较低的，以帮助在器件处于关态时抵挡高电压(BV)，保护器件结构。围绕栅极结构设置的间隔部180可以用于保护栅极结构，避免与栅极结构距离较近的源极接触132和/或漏极接触122上的电场造成栅极结构的破坏。此外，在一些示例中，在器件的制备过程中，间隔部180还可以用作形成第三掺杂区170的掩膜，避免在对与第三掺杂区170相邻的源极接触132等进行高浓度掺杂的过程对第三掺杂区170中的掺杂浓度造成干扰。
如图1所示的功率半导体器件也可以被称为基于STI的LDMOS晶体管，其中衬底110可以是P型硅衬底。当该器件为N型LDMOS晶体管时，第一掺杂区121、第三掺杂区170、漏极接触122和源极接触132可以由N型掺杂的硅形成，第二掺杂区131和基极150可以由P型掺杂的硅形成，栅介质层141可以由氧化硅等电介质材料形成。同理，当该器件为P型LDMOS晶体管时，第一掺杂区121、第三掺杂区170、漏极接触122和源极接触132可以由P型掺杂的硅形成，第二掺杂区131和基极150可以由N型掺杂的硅形成，栅介质层141可以由氧化硅等电介质材料形成。由此可见，图1所示的功率半导体器件可以与常规的基于硅的半导体制备工艺很好地兼容，因而有助于降低其制备成本，且便于与CMOS晶体管等逻辑半导体器件集成在一起。在功率半导体器件中，N型LDMOS晶体管较常用；但P型LDMOS晶体管不常用，因对应的空穴迁移率小，Ron较大。本公开以描述N型LDMOS晶体管为主。
然而，在图1所示的功率半导体器件中，由于第一隔离区160的设置和第一掺杂区121的掺杂浓度受到一定限制，因此该器件的开态电阻(Ron)可能较大，导致器件性能的降低。为了解决这一问题，在本公开提出的示例性实施例中，通过在功率半导体器件中设置二维的拓扑材料层，使得器件的开态电阻(Ron)减小，同时保持甚至增强了关态下器件抵挡高电压(BV)的能力，避免了器件的击穿，从而在保证了器件可靠性的同时改善了器件的性能。
在本公开的第一实施例中，如图2所示，功率半导体器件可以包括第一掺杂区121、栅极结构、第一隔离区160和第一拓扑材料层190。
其中，第一掺杂区121可以被配置为经由设于该第一掺杂区121上方的漏极接触122接收漏极信号。栅极结构可以包括栅介质层141和栅电极142，其中，栅介质层141的第一栅介质部分可以覆盖在第一掺杂区121的一部分的上方，栅电极142可以覆盖在栅介质层141的上方，施加在栅电极142上的栅极信号可以用于控制功率半导体器件的开启和关断状态。第一隔离区160可以嵌设于第一掺杂区121中，且第一隔离区160在横向方向上可以位于漏极接触122的靠近栅极结构的一侧上，或者第一隔离区160在横向方向上可以位于漏极接触122与栅极结构之间，以在器件处于关态时保护栅极结构免受施加在漏极接触122上的高电压的破坏。这里，第一掺杂区121、栅极结构和第一隔离区160的具体性质可以类似于如上文关于图1所述的第一掺杂区121、栅极结构和第一隔离区160。
进一步地，第一拓扑材料层190可以包括插置于第一掺杂区121与第一隔离区160之间的第一拓扑材料部分191。这里，第一拓扑材料层190的导电性质可以随着栅电极142的电位的变化而变化。
具体而言，第一拓扑材料层190可以由二维材料形成，该二维材料也可以被称为拓扑绝缘体(Topological Insulator，TI)。在本文的上下文中，此二概念等同且可互换。拓扑绝缘体是自旋轨道耦合强度足以反转围绕绝缘体间隙的体带顺序的材料。虽然这些材料的体积特性与其他绝缘材料没有什么不同，但它们的表面存在奇特的状态。这些表面电子表现为服从狄拉克动力学的无质量相对论性粒子，狄拉克动力学将其自旋自由度锁定在动量上，从而相对于任何其他费米子态将其相空间减少一半。此外，只要保持时间反演对称性，与其狄拉克性质相关的螺旋自旋纹理极大地限制了表面状态的散射。特别是它禁止反向散射，并使拓扑表面电子免于定位。因此，简而言之，二维材料或拓扑绝缘体可以根据施加到其的外部作用(例如，电场)而表现为导电或绝缘。在本公开的示例性实施例中，第一拓扑材料层190可以被配置为在功率半导体器件开启时处于导通状态(on state)，以及在功率半导体器件关断时处于绝缘状态(off state)。
以N型功率半导体器件为例，如图3所示，当栅电极142上施加有正电压(例如，+5～10V的栅极电压)时，该功率半导体器件将处于导通状态。此时，第一拓扑材料层190将受到如图3中的箭头所示的电场，该电场具有垂直于第一拓扑材料层190的表面的分量，后文中将电场的该垂直分量称为“顶电场(top electric field)”。在正的“顶电场”的作用下，第一拓扑材料层190开启，即处于导通状态，其导电性质可以类似于金属薄膜，此时载流子可以在第一拓扑材料层190中定向运动，从而形成电流。也就是说，在这种情况下，第一拓扑材料层190可以与第一掺杂区121共同参与载流子的导通，从而可以降低功率半导体器件的开态电阻(Ron)。
另外，根据图3可知，第一拓扑材料层190的右侧部分相比于左侧部分可以受到更强的正“顶电场”，因此第一拓扑材料层190的右侧部分的电阻率可以小于第一拓扑材料层190的左侧部分的电阻率。
此外，通过选择合适的拓扑材料，在功率半导体器件开启时，第一拓扑材料层190的电阻率也可以小于第一掺杂区121的电阻率，从而可以进一步帮助减小器件的开态电阻，改善功率半导体器件的性能。在一具体示例中，当功率半导体器件开启时，第一拓扑材料层190的导电能力可以比第一掺杂区121的导电能力高3～5倍。
另一方面，如图4所示，在N型功率半导体器件中，当栅电极142上未施加电压或施加有负电压(例如，-5V～0V的栅极电压)时，该功率半导体器件将处于关断状态。当栅电极142上未施加电压时，第一拓扑材料层190将处于绝缘状态。此外，在栅电极142上施加有负电压的情况下，第一拓扑材料层190可以受到如图4中的箭头所示的电场，该电场也将使得第一拓扑材料层190在负的“顶电场”的作用下关断，即处于绝缘状态。当第一拓扑材料层190处于绝缘状态时，其可以与第一隔离区160一起阻挡施加在漏极接触122上的高电压对栅极结构等造成破坏，从而改善功率半导体器件的可靠性。
根据图4可知，在栅电极142上施加有负电压的情况下，第一拓扑材料层190的右侧部分相比于左侧部分可能受到更强的负“顶电场”，因此第一拓扑材料层190的右侧部分的电阻率可以大于第一拓扑材料层190的左侧部分的电阻率。
进一步地，在功率半导体器件关断时，第一拓扑材料层190的电阻率也可以大于第一隔离区160的电阻率，从而可以进一步提高功率半导体器件抵挡高电压从而避免被击穿的能力。在一具体示例中，当功率半导体器件关断时，第一拓扑材料层190的阻挡高电场的能力可以比第一隔离区160的阻挡高电场的能力高3～5倍。
可以理解的是，在P型功率半导体器件中，也可以类似地设置第一拓扑材料层190来在保证器件可靠性的情况下改善器件的开态性能和对高电压或高电场的耐受能力。
另外，第一拓扑材料层190的第一拓扑材料部分191所受到的电场强度的大小还可能受到第一隔离区160中的电介质材料的介电常数的影响。例如，当用于形成第一隔离区160的电介质材料为氧化铝等具有较高介电常数的材料时，可以进一步帮助增强第一拓扑材料部分191受到的由栅极电压所引起的顶电场，从而使得第一拓扑材料层190被更好地开启或关断，以改善其导通能力或绝缘能力。
在图2所示的具体示例中，第一掺杂区121与第一隔离区160之间的整个界面都被第一拓扑材料部分191覆盖，从而能够充分地利用界面所提供的面积来设置第一拓扑材料部分191，减小功率半导体器件的开态电阻和增强功率半导体器件在关态下对高电压或高电场的耐受能力。
在一些实施例中，也可以使得第一掺杂区121与第一隔离区160之间的界面的仅一部分被第一拓扑材料部分191覆盖。例如，在图5所示的第二实施例中，第一掺杂区121与第一隔离区160之间的界面的仅左侧部分被第一拓扑材料部分191覆盖。可以理解的是，在其他一些具体示例中，也可以是第一掺杂区121与第一隔离区160之间的界面的其他部分(例如，仅右侧部分、仅底部部分、左侧部分加底部部分中的至少一部分、右侧部分加底部部分中的至少一部分、左侧部分、底部部分加右侧部分中的至少一部分等)被第一拓扑材料部分191覆盖，在此不作限制。另外，为了使得第一拓扑材料层190在栅极电压的作用下被更好地开启或关断，可以优先选择将第一拓扑材料部分191设置在其可能受到更大的顶电场的位置处。
在一些实施例中，第一拓扑材料层190还可以包括插置于第一掺杂区121与栅介质层141之间的第二拓扑材料部分192，以在保障器件可靠性的同时改善器件的开态性能。在第三实施例中，如图6所示，第二拓扑材料部分192可以位于第一掺杂区121与栅介质层141之间的界面的一部分上。然而，可以理解的是，在另一些实施例中，第一掺杂区121与栅介质层141之间的整个界面上都可以设置有第二拓扑材料部分192。进一步地，第二拓扑材料部分192可以和第一拓扑材料部分191彼此相连形成整体的层状结构。
类似地，第二拓扑材料部分192所受到的电场强度的大小还可能受到栅介质层141的介电常数的影响。例如，当栅介质层141具有较高介电常数时，可以进一步帮助增强第二拓扑材料部分192受到的由栅极电压所引起的顶电场，从而使得第一拓扑材料层190被更好地开启或关断，以改善其导通能力或绝缘能力。
在一些实施例中，功率半导体器件还可以包括第二掺杂区131，该第二掺杂区131在横向方向上可以与第一掺杂区121相邻接，且第二掺杂区131的掺杂类型与第一掺杂区121的掺杂类型相反，该第二掺杂区131可以被配置为经由设于该第二掺杂区131上方的源极接触132接收源极信号。另外，栅介质层141的第二栅介质部分可以覆盖在第二掺杂区131的一部分的上方，且第二栅介质部分可以与第一栅介质部分彼此相连形成整体的层状结构。这里的第二掺杂区131和栅介质层141的具体性质可以类似于上文关于图1所述的第二掺杂区131的性质。
进一步地，在一些实施例中，第一拓扑材料层190还可以包括插置于第二掺杂区131与栅介质层141之间的第三拓扑材料部分193，以在保障器件可靠性的同时改善器件的开态性能。这里，当功率半导体器件处于开态时，第三拓扑材料部分193可以作为沟道的一部分。在第四实施例中，如图7所示，第三拓扑材料部分193可以位于第二掺杂区131与栅介质层141之间的界面的一部分上。然而，可以理解的是，在另一些实施例中，第二掺杂区131与栅介质层141之间的整个界面上都可以设置有第三拓扑材料部分193。此外，在一些实施例中，第三拓扑材料部分193可以经由第二拓扑材料部分192与第一拓扑材料部分191彼此相连，从而形成整体的层状结构。或者，第三拓扑材料部分193也可以在没有第二拓扑材料部分192的情况下存在。
类似地，第三拓扑材料部分193所受到的电场强度的大小还可能受到栅介质层141的介电常数的影响。例如，当栅介质层141具有较高介电常数时，可以进一步帮助增强第三拓扑材料部分193受到的由栅极电压所引起的顶电场，从而使得第一拓扑材料层190被更好地开启或关断，以改善其导通能力或绝缘能力。
在本公开的一些实施例中，功率半导体器件还可以包括第三掺杂区170，该第三掺杂区170的掺杂浓度可以小于源极接触132的掺杂浓度，且第三掺杂区170在横向方向上可以位于源极接触132的靠近栅极结构的一侧上，或者第三掺杂区170在横向方向上可以位于源极接触132和栅极结构之间，以避免器件的击穿。这里的第三掺杂区170的具体性质可以类似于上文关于图1所述的第三掺杂区170的性质。
进一步地，第一拓扑材料层190还可以包括位于第三掺杂区170的至少一部分上方的第四拓扑材料部分194，以及第四拓扑材料部分194的至少一部分可以位于栅介质层141下方。这里，当功率半导体器件处于开态时，第四拓扑材料部分194可以作为沟道的一部分。在第五实施例中，如图8所示，第四拓扑材料部分194可以插置于第三掺杂区170与栅介质层141之间。在一些具体示例中，第四拓扑材料部分194的左侧可以在横向方向上伸出栅介质层141。或者，第四拓扑材料部分194的左侧也可以位于栅介质层141下方。此外，在一些实施例中，第四拓扑材料部分194可以经由第三拓扑材料部分193和第二拓扑材料部分192与第一拓扑材料部分191彼此相连，从而形成整体的层状结构。或者，第四拓扑材料部分194也可以在没有第二拓扑材料部分192和/或第三拓扑材料部分193的情况下存在。
类似地，第四拓扑材料部分194所受到的电场强度的大小还可能受到栅介质层141的介电常数的影响。例如，当栅介质层141具有较高介电常数时，可以进一步帮助增强第四拓扑材料部分194受到的由栅极电压所引起的顶电场，从而使得第一拓扑材料层190被更好地开启或关断，以改善其导通能力或绝缘能力。
在一些实施例中，第一拓扑材料层190可以由二维层状材料形成，例如可以由以下中的至少一者形成：钼的硫化物(例如MoS2)、锡的硫化物(例如SnS2)、硒的硫化物、钨和硒的化合物(例如WSe2)、以及石墨烯。尤其是，其中的MoS2可以与传统功率半导体器件中的硅材料很好地结合，且在制备工艺上具有较高的兼容性，因此可以作为第一拓扑材料层190的优选材料。
进一步地，第一拓扑材料层190可以包括一层或多层二维材料，即由一层或多层二维原子层形成。在实践中，受到工艺的影响，第一拓扑材料层可以包括一层至五层二维原子层，例如可以由一层至五层钼的硫化物(例如MoS2)、锡的硫化物(例如SnS2)、硒的硫化物、钨和硒的化合物(例如WSe2)或石墨烯等形成，其中每层二维原子层可以由相同的元素形成，或者也可以由不同的元素形成。在一些实施例中，第一拓扑材料层的厚度可以为几纳米至几十纳米，该数值范围内的任何具体数值或数值范围应当被视为在此提及，例如为5～50nm、5～30nm、8～25nm、10～20nm、7nm、9nm、11nm、15nm、18nm、22nm、35nm、40nm、45nm、55nm、60nm、70nm、80nm等。拓扑材料层的厚度由制作技术和器件使用需要而定。
在一些实施例中，为了进一步改善器件在开态下的导电能力，第一拓扑材料层190可以与漏极接触122和/或源极接触132直接电连接，以减小开态电阻。具体而言，第一拓扑材料部分191的右侧可以直接搭接到漏极接触122上。类似地，第四拓扑材料部分194的左侧可以直接搭接到源极接触132上。
为了改善第一拓扑材料层190的性质，如图9所示，功率半导体器件还可以包括界面层199，该界面层199可以直接覆盖于第一拓扑材料层190上方，且界面层199可以被配置为用于第一拓扑材料层190形成期间的退火过程。在一具体示例中，当第一拓扑材料层190包括前述的任何硫化物时，界面层199可以用于对第一拓扑材料层190进行的硫化处理，例如，在含硫气氛下的退火处理，以补偿第一拓扑材料层190中的硫缺陷并提高结晶度，进而提高其中的载流子迁移率。或者，当第一拓扑材料层190包括硒化物时，界面层199可以用于对第一拓扑材料层190进行的硒化处理，例如，在含硒气氛下的退火处理，以补偿第一拓扑材料层190中的硒缺陷并提高结晶度，进而提高其中的载流子迁移率。作为示例，界面层199可以由氧化铪(HfO2)和氧化铝(Al2O3)中的至少一者形成。此外，界面层199的厚度可以为几纳米至几百纳米，该数值范围内的任何具体数值或数值范围应当被视为在此提及，例如，3～200nm、5～200nm、7～200nm、10～200nm、15～150nm、20～100nm、30～80nm、35nm、40nm、45nm、50nm、55nm、60nm、70nm、80nm、90nm、120nm、140nm、250nm、300nm等。然而，可以理解的是，在一些实施例中，也可以不设置界面层。
本公开还提出了一种半导体芯片，该半导体芯片可以包括如上所述的功率半导体器件。
进一步地，该半导体芯片还可以包括一个或多个逻辑半导体器件以及第二隔离区，其中，第二隔离区可以在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的功率半导体器件与逻辑半导体器件之间。通过在半导体芯片中设置逻辑半导体器件(例如NMOS晶体管、PMOS晶体管、或CMOS晶体管等)，可以与功率半导体器件一起实现期望的功能。在图10所示的一示例性实施例中，半导体芯片可以包括CMOS晶体管以及位于CMOS晶体管中的NMOS晶体管210和PMOS晶体管220之间的第二隔离区230。类似地，第二隔离区230可以由氧化硅和/或氧化铝等电介质材料形成。
在一些实施例中，如图10(其中省去了功率半导体器件)所示，半导体芯片还可以包括第二拓扑材料层290，该第二拓扑材料层290可以插置于第二隔离区230与该第二隔离区230所邻接的掺杂区之间，从而增强第二隔离区230的隔离能力，以提升器件的可靠性，且不会对逻辑半导体器件的正常运行造成不良影响。此外，在制备半导体芯片的过程中，如果对应于第二隔离区230也设置有拓扑材料层，那么就可能同时进行第一隔离区160与第一拓扑材料层190这一结构和第二隔离区230与第二拓扑材料层290这一结构的制备，而不用分别进行功率半导体器件和逻辑半导体器件中的隔离区的制备，从而有助于简化工艺流程，降低工艺成本。
本公开还提出了一种用于半导体芯片的制备方法，该半导体芯片可以是如上所述的半导体芯片。在一示例性实施例中，半导体芯片可以仅包括如图2所示的功率半导体器件，在这种情况下，如图11和图12(a)所示，该制备方法可以包括：
步骤S100，提供衬底110。
其中，衬底110可以是，例如但不限于，硅(Si)衬底，例如体硅衬底或半导体上硅(SOI)衬底，或碳化硅(SiC)衬底。
进一步地，如图11和图12(b)所示，制备方法还可以包括：
步骤S200，在衬底110上形成空腔。
其中，空腔可以包括第一空腔111。通常情况下，可以基于光刻工艺在衬底110上形成与空腔位置、尺寸等参数对应的图案化掩膜，然后基于刻蚀工艺来形成具有期望位置和期望尺寸的空腔。针对衬底110的不同材料，可以采用对应的刻蚀剂和刻蚀参数来进行刻蚀。
进一步地，如图11和图12(c)所示，制备方法还可以包括：
步骤S300，在第一空腔111的内表面上形成拓扑材料层中的第一拓扑材料层的第一拓扑材料部分191。
这里，拓扑材料层可以由如上所述的钼的硫化物(例如MoS2)、锡的硫化物(例如SnS2)、硒的硫化物、钨和硒的化合物(例如WSe2)以及石墨烯中的至少一者形成。在形成拓扑材料层时，可以通过例如溅射、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、转移工艺或任何其他适合工艺，在衬底上形成初始拓扑材料层。在一些实施例中，还可以通过在初始拓扑材料层上形成界面层，并在相应的气氛中进行退火，使得相应的原子能够经由界面层进入初始拓扑材料层，以进一步改善所形成的初始拓扑材料层的结晶状态等，从而改善器件性能。然后，可以对所形成的初始拓扑材料层(在一些情况下，还包括界面层)进行图案化处理，使得初始拓扑材料层的期望位置上的部分被保留。
作为一示例，形成初始拓扑材料层可以包括：在衬底上形成钼的氧化物层(例如，MoO3)；在硫(S)气氛中对于钼的氧化物层进行硫化处理，从而形成钼的硫化物层(例如，MoS2)。或者，形成初始拓扑材料层可以包括：在衬底上形成钼的氧化物层(例如，MoO3)；在初始拓扑材料层上形成界面层(例如，氧化铝和/或氧化铪层)；以及在硫(S)气氛中对于钼的氧化物层进行硫化处理，从而形成钼的硫化物层(例如，MoS2)。
作为一示例，形成初始拓扑材料层可以包括：在衬底上形成钨的氧化物层(例如，WO3)；在硒气氛中对于钨的氧化物层进行硒化处理，从而形成钨的硒化物层(例如，WSe2)。
作为一示例，可以使用金属有机成分和有机化合物成分，例如六羰基钼(molybdenum hexacarbonyl)Mo(CO)6和二乙基硫化物(diethyl sulphi)C4H10S来通过CVD或PVD工艺形成MoS2层。
作为一示例，可以使用金属卤化物MoCl5前体和S的反应，生长大面积的单层和少层MoS2膜。
在另一些实施例中，拓扑材料层可以包括石墨烯。作为示例，可以利用例如乙烯(C2H4)前体，通过化学气相沉积(CVD)或分子束外延(MBE)生长，来在期望的位置形成石墨烯层。
作为示例，对所形成的初始拓扑材料层进行图案化处理可以包括：在初始拓扑材料层上形成掩模，例如光刻胶掩模或硬掩模，利用对应的刻蚀剂对初始拓扑材料层进行刻蚀。例如，可以利用常规的含氟(F)或含氯(Cl)的等离子刻蚀来对初始拓扑材料层和/或界面层进行刻蚀。本领域技术人员将理解，可以针对待刻蚀的不同材料选择对应的刻蚀剂。
进一步地，如图11和图12(d)所示，制备方法还可以包括：
步骤S400，对空腔进行填充以形成隔离区。
其中，隔离区可以包括基于第一空腔111形成的第一隔离区160。可以通过在第一空腔111中沉积例如氧化硅、氧化铝等电介质材料来形成第一隔离区160。此外，在完成对第一空腔111的填充之后，还可以采用化学机械抛光(CMP)方法来磨平器件的上表面，以待进行后续工艺。
进一步地，如图11和图12(e)所示，制备方法还可以包括：
步骤S500，依次形成半导体芯片中的功率半导体器件的第一掺杂区121、栅极结构和漏极接触122。
其中，第一掺杂区121可以被配置为经由设于该第一掺杂区121上方的漏极接触122接收漏极信号，栅极结构可以包括栅介质层141和栅电极142，栅介质层141的第一栅介质部分可以覆盖在第一掺杂区121的一部分的上方，以及栅电极142可以覆盖在栅介质层141的上方，第一隔离区160可以嵌设于第一掺杂区121中，且第一隔离区160在横向方向上位于漏极接触122的靠近栅极结构的一侧上，第一拓扑材料层190的导电性质随着栅电极142的电位的变化而变化。
此外，在对空腔进行填充以形成隔离区之后，还可以形成半导体芯片中的功率半导体器件的第二掺杂区131和源极接触132。其中，第二掺杂区131可以在横向方向上与第一掺杂区121相邻接，第二掺杂区131的掺杂类型可以与第一掺杂区121的掺杂类型相反，且第二掺杂区131可以被配置为经由设于该第二掺杂区131上方的源极接触132接收源极信号。
整体而言，在形成了第一隔离区160之后，可以分别基于相应的掩膜对衬底110进行相应的掺杂以形成第一掺杂区121和第二掺杂区131。然后，可以在第一掺杂区121和第二掺杂区131的对应部分上基于相应的掩膜依次形成栅极结构中的栅介质层141和栅电极142。在沉积栅介质层141时，可以采用热氧化硅的方式，或者采用例如物理气相沉积等方式来沉积期望的电介质材料。进一步地，在一些实施例中，可以形成器件中的间隔部180和第三掺杂区132。然后，可以分别在第一掺杂区121和第二掺杂区131的对应部分上进行进一步掺杂来形成漏极接触122和源极接触132。最后，还可以进一步形成器件中的互连金属层、导电通孔等，用于将功率半导体器件与外部电路相连接。可以理解的是，除了第一拓扑材料层190和第一隔离区160的具体形成步骤之外，功率半导体器件中其他部件的具体形成方式可以参考传统的半导体制备工艺。
在一些实施例中，第一拓扑材料层190还可以包括如上文所述的第二拓扑材料部分192和第三拓扑材料部分193中的至少一者。由于第二拓扑材料部分192或第三拓扑材料部分193位于第一掺杂区121或第二掺杂区131的上方，因此它们可能无法与第一拓扑材料部分191同时形成。而是，可以在形成第一掺杂区121和第二掺杂区131之后且在形成栅极结构之前，在第一掺杂区121的一部分上形成第一拓扑材料层190的第二拓扑材料部分192，和/或在第二掺杂区131的一部分上形成第一拓扑材料层190的第三拓扑材料部分193，其中，第二拓扑材料部分192插置于第一掺杂区121与栅介质层141之间，第三拓扑材料部分193插置于第二掺杂区131与栅介质层141之间。
在一些实施例中，第一拓扑材料层190还可以包括如上文所述的第四拓扑材料部分194。为了形成第四拓扑材料部分194，在一些实施例中，可以在形成第三掺杂区170之后，在第三掺杂区170的至少一部分上形成第一拓扑材料层190的第四拓扑材料部分194。或者，在其他一些实施例中，也可以在形成第一掺杂区121和第二掺杂区131之后且在形成栅极结构之前，在第二掺杂区131的一部分上形成第一拓扑材料层190的第四拓扑材料部分194，然后再形成第三掺杂区170。
在一些实施例中，半导体芯片还可以包括一个或多个逻辑半导体器件，在相邻两个逻辑半导体器件之间或相邻的功率半导体器件与逻辑半导体器件之间可以设置有第二隔离区230。在一种情况下，如果在第二隔离区230与其所相邻的掺杂区之间设置有第二拓扑材料层290，那么可以同时进行第一拓扑材料层190与第一隔离区260这个结构和第二拓扑材料层290与第二隔离区230这个结构的制备。具体而言，步骤S200中的空腔还可以包括第二空腔，该第二空腔位于相邻两个逻辑半导体器件之间或相邻的功率半导体器件与逻辑半导体器件之间，且第一空腔和第二空腔可以同时形成。进一步地，在第一空腔的内表面上形成拓扑材料层中的第一拓扑材料层的第一拓扑材料部分的同时，可以在第二空腔的内表面上形成拓扑材料层中的第二拓扑材料层。进一步地，可以基于常规的半导体制备工艺来形成功率半导体器件和逻辑半导体器件中的其他部件。可以理解的是，在一些情况下，功率半导体器件和逻辑半导体器件中的至少部分部件可以在同一工艺步骤中同时形成，以简化工艺过程，降低工艺成本。
在另一种情况下，在第二隔离区230与其所相邻的掺杂区之间可以不设置第二拓扑材料层290。此时，可以分别进行第一拓扑材料层190与第一隔离区260这个结构和第二拓扑材料层290这个结构的制备。例如，可以在形成第一隔离区160之前或之后，在衬底110上形成第二空腔，然后对第二空腔进行填充以形成第二隔离区230。在分别完成了功率半导体器件中的第一拓扑材料层190与第一隔离区260的制备和第二隔离区230的制备之后，可以基于常规的半导体制备工艺来形成功率半导体器件和逻辑半导体器件中的其他部件。类似地，在一些情况下，功率半导体器件和逻辑半导体器件中的至少部分部件可以在同一工艺步骤中同时形成，以简化工艺过程，降低工艺成本。
在本公开的技术方案中，通过至少在功率半导体器件的隔离区中设置二维拓扑材料作为衬垫，使得该二维拓扑材料层在器件开态下处于导通状态参与导电，以减小器件的开态电阻(Ron)，同时在器件关态下处于绝缘状态，与隔离区共同实现对高电压或高电场的阻挡(Blocking voltage,BV)，以提高器件的耐高压性能，因此与传统的基于STI的LDMOS晶体管相比，本公开的功率半导体器件具有较高的可靠性和性能。另一方面，本公开的包含功率半导体器件的半导体芯片的制备工艺能够与常规的半导体制备工艺很好地兼容，从而有助于降低器件的制备成本。
说明书及权利要求中的词语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”、“高”、“低”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。例如，在附图中的装置倒转时，原先描述为在其他特征“之上”的特征，此时可以描述为在其他特征“之下”。装置还可以以其他方式定向(旋转90度或在其他方位)，此时将相应地解释相对空间关系。
在说明书及权利要求中，称一个元件位于另一元件“之上”、“附接”至另一元件、“连接”至另一元件、“耦接”至另一元件、或“接触”另一元件等时，该元件可以直接位于另一元件之上、直接附接至另一元件、直接连接至另一元件、直接耦接至另一元件或直接接触另一元件，或者可以存在一个或多个中间元件。相对照的是，称一个元件“直接”位于另一元件“之上”、“直接附接”至另一元件、“直接连接”至另一元件、“直接耦接”至另一元件或“直接接触”另一元件时，将不存在中间元件。在说明书及权利要求中，一个特征布置成与另一特征“相邻”，可以指一个特征具有与相邻特征重叠的部分或者位于相邻特征上方或下方的部分。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其他实现方式优选的或有利的。而且，本公开不受在技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其他因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其他实际考虑因素所致的与完美的或理想的情形之间的差异。
另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其他此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其他特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
如本文所使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。本文中使用的术语只是出于描述特定实施例的目的，并不旨在限制本公开。如本文中使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚指示。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其他的修改、变化和替换同样是可能的。可以以任何方式和/或与其他实施例的方面或元件相结合地组合以上公开的所有实施例的方面和元件，以提供多个附加实施例。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已通过示例对本公开的一些特定实施例进行了详细说明，但本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (27)

1.一种功率半导体器件，其特征在于，所述功率半导体器件包括：
第一掺杂区，所述第一掺杂区被配置为经由设于该第一掺杂区上方的漏极接触接收漏极信号；
栅极结构，所述栅极结构包括栅介质层和栅电极，所述栅介质层的第一栅介质部分覆盖在所述第一掺杂区的一部分的上方，以及所述栅电极覆盖在所述栅介质层的上方；
第一隔离区，所述第一隔离区嵌设于所述第一掺杂区中，且所述第一隔离区在横向方向上位于所述漏极接触的靠近所述栅极结构的一侧上；以及
第一拓扑材料层，所述第一拓扑材料层包括插置于所述第一掺杂区与所述第一隔离区之间的第一拓扑材料部分，其中，所述第一拓扑材料层的导电性质随着所述栅电极的电位的变化而变化；
其中，所述功率半导体器件为横向扩散金属氧化物半导体晶体管。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一拓扑材料层被配置为在所述功率半导体器件开启时处于导通状态，以及在所述功率半导体器件关断时处于绝缘状态。
3.根据权利要求1所述的功率半导体器件，其特征在于，在所述功率半导体器件开启时，所述第一拓扑材料层的电阻率小于所述第一掺杂区的电阻率；和/或
在所述功率半导体器件关断时，所述第一拓扑材料层的电阻率大于所述第一隔离区的电阻率。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述第一拓扑材料层由以下中的至少一者形成：钼的硫化物、锡的硫化物、硒的硫化物、钨和硒的化合物、以及石墨烯。
5.根据权利要求1所述的功率半导体器件，其特征在于，所述第一拓扑材料层包括一层至五层二维原子层。
6.根据权利要求1所述的功率半导体器件，其特征在于，所述第一拓扑材料层与所述漏极接触直接电连接。
7.根据权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂区与所述第一隔离区之间的整个界面都被所述第一拓扑材料部分覆盖。
8.根据权利要求1所述的功率半导体器件，其特征在于，所述第一拓扑材料层还包括插置于所述第一掺杂区与所述栅介质层之间的第二拓扑材料部分。
9.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：
第二掺杂区，所述第二掺杂区在横向方向上与所述第一掺杂区相邻接，所述第二掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相反，且所述第二掺杂区被配置为经由设于该第二掺杂区上方的源极接触接收源极信号；以及
所述栅介质层的第二栅介质部分覆盖在所述第二掺杂区的一部分的上方。
10.根据权利要求9所述的功率半导体器件，其特征在于，所述第一拓扑材料层与所述源极接触直接电连接。
11.根据权利要求9所述的功率半导体器件，其特征在于，所述第一拓扑材料层还包括插置于所述第二掺杂区与所述栅介质层之间的第三拓扑材料部分。
12.根据权利要求9所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：
第三掺杂区，所述第三掺杂区嵌设于所述第二掺杂区中，所述第三掺杂区的掺杂浓度小于所述源极接触的掺杂浓度，且所述第三掺杂区在横向方向上位于所述源极接触的靠近所述栅极结构的一侧上。
13.根据权利要求12所述的功率半导体器件，其特征在于，所述第一拓扑材料层还包括位于所述第三掺杂区的至少一部分上方的第四拓扑材料部分，以及所述第四拓扑材料部分的至少一部分位于所述栅介质层下方。
14.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件还包括；
界面层，所述界面层直接覆盖于所述第一拓扑材料层上方，且所述界面层被配置为用于所述第一拓扑材料层形成期间的退火过程。
15.根据权利要求14所述的功率半导体器件，其特征在于，所述界面层由以下中的至少一者形成：氧化铝、以及氧化铪。
16.根据权利要求1所述的功率半导体器件，其特征在于，所述第一隔离区由以下中的至少一者形成：氧化硅、以及氧化铝。
17.一种半导体芯片，其特征在于，所述半导体芯片包括根据权利要求1至16中任一项所述的功率半导体器件。
18.根据权利要求17所述的半导体芯片，其特征在于，所述半导体芯片还包括：
一个或多个逻辑半导体器件；以及
第二隔离区，所述第二隔离区在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的所述功率半导体器件与逻辑半导体器件之间。
19.根据权利要求18所述的半导体芯片，其特征在于，所述半导体芯片还包括：
第二拓扑材料层，所述第二拓扑材料层插置于所述第二隔离区与该第二隔离区所邻接的掺杂区之间。
20.一种用于半导体芯片的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上形成空腔，其中，所述空腔包括第一空腔；
在所述第一空腔的内表面上形成拓扑材料层中的第一拓扑材料层的第一拓扑材料部分；
对所述空腔进行填充以形成隔离区，其中，所述隔离区包括基于所述第一空腔形成的第一隔离区；以及
依次形成所述半导体芯片中的功率半导体器件的第一掺杂区、栅极结构和漏极接触；
其中，所述第一掺杂区被配置为经由设于该第一掺杂区上方的漏极接触接收漏极信号，所述栅极结构包括栅介质层和栅电极，所述栅介质层的第一栅介质部分覆盖在所述第一掺杂区的一部分的上方，以及所述栅电极覆盖在所述栅介质层的上方，所述第一隔离区嵌设于所述第一掺杂区中，且所述第一隔离区在横向方向上位于所述漏极接触的靠近所述栅极结构的一侧上，所述第一拓扑材料层的导电性质随着所述栅电极的电位的变化而变化，所述功率半导体器件为横向扩散金属氧化物半导体晶体管。
21.根据权利要求20所述的制备方法，其特征在于，所述制备方法还包括：
在对所述空腔进行填充以形成隔离区之后，形成所述半导体芯片中的功率半导体器件的第二掺杂区和源极接触，其中，所述第二掺杂区在横向方向上与所述第一掺杂区相邻接，所述第二掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相反，且所述第二掺杂区被配置为经由设于该第二掺杂区上方的源极接触接收源极信号。
22.根据权利要求21所述的制备方法，其特征在于，所述制备方法还包括：
在形成所述第一掺杂区和所述第二掺杂区之后且在形成所述栅极结构之前，执行以下中的至少一者：
在所述第一掺杂区的一部分上形成所述第一拓扑材料层的第二拓扑材料部分，其中，所述第二拓扑材料部分插置于所述第一掺杂区与所述栅介质层之间；
在所述第二掺杂区的一部分上形成所述第一拓扑材料层的第三拓扑材料部分，其中，所述第三拓扑材料部分插置于所述第二掺杂区与所述栅介质层之间；和
在所述第二掺杂区的一部分上形成所述第一拓扑材料层的第四拓扑材料部分，其中，所述第四拓扑材料部分插置于嵌设在所述第二掺杂区中的第三掺杂区与所述栅介质层之间。
23.根据权利要求21所述的制备方法，其特征在于，所述制备方法还包括：
形成所述半导体芯片中的功率半导体器件的第三掺杂区，其中，所述第三掺杂区嵌设于所述第二掺杂区中，所述第三掺杂区的掺杂浓度小于所述源极接触的掺杂浓度，且所述第三掺杂区在横向方向上位于所述源极接触的靠近所述栅极结构的一侧上。
24.根据权利要求23所述的制备方法，其特征在于，所述制备方法还包括：
在形成所述第三掺杂区之后，在所述第三掺杂区的至少一部分上形成所述第一拓扑材料层的第四拓扑材料部分。
25.根据权利要求20所述的制备方法，其特征在于，所述半导体芯片还包括一个或多个逻辑半导体器件，所述空腔还包括在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的所述功率半导体器件与逻辑半导体器件之间的第二空腔，所述隔离区还包括基于所述第二空腔形成的第二隔离区；
所述制备方法还包括：
在所述第一空腔的内表面上形成拓扑材料层中的第一拓扑材料层的第一拓扑材料部分的同时，在所述第二空腔的内表面上形成所述拓扑材料层中的第二拓扑材料层。
26.根据权利要求20所述的制备方法，其特征在于，所述半导体芯片还包括一个或多个逻辑半导体器件，所述空腔还包括在横向方向上设于相邻两个逻辑半导体器件之间或设于相邻的所述功率半导体器件与逻辑半导体器件之间的第二空腔，所述隔离区还包括基于所述第二空腔形成的第二隔离区；
所述制备方法还包括：
在形成所述第一隔离区之前或之后，在所述衬底上形成所述第二空腔；以及
对所述第二空腔进行填充以形成所述第二隔离区。
27.根据权利要求20所述的制备方法，其特征在于，形成所述拓扑材料层包括：
形成初始拓扑材料层；
在所述初始拓扑材料层上形成界面层；以及
在含硫气氛中，经由所述界面层对所述初始拓扑材料层进行退火处理。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103238101A (zh) * 2010-12-07 2013-08-07 小利兰斯坦福大学理事会 并入有包括拓扑绝缘体的拓扑材料的电装置及光学装置
CN107039280A (zh) * 2015-12-31 2017-08-11 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109860300A (zh) * 2018-12-27 2019-06-07 北京顿思集成电路设计有限责任公司 半导体器件及其制造方法
CN113838906A (zh) * 2020-06-23 2021-12-24 芯恩（青岛）集成电路有限公司 Ldmos晶体管及其制备方法
CN113892183A (zh) * 2019-04-23 2022-01-04 阿托梅拉公司 包括超晶格和非对称沟道的半导体器件及相关方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059281B2 (en) * 2013-07-11 2015-06-16 International Business Machines Corporation Dual L-shaped drift regions in an LDMOS device and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103238101A (zh) * 2010-12-07 2013-08-07 小利兰斯坦福大学理事会 并入有包括拓扑绝缘体的拓扑材料的电装置及光学装置
CN107039280A (zh) * 2015-12-31 2017-08-11 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109860300A (zh) * 2018-12-27 2019-06-07 北京顿思集成电路设计有限责任公司 半导体器件及其制造方法
CN113892183A (zh) * 2019-04-23 2022-01-04 阿托梅拉公司 包括超晶格和非对称沟道的半导体器件及相关方法
CN113838906A (zh) * 2020-06-23 2021-12-24 芯恩（青岛）集成电路有限公司 Ldmos晶体管及其制备方法

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