CN117916875A - 晶片超薄化的方法 - Google Patents

晶片超薄化的方法 Download PDF

Info

Publication number
CN117916875A
CN117916875A CN202280059669.0A CN202280059669A CN117916875A CN 117916875 A CN117916875 A CN 117916875A CN 202280059669 A CN202280059669 A CN 202280059669A CN 117916875 A CN117916875 A CN 117916875A
Authority
CN
China
Prior art keywords
forming
thickness
substrate
wafer
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280059669.0A
Other languages
English (en)
Inventor
苏克图·阿伦·帕里克
阿希什·派欧
埃尔·迈赫迪·巴齐兹
安德鲁·杨
妮琴·K·英吉
阿尔文·桑德拉扬
徐源辉
马蒂纳斯·玛丽亚·贝尔肯斯
萨梅尔·A·德什潘德
B·普拉纳瑟提哈兰
杨雁筑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN117916875A publication Critical patent/CN117916875A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

描述了半导体组件和其制造方法。提供硅晶片，并在硅晶片上形成埋入式蚀刻终止层。然后，使晶片接受组件和前端工艺。在前端工艺后，晶片经历了混合键结，然后晶片被薄化。为了薄化晶片，具有起始第一厚度的硅基板层被研磨成第二厚度，第二厚度比第一厚度小。在研磨之后，使硅晶片接受化学机械研磨(CMP)，然后进行蚀刻和CMP磨光，以将硅的厚度减少到第三厚度，第三厚度小于第二厚度。

Description

晶片超薄化的方法
技术领域
本公开内容的实施方式一般涉及到半导体组件。更具体地说，本公开内容的实施方式是针对电力轨结构、3D封装和半导体组件的制造方法。
背景技术
半导体工艺行业继续努力提高产量，同时提高沉积在具有较大表面积的基板上的层的均匀性。这些因素与新材料相结合，也为基板的单位面积提供了更高的电路集成度。随着电路集成度的提高，对更大的均匀性和层厚度的工艺控制的需求在增加。因此，各种技术已经被开发出来，以一种具有成本效益的方式在基板上沉积层，同时保持对层的特性的控制。
半导体组件通常是通过在半导体基板上依次沉积绝缘层或介电层、导电层和半导体材料层，并使用微影术对各种材料层进行图形化，以形成其上的电路部件和元素。导电层有利于各种电气部件的电气布线，包括晶体管、放大器、逆变器、控制逻辑、内存、电力管理电路、缓冲器、过滤器、谐振器、电容器、电感器、电阻器等。
晶体管是大多数集成电路的关键部件。由于晶体管的驱动电流(也就是速度)与晶体管的栅极宽度成正比，更快的晶体管通常需要更大的栅极宽度。因此，在晶体管的尺寸和速度之间有所妥协，而“鳍片”场效应晶体管(finFETs)已经被开发出来，以解决具有最大驱动电流和最小尺寸的晶体管的冲突目标。FinFETs的特点是有鳍状信道区域，它大大增加了晶体管的尺寸，而没有明显增加晶体管的占地面积，而现在正被应用于许多集成电路。然而，finFETs也有自己的缺点。
随着晶体管组件的特征尺寸不断缩小以实现更大的电路密度和更高的效能，有必要改进晶体管组件结构，以改善静电耦合并减少负面效应，诸如寄生电容和断态漏电。晶体管组件结构的例子包括平面结构、鳍式场效晶体管(FinFET)结构和水平环绕式栅极(hGAA)结构。hGAA组件结构包括几个晶格匹配的信道，以堆栈的方式悬浮并由源/漏极区连接。hGAA结构提供了良好的静电控制，并可在互补金属氧化物半导体(CMOS)晶片制造中得到广泛采用。
将半导体连接到电力轨上通常是在电池的正面进行，这需要大量的电池面积。因此，有着使用较少电池面积将半导体组件连接到电力轨上的需要。
发明内容
公开内容的一个或多个实施方式是针对形成半导体组件的方法。在一个或多个实施方式中，形成半导体组件的方法包括：在基板的顶面上形成蚀刻终止层，基板具有第一厚度；在蚀刻终止层的顶面上形成外延层；在外延层的顶面上形成晶片组件；接合晶片组件至接合晶片；研磨基板以形成具有小于第一厚度的第二厚度的基板；将基板平坦化以形成具有小于第二厚度的第三厚度的基板；移除蚀刻终止层，以暴露出晶片组件上的源/漏极区；以及形成与源漏极区电性连接的触点。
公开内容的额外实施方式是针对形成半导体组件的方法。在一个或多个实施方式中，形成半导体组件的方法包括：在基板的顶面上形成蚀刻终止层，基板具有第一厚度；在蚀刻终止层的顶面上形成外延层；在外延层的顶面上形成晶片组件；以混合键结的方式键结晶片组件至接合假晶片或Cu晶片；研磨基板以形成具有小于第一厚度的第二厚度的基板；在蚀刻终止层的底表面上沉积屏蔽层；在屏蔽层中形成至少一个介层窗开口；选择性地去除蚀刻终止层；并去除屏蔽层以暴露出基板，基板具有小于第一厚度的第四厚度。
附图说明
为了能够详细理解本公开内容的上述特征的方式，可以通过参考实施方式对上文简要概述的本公开内容进行更具体的描述，其中一些实施方式在附图中得到说明。然而，需要注意的是，附图只说明了本公开内容的典型实施方式，因此不应认为是对其范围的限制，因为本公开内容可以接受其他等效实施方式。
图1A是根据一个或多个实施方式的方法的工艺流程图；
图1B是描绘了根据一个或多个实施方式的方法的图1A的工艺流程图的延续；
图2A描绘了根据一个或多个实施方式的组件的截面图；
图2B描绘了根据一个或多个实施方式的组件的截面图；
图2C描绘了根据一个或多个实施方式的组件的截面图；
图2D描绘了根据一个或多个实施方式的组件的截面图；
图2E描绘了根据一个或多个实施方式的组件的截面图；
图2F描绘了根据一个或多个实施方式的组件的截面图；
图2G描绘了根据一个或多个实施方式的组件的截面图；
图2H描绘了根据一个或多个实施方式的组件的截面图；
图2I描绘了根据一个或多个实施方式的组件的截面图；
图2J描绘了根据一个或多个实施方式的组件的截面图；
图2K描绘了根据一个或多个实施方式的组件的截面图；
图2L描绘了根据一个或多个实施方式的组件的截面图；
图2M描绘了根据一个或多个实施方式的组件的截面图；
图2N描绘了根据一个或多个实施方式的组件的截面图；
图2O描绘了根据一个或多个实施方式的组件的截面图；
图2P描绘了根据一个或多个实施方式的组件的截面图；
图2Q描绘了根据一个或多个实施方式的组件的截面图；
图2R描绘了根据一个或多个实施方式的组件的截面图；
图2S描绘了根据一个或多个实施方式的组件的截面图；
图2T描绘了根据一个或多个实施方式的组件的截面图；
图2U描绘了根据一个或多个实施方式的组件的截面图；
图3描绘了根据一个或多个实施方式的方法的工艺流程图；
图4A描绘了根据一个或多个实施方式的组件的截面图；
图4B描绘了根据一个或多个实施方式的组件的截面图；
图4C描绘了根据一个或多个实施方式的组件的截面图；
图4D描绘了根据一个或多个实施方式的组件的截面图；
图4E描绘了根据一个或多个实施方式的组件的截面图；
图5A描绘了根据一个或多个实施方式的组件的截面图；
图5B描绘了根据一个或多个实施方式的组件的截面图；
图5C描绘了根据一个或多个实施方式的组件的截面图；
图5D描绘了根据一个或多个实施方式的组件的截面图；
图6描绘了根据一个或多个实施方式的方法的工艺流程图；
图7A描绘了根据一个或多个实施方式的组件的截面图；
图7B描绘了根据一个或多个实施方式的组件的截面图；
图7C描绘了根据一个或多个实施方式的组件的截面图；
图7D描绘了根据一个或多个实施方式的组件的截面图；及
图8描绘了根据一个或多个实施方式的群集工具。
为了便于理解，在可能的情况下，使用了相同的组件符号来指定各图中共同的相同元素。图式不是按比例绘制的，且是为了清楚起见可以简化。一个实施方式中的元素和特征可有益地并入其他实施方式中，而无需进一步叙述。
具体实施方式
在描述公开内容的几个示例性实施方式之前，应理解公开内容不限于以下描述的结构细节或工艺步骤。公开内容能够有其他的实施方式，并且能够以各种方式进行实践或执行。
在本说明书和所附申请专利范围中，术语“基板”指的是工艺所作用的表面或表面的一部分。本领域的技术人员还将理解，除非上下文明确指出，对基板的提及也可以仅指基板的一部分。此外，提到在基板上沉积可以指裸露的基板和在其上沉积或形成有一个或多个膜或特征的基板。
本文所使用的“基板”是指在制造过程中，在其上进行膜工艺的任何基板或在基板上形成的材料表面。例如，可进行工艺的基板表面包括诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、掺杂碳的氧化硅、氮化硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石以及任何其他材料，诸如金属、金属氮化物、金属合金和其他导电材料，具体取决于应用。基板包括但不限于半导体晶片。基板可以暴露在预处理过程中，以便对基板表面进行抛光、蚀刻、还原、氧化、羟基化(或以其他方式产生或嫁接目标化学基团以赋予化学功能)、退火和/或烘烤。除了直接在基板本身的表面上进行膜工艺外，在本公开内容中，任何公开的膜工艺步骤也可以在形成在基板上的底层上进行，如下面详细公开的那样，而术语“基板表面”旨在包括这种底层，如上下文所示。因此，举例来说，当膜/层或部分膜/层被沉积到基板表面上时，新沉积的膜/层的暴露表面就成为基板表面。一个给定的基板表面包括什么，将取决于要沉积的膜，以及所使用的特定化学成分。
在本说明书和所附申请专利范围中，术语“前驱物”、“反应物”、“反应性气体”等可互换使用，指任何可与基板表面反应的气体物种。
晶体管是通常在半导体组件上形成的电路部件或元素。根据电路设计，除了电容、电感、电阻、二极管、导电线或其他元素外，晶体管形成在半导体组件上。一般来说，晶体管包括在源极区和漏极区之间形成的栅极。在一个或多个实施方式中，源极区和漏极区包括基板的掺杂区，并表现出适合特定应用的掺杂轮廓。栅极位于通道区之上，并包括栅极介电层，栅极介电层介于栅极电极和基板中的通道区之间。
本文所使用的术语“场效晶体管”或“FET”是指使用电场来控制组件的电气行为的晶体管。增强模式场效晶体管通常在低温下显示非常高的输入阻抗。漏极和源极之间的导电性由组件中的电场控制，电场是由组件的本体和栅极之间的电压差产生的。FET的三个终端是源极(S)，载子通过它进入通道；漏极(D)，载子通过它离开通道；以与栅极(G)，调控通道导电性的终端。传统上，在源极(S)进入通道的电流被称为IS，而在漏极(D)进入通道的电流被称为ID。漏极到源极的电压被称为VDS。通过对栅极(G)施加电压，可以控制在漏极进入通道的电流(即，ID)。
金属-氧化物-半导体场效晶体管(MOSFET)是场应晶体管(FET)的一种类型。它有绝缘的栅极，其电压决定了组件的导电性。这种随着施加电压的大小而改变电导率的能力被用于放大或切换电子信号。MOSFET的基础是通过位于本体电极和位于本体上方的栅极电极之间的金属-氧化物-半导体(MOS)电容对电荷浓度进行调控，并通过栅极介电层与所有其他组件区域绝缘。与MOS电容相比，MOSFET包括两个额外的终端(源极和漏极)，每个终端都连接到被主体区域隔开的各个高掺杂区域。这些区域可以是p型或n型，但它们都是同一类型，并且与主体区域的类型相反。源极和漏极(与本体不同)是高度掺杂的，在掺杂类型后面有“+”号表示。
如果MOSFET是n-通道或nMOS FET，那么源极和漏极是n+区域，而主体是p区域。如果MOSFET是p-通道或pMOS FET，那么源极和漏极是p+区，而主体是n区。源极之所以被称为源极，是因为它是流经通道的电荷载体(n-信道为电子，p-信道为空穴)的来源；同样地，漏极是电荷载体离开通道的地方。
本文所用的术语“鳍式场效晶体管(FinFET)”是指建立在基板上的MOSFET晶体管，其中的栅极被放置在通道的两个或三个侧面，形成双栅极或三栅极结构。由于信道区域在基板上形成了“鳍片”，所以FinFET组件被赋予了FinFET的通用名称。FinFET组件具有快速开关时间和高电流密度。
本文所用的术语“环绕式栅极(GAA)”是指电子组件(例如，晶体管)其中的栅极材料在所有侧面都围绕着信道区域。GAA晶体管的信道区域可包括纳米线或纳米板或纳米片、条形通道、或本领域技术人员已知的其他合适的信道配置。在一个或多个实施方式中，GAA组件的信道区域具有多个垂直间隔的水平纳米线或水平条，使GAA晶体管成为堆栈的水平环绕式栅极(hGAA)晶体管。
本文所用的术语“纳米线”指的是直径在纳米(10-9米)的数量级的纳米结构。纳米线也可以定义为长度与宽度的比率大于1000。另外，纳米线可以被定义为结构的厚度或直径被限制在几十纳米或更小，而长度不受限制。纳米线被用于晶体管和一些激光应用中，在一个或多个实施方式中，纳米线由半导体材料、金属材料、绝缘材料、超导材料或分子材料制成。在一个或多个实施方式中，纳米线被用于逻辑CPU、GPU、MPU和挥发性(如DRAM)和非挥发性(如NAND)组件的晶体管。本文所用的术语“纳米片”指的是二维纳米结构，其厚度范围从约0.1纳米到约1000纳米。
公开内容的实施方式是通过图式来描述的，图式说明了根据公开内容的一个或多个实施方式的组件(例如，晶体管)和形成晶体管的工艺。所示工艺只是说明所公开的工艺的可能用途，而本领域技术人员将认识到，所公开的工艺并不限于所说明的应用。
参照图式描述了公开内容的一个或多个实施方式。在一个或多个实施方式的方法中，使用标准的工艺流程制造晶体管，例如环绕式栅极晶体管。在一些实施方式中，提供硅晶片，并在硅晶片上形成了埋入式蚀刻终止层。沉积外延层(例如，外延硅)。然后，使晶片接受组件和前端工艺。前端工艺后，晶片经历混合键结，例如键结到铜或氧化物，然后晶片被有利地变薄。薄化晶片可提供所需的平整度和键结，使背面的电力轨成为可能。为了使晶片变薄，具有起始第一厚度的硅基板层被研磨到第二厚度，第二厚度小于第一厚度。研磨后，在一些实施方式中，使硅晶片接受化学机械研磨(CMP)中，然后进行蚀刻和CMP抛光，以将硅的厚度减少到第三厚度，第三厚度小于第二厚度。在一个或多个实施方式中，蚀刻停止在埋入式蚀刻终止层。然后，触点被预先填充了金属，并进行了金属化。
在替代实施方式中，使用标准的工艺流程制造晶体管，例如环绕式栅极晶体管。在一些实施方式中，提供硅晶片，并在硅晶片上形成了埋入式蚀刻终止层。沉积外延层(例如，外延硅)。然后，使晶片接受组件和前端工艺。前端工艺后，晶片经历混合键结，例如键结到铜或氧化物，然后晶片被有利地变薄。薄化晶片可提供所需的平整度和键结，使背面的电力轨成为可能。为了使晶片变薄，具有起始第一厚度的硅基板层被研磨到第二厚度，第二厚度小于第一厚度。研磨后，沉积大屏蔽并在屏蔽中形成介层窗。然后，蚀刻晶片通过介层窗到埋入式蚀刻终止层，然后蚀刻终止层被选择性地移除，并发生剥离(liftoff)。
在一个或多个实施方式的方法中，使用标准的工艺流程制造晶体管，例如环绕式栅极晶体管。在源/漏极空腔凹陷后，源/漏极空腔的尺寸被扩大，并沉积了牺牲性填充材料。制造过程中，形成了内部间隔物，源/漏极外延，形成了层间介电质，替换栅极形成，CT和CG形成，以及正面金属线形成。基板随后被翻转和平面化。层间介电质被沉积在背侧，背侧电力系统的通孔经图案化，而层间介电质被蚀刻。形成镶嵌沟槽，并移除牺牲性填充物以形成开口。在开口中沉积金属，然后形成背侧金属线。在一个或多个实施方式中，牺牲性填充材料具有良好的选择性，以便在蚀刻时形成自对准的沟槽和/或通孔，从而避免错位。
在一个或多个实施方式的方法中，使用标准的工艺流程制造晶体管，例如环绕式栅极晶体管。深孔用单独的屏蔽蚀刻，或者用常规的接触式或通孔屏蔽进行蚀刻。在蚀刻常规通孔后，放置屏蔽，然后将电力轨通孔蚀刻到组件以下的深度，以便于背侧连接。标准孔和深孔/触点都同时用氮化钛/钨(TiN/W)或氮化钛/钌(TiN/Ru)或钼(Mo)接触填充，然后再进行平坦化。晶片可以选择性地进行薄化。在背侧，蚀刻通孔以连接到深孔。然后进行金属化。
图1A描绘了根据本公开内容的某些实施方式形成半导体组件的方法6的工艺流程图。图1B是描绘了根据一个或多个实施方式的方法6的图1A的工艺流程图的延续。图2A-2U描述了根据公开内容的某些实施方式制造半导体结构的阶段。下面将结合图2A-2U对方法6进行描述。图2A-2U是根据一个或多个实施方式的电子组件(例如GAA)的横截面图。方法6可以是半导体组件的多步骤制造工艺的一部分。因此，方法6可以在与群集工具耦合的任何合适工艺腔室中执行。群集工具可包括用于制造半导体组件的工艺腔室，如配置用于蚀刻、沉积、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化的腔室或任何其他用于制造半导体组件的适当腔室。
图2A-2U是图1A-1B中的操作8至54的制造步骤。参照图1A，形成组件100的方法6从操作8开始，提供基板102。在一些实施方式中，基板102可是半导体基板块。本文所使用的术语“半导体基板块”指的是基板的全部由半导体材料组成的基板。半导体基板块可以包括任何合适的半导体材料和/或半导体材料的组合，以形成半导体结构。例如，半导体层可以包括一种或多种材料，如结晶硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片、图案或未图案化的晶片、掺杂硅、锗、砷化镓或其他合适的半导电材料。在一些实施方式中，半导体材料是硅(Si)。在一个或多个实施方式中，半导体基板102包括半导体材料，例如硅(Si)、碳(C)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、其他半导体材料，或其任何组合。在一个或多个实施方式中，基板102包括硅(Si)、锗(Ge)、镓(Ga)、砷(As)或磷(P)中的一者或多者。尽管本文描述了一些可形成基板的材料的实例，但任何可作为基础的材料都属于本公开内容的精神和范围，在此基础上可构建被动和主动电子组件(例如，晶体管、内存、电容器、电感器、电阻器、开关、集成电路、放大器、光电组件或任何其他电子组件)。
在一些实施方式中，半导体材料可以是掺杂材料，诸如n型掺杂硅(n-Si)或p型掺杂硅(p-Si)。在一些实施方式中，基板可以使用任何合适工艺(例如，离子植入工艺)进行掺杂。本文所用的术语“n型”是指在制造过程中通过在固有半导体中掺入电子供体元素而产生的半导体。术语n型来自于电子的负电荷。在n型半导体中，电子是多数载流子，而空穴是少数载流子。本文所用的术语“p型”指的是井(或空穴)的正电荷。与n型半导体相反，p型半导体的空穴浓度比电子浓度大。在p型半导体中，空穴是多数载流子，而电子是少数载流子。在一个或多个实施方式中，掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)、其他半导体掺杂剂或其组合中的一者或多者。
参照图1A，在一些未图示的实施方式中，在操作10处，可在基板的顶部表面上形成蚀刻终止层。蚀刻终止层可包括本领域技术人员已知的任何适当材料。在一个或多个实施方式中，蚀刻终止层包括硅锗(SiGe)。在一个或多个实施方式中，蚀刻终止层具有高锗(Ge)含量。在一个或多个实施方式中，锗的含量在30％至50％的范围内，包括35％至45％的范围。非意图受到理论的约束，申请人认为锗含量在30％到50％的范围内会增加蚀刻终止层的选择性，并使应力缺陷最小化。在一个或多个实施方式中，蚀刻终止层的厚度在5纳米到30纳米范围中。蚀刻终止层可在背侧工艺过程中作为平面化(如CMP)、干式或湿式蚀刻的蚀刻终止。
在一个或多个未图示的实施方式中，在操作12处，可将外延层(例如，外延硅)沉积在蚀刻终止层上。外延层的厚度可在20纳米至100纳米的范围中。
参考图1A和图2A，在一个或多个实施方式中，在操作14处，至少一个超晶格结构101形成在基板102的顶面上或在蚀刻终止层和外延层的顶面上。超晶格结构101包括多个半导体材料层106和相应多个水平通道层104交替排列成多个堆栈对。在一些实施方式中，多个堆栈的层组包括硅(Si)和硅锗(SiGe)组。在一些实施方式中，多个半导体材料层106包括硅锗(SiGe)，而多个水平通道层104包括硅(Si)。在其他实施方式中，多个水平通道层104包括硅锗(SiGe)，而多个半导体材料层106包括硅(Si)。
在一些实施方式中，多个半导体材料层106和相应多个水平通道层104可以包括适合形成超晶格结构204的任何数量的晶格匹配材料对。在一些实施方式中，多个半导体材料层106和相应多个水平通道层104包括约2至约50对晶格匹配材料。
在一个或多个实施方式中，多个半导体材料层106和多个水平通道层104的厚度在约2纳米至约50纳米的范围内，在约3纳米至约20纳米的范围内，或在约2纳米至约15纳米的范围内。
参照图1A和图2B，在一个或多个实施方式中，在操作16处，超晶格结构101被图案化以在相邻堆栈105之间形成开口108。图案化可以通过本领域技术人员已知的任何合适手段完成。在这方面使用的术语“开口”是指任何有意的表面不规则性。开口的合适实例包括但不限于具有顶部、两个侧壁和底部的沟槽。开口可具有任何合适的深宽比(特征的深度与特征的宽度的比率)。在一些实施方式中，深宽比大于或等于约5：1、约10：1、约15：1、约20：1、约25：1、约30：1、约35：1或约40：1。
参照图1A和图2C，在操作18处，形成浅沟槽隔离(STI)110。本文所用的术语“浅沟槽隔离(STI)”是指防止电流泄漏的集成电路特征。在一个或多个实施方式中，STI是通过沉积一种或多种介电质材料(诸如二氧化硅)来填充沟槽或开口108，并使用诸如化学机械平坦化的技术去除多余介电质而形成的。
参照图1A和图2D，在一些实施方式中，在超晶格结构101的上方和附近形成替换的栅极结构113(例如，假性栅极结构)。假性栅极结构113界定了晶体管组件的信道区域。假性栅极结构113可以使用本领域已知的任何合适传统沉积和图案化工艺来形成。
在一个或多个实施方式中，假性栅极结构包括栅极114和多硅层112的一者或多者。在一个或多个实施方式中，假性栅极结构包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、钛铝(TiAl)和N型掺杂多晶硅中的一者或多者。
参照图1A和图2E，在一些实施方式中，在操作22处，沿着假性栅极结构113的外侧壁并在超晶格101上形成侧壁间隔物116。侧壁间隔物116可以包括本领域已知的任何合适绝缘材料，例如氮化硅、氧化硅、氧氮化硅、碳化硅等。在一些实施方式中，侧壁间隔物是使用本领域已知的任何合适常规沉积和图案化工艺形成的，诸如原子层沉积、等离子体辅助原子层沉积、等离子体辅助化学气相沉积、低压化学气相沉积或各向同性沉积。
参考图1A和图2F，在操作24处，在一个或多个实施方式中，源/漏极沟槽118形成在超晶格结构101的附近(即，在两侧)。
参照图1A和图2G，在操作26处，在一个或多个实施方式中，源/漏极沟槽118被加深和扩大以在超晶格结构101下形成空腔119。空腔119可具有任何合适的深度和宽度。在一个或多个实施方式中，空腔119延伸通过浅沟槽隔离110到基板102。在一个或多个实施方式中，空腔119蚀刻和假填充物延伸到浅沟槽隔离110以下，并最大限度地延伸到硅锗(SiGe)蚀刻终止层，从而实现自对准接触而不碰触组件。
空腔119可以通过本领域技术人员已知的任何适当手段形成。在一个或多个实施方式中，沉积硬屏蔽117以阻止非Vss/Vdd源/漏极。在一个或多个实施方式中，硬屏蔽117可包括本领域技术人员已知的合适材料。在一些实施方式中，硬屏蔽117是阻剂。一旦硬屏蔽117形成，空腔119就通过蚀刻形成。
操作26的蚀刻工艺可包括对源漏极沟槽118具有选择性的任何合适蚀刻工艺。在一些实施方式中，操作26的蚀刻工艺包括湿式蚀刻工艺或干式蚀刻工艺的一者或多者。蚀刻工艺可以是定向蚀刻。
在一些实施方式中，干式蚀刻工艺可包括传统等离子体蚀刻或远程等离子体辅助的干式蚀刻工艺，例如SiCoNiTM蚀刻工艺，可从位于加州圣克拉拉的应用材料公司获得。在SiCoNiTM蚀刻工艺中，组件被暴露在H2、NF3和/或NH3等离子体物质中，例如等离子体激发的氢和氟物质。例如，在一些实施方式中，组件可以同时暴露于H2、NF3和NH3等离子体。SiCoNiTM蚀刻工艺可在SiCoNiTM Preclean腔室中进行，该腔室可集成到多种多工艺平台之一中，其包括Dual ACP、/>GT和/>平台，可由Applied />取得。湿式蚀刻工艺可包括氢氟酸(HF)最后工艺，即所谓的“HF最后”工艺，在此工艺中，对表面进行HF蚀刻，使表面被氢端化。或者，也可以采用任何其他基于液体的预外延预清洗工艺。在一些实施方式中，工艺包括升华蚀刻，用于去除原生氧化物。蚀刻工艺可以是基于等离子体或热。等离子体工艺可以是任何合适的等离子体(例如，导电耦合等离子体、电感耦合等离子体、微波等离子体)。
参照图1A和图2H，在操作28处，在空腔119中沉积牺牲材料120。牺牲材料可包括本领域技术人员已知的任何合适材料。在一些实施方式中，牺牲材料120包括硅锗(SiGe)。在一个或多个实施方式中，牺牲材料120具有高锗(Ge)含量。在一个或多个实施方式中，锗的含量在30％至50％的范围内，包括35％至45％的范围。不意图受到理论的约束，申请人认为锗含量在30％至50％的范围内会导致牺牲材料的选择性增加，并使应力缺陷最小化。
在一个或多个实施方式中，牺牲材料120掺入了用于降低接触电阻的掺杂剂。在一些实施方式中，掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)、其他半导体掺杂剂或其组合中的一者或多者。在具体实施例中，牺牲材料120是硅锗，其锗含量在30％至50％的范围内，并掺有选自硼(B)、镓(Ga)、磷(P)和砷(As)中的一者或多者的掺杂剂。
参照图1A和图2I，在操作30处，在每个水平通道层104上形成内间隔物层121。内间隔物层121可包括本领域技术人员已知的任何合适材料。在一个或多个实施方式中，内间隔物层121包括氮化物材料。在具体实施方式中，内间隔物层121包括氮化硅。
参照图2J和图1A，在操作32处，在一些实施方式中，嵌入的源/漏极区122形成在源/漏极沟槽118中。在一些实施方式中，源极区122与超晶格结构101的第一端相邻形成，而漏极区122与超晶格结构101的第二、相对端相邻形成。在一些实施方式中，源极区和/或漏极区122由任何合适的半导体材料形成，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、硅磷(SiP)、硅砷(SiAs)等。在一些实施方式中，源/漏极区122可以使用任何合适的沉积工艺(例如外延沉积工艺)来形成。在一些实施方式中，源/漏极区122独立地掺入了磷(P)、砷(As)、硼(B)和镓(Ga)中的一者或多者。
在一些实施方式中，参考图1A和图2K，在操作34处，层间介电质(ILD)层124被覆盖式沉积在基板102上，包括源/漏极区122、假性栅极结构113和侧壁间隔物116。ILD层124可以使用传统的化学气相沉积方法(例如，等离子体辅助化学气相沉积和低压化学气相沉积)进行沉积。在一个或多个实施方式中，ILD层124由任何合适的介电质材料形成，例如但不限于未掺杂的氧化硅、掺杂的氧化硅(例如，BPSG、PSG)、氮化硅和氧氮化硅。在一个或多个实施方式中，ILD层124接着使用传统的化学机械平坦化方法进行抛光，以暴露出假性栅极结构113的顶部。在一些实施方式中，ILD层124被抛光以暴露出假性栅极结构113的顶部和侧壁间隔物116的顶部。
假性栅极结构101可被移除以暴露超晶格结构101的信道区域108。ILD层124在移除假性栅极结构113的过程中保护源/漏极区122。假性栅极结构113可以使用任何传统的蚀刻方法(例如，等离子体干式蚀刻或湿式蚀刻)来移除。在一些实施方式中，假性栅极结构113包括多晶硅，且假性栅极结构113是通过选择性蚀刻工艺去除的。在一些实施方式中，假性栅极结构113包括多晶硅，而超晶格结构101包括硅(Si)和硅锗(SiGe)的交替层。
参考图1B和图2L，在操作38处，半导体组件(例如GAA)的形成继续按照传统的流程进行纳米片的释放和替换金属栅极形成。具体来说，在一个或多个未图示的实施方式中，多个半导体材料层106在超晶格结构101中的多个水平通道层104之间被选择性地蚀刻。例如，当超晶格结构101由硅(Si)层和硅锗(SiGe)层组成时，硅锗(SiGe)被选择性地蚀刻以形成通道纳米线。多个半导体材料层106，例如硅锗(SiGe)，可以使用任何已知的蚀刻剂去除，蚀刻剂对多个水平通道层104具有选择性，其中蚀刻剂对多个半导体材料层106的蚀刻率明显高于多个水平通道层104。在一些实施方式中，可以使用选择性干式蚀刻或湿式蚀刻工艺。在一些实施方式中，当多个水平通道层104是硅(Si)而多个半导体材料层106是硅锗(SiGe)时，可以使用湿式蚀刻剂选择性地去除硅锗层，湿式蚀刻剂例如但不限于羧酸/硝酸/HF水溶液和柠檬酸/硝酸/HF水溶液。多个半导体材料层106的去除会在多个水平通道层104之间留下空隙。多个水平通道层104之间的空隙具有约3纳米至约20纳米的厚度。残留的水平信道层104形成信道纳米线的垂直数组，与源/漏极区122耦合。信道纳米线平行于基板102的顶面并相互对齐，以形成单列的通道纳米线。
在一个或多个实施方式中，形成高k介电质。高k介电质可以是通过本领域技术人员已知的任何合适沉积技术沉积的任何合适高k介电质材料。一些实施方式的高k介电质包括氧化铪。在一些实施方式中，诸如氮化钛(TiN)、钨(W)、钴(Co)、铝(Al)等的导电材料被沉积在高k介电质上，以形成替换金属栅极128。导电材料可以使用任何合适的沉积工艺(例如但不限于原子层沉积(ALD))形成，以确保形成具有均匀厚度的层，围绕多个通道层中的每个通道层。
参照图1B和图2M，在操作38处，形成了到晶体管的触点(CT)132和到栅极的触点(CG)134。
参照图1B和图2N，在操作40处，形成金属(M0)线142，并与通孔(V1)144电连接。这与传统工艺类似，只是M0线没有电力轨，从而为信号线创造了充足的空间。
参照图2O，在操作42处，组件100被旋转或翻转180度，从而使基板102现在处于图式的顶部。此外，在一个或多个实施方式中，基板102被平坦化。平坦化可以是本领域技术人员已知的任何合适平坦化工艺，包括但不限于化学机械平坦化(CMP)。在一个或多个实施方式中，在旋转之前，正面在最后一层与铜(Cu)金属化结合，用混合键结(氧化物对氧化物，Cu对Cu)或静电假性晶片键结。
参照图1B和图2P，在操作44处，在背侧上沉积层间介电质146/148。层间介电质材料146/148可以通过本领域技术人员已知的任何合适方式沉积。层间介电质材料146/148可包括本领域技术人员已知的任何合适材料。在一个或多个实施方式中，层间介电质材料146/148包括氮化硅(SiN)、碳化物或碳化硼中的一者或多者，以实现高深宽比蚀刻和金属化。
如图2Q所示，在操作46处，在一个或多个实施方式中，形成背侧电力轨道通孔152。通孔152可以通过本领域技术人员已知的任何合适方式形成。在一个或多个实施方式中，通孔152可以通过图案化和蚀刻层间介电质材料146/148而形成。
参照图1B和图2R，在操作48处，通过扩大通孔152到触点120、122，形成镶嵌沟槽154。扩大通孔152以形成沟槽154，使开口的大小至少增加一倍，允许自我对准。在一个或多个实施方式中，通孔152的起始尺寸为约16纳米乘以26纳米，并扩展到形成具有约90纳米乘以74纳米尺寸的沟槽154。
镶嵌沟槽154停在触点120、122。镶嵌沟槽154可具有本领域技术人员已知的任何合适深宽比。在一些实施方式中，深宽比大于或等于约5：1、约10：1、约15：1、约20：1、约25：1、约30：1、约35：1或约40：1。在一个或多个实施方式中，镶嵌沟槽154的临界尺寸约为16纳米×26纳米，或约10纳米×30纳米，或约15纳米×30纳米。在一个或多个实施方式中，背侧通孔的高度取决于在蚀刻终止层上沉积的原始外延层厚度。
在操作50处，如图2S所示，牺牲层120被选择性地移除，以在源/漏极122上形成开口156。在一个或多个实施方式中，如果牺牲层120掺杂了Ga、B、P中的一者或多者，则可以部分移除而留下一些牺牲层120。部分去除牺牲层120可形成至剩余牺牲层120(如SiGe)的低电阻率触点。
在操作52处，如图2T所示，在去除牺牲层120后形成的开口156中沉积金属填充物156。金属填充物156可包括本领域技术人员已知的任何合适材料。在一个或多个实施方式中，金属填充物156选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、钼(Mo)、钴(Co)、铜(Cu)、钌(Ru)等的一者或多者。
参照图1B和图2U，在操作54处，形成背侧金属线(M0)160。非意图受到理论约束，申请人认为将电力轨道设在背侧上，可以使电池的面积在20％至30％的范围内得到增益。
图3说明了根据本公开内容的一些实施方式用于薄化半导体晶片的方法60的工艺流程图。图4A-4E描述了根据本公开内容的一些实施方式的晶片薄化阶段。下面将结合图4A-4E对方法60进行描述。图4A-4E是根据一个或多个实施方式的电子组件(例如GAA)的横截面图。方法60可为半导体组件的多步骤制造工艺的一部分。因此，方法60可以在任何与群集工具耦合的合适工艺腔室中执行。群集工具可包括用于制造半导体组件的工艺腔室，诸如配置用于蚀刻、沉积、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化的腔室或任何用于制造半导体组件的其他适当腔室。
图4A-4E是图3中的操作62至76的制造步骤。参照图3，薄化组件400的方法60从操作62开始。参照图3和图4A-4E，在一个或多个实施方式的方法中，使用标准工艺流程制造晶体管，例如环绕式栅极晶体管。
在一些实施方式中，提供硅晶片402，并且在操作62处，在硅晶片上形成埋入式蚀刻终止层404。埋入式蚀刻终止层404可包括本领域技术人员已知的任何适当材料。在一个或多个实施方式中，埋入式蚀刻终止层404包括硅锗(SiGe)。在一个或多个实施方式中，埋入式蚀刻终止层404具有高锗(Ge)含量。在一个或多个实施方式中，锗的含量在30％至50％的范围内，包括35％至45％的范围。非意图受到理论约束，申请人认为锗的含量在30％到50％的范围内会导致埋入式蚀刻层404的选择性增加，并使应力缺陷最小化。
在一个或多个未图示的实施方式中，在操作64处，沉积外延层(例如，外延硅)。在操作66处，晶片随后被置于组件和前端工艺中。前端工艺可以是上述关于图1A-1B中说明的方法6和图2A-2U截面图中描述的过程。
参考图3和图4B，在操作68处，在一个或多个实施方式中，在前端工艺后，晶片400经历混合键结(例如，到铜或到氧化物)，然后晶片被有利地变薄。未意图受到理论约束，申请人认为将晶片变薄有利于提供所需的平整度和键结，使背侧电力轨道成为可能。
在一个或多个实施方式中，参照图3和图4C，为了使晶片变薄，在操作70处，将具有起始第一厚度t1的硅基板层402研磨到第二厚度，第二厚度t2小于第一厚度。硅基板层402可以通过本领域技术人员已知的任何合适方式进行研磨。在一些实施方式中，硅基板层402被置于化学机械平坦化(CMP)中，然后进行蚀刻和CMP抛光。将硅基板层402的厚度降低到第三厚度t3，第三厚度小于第二厚度。在一个或多个实施方式中，第一厚度在500微米至1000微米的范围内。在一个或多个实施方式中，第二厚度在20微米至100微米的范围内。在一个或多个实施方式中，第三厚度在1微米至20微米的范围内。
参照图3和图4D，在操作72处，埋入式蚀刻终止层404被选择性地移除，以暴露出源/漏极408。在操作74处，然后用金属预填充触点410，并进行金属化，如图4E中所示。在一个或多个实施方式中，触点410被预填充的金属选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、钼(Mo)、钴(Co)、铜(Cu)、钌(Ru)等中的一者或多者。
图5A-5E说明了图3中操作78-80的替代制作步骤。参照图3，薄化组件400的方法60从操作62开始，并进行到操作70，如图4A-4C所详述和说明的。
在操作70处通过硅研磨使硅基板402变薄后，方法可进入操作78，在操作78处，在埋入式蚀刻终止层404上形成大屏蔽502。屏蔽502可包括本领域技术人员已知的任何合适材料。在一个或多个实施方式中，屏蔽502选自碳化物、碳化硼和氮化硅中的一者或多者。
在操作80处，屏蔽502被蚀刻以形成多个通硅通孔(TSV)508，通硅通孔延伸至埋入式蚀刻终止层404。通孔508可以通过本领域技术人员已知的任何适当方式形成。在一个或多个实施方式中，通孔508是通过蚀刻形成的。尺寸为纳米级的TSV允许高密度地封装这个已形成组件或连接到这个组件的其他芯片，而不需要传统的大型TSV，这在常规的3D封装中会增加成本和空间。
在操作82处，参照图3和图5C，选择性地去除埋入式蚀刻终止层404，以形成开口510。埋入式蚀刻终止层404可以通过本领域技术人员已知的任何合适方式选择性地移除。在一个或多个实施方式中，通过蚀刻组件的侧面，选择性地去除埋入式蚀刻终止层404。
参照图3和图5D，在操作84处，带有通孔508的屏蔽508被剥离组件。剥离可以通过本领域技术人员已知的任何合适手段发生。在一个或多个实施方式中，剥离允许晶片变薄至50nm至100nm范围内的厚度。在一个或多个实施方式中，剥离的结果是薄化的晶片在组件500中基本上没有缺陷和划痕。在一个或多个实施方式中，剥离需要牺牲层120在晶片上的横向(各向同性蚀刻)，这可以通过蚀刻实现。
图6说明了根据本公开内容的一些实施方式的制造半导体组件的方法600的工艺流程图。图7A-7D描述了根据本公开内容的一些实施方式形成深通孔和背侧触点的阶段。下面将结合图7A-7D描述方法600。图7A-7D是根据一个或多个实施方式的电子组件(例如GAA)700的横截面图。方法600可为半导体组件的多步骤制造工艺的一部分。因此，方法600可以在任何与群集工具耦合的合适工艺腔室中执行。群集工具可包括用于制造半导体组件的工艺腔室，诸如配置用于蚀刻、沉积、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化的腔室或任何用于制造半导体组件的其他适当腔室。
图7A-7D是图6中操作602至614的制作步骤。参照图6，形成深通孔和背侧触点的方法600从操作602开始。参照图6和图7A-7D，在一个或多个实施方式的方法600中，在操作602处，使用标准工艺流程制造晶体管，例如环绕式栅极晶体管。组件700可以根据关于图1A-1B和图2A-2Q描述的方法形成。
在操作604处，如图7A所示，在正面形成至少一个深通孔702。深通孔702可具有任何合适的尺寸或形状。深通孔702可具有任何合适的深宽比(特征的深度与特征的宽度的比率)。在一些实施方式中，深宽比大于或等于约5：1、约10：1、约15：1、约20：1、约25：1、约30：1、约35：1或约40：1。在一个或多个实施方式中，深通孔702的临界尺寸为约16纳米×约16纳米，或约10纳米×约10纳米，或约15纳米×约15纳米，或约20纳米×20纳米。
参照图6和图7B，在操作606处，深通孔702可被填充金属704。金属704可以是本领域技术人员已知的任何合适金属。在一个或多个实施方式中，金属704选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、钼(Mo)、钴(Co)、铜(Cu)、钌(Ru)等的一者或多者。
参照图6和图7C，在操作608处，接合晶片706被键结到正面。在操作610处，基板708可选择性地根据上述关于图3的方法进行薄化。在操作612处，如图7D所示，接着形成触点710以与深通孔702中的金属704电性连接。触点710可包括本领域技术人员所知的任何合适材料。在一个或多个实施方式中，触点710包括选自钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、钼(Mo)、钴(Co)、铜(Cu)、钌(Ru)等中的一者或多者的金属。在操作614处，如图7D所示，接着发生金属化。
在一些实施方式中，整合这些方法以致没有真空破坏。在一个或多个实施方式中，通孔蚀刻(操作80)、去除埋入式牺牲层(操作82)和基板释放剥离(操作84)可加以整合使操作之间没有真空中断。
公开内容的其他实施方式是针对用于形成GAA组件和方法的工艺工具300，如图8所示。可以使用各种多工艺平台，包括可从Applied 获得的/>CMP、蚀刻、/>Dual ACP、/>GT和/>平台，以及其他工艺系统。群集工具300包括至少一个具有多个侧面的中央传送站314。机器人316被安置在中央传送站314内，并被配置为将机器人叶片和晶片移动到多个侧面中的每一个。
群集工具300包括与中央传送站连接的多个工艺腔室308、310和312，工艺腔室也被称为工艺站。多种工艺腔室提供与相邻工艺站隔离的独立工艺区域。工艺腔室可以是任何合适的腔室，包括但不限于预清洗腔室、沉积腔室、退火腔室、蚀刻腔室等。工艺腔室和部件的具体配置可根据群集工具的不同而变化，且不应将其视为限制本公开内容的范围。
在图8所示的实施例中，工厂接口318与群集工具300的前部相连。工厂接口318包括用于在工厂接口318的前部319上装载和卸除的腔室302。
装载和卸除腔室302的大小和形状可以根据例如在群集工具300中处理的基板而变化。在所示的实施方式中，装载和卸除腔室302的大小是为了容纳晶片匣，其中有多个晶片被放置在匣内。
机器人304在工厂接口318内，并可在装载和卸除腔室302之间移动。机器人304能够将装载腔室302中的晶片通过工厂接口318传送到装载闸腔室320。机器人304也能够通过工厂接口318将晶片从装载闸腔室320转移到卸除腔室302的匣。
一些实施方式的机器人316是多臂机器人，能够同时独立地移动一个以上的晶片。机器人316被配置成可在传送腔室314周围的腔室之间移动晶片。单个晶片被搬运到位于第一机器人机构的远程处的晶片运输叶片上。
系统控制器357与机器人316和多个工艺腔室308、310和312进行通信。系统控制器357可以是任何可控制工艺腔室和机器人的合适部件。例如，系统控制器357可以是计算机，包括中央处理单元(CPU)392、内存394、输入/输出396、合适电路398和储存装置。
工艺一般可作为软件程序储存在系统控制器357的内存中，当软件程序被处理器执行时，会使工艺腔室执行本公开内容的工艺。软件程序也可以由在被处理器控制的硬件远程的第二处理器(未示出)储存和/或执行。本公开内容的部分或全部方法也可在硬件中执行。因此，工艺可用软件实现，并使用计算机系统执行，也可以用硬件实现，例如特定应用的集成电路或其他类型的硬件实现，或作为软件和硬件的组合实现。软件程序由处理器执行时，将通用计算机转变为控制腔室操作的特定用途计算机(控制器)，以便执行工艺。
在一些实施方式中，系统控制器357具有控制快速热工艺腔室以使模板材料结晶的配置。
在一个或多个实施方式中，工艺工具包括：中央传送站，包括被配置为移动晶片的机器人；多个工艺站，每个工艺站与中央传送站相连，并提供与相邻工艺站的工艺区域分离的处理区域，多个工艺站包括模板沉积腔室和模板结晶腔室；控制器，连接到中央传送站和多个工艺站，控制器被配置为启动机器人以在工艺站之间移动晶片，并控制每个工艺站中发生的工艺。
在描述本文所讨论的材料和方法的背景下(特别是在下方申请专利范围的背景下)，术语“一”和“该”与类似指定代名词的使用应被解释为涵盖单数和复数，除非本文另有说明或与上下文明显相悖。除非本文另有说明，否则本文对数值范围的叙述仅仅是为了作为速记方法以单独提及落在范围内的每个单独数值，且每个单独数值被并入说明书，就如同在本文中单独叙述一样。除非本文另有说明或与上下文有明显矛盾，否则本文描述的所有方法可按任何合适的顺序执行。使用任何和所有的实例，或本文提供的示例性语言(例如，“如”)，只是为了更好地说明材料和方法，并不构成对范围的限制，除非另有要求。说明书中的任何语言都不应被解释为表明任何非主张的元素对所公开的材料和方法的实践是必不可少的。
在本说明书通篇中提到“一个实施方式”、“一些实施方式”、“一个或多个实施方式”或“实施方式”是指与实施方式相关描述的特定特征、结构、材料或特性包括在本公开内容的至少一个实施方式中。因此，在本说明书通篇各处出现诸如“在一个或多个实施方式中”、“在一些实施方式中”、“在一个实施方式中”或“在实施方式中”等短语不一定是指本公开内容的同一实施方式。此外，特定的特征、结构、材料或特性可用任何合适的方式组合在一个或多个实施方式中。
尽管本文的公开内容已参照特定实施方式进行了描述，但本领域的技术人员将理解，所描述的实施方式只是说明了本公开内容的原理和应用。对于本领域的技术人员来说，显然可以对本公开内容的方法和设备进行各种修改和变化，而不偏离本公开内容的精神和范围。因此，本公开内容可包括在所附申请专利范围及其等效范围内的修改和变化。

Claims (20)

1.一种形成半导体组件的方法，该方法包括以下步骤：
在基板的顶面上形成蚀刻终止层，该基板具有第一厚度；
在该蚀刻终止层的顶面上形成外延层；
在该外延层的顶面上形成晶片组件；
键结该晶片组件至接合晶片；
研磨该基板，以形成具有低于该第一厚度的第二厚度的基板；
平坦化该基板，以形成具有低于该第二厚度的第三厚度的基板；
移除该蚀刻终止层以暴露在该晶片组件上的源/漏极区；及
形成电连接至该源/漏极区的触点。
2.如权利要求1所述的方法，其中该第一厚度是在自500微米至1000微米的范围中。
3.如权利要求1所述的方法，其中该第二厚度是在自20微米至100微米的范围中。
4.如权利要求1所述的方法，其中该第三厚度是在自1微米至20微米的范围中。
5.如权利要求1所述的方法，其中形成该晶片组件的步骤包括以下步骤：
在该基板的该蚀刻终止层的顶面上形成超晶格结构，该超晶格结构包括多个水平通道层与相应多个半导体材料层交替排列成多个堆栈对；
在该超晶格结构的顶面上形成栅极结构；
在该基板上的该超晶格结构附近形成多个源极沟槽与多个漏极沟槽；
在该多个水平通道层的各个水平通道层上形成内间隔物层；
形成源极区与漏极区；
形成替换金属栅极；
形成与该源极区与该漏极区电连接的CT与CG；及
形成第一金属线。
6.如权利要求1所述的方法，其中该蚀刻终止层包括硅锗(SiGe)。
7.如权利要求6所述的方法，其中该硅锗(SiGe)的锗(Ge)含量在自30％至50％的范围中。
8.如权利要求6所述的方法，其中该硅锗(SiGe)掺杂有掺杂剂，该掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)与其之组合所构成的群组。
9.如权利要求5所述的方法，其中该多个半导体材料层与该多个水平通道层独立地包括硅锗(SiGe)与硅(Si)的一者或多者。
10.如权利要求5所述的方法，其中形成该源极区与该漏极区的步骤包括以下步骤：在其上生长外延层。
11.如权利要求5所述的方法，其中该源极区与该漏极区独立地掺杂有磷(P)、砷(As)、硼(B)与镓(Ga)的一者或多者。
12.如权利要求5所述的方法，进一步包括以下步骤：在该栅极结构与在该超晶格结构上形成介电层。
13.如权利要求5所述的方法，其中该栅极结构包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、氮化钛(TiN)、氮化钽(TaN)、钛铝(TiAl)和N型掺杂多晶硅中的一者或多者。
14.一种形成半导体组件的方法，该方法包括以下步骤：
在基板的顶面上形成蚀刻终止层，该基板具有第一厚度；
在该蚀刻终止层的顶面上形成外延层；
在该外延层的顶面上形成晶片组件；
以混合键结将该晶片组件键结至接合假性晶片或Cu晶片；
研磨该基板，以形成具有低于该第一厚度的第二厚度的基板；
在该蚀刻终止层的底面上沉积屏蔽层；
在该屏蔽层中形成至少一个通孔开口；
选择性移除该蚀刻终止层；及
移除该屏蔽层以暴露具有低于该第一厚度的第四厚度的该基板。
15.如权利要求14所述的方法，其中该第一厚度是在自500微米至1000微米的范围中。
16.如权利要求14所述的方法，其中该第四厚度是在自50微米至100微米的范围中。
17.如权利要求14所述的方法，其中该蚀刻终止层包括硅锗(SiGe)。
18.如权利要求17所述的方法，其中该硅锗(SiGe)的锗(Ge)含量在自30％至50％的范围中。
19.如权利要求17所述的方法，其中该硅锗(SiGe)掺杂有掺杂剂，该掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)与其之组合所构成的群组。
20.如权利要求14所述之方法，其中形成该晶片组件的步骤包括以下步骤：
在该基板的该蚀刻终止层的顶面上形成超晶格结构，该超晶格结构包括多个水平通道层与相应多个半导体材料层交替排列成多个堆栈对；
在该超晶格结构的顶面上形成一栅极结构；
在该基板上的该超晶格结构附近形成多个源极沟槽与多个漏极沟槽；
在该多个水平通道层的各个水平通道层上形成内间隔物层；
形成源极区与漏极区；
形成替换金属栅极；
形成与该源极区与该漏极区电连接的CT与CG；及
形成第一金属线。
CN202280059669.0A 2021-09-02 2022-09-01 晶片超薄化的方法 Pending CN117916875A (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US202163240183P 2021-09-02 2021-09-02
US202163240178P 2021-09-02 2021-09-02
US202163240187P 2021-09-02 2021-09-02
US63/240,187 2021-09-02
US63/240,183 2021-09-02
US63/240,178 2021-09-02
US17/897,372 2022-08-29
US17/897,372 US20230061392A1 (en) 2021-09-02 2022-08-29 Method of ultra thinning of wafer
PCT/US2022/042300 WO2023034476A1 (en) 2021-09-02 2022-09-01 Method of ultra thinning of wafer

Publications (1)

Publication Number Publication Date
CN117916875A true CN117916875A (zh) 2024-04-19

Family

ID=85286057

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202280059677.5A Pending CN118043955A (zh) 2021-09-02 2022-09-01 至多个晶体管源极的自对准的宽背侧电力轨触点
CN202280059665.2A Pending CN117941055A (zh) 2021-09-02 2022-09-01 至深通孔的背侧电力轨
CN202280059669.0A Pending CN117916875A (zh) 2021-09-02 2022-09-01 晶片超薄化的方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN202280059677.5A Pending CN118043955A (zh) 2021-09-02 2022-09-01 至多个晶体管源极的自对准的宽背侧电力轨触点
CN202280059665.2A Pending CN117941055A (zh) 2021-09-02 2022-09-01 至深通孔的背侧电力轨

Country Status (3)

Country Link
US (3) US20230064183A1 (zh)
CN (3) CN118043955A (zh)
WO (3) WO2023034477A1 (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130049215A1 (en) * 2011-08-30 2013-02-28 Honeywell International Inc. Integrated circuit including front side and back side electrical interconnects
US9059263B2 (en) * 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
US8803292B2 (en) * 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US10147682B2 (en) * 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
EP3440705A4 (en) * 2016-04-01 2019-11-13 INTEL Corporation TRANSISTOR CELLS COMPRISING A DEEP INTERCONNECTION HOLE COVERED WITH DIELECTRIC MATERIAL
US10734412B2 (en) * 2016-07-01 2020-08-04 Intel Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
US10937789B2 (en) * 2018-06-07 2021-03-02 International Business Machines Corporation Nanosheet eDRAM
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
KR20200136133A (ko) * 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
TWI762196B (zh) * 2020-05-26 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置與其製造方法

Also Published As

Publication number Publication date
US20230064183A1 (en) 2023-03-02
US20230061392A1 (en) 2023-03-02
WO2023034476A1 (en) 2023-03-09
CN117941055A (zh) 2024-04-26
CN118043955A (zh) 2024-05-14
WO2023034478A1 (en) 2023-03-09
US20230068312A1 (en) 2023-03-02
WO2023034477A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US10325816B2 (en) Structure and method for FinFET device
US9349866B2 (en) Structure and method for FinFET device
TW202203312A (zh) 用於環繞式閘極電晶體的選擇性矽蝕刻
US20220037529A1 (en) Conformal oxidation for gate all around nanosheet i/o device
US20230064183A1 (en) Self-aligned wide backside power rail contacts to multiple transistor sources
US20230260908A1 (en) Gate all around backside power rail formation with multi-color backside dielectric isolation scheme
US20230170400A1 (en) Gate all around transistor architecture with fill-in dielectric material
US20230260909A1 (en) Gate all around backside power rail with diffusion break
TW202314965A (zh) 至多個電晶體來源之自對準的寬背部電力導軌觸點
TW202316512A (zh) 晶圓超薄化之方法
TW202331937A (zh) 至深通孔的背側電力軌
US20220246742A1 (en) Gate all around device with fully-depleted silicon-on-insulator
US20230067331A1 (en) Source drain formation in gate all around transistor
US20220336448A1 (en) Semiconductor structure and methods of forming the same
CN117795660A (zh) 用于具有底部介电质的纳米片源极漏极形成的模板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination