CN116508160A - 全环绕栅极装置的形成 - Google Patents

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channel
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金明宣
罗源辉
埃里克·戴维
迈克尔•斯托尔菲
本杰明•科伦坡
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Abstract

兹描述水平全环绕栅极装置及制造所述装置的方法。所述hGAA装置包含氧化物层及半导体材料层，所述半导体材料层位于装置的源极区域与漏极区域之间。所述方法包括以下步骤：在纳米片通道层上生长保形的外延层，随后进行自由基等离子体氧化(RPO)以将保形的外延层氧化。替代方法包括以下步骤：在纳米片通道层上生长保形的外延层，随后进行表面加工，接着进行自由基等离子体氧化(RPO)以使保形的外延层氧化。

Description

全环绕栅极装置的形成
技术领域
本公开内容的实施方式总体涉及用于填充基板特征的方法。更特别地，本公开内容的实施方式针对用于形成高品质I/O氧化物的方法。
背景技术
晶体管是大多数集成电路的关键部件。由于晶体管的驱动电流及驱动电流所致的速度与晶体管的栅极宽度成正比，因此更快的晶体管通常需要更大的栅极宽度。因此，需要在晶体管尺寸与速度之间权衡，且已开发“鳍式”场效应晶体管(finFET)以解决具有最大驱动电流和最小尺寸的晶体管的矛盾目标。FinFET的特征在于鳍形通道区域，鳍形通道区域可在不显著增加晶体管的占地面积的情况下大幅增加晶体管的尺寸，且现在已被应用于许多集成电路中。然而，finFET有其自身的缺点。
随着晶体管装置的特征尺寸持续缩减以实现更大的电路密度和更高的性能，需要改良的晶体管装置结构以改善静电耦合并且降低诸如寄生电容和断态漏电(off-stateleakage)之类的负面影响。晶体管装置结构的实例包括平面结构、鳍式场效应晶体管(FinFET)结构及水平全环绕栅极(hGAA)结构。hGAA装置结构包括数个晶格匹配通道，所述晶格匹配通道以堆叠配置方式悬置，并且通过源极区域/漏极区域连接。hGAA结构提供良好的静电控制，且可广泛适用于互补金属氧化物半导体(CMOS)晶片制造。
常规的I/O氧化物工艺导致异位预清洁立即重新生长品质不良的本征氧化物、低密度的ALD型氧化物沉积、线性缩减纳米片-纳米片之间的空间的沉积、限制下游整合(即，multi-Vt)，且需要额外的后加工来致密化ALD膜，这增加了成本及复杂度。相应地，需要用于形成水平全环绕栅极装置的改良方法。
发明内容
本公开内容的一或多个实施方式针对形成半导体装置的方法。在一或多个实施方式中，形成半导体装置的方法包含以下步骤：预清洁多个纳米片通道层，所述多个纳米片通道层中的每个纳米片通道层具有第一厚度；将保形的牺牲外延层形成于所述多个纳米片通道层中的每个纳米片通道层上；预清洁所述多个纳米片通道层，在所述多个纳米片通道层上有保形的牺牲外延硅层，以去除本征氧化物及/或残留物；和使用等离子体来使保形的牺牲外延硅层氧化，以将氧化硅层形成于纳米片上，所述纳米片具有第二厚度。
本公开内容进一步的实施方式针对形成半导体装置的方法。在一或多个实施方式中，形成半导体装置的方法包含以下步骤：预清洁多个纳米片通道层，所述多个纳米片通道层中的每个纳米片通道层具有第一厚度；将保形的牺牲外延层形成于所述多个纳米片通道层中的每个纳米片通道层上，使所述多个纳米片通道层退火，所述多个纳米片通道层具有在所述多个纳米片通道层上的保形的牺牲外延层；和使用等离子体来使保形的牺牲外延层氧化，以将氧化物层形成于所述多个纳米片通道层中的每个纳米片通道层上，所述多个纳米片通道层中的每个纳米片通道层具有第二厚度。
本公开内容的额外实施方式针对水平全环绕栅极装置。在一或多个实施方式中，水平全环绕栅极装置包含：位于源极区域与漏极区域间之间的多个水平纳米片通道层，所述多个水平纳米片通道层中的每个水平纳米片通道层具有顶表面、底表面和两个侧表面，且具有在从2nm至15nm的范围中的第一通道层厚度；及氧化物层，位于所述多个水平纳米片通道层中的每个水平纳米片通道层的顶表面、底表面及两个侧表面上，氧化物层具有在从约2.5nm至约10nm的范围中的氧化物层厚度。第一通道层厚度大体上等于形成氧化物层之前的第二通道层厚度。
本公开内容进一步的实施方式针对计算机可读介质。在一或多个实施方式中，非暂时性计算机可读介质包括指令，当由处理腔室的控制器执行所述指令时，引起处理腔室进行以下操作：预清洁多个纳米片通道层，所述多个纳米片通道层中的每个纳米片通道层具有第一厚度；将保形的牺牲外延层形成于所述多个纳米片通道层中的每个纳米片通道层上；使所述多个纳米片通道层退火，所述多个纳米片通道层具有在所述所个纳米片通道层上的保形的牺牲外延层；和使用等离子体来使保形的牺牲外延层氧化，以将氧化物层形成于所述多个纳米片通道层中的每个纳米片通道层上，所述多个纳米片通道层中的每个纳米片通道层具有第二厚度。
本公开内容的额外实施方式针对计算机可读介质。在一或多个实施方式中，非暂时性计算机可读介质包括指令，当由处理腔室的控制器执行所述指令时，引起处理腔室进行以下操作：预清洁多个纳米片通道层，所述多个纳米片通道层中的每个纳米片通道层具有第一厚度；将保形的牺牲外延层形成于所述多个纳米片通道层中的每个纳米片通道层上；预清洁具有在所述多个纳米片通道层上的保形的牺牲外延硅层的所述多个纳米片通道层，以去除本征氧化物及/或残留物；和使用等离子体来使保形的牺牲外延硅层氧化，以将氧化硅层形成于纳米片上，所述纳米片具有第二厚度。
附图说明
为了可详细理解本公开内容的上述特征的方式，可参照实施方式更特别地描述上文简要概述的本公开内容，其中一些实施方式图示于附图中。然而，应注意，附图仅图示此公开内容的典型实施方式，并且因此不应视为对本公开内容的范围的限制，因为本公开内容可允许其他同等有效的实施方式。
图1A图示根据本公开内容的一些实施方式的用于形成半导体装置的方法的工艺流程图；
图1B图示根据本公开内容的一些实施方式的用于形成半导体装置的方法的工艺流程图；
图2A图示根据一或多个实施方式的装置的剖面视图；
图2B图示根据一或多个实施方式的装置的剖面视图；
图2C图示根据一或多个实施方式的装置的剖面视图；
图2D图示根据一或多个实施方式的装置的放大剖面视图；
图2E图示根据一或多个实施方式的装置的放大剖面视图；
图3A图示根据一或多个实施方式的装置的放大剖面视图；
图3B图示根据一或多个实施方式的装置的放大剖面视图；
图4A图示根据现有技术的装置的放大剖面视图；
图4B图示根据现有技术的装置的放大剖面视图；
图5A图示根据一或多个实施方式的装置的放大剖面视图；
图5B图示根据一或多个实施方式的装置的放大剖面视图；
图6A图示根据一或多个实施方式的装置的剖面视图；
图6B图示根据一或多个实施方式的图6A的装置的放大剖面视图；并且
图7图示根据一或多个实施方式的群集工具。
为了便于理解，已经尽可能使用相同的参考数字来表示图中共有的相同元件。图未按比例绘制，并且为清楚起见可以简化。一个实施方式的元件和特征可以有益地并入其他实施方式中，而无需进一步叙述。
具体实施方式
在描述本公开内容的数个示例性实施方式之前，应理解本公开内容不受限于下面说明书中所阐述的构造或工艺步骤的细节。本公开内容能够具有其他实施方式，并且能够被以各种方式实作或执行。
如在此说明书及随附权利要求书中所使用的，术语“基板(substrate)”指的是表面，或表面的部分，其中工艺作用在所述表面或表面的部分上。本领域技术人员还将理解的是，除非上下文另有明确指示，否则提及基板可仅指基板的一部分。此外，提及在基板上沉积可指裸基板和具有在基板上沉积或形成的一或多个膜或特征的基板二者。
如本文所用，“基板”指的是任何基板或形成于基板上的材料表面，在制造工艺期间，在所述基板或形成于基板上的材料表面上进行膜处理。举例而言，取决于应用，基板表面(于基板表面上可进行处理)可包括：诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、经碳掺杂的氧化硅、氮化硅、经掺杂的硅、锗、砷化镓、玻璃、蓝宝石之类的材料，及任何其他材料(诸如金属、金属氮化物、金属合金及其它导电材料)。基板可包括，但不限于，半导体晶片。可将基板暴露于预加工工艺，以抛光、蚀刻、还原、氧化、羟基化(或者产生或嫁接目标化学部分，以赋予化学官能性)、退火及/或烘烤基板表面。除了在基板本身的表面上直接进行膜处理之外，在本公开内容中，也可在形成于基板上的下方层(underlayer)上进行所公开的任何膜处理步骤(如下文更详细地公开的)，且术语“基板表面”欲包括前后文所指的这样的下方层。因此，举例而言，在膜/层或部分膜/层已被沉积至基板表面上的情况下，新沉积的膜/层的暴露表面便成为基板表面。给定的基板表面包含什么将取决于待沉积的膜以及所使用的特定化学物质。
如本说明书及随附权利要求书中所用，术语“前驱物”、“反应物”、“反应性气体”和类似术语可互换使用，以指称可与基板表面反应的任何气态物种。
晶体管是通常形成于半导体装置上的电路部件或元件。取决于电路设计，除了电容器、电感器、电阻器、二极管、导线或其他元件以外，还有晶体管形成于半导体装置上。通常，晶体管包括形成于源极区域与漏极区域之间的栅极。在一或多个实施方式中，源极区域和漏极区域包括基板的经掺杂区域，并且表现出适合于特定应用的掺杂分布。栅极位于通道区域上方，且包括栅介质，而栅介质插置于栅极电极与基板中的通道区域之间。
如本文所用，术语“场效应晶体管”或“FET”指的是使用电场来控制装置的电气行为的晶体管。增强型场效应晶体管(enhancement mode field effect transistor)通常在低温下显现非常高的输入阻抗。漏极端子与源极端子之间的导电率受装置中的电场控制，所述电场由装置的主体与栅极之间的电压差产生。FET的三个端子为：源极(S)，载流子通过源极进入通道；漏极(D)，载流子通过漏极离开通道；和栅极(G)，是调节通道导电率的端子。通常，在源极(S)处进入通道的电流被标记为IS，且在漏极(D)处进入通道的电流被标记为ID。漏极至源极的电压被标记为VDS。通过对栅极(G)施加电压，可控制在漏极处进入通道的电流(即，ID)。
金属氧化物半导体场效应晶体管(MOSFET)是场效应晶体管(FET)的一个类型。它具有绝缘的栅极，栅极的电压决定装置的导电率。以施加的电压量来改变导电率的此能力被用来放大或切换电子信号。MOSFET基于主体电极与栅极电极之间的金属氧化物半导体(MOS)电容对电荷浓度的调节，所述栅极电极位于主体上方并且通过栅介质层与所有其他装置区域绝缘。相较于MOS电容器，MOSFET包括两个额外端子(源极和漏极)，这两个额外端子各自连接至由主体区域分隔的高度掺杂区域。这些区域可为p型也可为n型，但它们都是相同类型，且与主体区域的类型相反。在掺杂的类型后方以“+”符号表示源极和漏极(不同于主体)被高度掺杂。
若MOSFET为n通道或nMOS FET，则源极和漏极为n+区域且主体为p区域。若MOSFET为p通道或pMOS FET，则源极和漏极为p+区域且主体为n区域。之所以这样称呼源极是因为它是流过通道的电荷载流子(对n通道而言是电子，对p通道而言是空穴)的源头；类似地，漏极是电荷载流子离开通道的地方。
如本文所用，术语“鳍式场效应晶体管(FinFET)”指的是构建在基板上的MOSFET晶体管，其中栅极位于通道的两侧或三侧上，形成双重栅极结构或三重栅极结构。因为通道区域在基板上形成“鳍(fin)”，所以FinFET装置的通用名称为FinFET。FinFET装置具有快的切换时间及高电流密度。
如本文所用，术语“全环绕栅极(gate all-around；GAA)”用于指称电子装置(例如，晶体管)，其中栅极材料在所有侧面上环绕通道区域。GAA晶体管的通道区域可包括纳米线(nanowire)或纳米板块(nano-slab)或纳米片、杆形通道或本领域技术人员所知的其他合适通道配置。在一或多个实施方式中，GAA装置的通道区域具有竖直间隔的多重水平纳米线或水平杆，从而使GAA晶体管成为堆叠的水平全环绕栅极(hGAA)晶体管。
如本文所用，术语“纳米线(nanowire)”指的是具有纳米级(10-9米)的直径的纳米结构。纳米线也可定义为长度对宽度的比例大于1000。或者，纳米线可定义为厚度或直径限定在数十纳米或更小且长度不受限的结构。在晶体管和一些激光应用中使用纳米线，且在一或多个实施方式中，由半导体材料、金属材料、绝缘材料、超导材料或分子材料制成纳米线。在一或多个实施方式中，在用于逻辑CPU、GPU、MPU及易失性(如，DRAM)和非易失性(如，NAND)装置的晶体管中使用纳米线。如本文所用，术语“纳米片(nanosheet)”指的是二维纳米结构，所述二维纳米结构的厚度量级在从约0.1nm至约1000nm的范围内。
在一或多个实施方式的方法中，使用标准工艺流制造全环绕栅极晶体管。在去除虚(dummy)栅极后，牺牲外延层(例如，外延硅层)保形地生长于硅纳米片的所有侧面上。在一或多个实施方式中，基板经历可选的第一预清洁，以去除有机残留物。随后，使基板经受第二预清洁，以去除硅纳米板块的界面处的本征氧化物，例如，氧化硅(SiOx)。接着使基板经受保形自由基等离子体氧化(radical plasma oxidation；RPO)及间隔件加工。如本文所用，术语“保形”意指层适应于特征或层的轮廓(contour)。通常通过沉积于特征的侧壁上的层的平均厚度对基板的场(field)或上表面上的相同沉积层的平均厚度的比例来量化层的保形性。
通过图的方式来描述本公开内容的实施方式，图图示根据本公开内容的一或多个实施方式的装置(例如，晶体管)及用于形成晶体管的工艺。所示的工艺仅是所公开的工艺的说明性可能用途，且本领域技术人员将认识到，所公开的工艺不限于图示的应用。
参照图描述本公开内容的一或多个实施方式。在一或多个实施方式的方法中，使用标准工艺流制造全环绕栅极晶体管。在一或多个实施方式中，在去除虚栅极后，在纳米片上生长保形的牺牲外延层，进行整合式(原位)预清洁以去除虚栅极氧化物。在一或多个实施方式中，去除虚栅极氧化物，随后进行保形的牺牲外延层生长而不破坏真空。在外延与预/清洁RP之间可能存在真空破坏(vacuum break)。
在其他实施方式中，使用标准工艺流制造全环绕栅极晶体管，并且在去除虚栅极后，保形的牺牲外延层生长在纳米片上，进行整合式表面加工以改善迁移率并且改善偏压温度不稳定性(bias temperature instability；BTI)。在一或多个实施方式中，进行表面加工，随后进行保形的牺牲外延层生长而不破坏真空。在一些实施方式中，外延与表面加工之间可能存在真空破坏。
图1A图示根据本公开内容的一些实施方式的用于形成半导体装置的方法100A的工艺流程图。以下参照图2A至图6B来描述方法100A，图2A至图6B描绘根据本公开内容的一些实施方式的半导体结构的制造阶段。图1B图示根据本公开内容的一些实施方式的用于形成半导体装置的方法100B的工艺流程图。以下关于图2A至图6B来描述方法100B，图2A至图6B描绘根据本公开内容的一些实施方式的半导体结构的制造阶段。图2A至图6B为根据一或多个实施方式的电子装置(例如，hGAA)的剖面视图。方法100A及100B可为半导体装置的多步骤工艺的部分。相应地，可在耦接至群集工具的任何合适的工艺腔室中进行方法100A及100B。群集工具可包括用于制造半导体装置的工艺腔室，诸如经配置来用于蚀刻、沉积、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化的腔室，或用于制造半导体装置的任何其他合适腔室。
通过提供具有顶表面202的基板200(如图2A中所图示)，方法100A及100B分别始于操作102。在一些实施方式中，基板200可为整块半导体基板(bulk semiconductorsubstrate)。如本文所用，术语“整块半导体基板(bulk semiconductor substrate)”指的是其中基板的整体由半导体材料构成的基板。整块半导体基板可包含任何合适的半导体材料及/或用于形成半导体结构的半导体材料的组合。举例而言，半导体层可包含一或多种材料，诸如结晶硅(例如，Si<100>或Si<111>)、氧化硅、应变硅、硅锗、经掺杂的或未经掺杂的多晶硅、经掺杂的或未经掺杂的硅晶片、经图案化或未经图案化的晶片、掺杂的硅、锗、砷化镓或其他合适的半导体材料。在一些实施方式中，半导体材料为硅(Si)。在一或多个实施方式中，半导体基板200包含半导体材料，例如，硅(Si)、碳(C)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、其他半导体材料或前述者的任何组合。在一或多个实施方式中，基板200包含以下一或多者：硅(Si)、锗(Ge)、镓(Ga)、砷(As)或磷(P)。尽管本文描述可形成基板的材料的一些实例，但可作为基础(在所述基础上可构建无源电子装置和有源电子装置(例如，晶体管、存储器、电容器、电感器、电阻器、开关、集成电路、放大器、光电装置或任何其他电子装置))的任何材料可落在本公开内容的精神与范围内。
在一些实施方式中，半导体材料可为经掺杂的材料，诸如经n型掺杂的硅(n-Si)或经p型掺杂的硅(p-Si)。在一些实施方式中，可使用诸如离子注入工艺之类任何合适的工艺来掺杂基板。如本文所用，术语“n型”指的是在制造期间通过以电子供体元素掺杂本征半导体(intrinsic semiconductor)而生成的半导体。术语n型来自电子的负电荷。在n型半导体中，电子为多数载流子而空穴为少数载流子。如本文所用，术语“p型”涉及井(或空穴)的正电荷。与n型半导体相反，p型半导体的空穴浓度大于电子浓度。在p型半导体中，空穴为多数载流子而电子为少数载流子。在一或多个实施方式中，掺杂剂选自以下一或多者：硼(B)、镓(Ga)、磷(P)、砷(As)、其他半导体掺杂剂或前述者的组合。在一些实施方式中，为了避免寄生底部装置接通(turn on)，可掺杂基板以在基板200的表面的第一位置处提供高剂量的掺杂剂。在一或多个实施方式中，将超晶格结构204形成在所述第一位置的顶上。举例而言，在一些实施方式中，基板的表面可具有约1018个原子/cm3至约1019个原子/cm3的掺杂剂密度。
在基板200的顶表面202的顶上形成至少一个超晶格结构204(如图2A中所描绘的)。超晶格结构204包含交替排列成多个堆叠对(stacked pair)的多个半导体材料层226及对应的多个纳米片通道层224。在一些实施方式中，层的多个堆叠群组包含硅(Si)及硅锗(SiGe)群组。在一些实施方式中，多个半导体材料层226包含硅锗(SiGe)，且多个纳米片通道层224包含硅(Si)。在其他实施方式中，多个纳米片通道层224包含硅锗(SiGe)，且多个半导体材料层包含硅(Si)。
在一些实施方式中，多个半导体材料层226及对应的多个纳米片通道层224可包含适于形成超晶格结构204的任何数目的晶格匹配材料对。在一些实施方式中，多个半导体材料层226及对应的多个纳米片通道层224包含从约2至约50对的晶格匹配材料。
在一或多个实施方式中，多个半导体材料层226及多个纳米片通道层224的厚度t1在约2nm至约50nm的范围内、在约3nm至约20nm的范围内、或在约2nm至约15nm的范围内。
在一些实施方式中，使用常规化学气相沉积方法将介电材料246沉积于基板200上。在一些实施方式中，介电材料246凹进基板200的顶表面202下方，使得从基板200形成超晶格结构204的底部部分。
在一些实施方式中，替换栅极结构(例如，虚栅极结构208)形成在超晶格结构204之上并且与超晶格结构204相邻。虚栅极结构208限定晶体管装置的通道区域。可使用本领域中已知的任何合适的常规沉积和图案化工艺来形成虚栅极结构208。
在一些实施方式中，沿着虚栅极结构208的外侧壁形成侧壁间隔件210。一些实施方式的侧壁间隔件210包含本领域中已知的合适绝缘材料，例如，氮化硅、氧化硅、氮氧化硅、碳化硅或类似材料。在一些实施方式中，使用诸如原子层沉积、等离子体增强原子层沉积、等离子体增强化学气相沉积或低压化学气相沉积之类的本领域中已知的任何合适的常规沉积和图案化工艺来形成侧壁间隔件210。
在一些实施方式中，分别在源极沟槽和漏极沟槽中形成嵌入式源极区域232和漏极区域234。在一些实施方式中，与超晶格结构204的第一端相邻地形成源极区域232，且与超晶格结构的相对的第二端相邻地形成漏极区域234。在图2A所图示的实施方式中，源极区域232或漏极区域234中的一者未示于超晶格结构204的前面(front face)处。超晶格结构204的另一端具有源极区域232或漏极区域234中的另一者。在一些实施方式中，源极区域232及/或漏极区域234由任何合适的半导体材料形成，诸如但不限于，硅、锗、硅锗、硅磷(silicon phosphorous)、硅砷(silicon arsenic)或类似物。在一些实施方式中，可使用诸如外延沉积工艺之类任何合适的沉积工艺来形成源极区域232和漏极区域234。
在一些实施方式中，在包括源极232/漏极区域234、虚栅极结构208及侧壁间隔件210的基板200之上覆盖沉积(blanket deposit)层间电介质(inter-layer dielectric；ILD)层220。可使用常规化学气相沉积方法(例如，等离子体增强化学气相沉积及低压化学气相沉积)来沉积ILD层220。在一或多个实施方式中，由任何合适的介电材料来形成ILD层220，所述介电材料诸如但不限于：未经掺杂的氧化硅、经掺杂的氧化硅(例如，BPSG、PSG)、氮化硅及氮氧化硅。在一或多个实施方式中，接着使用常规化学机械平面化方法将ILD层220抛光回去，以暴露虚栅极结构208的顶部。在一些实施方式中，抛光ILD层220以暴露虚栅极结构208的顶部和侧壁间隔件210的顶部。
如图2B所示，在操作104中，去除虚栅极结构208，以暴露超晶格结构204的通道区域214。在去除虚栅极结构208期间，ILD层220保护源极区域232/漏极区域234。可使用诸如等离子体干式蚀刻或湿式蚀刻之类的任何常规蚀刻方法去除虚栅极结构208。在一些实施方式中，虚栅极结构208包含多晶硅，并且通过选择性蚀刻工艺去除虚栅极结构208。在一些实施方式中，虚栅极结构208包含多晶硅，且超晶格结构204包含硅(Si)和硅锗(SiGe)的交替层。
如图2C所示，在操作106中，选择性地蚀刻超晶格结构204中在多个纳米片通道层224之间的多个半导体材料层226。举例而言，在超晶格结构204由硅(Si)层和硅锗(SiGe)层构成的情况下，选择性地蚀刻硅锗(SiGe)以形成通道纳米线240。可使用对多个纳米片通道层224具有选择性的任何熟知的蚀刻剂来去除多个半导体材料层226(例如硅锗(SiGe))，其中蚀刻剂以比多个纳米片通道层224显著更高的速率蚀刻多个半导体材料层226。在一些实施方式中，可使用选择性干式蚀刻或湿式蚀刻工艺。在一些实施方式中，在多个纳米片通道层224为硅(Si)且多个半导体材料层226为硅锗(SiGe)的情况下，可使用湿式蚀刻剂来选择性地去除硅锗的层，湿式蚀刻剂诸如但不限于，羧酸/硝酸/HF水溶液和柠檬酸/硝酸/HF水溶液。多个半导体材料层226的去除在多个纳米片通道层224之间留下空隙228。多个纳米片通道层224之间的空隙228具有约3nm至约20nm的厚度。余留的纳米片通道层224形成通道纳米线240的竖直阵列，所述通道纳米线240耦接至源极区域232/漏极区域234。通道纳米线240平行于基板200的顶表面202延伸并且彼此对准，以形成单列的通道纳米线240。源极区域232和漏极区域234的形成和可选的侧向蚀刻终止层的形成有利地在通道结构的形成中提供自对准和结构完整性。
在一些实施方式中，在去除虚栅极后，进行整合式(原位)预清洁。对装置进行原位预清洁，以去除栅极上的任何氧化物。预清洁可去除存在于栅极的表面上的本征氧化物。预清洁工艺中可包括干式蚀刻工艺、湿式蚀刻工艺或二者的组合。
操作106的各向同性蚀刻工艺可包括对多个纳米片通道层224的半导体材料具有选择性的任何合适的蚀刻工艺。在一些实施方式中，操作106的各向同性蚀刻工艺包含湿式蚀刻工艺或干式蚀刻工艺中的一或多者。在一些实施方式中，操作106的各向同性蚀刻工艺包含干式蚀刻工艺。
在这样的实施方式中，干式蚀刻工艺可包括常规等离子体蚀刻或远程等离子体辅助干式蚀刻工艺，诸如可由位于加利福尼亚州圣克拉拉市的应用材料公司(AppliedMaterials,Inc.)获得的SiCoNiTM蚀刻工艺。在SiCoNiTM蚀刻工艺中，装置暴露于H2、NF3及/或NH3等离子体物种，例如，经等离子体激发的氢及氟物种。举例而言，在一些实施方式中，装置可同时暴露于H2、NF3及NH3等离子体。可在SiCoNiTM预清洁腔室中进行SiCoNiTM蚀刻工艺，SiCoNiTM预清洁腔室可整合至各种多重处理平台中的一种中，所述多重处理平台包括可由Applied获得的/>Dual ACP、/>GT和/>平台。湿式蚀刻工艺可包括氢氟(HF)酸最后工艺(hydrofluoric(HF)acid last process)，即，所谓的“HF最后(HF last)”工艺，其中进行表面的HF蚀刻而使表面为氢终止(hydrogen-terminated)的。或者，可采用任何其他基于液体的预外延预清洁工艺。在一些实施方式中，工艺包括升华蚀刻以去除本征氧化物。蚀刻工艺可基于等离子体或基于热。等离子体工艺可为任何合适的等离子体(例如，导电耦合等离子体、电感耦合等离子体、微波等离子体)。
请参见图2D及图2E，图2D及图2E是图2C的基板的放大剖面视图245a、245b，在一或多个实施方式中，多个纳米片通道层224的厚度t1在约2nm至约50nm的范围内、在约3nm至约20nm的范围内、或在约2nm至约15nm的范围内。多个纳米片通道层224在源极/漏极区域232/234之间延伸。
请参见图3A及图3B，在操作108中，牺牲外延层250保形地生长或形成于多个纳米片通道层224上。在一些实施方式中，保形的牺牲外延层250包含硅(Si)。多个纳米片通道层224中的每个纳米片通道层上的外延再生长工艺(epitaxial regrowth process)穿过空隙228。一些实施方式的外延再生长工艺是选择性外延工艺(selective epitaxy process)。在一些实施方式中，选择性外延工艺以外延方式通过空隙228(也称为沟槽)生长牺牲外延层250。一些实施方式的外延生长造成牺牲外延层250合并至纳米片通道层224的触点(contact)中。在一些实施方式中，多个纳米片通道层224包含硅，且外延造成纳米片通道层224合并且夹止(pinch off)空隙228。在一些实施方式中，外延工艺造成Si<100>的生长。在一些实施方式中，外延工艺造成Si<110>的生长。在一些实施方式中，外延工艺造成触点具有圆锥形、平顶形或截头圆锥形。
在一些实施方式中，在比传统外延工艺更低的温度下，进行操作108的外延再生长。在一或多个实施方式中，在以下范围中的温度下进行外延再生长：从500℃至900℃，或从500℃至800℃，或从500℃至750℃，或从500℃至720℃。在一或多个实施方式中，在从5托至20托的范围中的压力下进行外延再生长。
在一或多个实施方式中，牺牲外延层250包含外延生长的硅(Si)。在一些实施方式中，牺牲外延层250的厚度在从约0.5nm至约2.5nm的范围中，或在从约1.2nm至约2.5nm的范围中，或在从约1.5nm至约2.5nm的范围中。
请参见图1A，在方法100A中，于操作110处，装置被原位预清洁，以去除牺牲外延上的任何氧化物。预清洁可去除存在于牺牲外延的表面上的本征氧化物。预清洁工艺可包括干式蚀刻工艺、湿式蚀刻工艺或二者的组合。在一些实施方式中，整合操作104及106，使得没有真空破坏。在一些实施方式中，整合操作110及112，使得没有真空破坏。
在一些实施方式中，设备或工艺工具经配置以将基板维持在真空条件下，以防止在操作110的预修整清洁工艺之后形成氧化物层。在此类型的实施方式中，工艺工具经配置以将基板从预清洁腔室移动至蚀刻工艺腔室而不将基板暴露于大气条件。
请参见图1B，在一或多个替代实施方式中，于方法100B的操作111处，装置经受表面加工，以改善迁移率和偏压温度不稳定性(BTI)。在一或多个实施方式中，表面加工包括在氢(H2)气氛中退火。退火可为本领域技术人员所知的任何合适的退火工艺。在一些实施方式中，退火为快速热处理(RTP)退火。在一些实施方式中，在以下温度下进行退火：范围从500℃至900℃，或范围从600℃至900℃，或范围从600℃至800℃。在一些实施方式中，在范围从5托至20托的压力下进行退火。
在一些实施方式中，整合操作104及106，使得没有真空破坏。在一些实施方式中，整合操作111及112，使得没有真空破坏。
在一些实施方式中，设备或工艺工具经配置以将基板维持在真空条件下，以防止在操作111处的表面加工之后形成氧化物层。在此类型的实施方式中，工艺工具经配置以将基板从表面加工腔室(例如，退火腔室)移动至用于操作112的等离子体氧化腔室，而不将基板暴露于大气条件。
请参见图4A及图4B，在根据现有技术的工艺中，装置的用于形成氧化物层255的直接自由基等离子体氧化(RPO)造成硅纳米片(即，多个纳米片通道层224)的消耗。因此，根据现有技术，RPO之后的多个纳米片通道层224的厚度tn小于RPO之前的多个纳米片通道层224的厚度t1。
请参见图5A及图5B，在一或多个实施方式中，于操作112处，将氧化物层260形成于多个纳米片通道层224上。在一或多个实施方式中，在约700℃至约900℃的范围内的温度下，在环境压力下的氢(H2)气及氧(O2)气的气氛中，通过牺牲外延层250的自由基等离子体氧化(RPO)形成氧化物层260。氧化物层260可包含本领域技术人员所知的任何合适的材料。在一或多个实施方式中，氧化物层260包含氧化硅(SiOx)。在一或多个实施方式中，牺牲外延层250包含硅(Si)，且氧化物层260包含氧化硅(SiOx)。
图5A是氧化物层260如何生长在多个纳米片通道层224上的示意图。在一或多个实施方式中，氧化物层260保形地生长(或形成)于多个纳米片通道层224的表面上。因为直接氧化牺牲外延层250，所以氧化物层260是致密的。氧化消耗牺牲外延层250，同时有利地不消耗纳米片通道层224。在一或多个实施方式中，牺牲外延层250包含硅(Si)，且氧化物层260包含氧化硅(SiOx)，且氧化硅(SiOx)对硅(Si)的比例为约3:1。
在一或多个实施方式中，在RPO氧化之后，多个纳米片通道层224具有第二厚度t2。在一或多个实施方式中，多个纳米片通道层224的第二厚度t2在从约2nm至约50nm的范围内，在从约3nm至约20nm的范围内，在从约2nm至约15nm的范围内，在从2.5nm至10nm的范围内，在从4nm至8nm的范围内，或在从2.5nm至7.5nm的范围内。在一或多个实施方式中，第二厚度t2等于第一厚度t1，表示在RPO氧化期间没有消耗下方纳米片通道层224。
在一或多个实施方式中，第二厚度t2大体上等于第一厚度t1，表示在RPO氧化期间没有消耗下方纳米片通道层224。如本文所用，术语“大体上等于(substantially equal)”意指第二厚度在第一厚度的±0.5nm、±0.4nm、±0.3nm、±0.2nm或±0.1nm内。
在一或多个实施方式中，牺牲外延层250保护纳米片通道层224不受氧化，从而允许在维持装置性能的同时调整纳米片通道层224之间的距离。
在其他实施方式中，第一厚度t1大于第二厚度t2，表示在RPO氧化期间消耗了部分的下方纳米片通道层224。在一或多个实施方式中，在RPO氧化期间消耗约0.5nm至约1.5nm的下方纳米片通道层224。
除了消耗牺牲外延层250的氧化外，于操作114处，部分地氧化间隔件210，使得间隔件210的介电常数——k值降低。在一些实施方式中，操作112及操作114同时发生在单一操作113中。
在一或多个实施方式中，方法100的操作116代表一或多个氧化后处理操作。一或多个氧化后处理可为本领域技术人员已知用于完成hGAA装置的工艺中的任何工艺。请参见图6A及图6B，将高k介电层254形成于氧化物层260上。高k介电层254可以是通过本领域技术人员已知的任何合适沉积技术所沉积的任何合适的高k介电材料。一些实施方式的高k介电层254包含氧化铪。在一些实施方式中，将诸如氮化钛(TiN)、钨(W)、钴(Co)、铝(Al)或类似物的导电材料256沉积于高k介电层254上。可使用任何合适的沉积工艺(诸如但不限于原子层沉积(ALD))形成导电材料256，以确保在纳米片通道层224中的每个纳米片通道层周围形成具有均匀厚度的层。
在一些实施方式中，将栅极电极242形成于基板200上并且围绕纳米片通道层224中的每个纳米片通道层。可由本领域中已知的任何合适栅极电极材料来形成栅极电极242。使用诸如原子层沉积(ALD)之类的任何合适的沉积工艺来沉积栅极电极材料，以确保栅极电极242形成在纳米片通道层224中的每个纳米片通道层周围和每个纳米片通道层224之间。在一或多个实施方式中，通过CVD沉积栅极电极，因为纳米片之间可供栅极电极安置的空间有限。根据本公开内容的实施方式，使用本文所述的方法形成的所得装置为水平全环绕栅极装置。本公开内容的一些实施方式针对水平全环绕栅极装置，所述水平全环绕栅极装置包含由在源极区域与漏极区域之间的通道中的纳米片制成的通道层(即，纳米片通道层224)。
本公开内容的一或多个实施方式针对形成半导体装置的方法。在一或多个实施方式中，形成半导体装置的方法包含以下步骤：选择性地蚀刻超晶格结构(superlatticestructure)(所述超晶格结构包含交替地排列成多个堆叠对的多个半导体材料层和对应的多个纳米片通道层)，以去除半导体材料层中的每个半导体材料层，以于所述超晶格结构中形成多个空隙，所述多个半导体材料层在源极区域与漏极区域之间延伸；将保形的牺牲外延层生长于多个纳米片通道层上，多个纳米片通道层中的每个纳米片通道层具有第一厚度；使多个纳米片通道层退火，所述多个纳米片通道层上具有保形的牺牲外延层；和使用等离子体使保形的牺牲外延层氧化，以将氧化物层(例如，氧化硅)形成于多个纳米片通道层中的每个纳米片通道层上，多个纳米片通道层中的每个纳米片通道层具有第二厚度。
一或多个实施方式针对水平全环绕栅极装置。一或多个实施方式的最终GAA装置总是具有从源极到漏极延伸的彼此分离的离散通道。在一或多个实施方式中，栅极材料在所有侧上完全包裹在离散通道周围。这与传统的GAA装置不同，传统的GAA装置中的finFET仅有三个侧面被覆盖。在一或多个实施方式中，hGAA装置包含位于源极区域与漏极区域之间的多个水平纳米片通道层，多个水平纳米片通道层具有顶表面、底表面及两个侧表面；及位于多个水平纳米片通道层的顶表面、底表面及两个侧表面上的氧化物层。在一或多个实施方式中，氧化物层具有在从约4nm至约8nm的范围中的厚度，这等于产生所述氧化物层的外延层的厚度。在其他实施方式中，氧化物层具有在从约2.5nm至7.5nm的范围中的厚度。在一些实施方式中，氧化物层包含氧化硅。在一些实施方式中，多个水平通道层包含硅(Si)。在一些实施方式中，在氧化以形成氧化物层期间，没有消耗多个水平通道层。因此，在一或多个实施方式中，多个水平通道层中的每个水平通道层具有的厚度大体上等于形成氧化物层之前多个水平通道层中的每个水平通道层的厚度。如本文所用，术语“大体上等于(substantially equal)”意指最终装置中的水平通道层中的每个水平通道层的厚度在氧化所述装置之前的水平通道层中的每个水平通道层的±0.5nm、±0.4nm、±0.3nm、±0.2nm或±0.1nm内。
本公开内容的额外实施方式针对如图7中所示的处理工具300，用于形成GAA装置并且用于本文所述的方法。可使用各种多重处理平台，包括可获自Applied的Dual ACP、/>GT和/>平台以及其他处理系统。群集工具300包括具有多个侧边的至少一个中央传送站314。机器人316定位在中央传送站314内并且经配置以移动机器人叶片和晶片至所述多个侧边中的每个侧边。
群集工具300包含连接至中央传送站的多个处理腔室308、310及312，也称作工艺站。各种处理腔室提供与相邻工艺站隔离的单独的处理区域。处理腔室可以是任何合适的腔室，包括但不限于：预清洁腔室、沉积腔室、退火腔室、蚀刻腔室、选择性蚀刻腔室和类似物。可取决于群集工具而改变工艺腔室和部件的具体布置，且此具体布置不应被视为限制本公开内容的范围。
在一些实施方式中，群集工具300包括外延生长腔室及自由基等离子体氧化腔室，外延生长腔室用于生长保形的外延层250，而自由基等离子体氧化腔室用于保形的外延层250的自由基等离子体氧化(RPO)以形成氧化物层260。在一些实施方式中，群集工具300包括预清洁腔室，所述预清洁腔室连接至中央传送站。在其他实施方式中，群集工具300包括退火腔室，所述退火腔室连接至中央传送站。在又进一步的实施方式中，群集工具300包括连接至中央传送站的预清洁腔室及退火腔室二者。
在图7中所示的实施方式中，工厂接口318连接至群集工具300的前侧。工厂接口318包括用于在工厂接口318的前侧319上进行装载和卸载的腔室302。
可根据，例如，在群集工具300中处理的基板而改变装载腔室及卸载腔室302的尺寸和形状。在所示的实施方式中，装载腔室及卸载腔室302的尺寸被设置以保持晶片盒，其中多个晶片定位于所述盒内。
机器人304位于工厂接口318内且可在装载与卸载腔室302之间移动。机器人304能够通过工厂接口318将晶片从装载腔室302中的盒传送至装载锁定腔室320。机器人304也能够通过工厂接口318将晶片从装载锁定腔室320传送至卸载腔室302中的盒。
一些实施方式的机器人316是能够一次独立移动多于一个晶片的多臂机器人。机器人316经配置以在环绕传送腔室314的腔室之间移动晶片。个别的晶片被承载于晶片传输叶片上，所述晶片传输叶片位于第一机器人式机构的远端。
系统控制器357与机器人316和多个处理腔室308、310及312通信。系统控制器357可以是任何合适的部件，所述部件可控制处理腔室和机器人。举例而言，系统控制器357可以是包括中央处理单元(CPU)392、存储器394、输入/输出396、合适的电路398及储存器的计算机。
通常可将工艺储存在系统控制器357的存储器中作为软件例程，当被处理器执行时，软件例程致使工艺腔室进行本公开内容的工艺。也可由从受处理器控制的硬件远程定位的第二处理器(未示出)储存及/或执行所述软件例程。也可在硬件中执行本公开内容的一些或全部方法。由此，可将工艺实现为软件并且使用计算机系统来执行、实现为硬件(例如，专用集成电路或其他类型的硬件实作)，或实现为软件和硬件的组合。当由处理器执行时，软件例程将通用计算机转换成控制腔室操作以执行工艺的专用计算机(控制器)。
在一些实施方式中，系统控制器357具有配置以控制外延生长腔室将保形的牺牲外延层250生长于纳米片通道层224上。
在一或多个实施方式中，一种处理工具包含：中央传送站，包含机器人，所述机器人经配置以移动晶片；多个工艺站，每个工艺站连接至中央传送站并且提供处理区域，所述处理区域与相邻工艺站的处理区域分隔，多个工艺站包含外延生长腔室及自由基等离子体氧化(RPO)腔室；和控制器，连接至中央传送站及多个工艺站，控制器经配置以启动机器人来在工艺站之间移动晶片，并且控制器经配置以控制在工艺站中的每个工艺站中发生的工艺。
除非本文另有说明或与上下文明显矛盾，否则在描述本文讨论的材料及方法之上下文中(尤其是在所附权利要求书的上下文中)，术语“一”和“一个”及“所述”及类似指称的使用将被解释为涵盖单数和复数。除非本文另外指出，否则本文中数值范围的叙述仅欲用作分别指代落入该范围内的每个单独数值的简写方法，并且将每个单独数值并入说明书中，如同每个单独数值在本文中被单独叙述一样。除非本文另外指出或与前后文明显矛盾，否则本文描述的所有方法可以任何合适的顺序执行。除非另有主张，否则本文提供的任何和所有实例或范例性语言(例如，“诸如”)的使用仅欲更好地阐明材料和方法，而并不构成对范围的限制。说明书中的任何语言都不应解释为指示任何未要求保护的要素对于实施所公开的材料和方法是必不可少的。
在整个说明书中对“一个实施方式”、“某些实施方式”、“一或多个实施方式”或“一实施方式”的提及意味着结合该实施方式描述的具体特征、结构、材料或特性包括在本公开内容的至少一个实施方式中。因此，在本说明书中各处出现诸如“在一或多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”的短语，不一定指本公开内容的相同实施方式。此外，在一或多个实施方式中，具体特征、结构、材料或特性可以任何合适的方式组合。
尽管已参照特定实施方式描述本文的公开内容，但本领域技术人员将理解，所描述的这些实施方式仅是对本公开内容的原理和应用的解说。对本领域技术人员而言显然可对本公开内容的方法及设备进行各种修改和变化，而不脱离本公开内容的精神及范围。因此，本公开内容可包括在随附权利要求及权利要求的等效物的范围内的修改和变化。

Claims (34)

1.一种形成半导体装置的方法，所述方法包含以下步骤：
预清洁多个纳米片通道层，所述多个纳米片通道层中的每个纳米片通道层具有第一厚度；
将保形的牺牲外延层形成于所述多个纳米片通道层中的每个纳米片通道层上；
预清洁所述多个纳米片通道层，以去除本征氧化物及/或残留物，所述多个纳米片通道层具有在所述多个纳米片通道层上的所述保形的牺牲外延硅层；和
使用等离子体使所述保形的牺牲外延硅层氧化，以将氧化硅层形成于所述纳米片上，所述纳米片具有第二厚度。
2.如权利要求1所述的方法，其中所述保形的牺牲外延硅层具有在从约0.5nm至约2.5nm的范围内的厚度。
3.如权利要求1所述的方法，其中所述第一厚度在从约4nm至约8nm的范围内。
4.如权利要求1所述的方法，其中所述第二厚度在从约4nm至约8nm的范围内。
5.如权利要求1所述的方法，其中所述第二厚度在从约2.5nm至约7.5nm的范围内。
6.如权利要求1所述的方法，其中所述第一厚度及所述第二厚度大体上相等。
7.如权利要求1所述的方法，进一步包含以下步骤：在预清洁之前，选择性地蚀刻超晶格结构(superlattice structure)，所述超晶格结构包含交替地排列成多个堆叠对的所述多个纳米片通道层和对应的多个半导体材料层，以去除所述多个半导体材料层中的每个半导体材料层，以于所述超晶格结构中形成多个空隙，所述多个半导体材料层在源极区域与漏极区域之间延伸。
8.如权利要求7所述的方法，进一步包含以下步骤：形成所述源极区域及所述漏极区域，所述源极区域与所述超晶格结构的第一端相邻，所述漏极区域与所述超晶格结构的第二相对端相邻。
9.如权利要求7所述的方法，其中所述超晶格结构形成于基板的顶表面上。
10.如权利要求1所述的方法，其中所述保形的牺牲外延层包含硅，且其中形成所述保形的牺牲外延层包含以下步骤：在从500℃至800℃的范围中的温度下以外延方式生长所述保形的牺牲外延层。
11.如权利要求7所述的方法，其中所述多个半导体材料层包含硅锗(SiGe)且所述多个纳米片通道层包含硅(Si)。
12.如权利要求7所述的方法，其中所述多个半导体材料层包含硅(Si)且所述多个纳米片通道层包含硅锗(SiGe)。
13.如权利要求1所述的方法，其中在不破坏真空的情况下在处理腔室中进行所述方法。
14.如权利要求1所述的方法，其中预清洁所述多个纳米片通道层包含干式蚀刻工艺及湿式蚀刻工艺中的一或多者。
15.如权利要求1所述的方法，其中使所述保形的牺牲外延层氧化包含：在范围从约500℃至约900℃的温度下、在氢(H2)气及氧(O2)气的气氛中、在环境压力下的所述保形的牺牲外延层的自由基等离子体氧化(radical plasma oxidation；RPO)。
16.如权利要求1所述的方法，进一步包含以下步骤：
将高k介电层形成于所述氧化物层上；和
将导电层形成于所述高k介电层上。
17.一种形成半导体装置的方法，所述方法包含以下步骤：
预清洁多个纳米片通道层，所述多个纳米片通道层中的每个纳米片通道层具有第一厚度；
将保形的牺牲外延层形成于所述多个纳米片通道层中的每个纳米片通道层上；
使所述多个纳米片通道层退火，所述多个纳米片通道层具有在所述多个纳米片通道层上的所述保形的牺牲层；和
使用等离子体使所述保形的牺牲外延层氧化，以将氧化物层形成于所述多个纳米片通道层中的每个纳米片通道层上，所述多个纳米片通道层中的每个纳米片通道层具有第二厚度。
18.如权利要求17所述的方法，其中所述保形的牺牲外延层具有在从0.5nm至2.5nm的范围内的厚度。
19.如权利要求17所述的方法，其中所述第一厚度在从4nm至8nm的范围内。
20.如权利要求17所述的方法，其中所述第二厚度在从2.5nm至10nm的范围内。
21.如权利要求17所述的方法，其中所述第一厚度及所述第二厚度大体上相等。
22.如权利要求17所述的方法，进一步包含以下步骤：在预清洁之前，选择性地蚀刻超晶格结构(superlattice structure)，所述超晶格结构包含交替地排列成多个堆叠对的所述多个纳米片通道层和对应的多个半导体材料层，以去除所述多个半导体材料层中的每个半导体材料层，以于所述超晶格结构中形成多个空隙，所述多个半导体材料层在源极区域与漏极区域之间延伸。
23.如权利要求22所述的方法，进一步包含以下步骤：形成所述源极区域及所述漏极区域，所述源极区域与所述超晶格结构的第一端相邻，所述漏极区域与所述超晶格结构的第二相对端相邻。
24.如权利要求22所述的方法，进一步包含以下步骤：于基板的顶表面上形成所述超晶格结构。
25.如权利要求17所述的方法，其中所述保形的牺牲外延层包含硅，且其中形成所述保形的牺牲外延层包含以下步骤：在从500℃至800℃的范围中的温度下以外延方式生长所述保形的牺牲外延层。
26.如权利要求22所述的方法，其中所述多个半导体材料层包含硅锗(SiGe)且所述多个纳米片通道层包含硅(Si)。
27.如权利要求22所述的方法，其中所述多个半导体材料层包含硅(Si)且所述多个纳米片通道层包含硅锗(SiGe)。
28.如权利要求17所述的方法，其中在不破坏真空的情况下在工艺腔室中进行所述方法。
29.如权利要求17所述的方法，其中预清洁所述多个纳米片通道层包含干式蚀刻工艺及湿式蚀刻工艺中的一或多者。
30.如权利要求17所述的方法，其中使所述保形的牺牲外延层氧化包含：在范围从约500℃至约900℃的温度下、在氢(H2)气及氧(O2)气的气氛中、在环境压力下的所述保形的牺牲外延层的自由基等离子体氧化(radical plasma oxidation；RPO)。
31.如权利要求17所述的方法，其中在范围从600℃至900℃的温度下、在范围从5托至20托的压力下、在包含氢(H2)的气氛中，使所述多个纳米片通道层退火。
32.如权利要求17所述的方法，进一步包含以下步骤：
将高k介电层形成于所述氧化物层上；和
将导电层形成于所述高k介电层上。
33.一种水平全环绕栅极装置，包含：
多个水平纳米片通道层，位于源极区域与漏极区域之间，所述多个水平纳米片通道层中的每个水平纳米片通道层具有顶表面、底表面及两个侧表面且具有第一通道层厚度，所述第一通道层厚度在从2nm至15nm的范围内；和
氧化物层，位于所述多个水平纳米片通道层中的每个水平纳米片通道层的所述顶表面、底表面及两个侧表面上，所述氧化物层具有氧化物层厚度，所述氧化物层厚度在从约2.5nm至约10nm的范围内，其中所述第一通道层厚度大体上等于形成所述氧化物层之前的第二通道层厚度。
34.如权利要求33所述的水平全环绕栅极装置，其中所述氧化物层包含氧化硅(SiOx)且所述多个纳米片通道层包含硅(Si)。
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