JP2023547098A - ゲートオールアラウンドデバイスの形成 - Google Patents

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アンディ ロー，
エリック デービー，
マイケル ストルフィ，
ベンジャミン コロンボー，
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Applied Materials Inc
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Abstract

水平ゲートオールアラウンドデバイス及びその製造方法が説明される。hGAAデバイスは、デバイスのソース領域とドレイン領域との間に酸化物層及びナノシートチャネル層を備える。該方法は、ナノシートチャネル層上に共形（conformal）エピタキシャル層を成長させ、その後に、共形エピタキシャル層を酸化するためのラジカルプラズマ酸化（RPO）を含む。代替的な方法は、ナノシートチャネル層上に共形エピタキシャル層を成長させ、その後に、表面処理、次いで、共形エピタキシャル層を酸化するためのラジカルプラズマ酸化（RPO）を含む。【選択図】図５Ｂ

Description

［0001］ 本開示の実施形態は、広くは、基板フィーチャを充填するための方法に関する。特に、本開示の実施形態は、高品質のI／O酸化物を形成するための方法を対象とする。
[0002] トランジスタは、ほとんどの集積回路の主要な構成要素である。トランジスタの駆動電流、したがって速度は、トランジスタのゲート幅に比例するので、より速いトランジスタは、一般に、より大きなゲート幅を必要とする。したがって、トランジスタのサイズと速度の間にはトレードオフがあり、最大駆動電流と最小サイズとを有するトランジスタの対立する目標に対処するために、「フィン」電界効果トランジスタ（finFET）が開発されている。FinFETは、トランジスタの設置面積を大幅に増加させることなく、トランジスタのサイズを大幅に増加させるフィン形状のチャネル領域を特徴とし、現在多くの集積回路で利用されている。しかし、finFETは、それ自体の欠点を有する。
[0003] トランジスタデバイスの特徴サイズが、より大きな回路密度及びより高い性能を実現するために縮小し続けるにつれて、静電結合を改善し、寄生容量やオフ状態漏れ（off-state leakage）などのような悪影響を低減させるために、トランジスタデバイス構造を改良する必要がある。トランジスタデバイス構造の例としては、平面構造、フィン電界効果トランジスタ（FinFET）構造、及び水平ゲートオールアラウンド（hGAA）構造が挙げられる。hGAAデバイス構造は、積層構成内で懸架され、ソース／ドレイン領域によって接続された幾つかの格子整合チャネルを含む。hGAA構造は、良好な静電制御を提供し、相補型金属酸化膜半導体（CMOS）ウエハ製造における幅広い採用を見出すことができる。
[0004] 従来のＩ／Ｏ酸化物プロセスは、質の悪い自然酸化物を直ちに再成長させるエクスシトゥ（現場外）予洗浄、密度の低いALD型酸化物堆積、ナノシート間のスペースを直線的に減少させる堆積、下流の集積化（すなわち、マルチVt）の制限、及びALD膜を緻密化するための更なる後処理の必要性をもたらす。それは、費用や複雑さを追加する。したがって、水平ゲートオールアラウンドデバイスを形成するための改善された方法が必要とされている。
[0005] 本開示の１以上の実施形態は、半導体デバイスを形成する方法を対象とする。１以上の実施形態では、半導体デバイスを形成する方法が、複数のナノシートチャネル層を予洗浄することであって、複数のナノシートチャネル層の各々は第１の厚さを有する、予洗浄すること、複数のナノシートチャネル層の各々上に共形（conformal）犠牲エピタキシャル層を形成すること、自然酸化物及び／又は残留物を除去するために、共形犠牲エピタキシャルシリコン層を上に有する複数のナノシートチャネル層を予洗浄すること、並びに、ナノシート上にシリコン酸化物層を形成するために、プラズマを使用して共形犠牲エピタキシャルシリコン層を酸化することであって、ナノシートは第２の厚さを有する、酸化することを含む。
[0006] 本開示の更なる実施形態は、半導体デバイスを形成する方法を対象とする。１以上の実施形態では、半導体デバイスを形成する方法が、複数のナノシートチャネル層を予洗浄することであって、複数のナノシートチャネル層の各々は第１の厚さを有する、予洗浄すること、複数のナノシートチャネル層の各々上に共形犠牲エピタキシャル層を形成すること、共形犠牲エピタキシャル層を上に有する複数のナノシートチャネル層をアニーリングすること、及び、複数のナノシートチャネル層の各々上に酸化物層を形成するために、プラズマを使用して共形犠牲エピタキシャル層を酸化することであって、複数のナノシートチャネル層の各々は第２の厚さを有する、酸化することを含む。
[0007] 本開示の更なる複数の実施形態は、水平ゲートオールアラウンドデバイスを対象とする。１以上の実施形態では、水平ゲートオールアラウンドデバイスが、ソース領域とドレイン領域との間の複数の水平ナノシートチャネル層であって、複数の水平ナノシートチャネル層の各々は、上面、下面、及び２つの側面を有し、２nmから１５nmの範囲の第１のチャネル層厚さを有する、複数の水平ナノシートチャネル層、並びに、複数の水平ナノシートチャネル層の各々の上面、下面、及び２つの側面上の酸化物層であって、約２．５nmから約１０nmの範囲の酸化物層厚さを有する酸化物層を備える。第１のチャネル層厚さは、酸化物層が形成される前の第２のチャネル層厚さと実質的に等しい。
[0008] 本開示の更なる複数の実施形態は、コンピュータ可読媒体を対象とする。１以上の実施形態では、非一時的なコンピュータ可読媒体が指示命令を含む。該指示命令は、処理チャンバのコントローラによって実行されると、処理チャンバに複数の動作を実行させる。該複数の動作は、、複数のナノシートチャネル層を予洗浄することであって、複数のナノシートチャネル層の各々は第１の厚さを有する、予洗浄すること、複数のナノシートチャネル層の各々上に共形犠牲エピタキシャル層を形成すること、共形犠牲エピタキシャル層を上に有する複数のナノシートチャネル層をアニーリングすること、及び、複数のナノシートチャネル層の各々上に酸化物層を形成するために、プラズマを使用して共形犠牲エピタキシャル層を酸化することであって、複数のナノシートチャネル層の各々は第２の厚さを有する、酸化することである。
[0009] 本開示の更なる複数の実施形態は、コンピュータ可読媒体を対象とする。１以上の実施形態では、非一時的なコンピュータ可読媒体が指示命令を含む。該指示命令は、処理チャンバのコントローラによって実行されると、処理チャンバに複数の動作を実行させる。該複数の動作は、複数のナノシートチャネル層を予洗浄することであって、複数のナノシートチャネル層の各々は第１の厚さを有する、予洗浄すること、複数のナノシートチャネル層の各々上に共形犠牲エピタキシャル層を形成すること、自然酸化物及び／又は残留物を除去するために、共形犠牲エピタキシャルシリコン層を上に有する複数のナノシートチャネル層を予洗浄すること、並びに、ナノシート上にシリコン酸化物層を形成するために、プラズマを使用して共形犠牲エピタキシャルシリコン層を酸化することであって、ナノシートは第２の厚さを有する、酸化することである。
[0010] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、添付の図面は、本開示の典型的な実施形態のみを例示しており、本開示は他の等しく有効な実施形態も許容し得るので、添付の図面は、本開示の範囲を限定すると見なすべきではないことに留意されたい。
[0011] 本開示の幾つかの実施形態による、半導体デバイスを形成するための方法のプロセスフロー図を示す。 [0012] 本開示の幾つかの実施形態による、半導体デバイスを形成するための方法のプロセスフロー図を示す。 [0013] １以上の実施形態によるデバイスの断面図を示す。 [0014] １以上の実施形態によるデバイスの断面図を示す。 [0015] １以上の実施形態によるデバイスの断面図を示す。 [0016] １以上の実施形態によるデバイスの拡大断面図を示す。 [0017] １以上の実施形態によるデバイスの拡大断面図を示す。 [0018] １以上の実施形態によるデバイスの拡大断面図を示す。 [0019] １以上の実施形態によるデバイスの拡大断面図を示す。 [0020] 先行技術によるデバイスの拡大断面図を示す。 [0021] 先行技術によるデバイスの拡大断面図を示す。 [0022] １以上の実施形態によるデバイスの拡大断面図を示す。 [0023] １以上の実施形態によるデバイスの拡大断面図を示す。 [0024] １以上の実施形態によるデバイスの断面図を示す。 [0025] １以上の実施形態による、図６Ａのデバイスの拡大断面図を示す。 [0026] １以上の実施形態によるクラスタツールを示す。
[0027] 理解し易くするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。図は縮尺どおりではなく、分かりやすくするために簡略化されていることがある。一実施形態の要素及び特徴は、更なる記述がなくとも、その他の実施形態に有益に組み込まれてよい。
[0028] 詳細な説明
[0029] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
［0030］ 本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部分のみを指す場合がある。更に、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１以上の膜又は特徴が堆積又は形成された基板と、の両方を意味し得る。
[0031] 本明細書で使用されるときに、「基板」とは、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実施され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレーター（silicon on insulator：SOI）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されない。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化（又はさもなければ化学官能性を付与するためにターゲット化学部分（chemical moieties）を生成又はグラフトする）、アニール及び／又はベークする前処理プロセスに曝されてもよい。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理工程が、以下でより詳細に開示される基板上に形成された下層上で実施されてよい。「基板表面」という用語は、文脈が示すように、こうした下層を含むことが意図されている。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、及び使用される特定の化学的性質に左右される。
[0032] 本明細書及び添付の特許請求の範囲で使用されるときに、「前駆体」、「反応物質」、「反応ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、相互交換可能に使用される。
[0033] トランジスタは、半導体デバイス上に形成されることが多い、回路構成要素又は回路素子である。回路設計に応じて、キャパシタ、インダクタ、抵抗器、ダイオード、導電ラインなどに加えて、半導体デバイス上にトランジスタが形成される。概して、トランジスタは、ソース領域とドレイン領域との間に形成されるゲートを含む。１以上の実施形態では、ソース領域及びドレイン領域が、ドープされた基板領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートは、チャネル領域の上に配置されるものであり、基板のゲート電極とチャネル領域との間に介在するゲート誘電体を含む。
[0034] 本明細書で使用されるときに、「電界効果トランジスタ」又は「FET」という用語は、電界を使用してデバイスの電気的挙動を制御するトランジスタを指す。エンハンスメント型電界効果トランジスタは、概して、低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子の間の導電性は、デバイス内の電界によって制御される。その電界は、デバイスの本体とゲートとの間の電圧差によって生成される。FETの３つの端子は、そこを通ってキャリアがチャネルに入るソース（S）、そこを通ってキャリアがチャネルを離れるドレイン（D）、及びチャネルの導電性を調節する端子であるゲート（G）である。従来、ソース（S）においてチャネルに入る電流は、ISと指定され、ドレイン（D）においてチャネルに入る電流は、IDと指定される。ドレインとソースとの間の電圧は、VDSと指定される。ゲート（G）に電圧を印加することによって、ドレインにおいてチャネルに入る電流（すなわち、ID）が制御され得る。
[0035] 金属酸化膜半導体電界効果トランジスタ（MOSFET）は、電界効果トランジスタ（FET）の一種である。これは絶縁ゲートを有するものであり、絶縁ゲートの電圧が、デバイスの導電率を決定する。印加される電圧量に応じて導電率を変化させるこの能力は、電子信号を増幅させるか、又は切り替えるために使用される。MOSFETは、本体電極と、本体の上方に位置付けられ且つゲート誘電体層によって全ての他のデバイス領域から絶縁されたゲート電極と、の間の金属酸化膜半導体（MOS）容量による、電荷濃度の変調に基づくものである。MOSキャパシタと比較して、MOSFETは、２つの更なる端子（ソースとドレイン）を含み、それらの各々は、本体領域によって分離された別々の高度にドープされた領域に接続されている。これらの領域はp型でもn型でもよいが、いずれも同じ型であり、本体領域とは反対の型でなければならない。ソースとドレインは（本体とは異なり）、ドーピングの型の後に“+”の記号で示されているように、高度にドープされている。
[0036] MOSFETが、nチャネル又はnMOSFETである場合、ソース及びドレインはn+領域であり、本体はp領域である。MOSFETが、pチャネル又はpMOSFETである場合、ソース及びドレインはp+領域であり、本体はn領域である。ソースは、チャネルを通って流れる電荷キャリア（nチャネル用の電子、pチャネル用の正孔）の供給源であるため、そのように名前が付けられ、同様に、ドレインは、電荷キャリアがチャネルを離れるので、そのように名前が付けられている。
[0037] 本明細書で使用されるときに、「フィン電界効果トランジスタ（FinFET）」は、ゲートがチャネルの２つ又は３つの側面に配置され、二重又は三重ゲート構造を形成する、基板上に構築されたMOSFETトランジスタを指す。FinFETデバイスは、チャネル領域が基板上に「フィン」を形成しているため、FinFETという一般名称が付けられている。FinFETデバイスは、高速なスイッチング時間と高い電流密度を有する。
[0038] 本明細書で使用されるときに、「ゲートオールアラウンド（GAA）」という用語は、電子デバイス、例えば、トランジスタを指すために使用され、その場合、ゲート材料は、全ての側面のチャネル領域を取り囲んでいる。GAAトランジスタのチャネル領域は、ナノワイヤ若しくはナノスラブ若しくはナノシート、バー形状チャネル、又は当業者に知られている他の適切なチャネル構成を含んでよい。１以上の実施形態では、GAAデバイスのチャネル領域が、垂直方向に離隔した複数の水平ナノワイヤ又は水平バーを有し、GAAトランジスタを、積層水平ゲートオールアラウンド（hGAA）トランジスタとする。
[0039] 本明細書で使用されるときに、「ナノワイヤ」という用語は、ナノメートル（10-9メートル）のオーダーの直径を有するナノ構造を指す。ナノワイヤはまた、長さと幅の比が１０００を越えているとも規定され得る。代替的に、ナノワイヤは、厚さや直径が数十ナノメートル以下に制約され、長さが制約されない構造として規定され得る。ナノワイヤは、トランジスタや一部のレーザー用途に使用され、１以上の実施形態では、半導体材料、金属材料、絶縁材料、超伝導材料、又は分子材料で作られている。１以上の実施形態では、ナノワイヤが、論理CPU、GPU、MPU、並びに揮発性（例えば、DRAM）及び不揮発性（例えば、NAND）デバイス用のトランジスタで使用される。本明細書で使用されるときに、「ナノシート」という用語は、約０．１nmから約１０００nmの範囲のスケールの厚さを有する二次元ナノ構造を指す。
[0040] １以上の実施形態の方法では、ゲートオールアラウンドトランジスタが、標準的なプロセスフローを使用して製造される。ダミーゲートの除去後、シリコンナノシートの全面に犠牲エピタキシャル層（例えば、エピタキシャルシリコン層）が、共形に（conformally）成長される。１以上の実施形態では、基板が、有機残留物を除去するために、任意選択的な第１の予洗浄を受ける。引き続いて、基板は、シリコンナノスラブの界面において自然酸化物、例えば酸化ケイ素（SiOx）を除去するために、第２の予洗浄を受ける。次いで、基板は、共形ラジカルプラズマ酸化（RPO）及びスペーサ処理を受ける。本明細書で使用されるときに、「共形（conformal）」という用語は、層がフィーチャ又は層の外形に適応することを意味する。層の共形性は、通常、フィーチャの側壁に堆積された層の平均厚さと、基板のフィールド（又は上面）の同じ堆積層の平均厚さとの比によって定量化される。
[0041] 本開示の複数の実施形態は、複数の図面によって説明される。複数の図面は、本開示の１以上の実施形態による、デバイス（例えば、トランジスタ）及びトランジスタを形成するためのプロセスを示している。図示されるプロセスは、開示されるプロセス用の単に例示的な可能な使用であり、本開示のプロセスが、図示されている用途に限定されないことを、当業者は認識するであろう。
[0042] 本開示の１以上の実施形態は、複数の図面を参照しながら説明される。１以上の実施形態の方法では、ゲートオールアラウンドトランジスタが、標準的なプロセスフローを使用して製造される。１以上の実施形態では、ダミーゲートの除去後、ナノシート上に共形犠牲エピタキシャル層が成長され、ダミーゲート酸化物を除去するために、統合された（インシトゥ（その場））の予洗浄が実行される。１以上の実施形態では、ダミーゲート酸化物が除去された後で、減圧を壊すことなしに、共形犠牲エピタキシャル層の成長が行われる。エピタキシと予／洗浄RPとの間に、減圧のブレークが存在してよい。
[0043] 他の複数の実施形態では、ゲートオールアラウンドトランジスタが、標準的なプロセスフローを使用して製造される。ダミーゲートの除去後に、共形犠牲エピタキシャル層がナノシート上に成長され、移動度を改善し、バイアス温度不安定性（BTI）を改善するために、統合された表面処理が実行される。１以上の実施形態では、表面処理が実行された後で、減圧を壊すことなしに、共形犠牲エピタキシャル層の成長が行われる。幾つかの実施形態では、エピタキシと表面処理との間に、減圧のブレークが存在してよい。
[0044] 図１Ａは、本開示の幾つかの実施形態による、半導体デバイスを形成するための方法１００Ａのプロセスフロー図を示している。方法１００Ａは、図２Ａ～図６Ｂに関連して以下で説明される。図２Ａ～図６Ｂは、本開示の幾つかの実施形態による、半導体構造の製造の複数の段階を描いている。図１Ｂは、本開示の幾つかの実施形態による、半導体デバイスを形成するための方法１００Ｂのプロセスフロー図を示している。方法１００Ｂは、図２Ａ～図６Ｂに関連して以下で説明される。図２Ａ～図６Ｂは、本開示の幾つかの実施形態による、半導体構造の製造の複数の段階を描いている。図２Ａ～図６Ｂは、１以上の実施形態による電子デバイス（例えば、hGAA）の断面図である。方法１００Ａ及び１００Ｂは、半導体デバイスのマルチステップ製造プロセスの部分であってよい。したがって、方法１００Ａ及び１００Ｂは、クラスタツールに結合された任意の適切なプロセスチャンバ内で実行されてよい。クラスタツールは、半導体デバイスの製造に用いられるエッチング、堆積、物理的気相堆積（PVD）、化学気相堆積（CVD）、酸化、又は任意の他の適切なチャンバなどの、半導体デバイスを製造するための処理チャンバを含んでよい。
[0045] 方法１００Ａ及び１００Ｂは、それぞれ、動作１０２で、（図２Ａで示されているように）上面２０２を有する基板２００を提供することによって開始する。幾つかの実施形態では、基板２００が、バルク半導体基板であってよい。本明細書で使用されるときに、「バルク半導体基板」という用語は、基板の全体が半導体材料で構成されている基板を指す。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせで構成することができる。例えば、半導体層は、結晶シリコン（例えば、Si<100>又はSi<111>）、酸化ケイ素、ストレインドシリコン（IBMが開発したもの）、シリコンゲルマニウム、ドープされた若しくはドープされていないポリシリコン、ドープされた若しくはドープされていないシリコンウエハ、パターニングされた若しくはパターニングされていなウエハ、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、又は他の適切な半導体材料などの、１以上の材料を含んでよい。幾つかの実施形態では、半導体材料がシリコン（Si）である。１以上の実施形態では、半導体基板２００が、半導体材料、例えば、シリコン（Si）、炭素（C）、ゲルマニウム（Ge）、シリコンゲルマニウム（SiGe）、ゲルマニウム錫（GeSn）、他の半導体材料、又はそれらの任意の組み合わせを含む。１以上の実施形態では、基板２００が、シリコン（Si）、ゲルマニウム（Ge）、ガリウム（Ga）、ヒ素（As）、又はリン（P）のうちの１以上を含む。基板が形成されてよい材料の幾つかの例が本明細書で説明されるが、パッシブ及びアクティブ電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）が構築されてよい基礎として機能してよい任意の材料が、本開示の精神及び範囲内に含まれる。
[0046] 幾つかの実施形態では、半導体材料が、n型ドープされたシリコン（n-Si）又はp型ドープされたシリコン（p-Si）などの、ドープされた材料であってよい。幾つかの実施形態では、基板が、イオン注入プロセスなどの任意の適切なプロセスを使用してドープされてよい。本明細書で使用されるときに、「n型」という用語は、製造中に真性半導体に電子供与元素をドープすることによって作られる半導体を指す。n型という言葉は、電子が持つ負の電荷に由来する。n型半導体では、電子が多数キャリアで、正孔が少数キャリアである。本明細書で使用されるときに、「p型」という用語は、正電荷のウェル（又は正孔）を指す。n型半導体に対して、p型半導体は電子濃度よりも正孔濃度が高い。p型半導体では、正孔が多数キャリアで、電子が少数キャリアである。１以上の実施形態では、ドーパントが、ホウ素（B）、ガリウム（Ga）、リン（P）、ヒ素（As）、他の半導体ドーパント、又はそれらの組み合わせのうちの１以上から選択される。幾つかの実施形態では、無給電のボトムデバイスがオンになることを防止するために、基板２００の表面の第１の位置に高用量のドーパントを提供するように、基板がドープされてよい。１以上の実施形態では、超格子構造２０４が、第１の位置の上に形成される。例えば、幾つかの実施形態では、基板の表面が、約1018原子／cm3から約1019原子／cm3のドーパント密度を有してよい。
[0047] 少なくとも１つの超格子構造２０４が、基板２００の上面２０２の上に形成される（図２Ａで描かれているように）。超格子構造２０４は、複数の積層対内に交互に配置された複数の半導体材料層２２６と複数のナノシートチャネル層２２４とを含む。幾つかの実施形態では、複数の積層された層群が、シリコン（Si）とシリコンゲルマニウム（SiGe）との群を含む。幾つか実施形態では、複数の半導体材料層２２６がシリコンゲルマニウム（SiGe）を含み、複数のナノシートチャネル層２２４がシリコン（Si）を含む。他の複数の実施形態では、複数のナノシートチャネル層２２４がシリコンゲルマニウム（SiGe）を含み、複数の半導体材料層がシリコン（Si）を含む。
[0048] 幾つかの実施形態では、複数の半導体材料層２２６と対応する複数のナノシートチャネル層２２４とが、超格子構造２０４を形成するのに適した任意の数の格子整合材料対を含み得る。幾つかの実施形態では、複数の半導体材料層２２６と対応する複数のナノシートチャネル層２２４とが、約２から約５０対の格子整合材料を含む。
[0049] １以上の実施形態では、複数の半導体材料層２２６及び複数のナノシートチャネル層２２４の厚さt1が、約２nmから約５０nmの範囲、約３nmから約２０nmの範囲、又は約２nmから約１５nmの範囲にある。
[0050] 幾つかの実施形態では、誘電材料２４６が、従来の化学気相堆積法を使用して、基板２００上に堆積される。幾つかの実施形態では、誘電材料２４６が、基板２００の上面２０２の下方に凹んでいる。それによって、超格子構造２０４の下部が基板２００から形成される。
[0051] 幾つかの実施形態では、置換ゲート構造（例えば、ダミーゲート構造２０８）が、超格子構造２０４の上に及び超格子構造２０４に隣接して形成される。ダミーゲート構造２０８は、ドランジスタデバイスのチャネル領域を画定する。ダミーゲート構造２０８は、当該技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して形成されてよい。
[0052] 幾つかの実施形態では、側壁スペーサ２１０が、ダミーゲート構造２０８の外側側壁に沿って形成される。幾つかの実施形態の側壁２１０は、当該技術分野で知られている適切な絶縁材料、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素などを含む。幾つかの実施形態では、側壁スペーサ２１０が、当該技術分野で知られている任意の適切な従来の堆積及びパターニングプロセス、例えば、原子層堆積、プラズマ原子層堆積、プラズマ化学気相堆積、又は低圧化学気相堆積を使用して形成される。
[0053] 幾つかの実施形態では、埋め込まれたソース領域２３２とドレイン領域２３４が、それぞれ、ソーストレンチとドレイントレンチを形成する。幾つかの実施形態では、ソース領域２３２が、超格子構造２０４の第１の端部に隣接して形成され、ドレイン領域２３４が、超格子構造の第２の反対側の端部に隣接して形成される。図２Ａで示されている一実施形態では、ソース領域２３２又はドレイン領域２３４のうちの一方が、超格子構造２０４の前面において示されていない。超格子構造２０４の他の端部は、ソース領域２３２又はドレイン領域２３４のうちの他方を有する。幾つかの実施形態では、ソース領域２３２及び／又はドレイン領域２３４が、任意の適切な半導体材料、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、シリコンリン、シリコンヒ素から形成されるが、これらに限定されない。幾つかの実施形態では、ソース領域２３２とドレイン領域２３４とが、エピタキシャル堆積プロセスなどの任意の適切な堆積プロセスを使用して形成されてよい。
[0054] 幾つかの実施形態では、層間誘電体（ILD）層２２０が、ソース／ドレイン領域２３２、２３４、ダミーゲート構造２０８、及び側壁スペーサ２１０を含む、基板２００の上にブランケット堆積される。ILD層２２０は、従来の化学気相堆積法（例えば、プラズマ化学気相堆積や低圧化学気相堆積）を使用して堆積されてよい。１以上の実施形態では、ILD層２２０が、任意の適切な誘電材料、例えば、ドープされていない酸化ケイ素、ドープされた酸化ケイ素（例えば、BPSGやPSG）、窒化ケイ素、及び酸窒化ケイ素から形成されるが、これらに限定されない。１以上の実施形態では、ILD層２２０が、次いで、ダミーゲート構造２０８の上部を露出させるために、従来の化学機械平坦化法を用いて研磨し戻される。幾つかの実施形態では、ILD層２２０が、ダミーゲート構造２０８の上部及び側壁スペーサ２１０の上部を露出させるために研磨される。
[0055] 動作１０４では、図２Ｂで示されているように、ダミーゲート構造２０８が、超格子構造２０４のチャネル領域２１４を露出させるために除去される。ILD層２２０は、ダミーゲート構造２０８の除去中に、ソース／ドレイン領域２３２、２３４を保護する。ダミーゲート構造２０８は、プラズマドライエッチングやウェットエッチングなどの任意の従来のエッチング方法を使用して除去されてよい。幾つかの実施形態では、ダミーゲート構造２０８がポリシリコンを含み、ダミーゲート構造２０８は、選択的エッチングプロセスによって除去される。幾つかの実施形態では、ダミーゲート構造２０８がポリシリコンを含み、超格子構造２０４が、シリコン（Si）とシリコンゲルマニウム（SiGe）の交互層を含む。
[0056] 動作１０６では、図２Ｃで示されているように、複数の半導体材料層２２６が、超格子構造２０４内の複数のナノシートチャネル層２２４の間で、選択的にエッチングされる。例えば、超格子構造２０４が、シリコン（Si）層とシリコンゲルマニウム（SiGe）層で構成されている場合、チャネルナノワイヤ２４０を形成するために、シリコンゲルマニウム（SiGe）が選択的にエッチングされる。複数の半導体材料層２２６、例えばシリコンゲルマニウム（SiGe）は、複数のナノシートチャネル層２２４に対して選択的な任意の周知のエッチャントを使用して除去されてよい。その場合、エッチャントは、複数のナノシートチャネル層２２４よりも著しく高い速度で、複数の半導体材料層２２６をエッチングする。幾つかの実施形態では、選択的なドライエッチング又はウェットエッチングプロセスが使用されてよい。複数のナノシートチャネル層２２４がシリコン（Si）であり、複数の半導体材料層２２６がシリコンゲルマニウム（SiGe）である幾つかの実施形態では、シリコンゲルマニウムの層が、ウェットエッチャント、例えば、カルボン酸／硝酸／HF水溶液、及びクエン酸／硝酸／HF水溶液を使用して、選択的に除去されてよいが、これらに限定されない。複数の半導体材料層２２６が除去されることによって、複数のナノシートチャネル層２２４の間にボイド２２８が残される。複数のナノシートチャネル層２２４の間のボイド２２８は、約３nmから約２０nmの厚さを有する。残りのナノシートチャネル層２２４は、ソース／ドレイン領域２３２、２３４に結合されたチャネルナノワイヤ２４０の垂直アレイを形成する。チャネルナノワイヤ２４０は、基板２００の上面２０２と平行に延在し、チャネルナノワイヤ２４０の単一の列を形成するように、互いに整列している。ソース領域２３２及びドレイン領域２３４の形成並びに任意選択的な側方エッチング停止層の形成は、有利なことに、チャネル構造の形成における自己整合性及び構造的完全性を提供する。
[0057] 幾つかの実施形態では、ダミーゲートの除去後に、統合された（インシトゥの）予洗浄が実行される。デバイスは、ゲート上の任意の酸化物を除去するために、インシトゥで予洗浄される。予洗浄は、ゲートの表面上に存在する自然酸化物を除去し得る。予洗浄プロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はそれらの両方の組み合わせを含んでよい。
[0058] 動作１０６の等方性エッチングプロセスは、複数のナノシートチャネル層２２４の半導体材料に対して選択的な任意の適切なエッチングプロセスを含んでよい。幾つかの実施形態では、動作１０６の等方性エッチングプロセスが、ウェットエッチング又はドライエッチングのうちの１以上を含む。幾つかの実施形態では、動作１０６の等方性エッチングプロセスが、ドライエッチングプロセスを含む。
[0059] そのような複数の実施形態では、ドライエッチングプロセスが、従来のプラズマエッチング、又は、サンタクララのカリフにあるアプライドマテリアルズ社から利用可能なSiCoNi（商標）エッチングプロセスなどの遠隔プラズマ支援型ドライエッチングプロセスを含んでよい。SiCoNi（商標）エッチングプロセスでは、デバイスが、H2、NF3、及び／又はNH3プラズマ種、例えば、プラズマ励起された水素及びフッ素種に曝露される。例えば、幾つかの実施形態では、デバイスが、H2、NF3、及びNH3プラズマへの同時曝露を受けてよい。SiCoNi（商標）エッチングプロセスは、SiCoNi（商標）エッチングPrecleanチャンバ内で実行されてよい。SiCoNi（商標）エッチングPrecleanチャンバは、Centura（登録商標）、Dual ACP、Producer（登録商標）GT、及びEndura（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォームのうちの１つの中に統合されてよく、これらは全て、アプライドマテリアルズ（登録商標）社から購入できる。ウェットエッチングプロセスは、フッ化水素（HF）酸最終プロセス（すなわち、いわゆる「HF最終（HF last）」プロセス）を含んでよく、このプロセスでは、表面のHFエッチングが実施され、これにより、表面は水素終端されたままとなる。代替的に、任意の他の液体ベースのエピタキシャル前の予洗浄プロセスが採用されてよい。幾つかの実施形態では、プロセスが、自然酸化物除去用の昇華型エッチングを含む。エッチングプロセスは、プラズマ方式と熱方式がある。プラズマプロセスは、任意の適切なプラズマ（例えば、導電結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ）であり得る。
[0060] 図２Ｃの基板の拡大された断面図２４５ａ、２４５ｂである図２Ｄ及び図２Ｅを参照すると、１以上の実施形態では、複数のナノシートチャネル層２２４の厚さt1が、約２nmから約５０nmの範囲、約３nmから約２０nmの範囲、又は約２nmから約１５nmの範囲にある。複数のナノシートチャネル層２２４は、ソース／ドレイン領域２３２／２３４の間で延在する。
[0061] 図３Ａ及び図３Ｂを参照すると、動作１０８で、犠牲エピタキシャル層２５０が、複数のナノシートチャネル層２２４上で共形に成長又は形成される。幾つかの実施形態では、共形犠牲エピタキシャル層２５０が、シリコンを含む。ボイド２２８を介して複数のナノシートチャネル層２２４の各々上に、エピタキシャル再成長プロセスが行われる。幾つかの実施形態のエピタキシャル再成長プロセスは、選択的エピタキシプロセスである。幾つかの実施形態では、選択的エピタキシプロセスが、ボイド２２８（トレンチとも呼ばれる）を介して、犠牲エピタキシャル層２５０をエピタキシャル成長させる。幾つかの実施形態のエピタキシャル成長は、犠牲エピタキシャル層２５０を、ナノシートチャネル層２２４と接触するように融合させる。幾つかの実施形態では、複数のナノシートチャネル層２２４がシリコンを含み、エピタキシは、ナノシートチャネル層２２４を融合させ、ボイド２２８からピンチオフさせる。幾つかの実施形態では、エピタキシプロセスが、Si<100>の成長を引き起こす。幾つかの実施形態では、エピタキシプロセスが、Si<110>の成長を引き起こす。幾つかの実施形態では、エピタキシプロセスが、円錐形状、上部が平らな、又は円錐台形状を有する接触をもたらす。
[0062] 幾つかの実施形態では、動作１０８のエピタキシャル再成長が、従来のエピタキシャルプロセスよりも低い温度で行われる。１以上の実施形態では、エピタキシャル再成長が、５００℃から９００℃、若しくは５００℃から８００℃、若しくは５００℃から７５０℃、又は５００℃から７２０℃の範囲の温度で実行される。１以上の実施形態では、エピタキシャル再成長が、５Torrから２０Torrの範囲の圧力で行われる。
[0063] １以上の実施形態では、犠牲エピタキシャル層２５０が、エピタキシャル成長されたシリコン（Si）を含む。幾つかの実施形態では、犠牲エピタキシャル層２５０の厚さが、約０．５nmから約２．５nm、若しくは約１．２nmから約２．５nmの範囲、又は約１．５nmから約２．５nmの範囲にある。
[0064] 図１Ａを参照すると、方法１００Ａでは、動作１１０で、デバイスが、犠牲エピタキシ上の任意の酸化物を除去するために、インシトゥで予洗浄される。予洗浄は、犠牲エピタキシの表面上に存在する自然酸化物を除去し得る。予洗浄プロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はそれらの両方の組み合わせを含んでよい。幾つかの実施形態では、動作１０４及び１０６が、減圧を壊すことなしに統合される。幾つかの実施形態では、動作１１０及び１１２が、減圧を壊すことなしに統合される。
[0065] 幾つかの実施形態では、装置又はプロセスツールが、動作１１０のトリミング前の洗浄プロセス後に酸化物層の形成を防止するために、基板を減圧条件下に維持するように構成される。この種の複数の実施形態では、プロセスツールが、基板を大気条件に曝露することなしに、基板を予洗浄チャンバからエッチングプロセスチャンバに移動させるよう構成される。
[0066] 図１Ｂを参照すると、１以上の代替的な実施形態では、方法１００Ｂの動作１１１において、デバイスが、移動度及びバイアス温度不安定性（BTI）を改善するために、表面処理を受ける。１以上の実施形態では、表面処理が、水素（H2）の雰囲気内でのアニーリングを含む。アニーリングは、当業者に知られている任意の適切なアニーリングプロセスであってよい。幾つかの実施形態では、アニーリングが、急速熱処理（RTP）アニーリングである。幾つかの実施形態では、アニーリングが、５００℃から９００℃の範囲、若しくは６００℃から９００℃の範囲、又は６００℃から８００℃の範囲の温度で行われる。幾つかの実施形態では、アニーリングが、５Torrから２０Torrの範囲の圧力で行われる。
[0067] 幾つかの実施形態では、動作１０４及び１０６が、減圧を壊すことなしに統合される。幾つかの実施形態では、動作１１１及び１１２が、減圧を壊すことなしに統合される。
[0068] 幾つかの実施形態では、装置又はプロセスツールが、動作１１１の表面処理後に酸化物層の形成を防止するために、基板を減圧条件下に維持するよう構成される。この種の複数の実施形態では、プロセスツールが、基板を大気条件に曝露することなしに、基板を表面処理チャンバ（例えば、アニーリングチャンバ）から動作１１２用のプラズマ酸化チャンバに移動させるよう構成される。
[0069] 図４Ａ及び図４Ｂを参照すると、先行技術によるプロセスでは、酸化物層２５５を形成するためのデバイスの直接ラジカルプラズマ酸化（RPO）が、結果として、シリコンナノシート、すなわち複数のナノシートチャネル層２２４の消費をもたらす。したがって、先行技術によれば、RPO後の複数のナノシートチャネル層２２４の厚さtnは、RPO前の複数のナノシートチャネル層２２４の厚さt1未満である。
[0070] 図５Ａ及び図５Ｂを参照すると、１以上の実施形態では、動作１１２で、酸化物層２６０が、複数のナノシートチャネル層２２４上に形成される。１以上の実施形態では、酸化物層２６０が、周囲圧力にある水素（H2）ガス及び酸素（O2）ガスの雰囲気内での約７００℃から約９００℃の範囲の温度における犠牲エピタキシャル層２５０のラジカルプラズマ酸化（RPO）によって形成される。酸化物層２６０は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、酸化物層２６０が酸化ケイ素（SiOx）を含む。１以上の実施形態では、犠牲エピタキシャル層２５０がシリコン（Si）を含み、酸化物層２６０が酸化ケイ素（SiOx）を含む。
[0071] 図５Ａは、複数のナノシートチャネル層２２４上で酸化物層２６０がいかに成長するかの概略図である。１以上の実施形態では、酸化物層２６０が、複数のナノシートチャネル層２２４の表面上に共形に成長（又は形成）される。犠牲エピタキシャル層２５０が直接酸化されるため、酸化物層２６０は緻密である。酸化は、犠牲エピタキシャル層２５０を消費するが、一方で、有利なことに、ナノシートチャネル層２２４を消費しない。１以上の実施形態では、犠牲エピタキシャル層２５０がシリコン（Si）を含み、酸化物層２６０が酸化ケイ素（SiOx）を含み、酸化ケイ素（SiOx）とシリコン（Si）の比率は約３：１である。
[0072] １以上の実施形態では、RPO酸化後で、複数のナノシートチャネル層２２４は第２の厚さt2を有する。１以上の実施形態では、複数のナノシートチャネル層２２４の第２の厚さt2は、約２nmから約５０nmの範囲、約３nmから約２０nmの範囲、約２nmから約１５nmの範囲、２．５nmから１０nmの範囲、４nmから８nmの範囲、又は２．５nmから７．５nmの範囲にある。１以上の実施形態では、第２の厚さt2が第１の厚さt1に等しく、RPO酸化中に下層のナノシートチャネル層２２４が消費されないことを示している。
[0073] １以上の実施形態では、第２の厚さt2が第１の厚さt1と実質的に等しく、RPO酸化中に下層のナノシートチャネル層２２４が消費されないことを示している。本明細書で使用される場合、「実質的に等しい」とい用語は、第２の厚さが、第１の厚さの±０．５nm、±０．４nm、±０．３nm、±０．２nm、又は±０．１nmの範囲内にあることを意味する。
[0074] １以上の実施形態では、犠牲エピタキシャル層２５０が、ナノシートチャネル層２２４を酸化から保護する、したがって、ナノシートチャネル層２２４の間の距離が、デバイス性能を維持しながら調整されることを可能にする。
[0075] 他の複数の実施形態では、第１の厚さt1が第２の厚さt2よりも大きく、RPO酸化中に下層のナノシートチャネル層２２４の一部分が消費されることを示している。１以上の実施形態では、下層のナノシートチャネル層２２４の約０．５nmから約１．５nmが、RPO酸化中に消費される。
[0076] 酸化が犠牲エピタキシャル層２５０を消費することに加えて、動作１１４で、スペーサ２１０が部分的に酸化され、スペーサ２１０の誘電率（k-value）を押し下げる。幾つかの実施形態では、動作１１２及び動作１１４が、単一の動作１１３で同時に行われる。
[0077] １以上の実施形態では、方法１００の動作１１６が、１以上の酸化後処理動作を表している。１以上の酸化後プロセスは、hGAAデバイスの完成のための当業者に知られているプロセスのいずれかであり得る。図６Ａ及び図６Ｂを参照すると、高誘電率（high-k）誘電体層２５４が、酸化物層２６０上に形成されている。高誘電率誘電体層２５４は、当業者に知られている任意の適切な堆積技法によって堆積される任意の適切な高誘電率誘電材料であり得る。幾つかの実施形態の高誘電率誘電体層２５４は、酸化ハフニウムを含む。幾つかの実施形態では、ＴｉＮ窒化物（TiN）、タングステン（W）、コバルト（Co）、アルミニウム（Al）などの導電性材料２５６が、高誘電率誘電体層２５４上に堆積される。導電性材料２５６は、ナノシートチャネル層２２４の各々の周りに均一な厚さを有する層が形成されることを確実にするために、原子層堆積（ALD）などの任意の適切な堆積プロセスを使用して形成されてよいが、これに限定されない。
[0078] 幾つかの実施形態では、ゲート電極２４２が、基板２００上に形成され、ナノシートチャネル層２２４の各々を取り囲む。ゲート電極２４２は、当該技術分野で知られている任意の適切なゲート電極材料から形成されてよい。ゲート電極材料は、ゲート電極２４２がナノシートチャネル層２２４の各々の周り及び間で形成されることを確実にするために、原子層堆積（ALD）などの任意の適切な堆積プロセスを使用して堆積される。１以上の実施形態では、ゲート電極がCVDによって堆積される。というのも、ゲート電極が適合するためのナノシート間の利用可能なスペースが限られているからである。本明細書で説明される方法を使用して形成された結果として生じるデバイスは、本開示の一実施形態による水平ゲートオールアラウンドデバイスである。本開示の幾つかの実施形態は、ソース領域とドレイン領域との間のチャネル内のナノシートによって作られたチャネル層（すなわち、ナノシートチャネル層２２４）を備える水平ゲートオールアラウンドデバイスを対象とする。
[0079] 本開示の１以上の実施形態は、半導体デバイスを形成する方法を対象とする。１以上の実施形態では、半導体デバイスを形成する方法が、複数の積層対内に交互に配置された複数の半導体材料層と対応する複数のナノシートチャネル層を含む超格子構造を選択的にエッチングして、半導体材料層の各々を除去し、超格子構造内の複数のボイド、及びソース領域とドレイン領域との間で延在する複数のナノシートチャネル層を形成すること、複数のナノシートチャネル層上に共形犠牲エピタキシャル層を成長させることであって、複数のナノシートチャネル層の各々は第１の厚さを有する、共形犠牲エピタキシャル層を成長させること、共形犠牲エピタキシャル層を上に有する複数のナノシートチャネル層をアニーリングすること、並びに、プラズマを使用して共形犠牲エピタキシャル層を酸化して、複数のナノシートチャネル層の各々上に酸化物層（例えば、酸化ケイ素）を形成することであって、複数のナノシートチャネル層の各々は第２の厚さを有する、酸化物層を形成することを含む。
[0080] １以上の実施形態は、水平ゲートオールアラウンドデバイスを対象とする。１以上の実施形態の最終GAAデバイスは、常に、ソースからドレインに延在する互いから分離された離散的なチャネルを有する。１以上の実施形態では、ゲート材料が、全ての側面で離散的なチャネルの周りを完全に包む。これは、従来のGAAデバイスとは異なる。従来のGAAデバイスは、３つの側面のみが覆われている。１以上の実施形態では、hGAAデバイスが、ソース領域とドレイン領域との間の複数の水平ナノシートチャネル層であって、上面、下面、及び２つの側面を有する複数の水平ナノシートチャネル層、並びに、複数の水平ナノシートチャネル層の上面、下面、及び２つの側面上の酸化物層を備える。１以上の実施形態では、酸化物層が、約４nmから約８nmの範囲の厚さを有する。その厚さは、そこから酸化物層が生成されるところのエピタキシャル層の厚さと等しい。他の複数の実施形態では、酸化物層が、約２．５nmから７．５nmの範囲の厚さを有する。幾つかの実施形態では、酸化物層が酸化ケイ素を含む。幾つかの実施形態では、複数の水平チャネル層がシリコン（Si）を含む。幾つかの実施形態では、複数の水平チャネル層が、酸化物層を形成するための酸化中に消費されていない。したがって、１以上の実施形態では、複数の水平チャネル層の各々が、酸化物層を形成する前の複数の水平チャネル層の各々の厚さと実質的に等しい厚さを有する。本明細書で使用されるときに、「実質的に等しい」という用語は、最終デバイス内の水平チャネル層の各々の厚さが、デバイスを酸化する前の水平チャネル層の±０．５nm、±０．４nm、±０．３nm、±０．２nm、又は±０．１nmの範囲内であることを意味する
[0081] 本開示の更なる複数の実施形態は、図７で示されているように、説明されたGAAデバイスの形成及び方法のための処理ツール３００を対象とする。アプライドマテリアルズ（登録商標）社から入手できるCentura（登録商標）、Dual ACP、Producer（登録商標）GT、及びEndura（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォーム、ならびに他の処理システムが利用されてよい。クラスタツール３００は、複数の側面を有する少なくとも１つの中央移送ステーション３１４を含む。ロボット３１６が、中央移送ステーション３１４内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成されている。
[0082] クラスタツール３００は、中央移送ステーションに接続された（プロセスステーションとも呼ばれる）複数の処理チャンバ３０８、３１０、及び３１２を備える。様々な処理チャンバは、隣接するプロセスステーションから隔離された別個の処理領域を提供する。処理チャンバは、前洗浄、予洗浄チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、選択的エッチングチャンバなどを含む、任意の適切なチャンバであり得るが、これらに限定されない。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈されるべきではない。
[0083] 幾つかの実施形態では、クラスタツール３００が、共形エピタキシャル層２５０を成長させるためのエピタキシャル成長チャンバ、及び、酸化物層２６０を形成するための共形エピタキシャル層２５０のラジカルプラズマ酸化（RPO）用のラジカルプラズマ酸化チャンバを含む。幾つかの実施形態では、クラスタツール３００が、中央移送ステーションに接続された予洗浄チャンバを含む。他の複数の実施形態では、クラスタツール３００が、中央移送ステーションに接続されたたアニーリングチャンバを含む。また更なる複数の実施形態では、クラスタツール３００が、中央移送ステーションに接続された予洗浄チャンバとアニーリングチャンバの両方を含む。
[0084] 図７で示されている実施形態では、ファクトリインターフェース３１８が、クラスタツール３００の前面に接続されている。ファクトリインターフェース３１８は、ファクトリインターフェース３１８の前面３１９上に、ローディング及びアンローディングのためのチャンバ３０２を含む。
[0085] ローディングチャンバ及びアンローディングチャンバ３０２のサイズ及び形状は、例えば、クラスタツール３００内で処理される基板に応じて変更され得る。図示されている実施形態では、ローディングチャンバ及びアンローディングチャンバ３０２が、カセット内に配置された複数のウエハを有するウエハカセットを保持するようにサイズ決定されている。
[0086] ロボット３０４が、ファクトリインターフェース３１８内にあり、ローディングチャンバとアンローディングチャンバ３０２との間で移動することができる。ロボット３０４は、ローディングチャンバ３０２内のカセットからファクトリインターフェース３１８を通してロードロックチャンバ３２０に、ウエハを移送することができる。ロボット３０４はまた、ロードロックチャンバ３２０からファクトリインターフェース３１８を通してアンローディングチャンバ３０２内のカセットに、ウエハを移動することもできる。
[0087] 幾つかの実施形態のロボット３１６は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。ロボット３１６は、移送チャンバ３１４の周囲のチャンバ間でウエハを移動させるように構成されている。個々のウエハは、第１のロボット機構の遠位端に位置付けられたウエハ移送ブレード上に担持される。
[0088] システムコントローラ３５７が、ロボット３１６、並びに、複数の処理チャンバ３０８、３１０、及び３１２と通信する。システムコントローラ357は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ３５７は、中央処理装置（CPU）３９２、メモリ３９４、入力／出力（I／O）３９６、及びサポート回路３９８を含む、コンピュータであり得る。
[0089] プロセスは、概して、プロセッサによって実行されたときに、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ３５７のメモリ内に記憶されてよい。ソフトウェアルーチンはまた、プロセッサによって制御されるハードウェアから遠隔に位置付けられた第２のプロセッサ（図示せず）によって、記憶及び／又は実行されてもよい。本開示の方法の一部又は全部をハードウェア内で実行することもできる。したがって、プロセスは、ソフトウェア内に実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路若しくは他の種類のハードウェア実施態様としての、又はソフトウェアとハードウェアとの組み合わせとしてのハードウェア内で実行され得る。ソフトウェアルーチンは、プロセッサよって実行されたときに、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する専用コンピュータ（コントローラ）に変換する。
[0090] 幾つかの実施形態では、システムコントローラ３５７が、ナノシートチャネル層２２４上に共形犠牲エピタキシャル層２５０を成長させるために、エピタキシャル成長チャンバを制御するよう構成される。
[0091] １以上の実施形態では、処理ツールが、ウエハを移動させるように構成されたロボットを備える中央移送ステーション、複数のプロセスステーションであって、各プロセスステーションが、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供する、エピタキシャル成長チャンバ及びラジカルプラズマ酸化（RPO）を備える複数のプロセスステーション、並びに、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ロボットを起動して、ウエハをプロセスステーション間で移動させ、プロセスステーションの各々において行われるプロセスを制御するように構成されたコントローラを含む。
[0092] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（a）」及び「１つの（an）」並びに「その（the）」と、類似の指示物の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書で説明される全ての方法は、本明細書でその逆が示されているか又はさもなければ文脈から明らかに矛盾しない限り、任意の適切な順序で実行されてよい。本明細書で提供されている任意の及び全ての実施例又は例示的な言葉（例えば、「などの」）の使用は、単に材料及び方法をより良く説明することを意図したものであり、特に請求されない限り、範囲を限定しない。明細書中の言葉は、開示された材料及び方法の実施に不可欠であると主張されていない要素を示すと解釈されるべきではない。
[0093] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定のフィーチャ、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特質は、１以上の実施形態において、任意の適切なやり方で組み合わされ得る。
[0094] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。ゆえに、本発明は、付随する特許請求の範囲及びその均等物に含まれる改変例及び変形例を含むことが意図されている。

Claims (34)

  1. 半導体デバイスを形成する方法であって、
    複数のナノシートチャネル層を予洗浄することであって、前記複数のナノシートチャネル層の各々は第１の厚さを有する、予洗浄すること、
    前記複数のナノシートチャネル層の各々上に共形犠牲エピタキシャル層を形成すること、
    自然酸化物及び／又は残留物を除去するために、前記共形犠牲エピタキシャルシリコン層を上に有する前記複数のナノシートチャネル層を予洗浄すること、並びに
    前記ナノシート上にシリコン酸化物層を形成するために、プラズマを使用して前記共形犠牲エピタキシャルシリコン層を酸化することであって、前記ナノシートは第２の厚さを有する、酸化することを含む、方法。
  2. 前記共形犠牲エピタキシャルシリコン層は、約０．５nmから約２．５nmの範囲の厚さを有する、請求項１に記載の方法。
  3. 前記第１の厚さは、約４nmから約８nmの範囲にある、請求項１に記載の方法。
  4. 前記第２の厚さは、約４nmから約８nmの範囲にある、請求項１に記載の方法。
  5. 前記第２の厚さは、約２．５nmから約７．５nmの範囲にある、請求項１に記載の方法。
  6. 前記第１の厚さと前記第２の厚さは、実質的に等しい、請求項１に記載の方法。
  7. 予洗浄前に、複数の積層対内に交互に配置された前記複数のナノシートチャネル層と対応する複数の半導体材料層を備える超格子構造を選択的にエッチングして、前記複数の半導体材料層の各々を除去し、前記超格子構造内の複数のボイド、及びソース領域とドレイン領域との間で延在する前記複数のナノシートチャネル層を形成することを更に含む、請求項１に記載の方法。
  8. 前記ソース領域を前記超格子構造の第１の端部に隣接して形成し、前記ドレイン領域を前記超格子構造の第２の反対側の端部に隣接して形成することを更に含む、請求項７に記載の方法。
  9. 前記超格子構造が、基板の上面上に形成される、請求項７に記載の方法。
  10. 前記共形犠牲エピタキシャル層はシリコンを含み、前記共形犠牲エピタキシャル層を形成することは、５００℃から８００℃の範囲の温度で前記共形犠牲エピタキシャル層をエピタキシャル成長させることを含む、請求項１に記載の方法。
  11. 前記複数の半導体材料層はシリコンゲルマニウム（SiGe）を含み、前記複数のナノシートチャネル層はシリコン（Si）を含む、請求項７に記載の方法。
  12. 前記複数の半導体材料層はシリコン（Si）を含み、前記複数のナノシートチャネル層はシリコンゲルマニウム（SiGe）を含む、請求項７に記載の方法。
  13. 前記方法は、減圧を壊すことなしに処理チャンバ内で実行される、請求項１に記載の方法。
  14. 前記複数のナノシートチャネル層を予洗浄することは、ドライエッチングプロセスとウェットエッチングプロセスのうちの１以上を含む、請求項１に記載の方法。
  15. 前記共形犠牲エピタキシャル層を酸化することは、周囲圧力にある水素（H2）ガス及び酸素（O2）ガスの雰囲気内での約５００℃から約９００℃の範囲の温度における前記共形犠牲エピタキシャル層のラジカルプラズマ酸化（RPO）を含む、請求項１に記載の方法。
  16. 前記酸化物層上に高誘電率誘電体層を形成すること、及び
    前記高誘電率誘電体層上に導電層を形成することを更に含む、請求項１に記載の方法。
  17. 半導体デバイスを形成する方法であって、
    複数のナノシートチャネル層を予洗浄することであって、前記複数のナノシートチャネル層の各々は第１の厚さを有する、予洗浄すること、
    前記複数のナノシートチャネル層の各々上に共形犠牲エピタキシャル層を形成すること、
    前記共形犠牲エピタキシャル層を上に有する前記複数のナノシートチャネル層をアニーリングすること、及び
    前記複数のナノシートチャネル層の各々上に酸化物層を形成するために、プラズマを使用して前記共形犠牲エピタキシャル層を酸化することであって、前記複数のナノシートチャネル層の各々は第２の厚さを有する、酸化することを含む、方法。
  18. 前記共形犠牲エピタキシャル層は、０．５nmから２．５nmの範囲の厚さを有する、請求項１７に記載の方法。
  19. 前記第１の厚さは、４nmから８nmの範囲にある、請求項１７に記載の方法。
  20. 前記第２の厚さは、２．５nmから１０nmの範囲にある、請求項１７に記載の方法。
  21. 前記第１の厚さと前記第２の厚さは、実質的に等しい、請求項１７に記載の方法。
  22. 予洗浄前に、複数の積層対内に交互に配置された前記複数のナノシートチャネル層と対応する複数の半導体材料層を備える超格子構造を選択的にエッチングして、前記複数の半導体材料層の各々を除去し、前記超格子構造内の複数のボイド、及びソース領域とドレイン領域との間で延在する前記複数のナノシートチャネル層を形成することを更に含む、請求項１７に記載の方法。
  23. 前記ソース領域を前記超格子構造の第１の端部に隣接して形成し、前記ドレイン領域を前記超格子構造の第２の反対側の端部に隣接して形成することを更に含む、請求項２２に記載の方法。
  24. 前記超格子構造を基板の上面上に形成することを更に含む、請求項２２に記載の方法。
  25. 前記共形犠牲エピタキシャル層はシリコンを含み、前記共形犠牲エピタキシャル層を形成することは、５００℃から８００℃の範囲の温度で前記共形犠牲エピタキシャル層をエピタキシャル成長させることを含む、請求項１７に記載の方法。
  26. 前記複数の半導体材料層はシリコンゲルマニウム（SiGe）を含み、前記複数のナノシートチャネル層はシリコン（Si）を含む、請求項２２に記載の方法。
  27. 前記複数の半導体材料層はシリコン（Si）を含み、前記複数のナノシートチャネル層はシリコンゲルマニウム（SiGe）を含む、請求項２２に記載の方法。
  28. 前記方法は、減圧を壊すことなしに処理チャンバ内で実行される、請求項１７に記載の方法。
  29. 前記複数のナノシートチャネル層を予洗浄することは、ドライエッチングプロセスとウェットエッチングプロセスのうちの１以上を含む、請求項１７に記載の方法。
  30. 前記共形犠牲エピタキシャル層を酸化することは、周囲圧力にある水素（H2）ガス及び酸素（O2）ガスの雰囲気内での約５００℃から約９００℃の範囲の温度における前記共形犠牲エピタキシャル層のラジカルプラズマ酸化（RPO）を含む、請求項１７に記載の方法。
  31. 前記複数のナノシートチャネル層は、水素（H2）を含む雰囲気内で５Torrから２０Torrの範囲の圧力において６００℃から９００℃の範囲の温度でアニーリングされる、請求項１７に記載の方法。
  32. 前記酸化物層上に高誘電率誘電体層を形成すること、及び
    前記高誘電率誘電体層上に導電層を形成することを更に含む、請求項１７に記載の方法。
  33. 水平ゲートオールアラウンドデバイスであって、
    ソース領域とドレイン領域との間の複数の水平ナノシートチャネル層であって、前記複数の水平ナノシートチャネル層の各々は、上面、下面、及び２つの側面を有し、２nmから１５nmの範囲の第１のチャネル層厚さを有する、複数の水平ナノシートチャネル層、並びに
    前記複数の水平ナノシートチャネル層の各々の前記上面、前記下面、及び前記２つの側面上の酸化物層であって、約２．５nmから約１０nmの範囲の酸化物層厚さを有する酸化物層を備え、
    前記第１のチャネル層厚さは、前記酸化物層の形成前の第２のチャネル層厚さと実質的に等しい、水平ゲートオールアラウンドデバイス。
  34. 前記酸化物層は酸化ケイ素（SiOx）を含み、前記複数の水平ナノシートチャネル層はシリコン（Si）を含む、請求項３３に記載の水平ゲートオールアラウンドデバイス。
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