CN107039280A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其制造方法。在本发明实施例中，使用一拓扑绝缘体形成通道和源/漏极区两者，其中上述通道具有一第一厚度，使上述拓扑绝缘体具有一半导体材料的性质。并且上述源/漏极区具有一第二厚度，使上述拓扑绝缘体具有一导电材料的性质。本发明可以通过调整半导体装置材料的厚度，进而改变半导体装置材料的导电性质。

Description

半导体装置及其制造方法
技术领域
本发明实施例涉及一种半导体装置及其制造方法，特别涉及基于一拓扑绝缘体的一种可调整间隙的超薄体晶体管(ultra-thin body transistor)及其制造方法。
背景技术
半导体装置可应用于大量的电子装置，例如电脑、手机或其他的电子装置。通常可通过于半导体基板上方按序沉积绝缘或介电层，导电层和半导体层的材料，且使用微影工艺图案化不同材料层，以于其上形成电路构件或元件。
晶体管为通常形成于半导体元件上的电路构件或元件。除了电容、电感、电阻、二极管、导线或其他元件之外，可依据电路设计，于一半导体元件上形成多个晶体管。因此，有需要一种改善的晶体管设计。
发明内容
有鉴于此，本发明一实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括于一基板上成长一第一材料层至一第一厚度，上述第一厚度小于一关键厚度；于上述第一材料层上方沉积一栅极介电层和一栅极层；图案化上述栅极介电层和上述栅极层成为一栅极堆叠；图案化上述第一材料层以暴露上述基板的一部分；于上述基板的一部分成长源/漏极区，其中成长上述些源/漏极区的上述步骤是成长上述第一材料至一厚度，其大于上述关键厚度。
本发明另一实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括于一基板上成长一第一材料层至一第一厚度，上述第一厚度小于一关键厚度；移除上述第一材料层的一部分以形成一通道区和位于上述通道区上方的一开口，其中移除上述第一材料层的上述部分是减少上述第一材料层的至少一部分的上述厚度以低于上述关键厚度，且变更在上述通道区内的上述第一材料层的性质；于上述开口内形成一栅极介电质；于上述栅极介电质上方形成一栅极。
本发明又一实施例提供一种半导体装置。上述半导体装置包括一第一通道区，包括一第一材料层，其中上述第一材料具有一关键厚度，其低于具有一半导体材料特质的上述第一材料，且高于具有一拓扑绝缘体特质的上述第一材料，其中上述第一通道区具有小于上述关键厚度的一第一厚度；一源/漏极区，邻接于上述第一通道区，其中上述源/漏极区包括上述第一材料，上述第一材料具有大于上述关键厚度一第二厚度；一栅极介电质，邻接于上述第一通道区；一栅极，位于上述栅极介电质对上述第一通道区的一相对侧。
本发明可以通过调整半导体装置材料的厚度，进而改变半导体装置材料的导电性质。
附图说明
根据以下的详细说明并配合说明书附图做完整公开。应注意的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1显示本发明一些实施例的一通道层、一栅极介电层和一栅极层的形成方式。
图2A～2C显示本发明一些实施例的拓扑绝缘体的能带间隙。
图3显示本发明一些实施例的通道层、栅极介电层和栅极层的图案化方式。
图4A～4B显示本发明一些实施例的源/漏极区的形成方式。
图5A～5C显示本发明一些实施例的源/漏极区和通道的形成方式。
图6A～6B显示本发明一些实施例的通道和栅极介电层的形成方式。
图7显示第二通道层、第二栅极介电层和第二栅极层的形成方式。
图8A～8B显示本发明一些实施例的源/漏极区的形成方式。
附图标记说明：
101～基板；
103～第一通道层；
105～第一栅极介电层；
107～第一栅极层；
301～第一栅极；
303～第一栅极介电质；
305～第一通道；
400～第一单栅极晶体管；
401～源/漏极区；
500～第二单栅极晶体管；
701～第一介电层；
703～第二通道层；
705～第二栅极介电层；
707～第二栅极层；
800～多重通道和多重栅极晶体管；801～第二栅极；
803～第二栅极介电质；
805～第二通道；
Tc～关键厚度；
T1～第一厚度；
T2～第二厚度；
W1～第一宽度；
W2～第二宽度；
W3～第三宽度；
W4～第四宽度；
W5～第五宽度；
W6～第六宽度；
W7～第七宽度；
L1～第一长度；
L2～第二长度；
L3～第三长度；
L4～第四长度；
L5～第五长度；
L6～第六长度；
L7～第七长度；
L8～第八长度。
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征的上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
以下描述的实施例是有关基于一拓扑绝缘体的一种可调整间隙的超薄体晶体管(ultra-thin body transistor)。然而，在说明书中描述的实施例可应用于任何适当的应用。
现在参考图1，是显示一基板101，一第一通道层103，一第一栅极介电层105，和一第一栅极层107。在一实施例中，上述基板101可为一块状硅基板、掺杂或未掺杂基板，或一绝缘层上覆硅(SOI)基板。通常，一绝缘层上覆硅(SOI)基板是包括一半导体层，例如硅、锗、硅锗、绝缘层上覆硅(SOI)、绝缘层上覆硅锗(SGOI)，或前述组合。可使用其他基板，包括蓝宝石基板(sapphire)、多层基板(multi-layered substrates)、梯度基板(gradientsubstrates)或混合取向基板(hybrid orientation substrates)。也可使用任何适当的基板。
可于上述基板101的上方形成上述第一通道层103，且上述第一通道层103可用于形成一第一单栅极晶体管400(虽未显示于图1中，但会显示于图4A且说明于后)的第一通道305(虽未显示于图1中，但会显示于图3中且说明于后)。在一实施例中，上述第一通道层103可为一拓扑绝缘材料(topological insulator material)，其中上述材料具有一块材结构，其因为自旋自由度和轨道自由度之间的耦合导致的能带结构的非平凡拓扑(non-trivial topology)，所以上述块材结构具有绝缘或半导电性(有能带间隙)结构和导电(无能带间隙)边缘或表面。在一些实施例中，上述第一通道层103为一拓扑绝缘材料(topological insulating material)，上述第一通道层103可为一材料，例如Bi2Se3、Bi2Te3、Sb2Te3，或是具有譬如M2X2Y的一结构的辉碲铋矿三元化合物(tetradymite-liketernary compounds)，例如Bi2Te2Se、Bi2Te2S、Bi2Se2S、Sb2Te2Se、Sb2Te2S或上述类似的材料。然而，可利用任何适当的拓扑绝缘体(topological insulator)。
另外，关于用于上述第一通道层103的上述材料，上述第一通道层103的上述材料会具有一关键厚度Tc，其中上述第一通道层103的上述材料的上述厚度会决定上述第一通道层103的上述材料的性质，且改变上述第一通道层103的上述材料的上述厚度时，会改变上述第一通道层103的上述材料的性质。举例来说，在利用Bi2Se3做为用于上述第一通道层103的上述材料的一些实施例中，上述Bi2Se3的关键厚度为六个五层结构(quintuplelayers)(例如，Se-Bi-Se-Bi-Se层)，Bi2Se3的厚度小于六个五层结构时会有半导体材料的性质，且Bi2Se3的厚度大于六个五层结构时会有拓扑绝缘体(topological insulator)的性质，其随着具有块状绝缘体性质(bulk insulator properties)和导电表面态(conductivesurface state)。
图2A有助于显示这种改变且基于厚度而分离这些性质。当上述Bi2Se3的厚度降低至数个纳米(nanometer)时，从上述Bi2Se3的两个表面的表面态波函数(surface-statewavefunction)会干扰和重叠。因此，会打开一间隙且不会存在表面态。如图2A所示，Bi2Se3的一个单一五层结构(single quintuple layer，1QL)是具有一能带间隙，其不允许电传导，且使上述Bi2Se3具有一半导体材料的性质。然而，如图2B所示，若上述Bi2Se3的层数增加，当上述Bi2Se3达到关键厚度时，上述表面态能够良好地存在(其对于Bi2Se3而言约为六个五层结构(6QL))，上述能带间隙会桥接，且上述Bi2Se3会具有块状绝缘体性质，使上述材料为一绝缘体但其具有导电表面态，如此电会沿着上述拓扑绝缘体的上述表面流动。因此，用于上述第一通道层103的上述材料的厚度是决定上述材料性质，且控制这种厚度也会控制形成上述第一通道层103得到的性质。
在另一种方式中，图2C有助于显示，基于上述第一通道层103的上述材料的厚度造成这种性质的改变。特别是，图2C显示，从一个Bi2Se3的五层结构至七个Bi2Se3的五层结构中各别数量的五层结构的上述能带间隙。并且，图2C显示第一通道层103的上述材料的厚度到达六个五层结构时，上述能带间隙会达到零，且上述Bi2Se3具有拓扑绝缘体(topologicalinsulator)的性质，上述拓扑绝缘体是具有金属表面以允许电流流过。然而，第一通道层103的上述材料的厚度少于六个五层结构时，会导致一不为零的能带间隙(non-zerobandgap)，其使得上述Bi2Se3具有半导体材料的性质。
为了适当地作为上述第一通道305，形成具有第一厚度T1的上述第一通道层103，第一厚度T1低于用于上述第一通道层103的上述材料的上述关键厚度Tc(图1所示的相对位置)。在一些实施例中，上述第一通道层103为Bi2Se3、Bi2Te3、或Sb2Te3，上述第一通道层103是形成以具有一厚度，其低于六个五层结构，例如第一通道层103的厚度为一个五层结构，或为1纳米(nm)。然而，可基于利用上述拓扑绝缘材料的性质而使用任何适当的厚度。通过形成具有第一厚度T1的上述第一通道层103，使第一厚度T1低于用于上述第一通道层103的上述材料的上述关键厚度Tc，上述第一通道层103的材料性质会具有半导体性质且不具有导电性质。
可使用例如磊晶成长工艺的工艺来形成上述第一通道层103。在一些实施例中，由例如Bi2Se3的一材料来形成上述第一通道层103，可在100℃和500℃之间的温度条件和低于2.0x10-9托尔(Torr)的压力条件下，使用任何适当的气体源，或例如高纯度铋(99.99％)和硒(99.99％)蒸气的铋和硒气体源，来进行上述磊晶成长工艺。然而，也可使用例如原子层沉积工艺(atomic layer deposition process)的任何适当的成长或沉积工艺来进行上述磊晶成长工艺。
另外，可使上述磊晶成长工艺持续进行一段时间，上述时间是足够使上述第一通道层103成长至上述第一厚度T1，但不会使上述第一通道层103成长至大于上述关键厚度Tc的厚度。在一些实施例中，Bi2Se3薄膜的沉积速率约为0.67埃/分钟可于的70秒(sec)至270秒的第一时间下进行上述磊晶成长工艺。然而，可使用任何适当的时间进行上述磊晶成长工艺。
一旦形成了上述第一通道层103，可于上述第一通道层103上方形成一第一栅极介电层105和一第一栅极层107。可由一高介电常数(high-k)材料(例如，相对介电常数(relative permittivity)大于5)形成上述第一栅极介电层105，例如氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)，氧化镧(La2O3)或氧化锆(ZrO2)或上述组合，其等效氧化层厚度为0.5纳米(nm)至2纳米(nm)。另外，也可使用二氧化硅、氮氧化硅及/或高介电常数材料的任何组合做为上述第一栅极介电层105。可使用例如原子层沉积法、化学气相沉积法(chemical vapor deposition)、溅镀法(sputtering)或类似方式形成上述第一栅极介电层105。
上述第一栅极层107可包括一导电材料，其是选自于由包括金、钛、铂、铝、多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。金属氮化物例如包括氮化钨、氮化钼、氮化钛和氮化钽或上述组合。金属硅化物例如包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或上述组合。金属氧化物例如包括氧化钌、氧化铟锡或上述组合。可使用其他金属，例如包括钽、钨、铜、钼、镍等。可使用任何适当的材料形成上述第一栅极层107。
可利用溅镀沉积法、化学气相沉积法(CVD)或用于沉积导电材料的其他常用技术，形成上述第一栅极层107。上述第一栅极层107的厚度范围可为至在此时点，上述第一栅极层107可导入掺质或不导入掺质。举例来说，可利用直通电荷转移分子掺杂工艺(molecular doping techniques thru charge transfer)导入掺质。
图3是显示形成上述第一栅极层107之后，可图案化上述第一栅极层107以形成一第一栅极301。举例来说，可利用常用的沉积和微影工艺，通过于上述第一栅极层107上沉积和图案化第一栅极遮罩(图3未显示)，来形成上述第一栅极301。上述第一栅极遮罩可包括常用的遮罩材料，例如(但未限制于)光致抗蚀剂材料、氧化硅、氮氧化硅及/或氮化硅。置放上述第一栅极遮罩之后，可使用等离子体蚀刻法，蚀刻上述第一栅极层107以形成上述第一栅极301。在一实施例中，可图案化上述第一栅极层107以具有一第一宽度W1，其值介于7纳米(nm)和100微米(μm)之间。
图3也显示上述第一栅极介电层105和上述第一通道层103的图案化工艺。在一实施例中，上述第一栅极介电层105和上述第一通道层103的图案化工艺可起始于使用例如灰化或其他移除方式移除上述第一栅极遮罩，且可沉积和图案化一第二栅极遮罩。在一实施例中，可使用例如常用的沉积和微影工艺，来沉积和图案化上述第二栅极遮罩。上述第二栅极遮罩可包括常用的遮罩材料，例如(但未限制于)光致抗蚀剂材料、氧化硅、氮氧化硅及/或氮化硅。置放上述第二栅极遮罩之后，可使用等离子体蚀刻法蚀刻上述第一栅极介电层105和上述第一通道层103以形成上述第一栅极介电质303和上述第一通道305。在一实施例中，可图案化上述第一栅极介电质303和上述第一通道305以具有一第二宽度W2，其介于7nm和100μm之间。
图4A～4B是显示接触上述第一通道305之源/漏极区401的形成方式。在一些实施例中，此处说明的上述源/漏极区401是包括具关键厚度Tc的一材料，其中用于上述源/漏极区401的上述材料的性质至少部分有关于上述材料的厚度。在一些实施例中，上述源/漏极区401的上述材料为一拓扑绝缘体。在一些实施例中，上述源/漏极区401的上述材料与上述第一通道305为相同的拓扑绝缘材料(topological insulator material)。举例来说，在一些实施例中，上述第一通道305为Bi2Se3，上述源/漏极区401也为Bi2Se3，然而也可使用适当的材料。
然而，当使用一拓扑绝缘体形成上述第一通道305时，且上述拓扑绝缘体的厚度会使上述拓扑绝缘体维持半导体材料的性质时(例如，对Bi2Se3而言上述厚度是低于六个五层结构，例如厚度为一个五层结构)，而使用具第二厚度T2的一拓扑绝缘材料形成上述源/漏极区401，且第二厚度T2大于上述材料的关键厚度Tc。通过形成具第二厚度T2的上述源/漏极区401，且第二厚度T2的大于上述关键厚度Tc，上述源/漏极区401的上述材料与上述第一通道305的上述材料会具有不同的性质。例如，源/漏极区401的上述材料会具有块状绝缘体(bulk insulator properties)的性质，且其表面具有金属性质，上述金属性质是允许电会沿着上述表面传导。特别是在Bi2Se3、Bi2Te3或Sb2Te3用于上述源/漏极区401的实施例中，可形成具上述第二厚度T2的上述源/漏极区401，且第二厚度T2等于或大于六个五层结构，例如等于或大于6nm。可形成具有一第三宽度W3的上述源/漏极区401，第三宽度W3介于7nm和100μm之间。
在一实施例中，可使用类似于上述第一通道层103的材料和工艺(如图1的相关说明)形成上述源/漏极区401。举例来说，可使用分子束磊晶成长法(molecular beamepitaxial growth)形成上述源/漏极区401。然而，对于形成上述源/漏极区401的工艺而言，用于上述源/漏极区401的上述磊晶成长工艺是持续一第二时间，其介于6分钟至120分钟之间，使上述源/漏极区401的第二厚度T2大于上述关键厚度Tc，而不是使上述工艺的第一时间介于70秒和270秒之间时，上述第一时间会导致上述第一厚度T1低于上述关键厚度Tc。然而，可使用任何适当的工艺形成上述源/漏极区401。
图4B是显示上述第一单栅极晶体管400的一自上而下视图。如图所示，可形成具有一第一长度L1的上述第一栅极介电质303，上述第一长度L1介于7nm和100μm之间。另外，可形成具有一第二长度L2的上述源/漏极区401，上述第二长度L2介于7nm和100μm之间。可形成具有一第三长度L3的上述第一栅极301，上述第三长度L3介于7nm和100μm之间。然而，可使用任何适当的尺寸。
通过形成具有上述第一厚度T1的上述第一通道305，使上述第一通道305具有半导体材料的上述性质，并且通过形成具有上述第二厚度T2的上述源/漏极区401，使上述源/漏极区401具有带有一导电表面的拓扑绝缘体的上述性质，上述第一通道305和上述源/漏极区401两者可使用相同的材料(例如Bi2Se3)使上述第一通道305和上述源/漏极区401之间不会有晶格不匹配(lattice mismatch)的现象。因此，在形成晶体管的工艺中可简化整体的工艺且同时具有拓扑绝缘体性质的优点。举例来说，如前所述，通过形成具有上述第一通道305和上述源/漏极区401的上述第一单栅极晶体管400，可得到一常关拓扑绝缘体基晶体管(normally-off topological insulator based transistor)，其具有低接触电阻。另外，因为例如Bi2Se3的材料具有由堆叠Se-Bi-Se-Bi-Se五层结构(QLs)组成的层状晶体结构，在一些实施例中，因为上述通道厚度接近一个五层结构(1QL)，这些实施例是利用元件中的短通道效应相同于基于二维材料的晶体管。换句话说，可通过降低栅极介电质的厚度抑制短通道效应，其可增强上述栅极的静电控制(electrostatic control)。
图5A～5C是显示一实施例，其可用于制造使用例如拓扑绝缘体的一第二单栅极晶体管500的工艺。在本实施例中，于上述基板101上形成上述第一通道层103，如图1所示(例如，磊晶成长工艺)。然而，在本发明实施例中，上述第一通道层103是最初成长至第二厚度T2，其大于选择用于上述第一通道层103的上述材料的关键厚度Tc。因此，在本实施例中，最初形成具有拓扑绝缘体性质的上述第一通道层103，拓扑绝缘体是具有块状绝缘体和导电表面两者的性质。
图5B是显示，上述第一通道层103成长至上述第二厚度T2之后，会由上述第一通道层103形成上述第一通道305和上述源/漏极区401(图5B中的虚线显示第一通道305和源/漏极区401之间的分隔)。在一实施例中，上述第一通道305和上述源/漏极区401同时由上述第一通道层103(具有第二厚度T2)形成，可通过图案化上述第一通道层103而降低上述第一通道层103的厚度直到第一通道305的第一厚度T1低于关键厚度Tc，使第一通道305具有半导体材料的性质。
首先，通过于上述第一通道层103的想要形成上述源/漏极区401的这些部分上方设置一源/漏极遮罩(未各别显示于图5B中)的方式，降低上述第一通道层103的厚度。在一实施例中，举例来说，可利用常用的沉积和微影工艺沉积和图案化源/漏极遮罩。上述源/漏极遮罩可包括常用的遮罩材料，例如(但未限制于)光致抗蚀剂、氧化硅、氮氧化硅及/或氮化硅。置放上述源/漏极遮罩之后，可使用等离子体蚀刻法蚀刻上述第一通道层103的暴露部分以形成上述第一通道305(且降低上述厚度以低于上述关键厚度Tc)和上述源/漏极区401(不会降低上述厚度使其低于上述关键厚度Tc)。
图5C是显示，从上述第一通道层103形成上述第一通道305和上述源/漏极区401之后，可于上述第一通道305上方形成上述第一栅极介电质303和上述第一栅极301。在一实施例中，可以如图1、3前述相关说明方式形成上述第一栅极介电质303。举例来说，首先可通过形成一材料层，例如氧化铝或氧化铪，并使用例如原子层沉积法、化学气相沉积法、溅镀法或类似方式形成上述第一栅极介电层105(未各别显示于图5C中)。通过使用例如原子层沉积法的顺应性沉积工艺，上述第一栅极介电层105会顺应其下方结构的形状，于上述源/漏极区401之间和上述第一通道205上方形成“U”形。
沉积上述第一栅极介电层105之后，可于上述第一栅极介电层105上方沉积上述第一栅极层107(未各别显示于图5C中)。在一实施例中，可以用如图1的前述相关说明来形成上述第一栅极层107。举例来说，可于上述介电材料上方，使用例如溅镀法的一工艺，利用沉积一导电材料的方式来沉积上述第一栅极层107，上述导电材料例如为金、钛、铂或铝，然而，可使用任何适当的材料和工艺形成上述第一栅极层107。
形成上述第一栅极介电层105和上述第一栅极层107之后，可图案化上述第一栅极介电层105和上述第一栅极层107而分别成为上述第一栅极介电质303和上述第一栅极301。在一实施例中，可以用如图3的前述相关说明来图案化上述第一栅极介电层105和上述第一栅极层107，其中可沉积、曝光、显影一或多个光致抗蚀剂，且之后使用上述光致抗蚀剂做为遮罩以图案化上述第一栅极介电层105和上述第一栅极层107而成为想要的形状。在一实施例中，可图案化上述第一栅极301至第四宽度W4，其值介于7nm和100μm之间，且可图案化上述第一栅极介电质303至第五宽度W5，其值介于7nm和100μm之间。
图6A是显示另一实施例，其中于上述第一栅极301和上述第一栅极介电质303上方形成上述第一通道305和上述源/漏极区401。在一些实施例中，于形成上述第一通道305和上述源/漏极区401的工艺步骤之前形成上述第一栅极301和上述第一栅极介电质303。在一些实施例中，可以用如图1、3的前述相关说明来形成上述第一栅极301和上述第一栅极介电质303。举例来说，首先可于上述介电材料上方，使用例如溅镀法的一工艺沉积例如为金、钛、铂或铝的一导电材料，之后再使用例如原子层沉积法的一工艺沉积例如氧化铝、氧化铪或氧化硅的一材料层的方式，形成上述第一栅极介电层105和上述第一栅极层107。形成上述第一栅极介电层105和上述第一栅极层107之后，如果需要的话，可使用一适当的微影遮罩和蚀刻工艺图案化上述第一栅极介电层105和上述第一栅极层107以形成上述第一栅极301和上述第一栅极介电质303。然而，可使用任何适当的工艺沉积上述第一栅极301和上述第一栅极介电质303。然而，如果需要的话，在一些实施例中，可形成上述第一栅极介电层105至一厚度，其值可介于50nm和500nm之间，然而也可使用其他的厚度。
形成上述第一栅极301和上述第一栅极介电质303之后，可于上述第一栅极介电质303上方形成上述第一通道305和上述源/漏极区401。在一些实施例中，可以用如图1～5B的前述相关说明来形成上述第一通道305和上述源/漏极区401。举例来说，首先可通过成长上述第一通道层103至第二厚度T2，使上述第一通道层103的材料具有拓扑绝缘材料性质(具有金属导电表面态)，之后降低原来第一通道层103的部分厚度至上述第一厚度T1以形成具半导体性质的上述第一通道305(如图5A-5B的前述相关说明)，以形成第一通道205和上述源/漏极区401。因此，上述第一栅极介电质303具有面对上述第一通道305的一平坦表面，且上述源/漏极区401物理接触上述平坦表面。
在类似于如图1～4B所述实施例的另一实施例中，可于上述第一栅极介电质303上成长至上述第一厚度T1而不会大于上述关键厚度Tc。因此，形成具有半导体材料性质的上述第一通道层103。上述第一通道层103成长至第一厚度T1之后，可于上述第一通道层103上利用置放、曝光和显影一光致抗蚀剂(未单独显示于图6A中)，接着再使用上述光致抗蚀剂做为一遮罩进行例如干蚀刻法的一蚀刻工艺，图案化上述第一通道层103成为上述第一通道305。
上述蚀刻工艺除了形成上述第一通道305之外，也会暴露出下方的上述第一栅极介电质303。请参考图4A，暴露出下方的上述第一栅极介电质303之后，可于上述第一通道305的相对侧形成上述源/漏极区401。举例来说，可由相同于上述第一通道305的材料形成上述源/漏极区401，且使用一磊晶成长工艺，于上述第一栅极介电质303上磊晶成长上述源/漏极区401。另外，当由相同于上述第一通道305的材料形成上述源/漏极区401时，上述源/漏极区401具有大于上述关键厚度Tc的上述第二厚度T2，上述源/漏极区401会具有拓扑绝缘材料性质，其具有金属导电表面态。举例来说，在上述源/漏极区401为Bi2Se3的一实施例中，上述源/漏极区401会成长至一厚度，其值大于六个五层结构。然而，也可使用其他的厚度。因此，在本发明实施例中，上述第一栅极介电质303，具有面对上述第一通道305的第一平坦表面和垂直于上述第一平坦表面的第二平坦表面，其中上述源/漏极区401是物理接触上述第二平坦表面。
图6B是显示图6A的上述结构的一自上而下视图。如图所示，上述第一通道305位于上述第一栅极介电质303的上方且延伸位于上述源/漏极区401之间。在一实施例中，在上述结构中的上述第一通道305具有一第四长度L4，其值介于7nm和100μm之间，同时上述源/漏极区401具有一第五长度L5，其值介于7nm和100μm之间。然而，也可使用任何适当的尺寸。
通过于上述第一栅极介电质303上方形成上述第一通道305和上述源/漏极区401的方式，可得到额外的工艺弹性。这种允许制造商有调整工艺的能力以达到资源的最有效应用，且可用于更有效的工艺。
图7～8B是显示另一实施例，形成一多重通道和多重栅极晶体管800。在本实施例中，于上述第一栅极介电质303上方成长上述第一通道层103，且上述第一栅极介电质303是已形成于且位于上述第一栅极301上方。举例来说，上述第一通道层103已形成至上述第一厚度T1(低于上述关键厚度Tc)，例如在上述第一通道层103为Bi2Se3的一实施例中，第一厚度T1小于六个五层结构，使上述第一通道层103具有半导体材料性质。
形成上述第一通道层103之后，可于上述第一通道层103上方形成第一介电层701，以将上述第一通道层103(会成为上述多重通道和多重栅极晶体管800中的上述第一通道305)与第二通道层703(会成为上述多重通道和多重栅极晶体管800中的第二通道805)分离且隔绝。在一实施例中，上述第一介电层701可为使用例如原子层沉积法、化学气相沉积法、物理气相沉积法，上述组合或类似方法的一工艺形成例如氧化铝或氧化铪的一介电材料层。上述第一介电层701可形成具有一等效氧化层厚度，其值介于0.5nm和2nm之间，然而也可使用任何适当的厚度。
形成上述第一介电层701之后，可于上述第一介电层701上形成第二通道层703。在一实施例中，上述第二通道层703会用于形成上述多重通道和多重栅极晶体管800的上述第二通道805，因此，上述第二通道层703会类似于上述第一通道层103。举例来说，可由例如Bi2Se3的拓扑绝缘材料形成上述第二通道层703，且上述第二通道层703是形成具有上述第一厚度T1，其值小于用于上述第二通道层703的材料的上述关键厚度Tc。因此，上述第二通道层703会具有半导体材料性质。在Bi2Se3用于上述第二通道层703的一些实施例中，可形成具有上述第一厚度T1的上述第二通道层703，其值小于六个五层结构，然而也可使用任何适当的厚度。
形成上述第二通道层703之后，于上述第二通道层703上方形成第二栅极介电层705。在一实施例中，可如图1的前述说明，使用与上述第一栅极介电层105类似的材料和工艺形成上述第二栅极介电层705。举例来说，可使用例如原子层沉积法、化学气相沉积法、物理气相沉积法，上述组合或类似方法的一工艺形成例如氧化铝或氧化铪的一介电材料层的方式形成上述第二栅极介电层705。上述第二栅极介电层705具有一厚度，其值介于0.5nm和2nm之间，然而，也可使用任何适当材料和工艺形成第二栅极介电层705。
形成上述第二栅极介电层705之后，于上述第二栅极介电层705上方形成第二栅极层707。在一实施例中，可如图1的前述说明，使用与上述第一栅极层107类似的材料和工艺形成上述第二栅极层707。举例来说，可使用例如原子层沉积法、化学气相沉积法、物理气相沉积法或类似方法的一工艺形成例如为金、钛、铂、铝或类似材料的一导电材料形成上述第二栅极层707。然而，也可使用任何适当材料和工艺。
图8A是显示上述源/漏极区401的形成方式。在一实施例中，上述源/漏极区401的形成方式可首先将上述第二栅极层707图案化成为第二栅极801。在一实施例中，可以将上述第一栅极层107图案化成为上述第一栅极301(如图3的前述相关说明)的类似方式图案化上述第二栅极层707。举例来说，其中可沉积、曝光、显影一光致抗蚀剂，且使用上述光致抗蚀剂做为微影工艺和蚀刻工艺的一遮罩以图案化上述第二栅极层707成为上述第二栅极801。在一实施例中，上述第二栅极801可形成具有第六宽度W6，其值介于7nm和100μm之间。
形成上述第二栅极801之后，接着图案化上述第二栅极介电层705、上述第二通道层703、上述第一介电层701和上述第一通道层103以成为最终形成的上述源/漏极区401。在一实施例中，首先可于上述第二栅极801和暴露的第二栅极介电层705上利用置放、曝光和显影一光致抗蚀剂，接着使用上述光致抗蚀剂做为一遮罩进行例如干蚀刻法的一蚀刻工艺，蚀穿上述第二栅极介电层705，上述第二通道层703，上述第一介电层701和上述第一通道层103，直到暴露出上述第一栅极介电质303为止。上述图案化工艺是形成第二栅极介电质803(从上述第二栅极介电层705形成)、第二通道805(从上述第二通道层703形成)和上述第一通道305(从上述第一通道层103形成)。在一实施例中，上述第二栅极介电质803、上述第二通道805和上述第一通道305可形成具有一第七宽度W7，其值介于7nm和100μm之间。然而，也可使用任何适当的尺寸。
暴露出下方的第一栅极介电质303之后，可于上述第一通道305和上述第二通道805的相对侧形成上述源/漏极区401，可用如图4A的前述相关说明形成上述源/漏极区401。举例来说，可用与上述第一通道305和上述第二通道805相同的材料形成上述源/漏极区401，使用磊晶成长工艺，以于上述暴露的第一栅极介电质303上磊晶成长上述源/漏极区401。另外，当使用相同于上述第一通道305和上述第二通道805的材料成长上述源/漏极区401时，会使上述源/漏极区401成长至上述第二厚度T2，其值至少大于用于上述源/漏极区401的上述材料的上述关键厚度Tc，使上述源/漏极区401会具有拓扑绝缘材料性质，其具有金属导电表面态。举例来说，在Bi2Se3用于上述源/漏极区401的材料的实施例中，上述源/漏极区401可成长至上述第二厚度T2，其值大于六个五层结构。然而，也可使用任何适当的厚度。
图8B是显示上述多重通道和多重栅极晶体管800的一自上而下视图。在本实施例中，上述第二栅极介电质803可形成具有一第六长度L6，其值介于7nm和100μm之间，同时上述第二栅极801可形成具有一第七长度L7，其值介于7nm和100μm之间。另外，上述源/漏极区401可形成具有一第八长度L8，其值介于7nm和100μm之间。然而，也可使用任何适当的尺寸。
通过使用如图7～8B所述的上述工艺，可以形成一多重通道和多重栅极晶体管800。这种晶体管允许用做为具有拓扑绝缘材料的用途的一常关晶体管(normally offtransistor)，其也具有上述多重通道和多重栅极提供的效益。
本发明一实施例提供一种半导体装置的制造方法，包括于一基板上成长一第一材料的一第一层至一第一厚度，上述第一厚度小于一关键厚度。于上述第一材料的上述第一层上方沉积一栅极介电层和一栅极层，且图案化上述栅极介电层和上述栅极层成为一栅极堆叠。图案化上述第一材料的上述第一层以暴露上述基板的一部分，以及于上述基板的一部分上成长源/漏极区，其中成长上述些源/漏极区的上述步骤是成长上述第一材料至一厚度，上述厚度大于上述关键厚度。
在本发明一实施例中，至少通过一第一磊晶成长工艺成长该第一材料的该第一层。
在本发明一实施例中，至少通过一第二磊晶成长工艺成长所述源/漏极区。
在本发明一实施例中，该第一厚度小于六个五层结构。
在本发明一实施例中，成长该第一材料的该第一层包括成长Bi2Se3。
在本发明一实施例中，该基板还包括一栅极介电层；以及一栅极层。
在本发明一实施例中，还包括于沉积该栅极介电层和该栅极层之前，于该第一材料的该第一层上沉积一第一介电材料；以及于沉积该栅极介电层和该栅极层之前，于该第一介电材料上成长该第一材料的一第二层，其中图案化该第一材料的该第一层还包括图案化该第一材料的该第二层。
本发明另一实施例提供一种半导体装置的制造方法，包括于一基板上成长一第一材料的一第一层至一第一厚度，上述第一厚度大于一关键厚度。移除上述第一材料的一部分以形成一通道区和位于上述通道区上方的一开口，其中移除上述第一材料的上述部分是减少上述第一材料的至少一部分的上述厚度以低于上述关键厚度，且变更在上述通道区内的上述第一材料的性质。于上述开口内形成一栅极介电质，且于上述栅极介电质上方形成一栅极。
在本发明一实施例中，至少通过一磊晶成长工艺成长该第一材料的该第一层。
在本发明一实施例中，成长该第一材料的该第一层包括成长Bi2Se3。
在本发明一实施例中，该基板包括硅。
在本发明一实施例中，形成该栅极介电质是进行至少一部分一原子层沉积工艺。
本发明又一实施例提供一种半导体装置，包括一第一通道区，上述第一通道区包括一第一材料，其中上述第一材料具有一关键厚度，上述关键厚度低于具有一半导体材料特质的上述第一材料的一厚度，且高于具有一拓扑绝缘体(topological insulator)特质的上述第一材料的一厚度，其中上述第一通道区具有小于上述关键厚度的一第一厚度。一源/漏极区，邻接于上述第一通道区，其中上述源/漏极区包括具有一第二厚度的上述第一材料，上述第二厚度大于上述关键厚度。一栅极介电质，邻接于上述第一通道区，以及一栅极，位于上述栅极介电质相对于上述第一通道区的一相反侧。
在本发明一实施例中，该栅极介电质具有面对该第一通道区的一平坦表面，且其中该源/漏极区是物理接触该平坦表面。
在本发明一实施例中，该栅极介电质具有面对该第一通道区的一第一表面，和垂直于该第一表面的一第二表面，且其中该源/漏极区是物理接触该第二表面。
在本发明一实施例中，还包括一第二通道区，该第二通道区包括该第一材料，其中该第二通道区的一第三厚度小于该关键厚度。
在本发明一实施例中，还包括一介电材料，位于该第一通道区和该第二通道区之间。
在本发明一实施例中，该第一材料层包括Bi2Se3。
在本发明一实施例中，该第一材料层为一辉碲铋矿三元化合物。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置的制造方法，包括下列步骤：
于一基板上成长一第一材料的一第一层至一第一厚度，且该第一厚度小于一关键厚度；
于该第一材料的该第一层上方沉积一栅极介电层和一栅极层；
图案化该栅极介电层和该栅极层成为一栅极堆叠；
图案化该第一材料的该第一层以暴露该基板的一部分；以及
于该基板的一部分成长源/漏极区，其中成长所述源/漏极区的该步骤是成长该第一材料至一厚度，其大于该关键厚度。
2.如权利要求1所述的半导体装置的制造方法，其中至少通过一第一磊晶成长工艺成长该第一材料的该第一层。
3.如权利要求1所述的半导体装置的制造方法，其中该第一厚度小于六个五层结构。
4.如权利要求1所述的半导体装置的制造方法，还包括：
于沉积该栅极介电层和该栅极层之前，于该第一材料的该第一层上沉积一第一介电材料；以及
于沉积该栅极介电层和该栅极层之前，于该第一介电材料上成长该第一材料的一第二层，其中图案化该第一材料的该第一层还包括图案化该第一材料的该第二层。
5.一种半导体装置的制造方法，包括下列步骤：
于一基板上成长一第一材料的一第一层至一第一厚度，该第一厚度小于一关键厚度；
移除该第一材料的一部分以形成一通道区和位于该通道区上方的一开口，其中移除该第一材料的该部分是减少该第一材料的至少一部分的该厚度以低于该关键厚度，且变更在该通道区内的该第一材料的性质；以及
于该开口内形成一栅极介电质；
于该栅极介电质上方形成一栅极。
6.一种半导体装置，包括：
一第一通道区，包括一第一材料，其中该第一材料具有一关键厚度，该关键厚度低于具有一半导体材料特质的该第一材料的一厚度，且高于具有一拓扑绝缘体特质的该第一材料的一厚度，其中该第一通道区具有小于该关键厚度的一第一厚度；
一源/漏极区，邻接于该第一通道区，其中该源/漏极区包括具有一第二厚度的该第一材料，且该第二厚度具有大于该关键厚度；
一栅极介电质，邻接于该第一通道区；以及
一栅极，位于该栅极介电质相对于该第一通道区的一相反侧。
7.如权利要求6所述的半导体装置，其中该栅极介电质具有面对该第一通道区的一平坦表面，且其中该源/漏极区是物理接触该平坦表面。
8.如权利要求6所述的半导体装置，其中该栅极介电质具有面对该第一通道区的一第一表面，和垂直于该第一表面的一第二表面，且其中该源/漏极区是物理接触该第二表面。
9.如权利要求6所述的半导体装置，还包括一第二通道区，该第二通道区包括该第一材料，其中该第二通道区的一第三厚度小于该关键厚度。
10.如权利要求6所述的半导体装置，其中该第一材料层为一辉碲铋矿三元化合物。
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