TW201735128A - 半導體裝置及其製造方法 - Google Patents

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陳品翔
劉致為
劉繼文
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供基於一拓樸絕緣體的一種電晶體。在本發明實施例中，使用一拓樸絕緣體形成通道和源/汲極區兩者，其中上述通道具有一第一厚度，使上述拓樸絕緣體具有一半導體材料的性質。並且上述源/汲極區具有一第二厚度，使上述拓樸絕緣體具有一導電材料的性質。

Description

半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置及其製造方法，特別係有關於基於一拓樸絕緣體的一種可調整間隙的超薄體電晶體(ultra-thin body transistor)及其製造方法。
半導體裝置可應用於大量的電子裝置，例如電腦、手機或其他的電子裝置。通常可藉由於半導體基板上方依序沉積絕緣或介電層，導電層和半導體層的材料，且使用微影製程圖案化不同材料層，以於其上形成電路構件或元件。
電晶體為通常形成於半導體元件上的電路構件或元件。除了電容、電感、電阻、二極體、導線或其他元件之外，可依據電路設計，於一半導體元件上形成多個電晶體。因此，有需要一種改善的電晶體設計。
有鑑於此，本發明一實施例係提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括於一基板上成長一第一材料層至一第一厚度，上述第一厚度係小於一關鍵厚度；於上述第一材料層上方沉積一閘極介電層和一閘極層；圖案化上述閘極介電層和上述閘極層成為一閘極堆疊；圖案化上述第一材料層以暴露上述基板的一部分；於上述基板的一部分 成長源/汲極區，其中成長上述些源/汲極區的上述步驟係成長上述第一材料至一厚度，其大於上述關鍵厚度。
本發明另一實施例係提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括於一基板上成長一第一材料層至一第一厚度，上述第一厚度係小於一關鍵厚度；移除上述第一材料層的一部分以形成一通道區和位於上述通道區上方的一開口，其中移除上述第一材料層的上述部分係減少上述第一材料層的至少一部分的上述厚度以低於上述關鍵厚度，且變更在上述通道區內的上述第一材料層的性質；於上述開口內形成一閘極介電質；於上述閘極介電質上方形成一閘極。
本發明又一實施例係提供一種半導體裝置。上述半導體裝置包括一第一通道區，包括一第一材料層，其中上述第一材料具有一關鍵厚度，其低於具有一半導體材料特質的上述第一材料，且高於具有一拓樸絕緣體特質的上述第一材料，其中上述第一通道區具有小於上述關鍵厚度的一第一厚度；一源/汲極區，鄰接於上述第一通道區，其中上述源/汲極區包括上述第一材料，上述第一材料具有大於上述關鍵厚度一第二厚度；一閘極介電質，鄰接於上述第一通道區；一閘極，位於上述閘極介電質對上述第一通道區的一相對側。
101‧‧‧基板
103‧‧‧第一通道層
105‧‧‧第一閘極介電層
107‧‧‧第一閘極層
301‧‧‧第一閘極
303‧‧‧第一閘極介電質
305‧‧‧第一通道
400‧‧‧第一單閘極電晶體
401‧‧‧源/汲極區
500‧‧‧第二單閘極電晶體
701‧‧‧第一介電層
703‧‧‧第二通道層
705‧‧‧第二閘極介電層
707‧‧‧第二閘極層
800‧‧‧多重通道和多重閘極電晶體
801‧‧‧第二閘極
803‧‧‧第二閘極介電質
805‧‧‧第二通道
Tc‧‧‧關鍵厚度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度
W6‧‧‧第六寬度
W7‧‧‧第七寬度
L1‧‧‧第一長度
L2‧‧‧第二長度
L3‧‧‧第三長度
L4‧‧‧第四長度
L5‧‧‧第五長度
L6‧‧‧第六長度
L7‧‧‧第七長度
L8‧‧‧第八長度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清 楚的說明。
第1圖顯示本發明一些實施例之一通道層、一閘極介電層和一閘極層的形成方式。
第2A~2C圖顯示本發明一些實施例之拓樸絕緣體的能帶間隙。
第3圖顯示本發明一些實施例之通道層、閘極介電層和閘極層的圖案化方式。
第4A~4B圖顯示本發明一些實施例之源/汲極區的形成方式。
第5A~5C圖顯示本發明一些實施例之源/汲極區和通道的形成方式。
第6A~6B圖顯示本發明一些實施例之通道和閘極介電層的形成方式。
第7圖顯示第二通道層、第二閘極介電層和第二閘極層的形成方式。
第8A~8B圖顯示本發明一些實施例之源/汲極區的形成方式。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上 述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
以下描述的實施例係有關基於一拓樸絕緣體的一種可調整間隙的超薄體電晶體(ultra-thin body transistor)。然而，在說明書中描述的實施例可應用於任何適當的應用。
現在參考第1圖，係顯示一基板101，一第一通道層103，一第一閘極介電層105，和一第一閘極層107。在一實施例中，上述基板101可為一塊狀矽基板、摻雜或未摻雜基板，或一絕緣層上覆矽(SOI)基板。通常，一絕緣層上覆矽(SOI)基板係包括一半導體層，例如矽、鍺、矽鍺、絕緣層上覆矽(SOI)、絕緣層上覆矽鍺(SGOI)，或前述組合。可使用其他基板，包括藍寶石基板(sapphire)、多層基板(multi-layered substrates)、梯度基板(gradient substrates)或混合取向基板(hybrid orientation substrates)。也可使用任何適當的基板。
可於上述基板101的上方形成上述第一通道層103，且上述第一通道層103可用於形成一第一單閘極電晶體400(雖未顯示於第1圖中，但會顯示於第4A圖且說明於後)的第一通道305(雖未顯示於第1圖中，但會顯示於第3圖中且說明於後)。在一實施例中，上述第一通道層103可為一拓樸絕緣材料(topological insulator material)，其中上述材料具有一塊材結構，其因為自旋自由度和軌道自由度之間的耦合導致的能帶結構之非平凡拓樸(non-trivial topology)，所以上述塊材結構具有絕緣或半導電性(有能帶間隙)結構和導電(無能帶間隙)邊緣或表面。在一些實施例中，上述第一通道層103為一拓樸絕緣材料(topological insulating material)，上述第一通道層103可為一材料，例如Bi2Se3、Bi2Te3、Sb2Te3，或是具有譬如M2X2Y的一結構的輝碲鉍礦三元化合物(tetradymite-like ternary compounds)，例如Bi2Te2Se、Bi2Te2S、Bi2Se2S、Sb2Te2Se、Sb2Te2S或上述類似的材料。然而，可利用任何適當的拓樸絕緣體(topological insulator)。
另外，關於用於上述第一通道層103的上述材料，上述第一通道層103的上述材料會具有一關鍵厚度Tc，其中上述第一通道層103的上述材料的上述厚度會決定上述第一通道層103的上述材料的性質，且改變上述第一通道層103的上述材料的上述厚度時，會改變上述第一通道層103的上述材料的性質。舉例來說，在利用Bi2Se3做為用於上述第一通道層103的上述材料之一些實施例中，上述Bi2Se3的關鍵厚度為六個五層結構(quintuple layers)(例如，Se-Bi-Se-Bi-Se層)，Bi2Se3的厚度 小於六個五層結構時會有半導體材料的性質，且Bi2Se3的厚度大於六個五層結構時會有拓樸絕緣體(topological insulator)的性質，其隨著具有塊狀絕緣體性質(bulk insulator properties)和導電表面態(conductive surface state)。
第2A圖有助於顯示這種改變且基於厚度而分離這些性質。第2A圖為單一五層結構(single quintuple layer，1QL)的Bi2Se3的能帶間隙，第2A圖中的”K”、”G”、”M”為布里淵區中具高對稱性的點座標，分別為(1/3,1/3,0)、(0,0,0)、(0,0.5,0)。當上述Bi2Se3的厚度降低至數個奈米(nanometer)時，從上述Bi2Se3的兩個表面的表面態波函數(surface-state wavefunction)會干擾和重疊。因此，會打開一間隙且不會存在表面態。如第2A圖所示，Bi2Se3的一個單一五層結構(single quintuple layer，1QL)係具有一能帶間隙，其不允許電傳導，且使上述Bi2Se3具有一半導體材料的性質。第2B圖為六個五層結構(6QL)的Bi2Se3的能帶間隙，第2B圖中的”K”、”G”、”M”為布里淵區中具高對稱性的點座標，分別為(1/3,1/3,0)、(0,0,0)、(0,0.5,0)。然而，如第2B圖所示，若上述Bi2Se3的層數增加，當上述Bi2Se3達到關鍵厚度時，上述表面態能夠良好地存在(其對於Bi2Se3而言約為六個五層結構(6QL))，上述能帶間隙會橋接，且上述Bi2Se3會具有塊狀絕緣體性質，使上述材料為一絕緣體但其具有導電表面態，如此電會沿著上述拓樸絕緣體的上述表面流動。因此，用於上述第一通道層103的上述材料的厚度係決定上述材料性質，且控制這種厚度也會控制形成上述第一通道層103得到的性質。
在另一種方式中，第2C圖有助於顯示，基於上述第一通道層103的上述材料的厚度造成這種性質的改變。特別是，第2C圖顯示，從一個Bi2Se3的五層結構至七個Bi2Se3的五層結構中各別數量的五層結構的上述能帶間隙。並且，第2C圖顯示第一通道層103的上述材料的厚度到達六個五層結構時，上述能帶間隙會達到零，且上述Bi2Se3具有拓樸絕緣體(topological insulator)的性質，上述拓樸絕緣體係具有金屬表面以允許電流流過。然而，第一通道層103的上述材料的厚度少於六個五層結構時，會導致一不為零的能帶間隙(non-zero bandgap)，其使得上述Bi2Se3具有半導體材料的性質。
為了適當地作為上述第一通道305，形成具有第一厚度T1的上述第一通道層103，第一厚度T1低於用於上述第一通道層103的上述材料的上述關鍵厚度Tc(第1圖所示的相對位置)。在一些實施例中，上述第一通道層103為Bi2Se3、Bi2Te3、或Sb2Te3，上述第一通道層103係形成以具有一厚度，其低於六個五層結構，例如第一通道層103的厚度為一個五層結構，或為1奈米(nm)。然而，可基於利用上述拓樸絕緣材料的性質而使用任何適當的厚度。藉由形成具有第一厚度T1的上述第一通道層103，使第一厚度T1低於用於上述第一通道層103的上述材料的上述關鍵厚度Tc，上述第一通道層103的材料性質會具有半導體性質且不具有導電性質。
可使用例如磊晶成長製程的製程來形成上述第一通道層103。在一些實施例中，由例如Bi2Se3的一材料來形成上述第一通道層103，可在100℃和500℃之間的溫度條件和低於 2.0x10-9托爾(Torr)的壓力條件下，使用任何適當的氣體源，或例如高純度鉍(99.99%)和硒(99.99%)蒸氣的鉍和硒氣體源，來進行上述磊晶成長製程。然而，也可使用例如原子層沉積製程(atomic layer deposition process)之任何適當的成長或沉積製程來進行上述磊晶成長製程。
另外，可使上述磊晶成長製程持續進行一段時間，上述時間係足夠使上述第一通道層103成長至上述第一厚度T1，但不會使上述第一通道層103成長至大於上述關鍵厚度Tc的厚度。在一些實施例中，Bi2Se3薄膜的沉積速率約為0.67埃/分鐘(angstrom(Å)/min)，可於的70秒(sec)至270秒的第一時間下進行上述磊晶成長製程。然而，可使用任何適當的時間進行上述磊晶成長製程。
一旦形成了上述第一通道層103，可於上述第一通道層103上方形成一第一閘極介電層105和一第一閘極層107。可由一高介電常數(high-k)材料(例如，相對介電常數(relative permittivity)大於5)形成上述第一閘極介電層105，例如氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)，氧化鑭(La2O3)或氧化鋯(ZrO2)或上述組合，其等效氧化層厚度為0.5奈米(nm)至2奈米(nm)。另外，也可使用二氧化矽、氮氧化矽及/或高介電常數材料的任何組合做為上述第一閘極介電層105。可使用例如原子層沉積法、化學氣相沉積法(chemical vapor deposition)、濺鍍法(sputtering)或類似方式形成上述第一閘極介電層105。
上述第一閘極層107可包括一導電材料，其係選自 於由包括金、鈦、鉑、鋁、多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬。金屬氮化物例如包括氮化鎢、氮化鉬、氮化鈦和氮化鉭或上述組合。金屬矽化物例如包括矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或上述組合。金屬氧化物例如包括氧化釕、氧化銦錫或上述組合。可使用其他金屬，例如包括鉭、鎢、銅、鉬、鎳等。可使用任何適當的材料形成上述第一閘極層107。
可利用濺鍍沉積法、化學氣相沉積法(CVD)或用於沉積導電材料之其他常用技術，形成上述第一閘極層107。上述第一閘極層107的厚度範圍可為200Å至4000Å。在此時點，上述第一閘極層107可導入摻質或不導入摻質。舉例來說，可利用電荷轉移分子摻雜技術(molecular doping techniques thru charge transfer)導入摻質(電荷轉移分子摻雜技術為一種利用摻雜分子吸附或鍵結在材料表面，使部分電荷發生轉移的技術)。
第3圖係顯示形成上述第一閘極層107之後，可圖案化上述第一閘極層107以形成一第一閘極301。舉例來說，可利用常用的沉積和微影製程，藉由於上述第一閘極層107上沉積和圖案化第一閘極遮罩(第3圖未顯示)，來形成上述第一閘極301。上述第一閘極遮罩可包括常用的遮罩材料，例如(但未限制於)光阻材料、氧化矽、氮氧化矽及/或氮化矽。置放上述第一閘極遮罩之後，可使用電漿蝕刻法，蝕刻上述第一閘極層107以形成上述第一閘極301。在一實施例中，可圖案化上述第一閘極層107以具有一第一寬度W1，其值介於7奈米(nm)和100微 米(μm)之間。
第3圖也顯示上述第一閘極介電層105和上述第一通道層103的圖案化製程。在一實施例中，上述第一閘極介電層105和上述第一通道層103的圖案化製程可起始於使用例如灰化或其他移除方式移除上述第一閘極遮罩，且可沉積和圖案化一第二閘極遮罩。在一實施例中，可使用例如常用的沉積和微影製程，來沉積和圖案化上述第二閘極遮罩。上述第二閘極遮罩可包括常用的遮罩材料，例如(但未限制於)光阻材料、氧化矽、氮氧化矽及/或氮化矽。置放上述第二閘極遮罩之後，可使用電漿蝕刻法蝕刻上述述第一閘極介電層105和上述第一通道層103以形成上述第一閘極介電質303和上述第一通道305。在一實施例中，可圖案化上述第一閘極介電質303和上述第一通道305以具有一第二寬度W2，其介於7nm和100μm之間。
第4A~4B圖係顯示接觸上述第一通道305之源/汲極區401的形成方式。在一些實施例中，此處說明的上述源/汲極區401係包括具關鍵厚度Tc的一材料，其中用於上述源/汲極區401的上述材料的性質至少部分有關於上述材料的厚度。在一些實施例中，上述源/汲極區401的上述材料為一拓樸絕緣體。在一些實施例中，上述源/汲極區401的上述材料與上述第一通道305為相同的拓樸絕緣材料(topological insulator material)。舉例來說，在一些實施例中，上述第一通道305為Bi2Se3，上述源/汲極區401也為Bi2Se3，然而也可使用適當的材料。
然而，當使用一拓樸絕緣體形成上述第一通道305 時，且上述拓樸絕緣體的厚度會使上述拓樸絕緣體維持半導體材料的性質時(例如，對Bi2Se3而言上述厚度係低於六個五層結構，例如厚度為一個五層結構)，而使用具第二厚度T2的一拓樸絕緣材料形成上述源/汲極區401，且第二厚度T2大於上述材料的關鍵厚度Tc。藉由形成具第二厚度T2的上述源/汲極區401，且第二厚度T2的大於上述關鍵厚度Tc，上述源/汲極區401的上述材料與上述第一通道305的上述材料會具有不同的性質。例如，源/汲極區401的上述材料會具有塊狀絕緣體(bulk insulator properties)的性質，且其表面具有金屬性質，上述金屬性質係允許電會沿著上述表面傳導。特別是在Bi2Se3、Bi2Te3或Sb2Te3用於上述源/汲極區401的實施例中，可形成具上述第二厚度T2的上述源/汲極區401，且第二厚度T2等於或大於六個五層結構，例如等於或大於6nm。可形成具有一第三寬度W3的上述源/汲極區401，第三寬度W3介於7nm和100μm之間。
在一實施例中，可使用類似於上述第一通道層103的材料和製程(如第1圖之相關說明)形成上述源/汲極區401。舉例來說，可使用分子束磊晶成長法(molecular beam epitaxial growth)形成上述源/汲極區401。然而，對於形成上述源/汲極區401的製程而言，用於上述源/汲極區401的上述磊晶成長製程係持續一第二時間，其介於6分鐘至120分鐘之間，使上述源/汲極區401的第二厚度T2大於上述關鍵厚度Tc，而不是使上述製程的第一時間介於70秒和270秒之間時，上述第一時間會導致上述第一厚度T1低於上述關鍵厚度Tc。然而，可使用任何適當的製程形成上述源/汲極區401。
第4B圖係顯示上述第一單閘極電晶體400的一自上而下視圖。如圖所示，可形成具有一第一長度L1的上述第一閘極介電質303，上述第一長度L1介於7nm和100μm之間。另外，可形成具有一第二長度L2的上述源/汲極區401，上述第二長度L2介於7nm和100μm之間。可形成具有一第三長度L3的上述第一閘極301，上述第三長度L3介於7nm和100μm之間。然而，可使用任何適當的尺寸。
藉由形成具有上述第一厚度T1的上述第一通道305，使上述第一通道305具有半導體材料的上述性質，並且藉由形成具有上述第二厚度T2的上述源/汲極區401，使上述源/汲極區401具有帶有一導電表面的拓樸絕緣體的上述性質，上述上述第一通道305和上述源/汲極區401兩者可使用相同的材料(例如Bi2Se3)使上述第一通道305和上述源/汲極區401之間不會有晶格不匹配(lattice mismatch)的現象。因此，在形成電晶體的製程中可簡化整體的製程且同時具有拓樸絕緣體性質的優點。舉例來說，如前所述，藉由形成具有上述第一通道305和上述源/汲極區401的上述第一單閘極電晶體400，可得到一常關拓樸絕緣體基電晶體(normally-off topological insulator based transistor)，其具有低接觸電阻。另外，因為例如Bi2Se3的材料具有由堆疊Se-Bi-Se-Bi-Se五層結構(QLs)組成的層狀晶體結構，在一些實施例中，因為上述通道厚度接近一個五層結構(1QL)，這些實施例係利用元件中的短通道效應相同於基於二維材料的電晶體。換句話說，可藉由降低閘極介電質的厚度抑制短通道效應，其可增強上述閘極的靜電控制 (electrostatic control)。
第5A~5C圖係顯示一實施例，其可用於製造使用例如拓樸絕緣體之一第二單閘極電晶體500的製程。在本實施例中，於上述基板101上形成上述第一通道層103，如第1圖所示(例如，磊晶成長製程)。然而，在本發明實施例中，上述第一通道層103係最初成長至第二厚度T2，其大於選擇用於上述第一通道層103的上述材料的關鍵厚度Tc。因此，在本實施例中，最初形成具有拓樸絕緣體性質的上述第一通道層103，拓樸絕緣體係具有塊狀絕緣體和導電表面兩者的性質。
第5B圖係顯示，上述第一通道層103成長至上述第二厚度T2之後，會由上述第一通道層103形成上述第一通道305和上述源/汲極區401(第5B圖中的虛線顯示第一通道305和源/汲極區401之間的分隔)。在一實施例中，上述第一通道305和上述源/汲極區401同時由上述第一通道層103(具有第二厚度T2)形成，可藉由圖案化上述第一通道層103而降低上述第一通道層103的厚度直到第一通道305的第一厚度T1低於關鍵厚度Tc，使第一通道305具有半導體材料的性質。
首先，藉由於上述第一通道層103之想要形成上述源/汲極區401的這些部分上方設置一源/汲極遮罩(未各別顯示於第5B圖中)的方式，降低上述第一通道層103的厚度。在一實施例中，舉例來說，可利用常用的沉積和微影製程沉積和圖案化源/汲極遮罩。上述源/汲極遮罩可包括常用的遮罩材料，例如(但未限制於)光阻、氧化矽、氮氧化矽及/或氮化矽。置放上述源/汲極遮罩之後，可使用電漿蝕刻法蝕刻上述第一通道層 103的暴露部分以形成上述第一通道305(且降低上述厚度以低於上述關鍵厚度Tc)和上述源/汲極區401(不會降低上述厚度使其低於上述關鍵厚度Tc)。
第5C圖係顯示，從上述第一通道層103形成上述第一通道305和上述源/汲極區401之後，可於上述第一通道305上方形成上述第一閘極介電質303和上述第一閘極301。在一實施例中，可以如第1、3圖前述相關說明方式形成上述第一閘極介電質303。舉例來說，首先可藉由形成一材料層，例如氧化鋁或氧化鉿，並使用例如原子層沉積法、化學氣相沉積法、濺鍍法或類似方式形成上述第一閘極介電層105(未各別顯示於第5C圖中)。藉由使用例如原子層沉積法之順應性沉積製程，上述第一閘極介電層105會順應其下方結構的形狀，於上述源/汲極區401之間和上述第一通道205上方形成“U”形。
沉積上述第一閘極介電層105之後，可於上述第一閘極介電層105上方沉積上述第一閘極層107(未各別顯示於第5C圖中)。在一實施例中，可以用如第1圖的前述相關說明來形成上述第一閘極層107。舉例來說，可於上述介電材料上方，使用例如濺鍍法的一製程，利用沉積一導電材料之方式來沉積上述第一閘極層107，上述導電材料例如為金、鈦、鉑或鋁，然而，可使用任何適當的材料和製程形成上述第一閘極層107。
形成上述第一閘極介電層105和上述第一閘極層107之後，可圖案化上述第一閘極介電層105和上述第一閘極層107而分別成為上述第一閘極介電質303和上述第一閘極301。在一實施例中，可以用如第3圖的前述相關說明來圖案化上述 第一閘極介電層105和上述第一閘極層107，其中可沉積、曝光、顯影一或多個光阻，且之後使用上述光阻做為遮罩以圖案化上述第一閘極介電層105和上述第一閘極層107而成為想要的形狀。在一實施例中，可圖案化上述第一閘極301至第四寬度W4，其值介於7nm和100μm之間，且可圖案化上述第一閘極介電質303至第五寬度W5，其值介於7nm和100μm之間。
第6A圖係顯示另一實施例，其中於上述第一閘極301和上述第一閘極介電質303上方形成上述第一通道305和上述源/汲極區401。在一些實施例中，於形成上述第一通道305和上述源/汲極區401的製程步驟之前形成上述第一閘極301和上述第一閘極介電質303。在一些實施例中，可以用如第1、3圖的前述相關說明來形成上述第一閘極301和上述第一閘極介電質303。舉例來說，首先可於上述介電材料上方，使用例如濺鍍法的一製程沉積例如為金、鈦、鉑或鋁之一導電材料，之後再使用例如原子層沉積法的一製程沉積例如氧化鋁、氧化鉿或氧化矽之一材料層的方式，形成上述第一閘極介電層105和上述第一閘極層107。形成上述第一閘極介電層105和上述第一閘極層107之後，如果需要的話，可使用一適當的微影遮罩和蝕刻製程圖案化上述第一閘極介電層105和上述第一閘極層107以形成上述第一閘極301和上述第一閘極介電質303。然而，可使用任何適當的製程沉積上述第一閘極301和上述第一閘極介電質303。然而，如果需要的話，在一些實施例中，可形成上述第一閘極介電層105至一厚度，其值可介於50nm和500nm之間，然而也可使用其他的厚度。
形成上述第一閘極301和上述第一閘極介電質303之後，可於上述第一閘極介電質303上方形成上述第一通道305和上述源/汲極區401。在一些實施例中，可以用如第1~5B圖的前述相關說明來形成上述第一通道305和上述源/汲極區401。舉例來說，首先可藉由成長上述第一通道層103至第二厚度T2，使上述第一通道層103的材料具有拓樸絕緣材料性質(具有金屬導電表面態)，之後降低原來第一通道層103的部分厚度至上述第一厚度T1以形成具半導體性質的上述第一通道305(如第5A-5B圖的前述相關說明)，以形成第一通道205和上述源/汲極區401。因此，上述第一閘極介電質303具有面對上述第一通道305的一平坦表面，且上述源/汲極區401物理接觸上述平坦表面。
在類似於如第1~4B圖所述實施例之另一實施例中，可於上述第一閘極介電質303上成長至上述第一厚度T1而不會大於上述關鍵厚度Tc。因此，形成具有半導體材料性質的上述第一通道層103。上述第一通道層103成長至第一厚度T1之後，可於上述第一通道層103上利用置放、曝光和顯影一光阻(未單獨顯示於第6A圖中)，接著再使用上述光阻做為一遮罩進行例如乾蝕刻法的一蝕刻製程，圖案化上述第一通道層103成為上述第一通道305。
上述蝕刻製程除了形成上述第一通道305之外，也會暴露出下方的上述第一閘極介電質303。請參考第4A圖，暴露出下方的上述第一閘極介電質303之後，可於上述第一通道305的相對側形成上述源/汲極區401。舉例來說，可由相同於 上述第一通道305的材料形成上述源/汲極區401，且使用一磊晶成長製程，於上述第一閘極介電質303上磊晶成長上述源/汲極區401。另外，當由相同於上述第一通道305的材料形成上述源/汲極區401時，上述源/汲極區401具有大於上述關鍵厚度Tc的上述第二厚度T2，上述源/汲極區401會具有拓樸絕緣材料性質，其具有金屬導電表面態。舉例來說，在上述源/汲極區401為Bi2Se3之一實施例中，上述源/汲極區401會成長至一厚度，其值大於六個五層結構。然而，也可使用其他的厚度。因此，在本發明實施例中，上述第一閘極介電質303，具有面對上述第一通道305的第一平坦表面和垂直於上述第一平坦表面的第二平坦表面，其中上述源/汲極區401係物理接觸上述第二平坦表面。
第6B圖係顯示第6A圖的上述結構的一自上而下視圖。如圖所示，上述第一通道305位於上述第一閘極介電質303的上方且延伸位於上述源/汲極區401之間。在一實施例中，在上述結構中的上述第一通道305具有一第四長度L4，其值介於7nm和100μm之間，同時上述源/汲極區401具有一第五長度L5，其值介於7nm和100μm之間。然而，也可使用任何適當的尺寸。
藉由於上述第一閘極介電質303上方形成上述第一通道305和上述源/汲極區401的方式，可得到額外的製程彈性。這種允許製造商有調整製程的能力以達到資源的最有效應用，且可用於更有效的製程。
第7~8B圖係顯示另一實施例，形成一多重通道和多重閘極電晶體800。在本實施例中，於上述第一閘極介電質 303上方成長上述第一通道層103，且上述第一閘極介電質303係已形成於且位於上述第一閘極301上方。舉例來說，上述第一通道層103已形成至上述第一厚度T1(低於上述關鍵厚度Tc)，例如在上述第一通道層103為Bi2Se3之一實施例中，第一厚度T1小於六個五層結構，使上述第一通道層103具有半導體材料性質。
形成上述第一通道層103之後，可於上述第一通道層103上方形成第一介電層701，以將上述第一通道層103(會成為上述多重通道和多重閘極電晶體800中的上述第一通道305)與第二通道層703(會成為上述多重通道和多重閘極電晶體800中的第二通道805)分離且隔絕。在一實施例中，上述第一介電層701可為使用例如原子層沉積法、化學氣相沉積法、物理氣相沉積法，上述組合或類似方法的一製程形成例如氧化鋁或氧化鉿的一介電材料層。上述第一介電層701可形成具有一等效氧化層厚度，其值介於0.5nm和2nm之間，然而也可使用任何適當的厚度。
形成上述第一介電層701之後，可於上述第一介電層701上形成第二通道層703。在一實施例中，上述第二通道層703會用於形成上述多重通道和多重閘極電晶體800的上述第二通道805，因此，上述第二通道層703會類似於上述第一通道層103。舉例來說，可由例如Bi2Se3之拓樸絕緣材料形成上述第二通道層703，且上述第二通道層703係形成具有上述第一厚度T1，其值小於用於上述第二通道層703的材料的上述關鍵厚度Tc。因此，上述第二通道層703會具有半導體材料性質。在Bi2Se3 用於上述第二通道層703之一些實施例中，可形成具有上述第一厚度T1之上述第二通道層703，其值小於六個五層結構，然而也可使用任何適當的厚度。
形成上述第二通道層703之後，於上述第二通道層703上方形成第二閘極介電層705。在一實施例中，可如第1圖的前述說明，使用與上述第一閘極介電層105類似的材料和製程形成上述第二閘極介電層705。舉例來說，可使用例如原子層沉積法、化學氣相沉積法、物理氣相沉積法，上述組合或類似方法的一製程形成例如氧化鋁或氧化鉿的一介電材料層之方式形成上述第二閘極介電層705。上述第二閘極介電層705具有一厚度，其值介於0.5nm和2nm之間，然而，也可使用任何適當材料和製程形成第二閘極介電層705。
形成上述第二閘極介電層705之後，於上述第二閘極介電層705上方形成第二閘極層707。在一實施例中，可如第1圖的前述說明，使用與上述第一閘極層107類似的材料和製程形成上述第二閘極層707。舉例來說，可使用例如原子層沉積法、化學氣相沉積法、物理氣相沉積法或類似方法的一製程形成例如為金、鈦、鉑、鋁或類似材料之一導電材料形成上述第二閘極層707。然而，也可使用任何適當材料和製程。
第8A圖係顯示上述源/汲極區401的形成方式。在一實施例中，上述源/汲極區401的形成方式可首先將上述第二閘極層707圖案化成為第二閘極801。在一實施例中，可以將上述第一閘極層107圖案化成為上述第一閘極301(如第3圖的前述相關說明)的類似方式圖案化上述第二閘極層707。舉例來 說，其中可沉積、曝光、顯影一光阻，且使用上述光阻做為微影製程和蝕刻製程的一遮罩以圖案化上述第二閘極層707成為上述第二閘極801。在一實施例中，上述第二閘極801可形成具有第六寬度W6，其值介於7nm和100μm之間。
形成上述第二閘極801之後，接著圖案化上述第二閘極介電層705、上述第二通道層703、上述第一介電層701和上述第一通道層103以成為最終形成的上述源/汲極區401。在一實施例中，首先可於上述第二閘極801和暴露的第二閘極介電層705上利用置放、曝光和顯影一光阻，接著使用上述光阻做為一遮罩進行例如乾蝕刻法的一蝕刻製程，蝕穿上述第二閘極介電層705，上述第二通道層703，上述第一介電層701和上述第一通道層103，直到暴露出上述第一閘極介電質303為止。上述圖案化製程係形成第二閘極介電質803(從上述第二閘極介電層705形成)、第二通道805(從上述第二通道層703形成)和上述第一通道305(從上述第一通道層103形成)。在一實施例中，上述第二閘極介電質803、上述第二通道805和上述第一通道305可形成具有一第七寬度W7，其值介於7nm和100μm之間。然而，也可使用任何適當的尺寸。
暴露出下方的第一閘極介電質303之後，可於上述第一通道305和上述第二通道805的相對側形成上述源/汲極區401，可用如第4A圖的前述相關說明形成上述源/汲極區401。舉例來說，可用與上述第一通道305和上述第二通道805相同的材料形成上述源/汲極區401，使用磊晶成長製程，以於上述暴露的第一閘極介電質303上磊晶成長上述源/汲極區401。另 外，當使用相同於上述第一通道305和上述第二通道805的材料成長上述源/汲極區401時，會使上述源/汲極區401成長至上述第二厚度T2，其值至少大於用於上述源/汲極區401的上述材料的上述關鍵厚度Tc，使上述源/汲極區401會具有拓樸絕緣材料性質，其具有金屬導電表面態。舉例來說，在Bi2Se3用於上述源/汲極區401的材料的實施例中，上述源/汲極區401可成長至上述第二厚度T2，其值大於六個五層結構。然而，也可使用任何適當的厚度。
第8B圖係顯示上述多重通道和多重閘極電晶體800的一自上而下視圖。在本實施例中，上述第二閘極介電質803可形成具有一第六長度L6，其值介於7nm和100μm之間，同時上述第二閘極801可形成具有一第七長度L7，其值介於7nm和100μm之間。另外，上述源/汲極區401可形成具有一第八長度L8，其值介於7nm和100μm之間。然而，也可使用任何適當的尺寸。
藉由使用如第7~8B圖所述的上述製程，可以形成一多重通道和多重閘極電晶體800。這種電晶體係允許用做為具有拓樸絕緣材料之用途的一常關電晶體(normally off transistor)，其也具有上述多重通道和多重閘極提供的效益。
本發明一實施例提供一種半導體裝置的製造方法，包括於一基板上成長一第一材料的一第一層至一第一厚度，上述第一厚度係小於一關鍵厚度。於上述第一材料的上述第一層上方沉積一閘極介電層和一閘極層，且圖案化上述閘極介電層和上述閘極層成為一閘極堆疊。圖案化上述第一材料的 上述第一層以暴露上述基板的一部分，以及於上述基板的一部分上成長源/汲極區，其中成長上述些源/汲極區的上述步驟係成長上述第一材料至一厚度，上述厚度大於上述關鍵厚度。
本發明另一實施例提供一種半導體裝置的製造方法，包括於一基板上成長一第一材料的一第一層至一第一厚度，上述第一厚度係大於一關鍵厚度。移除上述第一材料的一部分以形成一通道區和位於上述通道區上方的一開口，其中移除上述第一材料的上述部分係減少上述第一材料的至少一部分的上述厚度以低於上述關鍵厚度，且變更在上述通道區內的上述第一材料的性質。於上述開口內形成一閘極介電質，且於上述閘極介電質上方形成一閘極。
本發明又一實施例提供一種半導體裝置，包括一第一通道區，上述第一通道區包括一第一材料，其中上述第一材料具有一關鍵厚度，上述關鍵厚度低於具有一半導體材料特質的上述第一材料的一厚度，且高於具有一拓樸絕緣體(topological insulator)特質的上述第一材料的一厚度，其中上述第一通道區具有小於上述關鍵厚度的一第一厚度。一源/汲極區，鄰接於上述第一通道區，其中上述源/汲極區包括具有一第二厚度的上述第一材料，上述第二厚度大於上述關鍵厚度。一閘極介電質，鄰接於上述第一通道區，以及一閘極，位於上述閘極介電質相對於上述第一通道區的一相反側。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基 礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
101‧‧‧基板
301‧‧‧第一閘極
303‧‧‧第一閘極介電質
305‧‧‧第一通道
400‧‧‧第一單閘極電晶體
401‧‧‧源/汲極區
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W3‧‧‧第三寬度

Claims (10)

  1. 一種半導體裝置的製造方法，包括下列步驟：於一基板上成長一第一材料的一第一層至一第一厚度，且該第一厚度係小於一關鍵厚度；於該第一材料的該第一層上方沉積一閘極介電層和一閘極層；圖案化該閘極介電層和該閘極層成為一閘極堆疊；圖案化該第一材料的該第一層以暴露該基板的一部分；以及於該基板的一部分成長源/汲極區，其中成長該些源/汲極區的該步驟係成長該第一材料至一厚度，其大於該關鍵厚度。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中至少藉由一第一磊晶成長製程成長該第一材料的該第一層，其中至少藉由一第二磊晶成長製程成長該些源/汲極區。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一厚度小於六個五層結構。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：於沉積該閘極介電層和該閘極層之前，於該第一材料的該第一層上沉積一第一介電材料；以及於沉積該閘極介電層和該閘極層之前，於該第一介電材料上成長該第一材料的一第二層，其中圖案化該第一材料的該第一層更包括圖案化該第一材料的該第二層。
  5. 一種半導體裝置的製造方法，包括下列步驟： 於一基板上成長一第一材料的一第一層至一第一厚度，該第一厚度係小於一關鍵厚度；移除該第一材料的一部分以形成一通道區和位於該通道區上方的一開口，其中移除該第一材料的該部分係減少該第一材料的至少一部分的該厚度以低於該關鍵厚度，且變更在該通道區內的該第一材料的性質；於該開口內形成一閘極介電質；以及於該閘極介電質上方形成一閘極。
  6. 一種半導體裝置，包括：一第一通道區，包括一第一材料，其中該第一材料具有一關鍵厚度，該關鍵厚度低於具有一半導體材料特質的該第一材料的一厚度，且高於具有一拓樸絕緣體特質的該第一材料的一厚度，其中該第一通道區具有小於該關鍵厚度的一第一厚度；一源/汲極區，鄰接於該第一通道區，其中該源/汲極區包括具有一第二厚度的該第一材料，且該第二厚度具有大於該關鍵厚度；一閘極介電質，鄰接於該第一通道區；以及一閘極，位於該閘極介電質相對於該第一通道區的一相反側。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該閘極介電質具有面對該第一通道區的一平坦表面，且其中該源/汲極區係物理接觸該平坦表面。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該閘極介電 質具有面對該第一通道區的一第一表面，和垂直於該第一表面的一第二表面，且其中該源/汲極區係物理接觸該第二表面。
  9. 如申請專利範圍第6項所述之半導體裝置，更包括：一第二通道區，該第二通道區包括該第一材料，其中該第二通道區的一第三厚度小於該關鍵厚度；以及一介電材料，位於該第一通道區和該第二通道區之間。
  10. 如申請專利範圍第6項所述之半導體裝置，其中該第一材料層為一輝碲鉍礦三元化合物。
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