TW202324749A - 自對準混合基板堆疊式閘極全環電晶體 - Google Patents

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Abstract

本發明提供一種包括含有懸置半導體通道材料奈米片(NS)之垂直堆疊式nFET及pFET的半導體結構及一種形成此結構之方法。該結構為藉由垂直堆疊nFET及pFET以實現面積縮放之一三維(3D)整合。在一實施例中，垂直堆疊式NS FET結構包括位於一第二奈米片電晶體上方之一第一奈米片電晶體；該第一奈米片電晶體包括一第一NS通道材料，其中該第一NS通道材料包括一第一結晶定向；該第二奈米片電晶體包括一第二NS通道材料，其中該第二NS通道材料包含一第二結晶定向，該第一結晶定向不同於該第二結晶定向。在一實施例中，該等各別所形成垂直堆疊式NS FET結構中之各者包括彼此自對準之奈米片通道之各別懸置堆疊。

Description

自對準混合基板堆疊式閘極全環電晶體
本申請案係關於一種半導體結構及其形成方法。更特定言之，本申請案係關於一種包括不同基板結晶結構上之自對準垂直堆疊式閘極全環(GAA)電晶體結構的半導體結構，及其形成方法。
使用諸如半導體鰭式場效電晶體(FinFET)之非平面半導體裝置為互補金屬氧化物半導體(CMOS)裝置發展的下一步。一種經稱讚為超越7 nm技術節點之可行選擇的非平面半導體裝置為含有奈米片的裝置。「含有奈米片的裝置」意謂裝置含有半導體通道材料部分之一或多個層，其垂直厚度基本上小於其寬度。
一種當前設計在混合基板(具有不同晶體定向之基板)上併入個別共面nFET及pFETs以及奈米片。
在一個態樣中，提供一種垂直堆疊式閘極全環(GAA)半導體裝置。該垂直堆疊式閘極全環(GAA)半導體裝置包含一第一FET GAA裝置，其具有由一第一閘極結構包圍之間隔開的奈米片(NS)通道之一第一垂直堆疊，間隔開的奈米片通道之該第一垂直堆疊包含一第一結晶定向之一第一通道材料。該垂直堆疊式閘極全環(GAA)半導體裝置進一步包含一第二FET GAA裝置，其具有由一第二閘極結構包圍之間隔開的奈米片通道之一第二垂直堆疊，該第二FET GAA裝置垂直地堆疊於該第一FET GAA裝置頂部上，間隔開的奈米片通道之該第二垂直堆疊包含一第二結晶定向之一第二通道材料，且該第一結晶定向不同於該第二結晶定向。
包括奈米片堆疊FET上之奈米片的垂直堆疊式閘極全環(GAA)半導體裝置結構提供更容易的整合，例如頂部電晶體及底部電晶體的容易的單元對準。
在一實施例中，間隔開的奈米片通道之該第二垂直堆疊具有與間隔開的奈米片通道之該第一垂直堆疊的側壁自對準的側壁。
在一個態樣中，該垂直堆疊式閘極全環GAA半導體裝置進一步包含安置於該第一閘極結構與該第二閘極結構之間的一絕緣體材料接合層。
在一個態樣中，提供一種垂直堆疊式閘極全環(GAA)半導體裝置。該垂直堆疊式閘極全環(GAA)半導體裝置包含：一第一FET GAA裝置，其具有由一第一閘極包圍之間隔開的奈米片通道之一第一垂直堆疊，奈米片通道之該第一垂直堆疊包含一第一通道材料，其中該第一通道材料包含一第一結晶定向；以及一絕緣體材料接合層，其安置於該第一閘極上方。該GAA半導體裝置進一步包括：一第二FET GAA裝置，其具有由一第二閘極包圍之奈米片通道之一第二垂直堆疊，該第二FET GAA裝置形成於該絕緣體材料接合層頂部上，奈米片通道之該第二垂直堆疊包含一第二通道材料，其中該第二通道材料包含一第二結晶定向，且該第一結晶定向不同於該第二結晶定向。
包括奈米片堆疊FET上之奈米片通道的垂直堆疊式閘極全環(GAA)半導體裝置結構提供更容易的整合，例如頂部電晶體及底部電晶體的容易的單元對準。
此外，在一實施例中，該垂直堆疊式閘極全環GAA半導體裝置之該第一FET GAA裝置為一nFET GAA裝置，該nFET GAA裝置之該結晶定向為一(100)主平面及一(110)側壁定向；且該第二FET GAA裝置為一pFET GAA裝置，該pFET GAA裝置之該結晶定向為一(110)主平面及一(100)側壁定向。
替代地，該第一FET GAA裝置為一pFET GAA裝置，該pFET GAA裝置之該結晶定向為一(110)主平面及一(100)側壁定向；且該第二FET GAA裝置為一nFET GAA裝置，該nFET GAA裝置之該結晶定向為一(100)主平面及一(110)側壁定向。
在另一態樣中，提供一種形成一垂直堆疊式閘極全環(GAA)半導體裝置之方法。該方法包含在具有一第一晶體定向之一第一晶圓上形成用於形成間隔開的奈米片通道材料層之一第一垂直堆疊的一第一層化材料結構。該方法進一步包括在具有一第二晶體定向之一第二晶圓上形成用於形成間隔開的奈米片通道之一第二垂直堆疊的一第二層化材料結構。接著，該第一晶圓接合至該第二晶圓以形成一接合晶圓。該方法接著包括：建構包括由一第一閘極結構包圍之間隔開的奈米片通道材料層之該第一垂直堆疊的一第一GAA電晶體裝置；翻轉該接合晶圓；以及建構包括由一第二閘極結構包圍之間隔開的奈米片通道材料層之該第二垂直堆疊的一第二GAA電晶體裝置。
製造垂直堆疊式閘極全環半導體FET電晶體結構及替換金屬閘極堆疊式FET之方法有利地解決在奈米片通道上整合奈米片通道以用於高效能應用的問題。
在又一態樣中，提供一種形成一垂直堆疊式閘極全環(GAA)半導體裝置之方法。該方法包含將一第一半導體晶圓接合至一第二半導體晶圓。執行在該接合第一晶圓上建構具有由一第一閘極包圍之間隔開的奈米片通道之一第一垂直堆疊的一第一FET GAA裝置，間隔開的奈米片通道之該第一垂直堆疊包含一第一通道材料，其中該第一通道材料包含一第一結晶定向。接著執行對接合的第一晶圓及第二晶圓之翻轉，且接著在接合的第二晶圓上建構具有由一第二閘極包圍之奈米片通道之一第二垂直堆疊的一第二FET GAA裝置。間隔開的奈米片通道之該第二垂直堆疊包含一第二通道材料，其中該第二通道材料包含一第二結晶定向，且該第一結晶定向不同於該第二結晶定向。
製造垂直堆疊式閘極全環半導體FET電晶體結構及替換金屬閘極堆疊式FET之方法有利地解決在奈米片通道上整合奈米片通道以用於高效能應用的問題。
在一實施例中，間隔開的奈米片通道之該第二垂直堆疊具有與間隔開的奈米片通道之該第一垂直堆疊的側壁自對準的側壁。
有利地，本文中的結構及方法提供用於nFET及pFET兩者的閘極全環(GAA)的高遷移率混合方案，其減少過程整合複雜度以及提供EUV選擇以針對nFET及pFET兩者列印奈米片，使得整合更容易。
此外，使用110 pFET NS及100 nFET NS形成堆疊FET實現高效能，例如增加的載流子遷移率。包括奈米片堆疊FET上之奈米片的結構提供更容易的整合，亦即頂部電晶體及底部電晶體的容易的標準單元對準。
現將藉由參考伴隨本申請案之以下論述及圖式更詳細地描述本申請案。應注意，本申請案之圖式僅出於說明性目的提供，且因此圖式不按比例繪製。亦應注意，相同及對應元件由相同參考標號指代。
在以下描述中，闡述眾多特定細節，諸如特定結構、組件、材料、尺寸、處理步驟及技術，以便提供對本申請案之各種實施例的理解。然而，一般熟習此項技術者應瞭解，可在無此等特定細節之情況下實踐本申請案之各種實施例。在其他情況下，尚未詳細地描述熟知結構或處理步驟以避免混淆本申請案。
應理解，當諸如層、區或基板之元件稱作「在」另一元件「上」或「上方」時，其可直接在另一元件上或亦可存在介入元件。對比而言，當元件稱作「直接在」另一元件「上」或「直接在」另一元件「上方」時，不存在介入元件。亦應理解，當一元件稱作「在」另一元件「之下」或「下方」時，該元件可直接在另一元件之下或下方，或可存在介入元件。對比而言，當元件稱作「直接在」另一元件「之下」或「直接在」另一元件「下方」時，不存在介入元件。
本發明提供垂直堆疊式閘極全環半導體FET電晶體結構及替換金屬閘極堆疊式FET，在一實施例中，其具有整合的奈米片底部電晶體及奈米片頂部電晶體，其中一個整合的奈米片為具有(110)主平面基板之pFET且另一奈米片為具有(100)主平面基板之nFET。包括奈米片堆疊FET上之奈米片的結構提供更容易的整合，例如頂部電晶體及底部電晶體的容易的標準單元對準。
製造垂直堆疊式閘極全環半導體FET電晶體結構及替換金屬閘極堆疊式FET之方法解決在奈米片上整合奈米片以用於高效能應用的問題，此係因為110奈米片pFET提供比100奈米片pFET及/或FinFET pFET更佳的效能，例如增加的載流子遷移率(歸因於基板定向)，或與FinFET相比更有效的電晶體寬度(Weff)。
圖1描繪展示歸因於固定汲極導致能障降低(DIBL)的閘極長度縮放減小與不同較大大小之FinFET 15相比使用約3 nm尺寸之奈米片(NS) FET 12的改良的效能特性的繪圖10。然而，(100)平面pFET NS之＜110＞晶體定向歸因於基板定向而具有減小的遷移率。因此，本發明描述改良遷移率的NS堆疊FET結構。
參考圖2A，說明根據本申請案之一實施例的在製造的早期階段之例示性半導體結構。特別地，圖2A之例示性半導體結構建構於第一晶圓100上。第一晶圓100為絕緣體上矽(SOI)晶圓，其包括具有處置基板105之SOI基板結構102、形成於頂部基板105上之第一內埋絕緣體層(例如內埋氧化物) 108以及絕緣體層108上方的半導體材料層112。第一晶圓100具有第一結晶定向。在一實施例中，第一晶圓100具有用於形成nFET GAA奈米片裝置之(100)表面。更詳細地，對於nFET NS，其為具有(110)側壁之(100)主平面。基板可為Si或其他高遷移率通道材料，如GaAs。
半導體材料層112及犧牲半導體通道材料層114之交替層的第一半導體材料奈米片(NS)堆疊S1形成於第一晶圓100之SOI基板的內埋絕緣體層上。在所描繪實施例中，交替半導體材料層112及犧牲半導體通道材料層114之NS堆疊S1形成在形成於基板105上方之頂部絕緣介電(內埋氧化物)層108之上。交替半導體材料層112亦由(100)主平面結晶定向形成。
參考圖2B，說明根據本申請案之一實施例的在製造的早期階段形成之額外半導體結構。特別地，圖2B之例示性第二半導體結構建構於第二SOI晶圓200上，其包括具有處置基板205之SOI基板結構202、形成於頂部基板205上之第一內埋絕緣體層(例如內埋氧化物) 208以及絕緣體層208上方的半導體材料層212。第二晶圓120具有第二結晶定向。在一實施例中，第二晶圓200具有用於形成pFET GAA奈米片(NS)通道裝置的(100)表面結晶定向。更詳細地，對於pFET NS，其為具有(100)側壁之(100)主平面結晶定向。基板可為Si或SiGe或其他半導體材料。在一實施例中，pFET奈米片裝置形成以包括與所形成nFET之奈米片通道對準的奈米片通道或未自對準奈米片通道。
半導體材料層212及犧牲半導體通道材料層214之交替層的第二半導體材料NS堆疊S2形成於第二晶圓200之SOI基板的內埋絕緣體層上，其中第二半導體材料NS堆疊S2形成在形成於基板205上方之絕緣介電(內埋氧化物)層208的最頂部表面上。交替半導體材料層212亦由(100)主平面結晶定向形成。
在實施例中，各絕緣體上半導體處置基板105、205為上覆內埋絕緣體層108、208、頂部半導體材料層112、212以及各別堆疊S1、S2提供機械支撐。半導體基板105、205可包括任何半導體材料，包括例如矽。術語「半導體材料」在整個本申請案中用以指示具有半導體性質之材料。除了矽以外，半導體材料可為鍺(Ge)、矽鍺合金(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、III-V化合物半導體或II-VI化合物半導體，諸如GaN、GaAs、InP及InAs等。
在一些實施例中可稱作內埋絕緣體層之絕緣體層108、208可為結晶或非結晶氧化物或氮化物。在一個實施例中，絕緣體層為氧化物，諸如二氧化矽。
在一實施例中，兩個晶圓100、200可包含塊狀Si基板(而非SOI基板)，各第二半導體材料堆疊S1、S2形成在塊狀Si基板上。然而，在使用塊狀Si基板時，形成蝕刻終止層以替換SOI中之氧化物，以製備基板。在一實施例中，替換SOI基板之內埋氧化物層的蝕刻終止層可為充當蝕刻終止之SiGe層。
在各晶圓100、200上，接著在SOI半導體基板半導體材料層112、212上依序形成各別第一及第二半導體材料堆疊(S1、S2)。如上文所提及，各別第一及第二半導體材料堆疊(S1、S2)包括各別半導體材料層112、212及各別犧牲半導體通道材料層114、214，該等層彼此交替。第一及第二半導體材料堆疊(S1、S2)中之各者可藉由第一半導體材料及犧牲半導體材料之交替層的依序磊晶成長形成。在圖2A、圖2B中之各者中且藉助於一個實例，各別第一及第二半導體材料堆疊(S1、S2)中之各者包括半導體材料層(112、212)及犧牲半導體通道材料層(114、214)之三個交替層。可用於本申請案之第一及第二半導體材料堆疊(S1、S2)不限於圖式中所說明的特定實施例。替代地，第一及第二半導體材料堆疊(S1、S2)可包括任何數目的半導體材料層(112、212)及對應犧牲半導體通道材料層(114、214)，只要第一及第二半導體材料堆疊(S1、S2)中之各者包括與兩個犧牲半導體通道材料層114、214交替的至少兩個半導體材料層112、212。
各半導體材料層112、212由半導體材料構成，該半導體材料在組成上可與半導體處置基板105、205相同或不同。在一個實施例中，半導體基板105、205由矽構成，而各半導體材料層112、212亦由矽構成。在此實施例中，犧牲半導體材料層114、214可為SiGe合金。在實施例中，各半導體材料層112、212可由矽鍺合金構成，且犧牲半導體材料層114、214可為Si。在實施例中，提供犧牲/半導體材料層之SiGe合金具有小於75原子%鍺的鍺含量。在一個實例中，提供各犧牲/半導體材料層之SiGe合金具有20原子%鍺至40原子%鍺的鍺含量。可利用如下文中更詳細地定義的磊晶成長(或沈積製程)形成提供各半導體材料層112、212之第一半導體材料。
在實施例中，各犧牲半導體通道材料層114、214由第二半導體材料構成，該第二半導體材料具有與提供半導體材料層112、212之第一半導體材料不同(不同於)的蝕刻速率。
在另一實例中，犧牲半導體通道材料層114、214由Si或III-V化合物半導體構成，而各半導體材料層112、212由矽鍺合金構成。可利用如下文中更詳細地定義的磊晶成長(或沈積製程)形成提供各犧牲半導體通道材料層114、214之第二半導體材料。
術語「磊晶生長及/或沈積」及「磊晶生長及/或沈積的」意謂半導體材料在半導體材料之沈積表面上之生長，其中生長之半導體材料具有與沈積表面之半導體材料相同的結晶特性。在磊晶沈積製程中，控制藉由源氣體提供的化學反應物，且設定系統參數，從而使得沈積原子以充足能量到達半導體基板之沈積表面以在該表面上來回移動，且將其定向至沈積表面之原子的晶體配置。因此，磊晶半導體材料具有與其上形成磊晶半導體材料之沈積表面相同的結晶特性。
可用於本申請案之各種磊晶生長製程設備的實例包括例如快速熱化學氣相沈積(RTCVD)、低能量電漿沈積(LEPD)、超高真空化學氣相沈積(UHVCVD)、大氣壓化學氣相沈積(APCVD)及分子束磊晶法(MBE)。用於磊晶沈積之溫度通常在550℃至900℃範圍內。儘管較高溫度通常導致較快沈積，但較快沈積可導致晶體缺陷及膜開裂。可利用任何熟知前驅氣體或混合氣體來執行本文中所描述的磊晶生長。可使用如氫氣、氦氣及氬氣之載氣。
各半導體材料層112、212可具有範圍介於5 nm與12 nm之間的厚度，而各犧牲半導體通道材料層114、214亦可具有3 nm至12 nm的厚度。在一實施例中，第二半導體材料堆疊S2中之最底部犧牲半導體材料層214的厚度通常大於第一及第二半導體材料堆疊(S1、S2)內之另一犧牲半導體材料層的厚度。
進一步查看圖2A，頂部絕緣硬遮罩(HM)接合層116沈積在頂部半導體通道材料層114上，且如圖2B中所展示，頂部絕緣硬遮罩接合層216沈積在頂部半導體通道材料層214上。此等頂部絕緣層116、216可包含氧化物(例如SiO 2)或氮氧化物，且可沈積至範圍介於5 nm與100 nm之間的厚度。
圖3A至圖3D描繪根據第一實施例之用於形成垂直堆疊式CMOS (pFET NS GAA/nFET NS GAA)結構的方法步驟。此垂直堆疊式CMOS (pFET NS/nFET NS)結構包括由絕緣體垂直連接之頂部NS nFET及底部NS pFET。在第一實施例中，絕緣體藉由一個層或多層在晶圓或晶片上均一地連接，且主動裝置之NS通道層並不自對準。
鑒於圖3A，描繪根據第一實施例之產生其他中間結構的一系列處理步驟。首先，如圖3A中所展示，由將具有NS堆疊S1之第一晶圓100與第二晶圓200接合以產生堆疊式晶圓結構而形成初始結構300。特定言之，藉由翻轉具有NS堆疊S1/氧化物HM層116之具有＜100＞ SOI定向的第一晶圓100以及將其接合至具有NS堆疊S2之具有＜110＞ SOI的第二晶圓之HM層216來產生圖3A中所展示之結構300。翻轉此第一晶圓100，且頂部絕緣接合材料層116接合至第二晶圓200之頂部絕緣接合材料層表面216，以形成接合介電材料層316。
圖3A進一步描繪根據第一實施例的在執行移除第一晶圓100之頂部晶圓基板105及埋入氧化物(BOX)層(SOI) 108移除之另一步驟之後的另一所得結構310。在一實施例中，可執行一系列蝕刻及/或化學機械平面化(CMP)步驟，以移除頂部晶圓基板層105及下伏BOX層108且暴露下伏交替分層NS堆疊S1之頂部表面302。
圖3A進一步描繪在執行包括微影圖案化及蝕刻製程之製程以提供用於GAA nFET裝置之第一半導體材料NS堆疊S1之後所得的另一結構320。微影步驟可包括在沈積於表面302之頂部上的硬遮罩312之上形成光阻(圖中未示)，將光阻暴露於所要輻射圖案，且接著利用習知抗蝕劑顯影劑顯影經暴露光阻。光阻內之圖案接著經由硬遮罩312轉印至下伏交替層奈米片堆疊S1中。可使用單個蝕刻或多個蝕刻317以提供圖3A中所說明之所得結構320。蝕刻或多個蝕刻317可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。可在利用習知剝離製程將圖案轉印至至少硬遮罩中之後的任何時間移除圖案化光阻材料。作為執行微影圖案化及蝕刻的結果，多個水平堆疊式奈米片通道層(S1)之堆疊的寬度經定義用於形成根據第一實施例之頂部NS FET(奈米片FET)的閘極全環FET結構。
圖3B描繪在執行用於形成頂部nFET奈米片裝置之步驟之後的其他所得結構330。如圖3B中所展示，自所得中間結構320，執行習知替換金屬閘極(RMG)製程流程。亦即，在經蝕刻NS堆疊S1之經暴露頂部及側壁表面及絕緣接合層316之經暴露頂部表面上，首先由下至上形成：薄毯覆式犧牲(虛設)閘極介電材料層332，其範圍介於1 nm與5 nm之間的厚度，橫跨且包圍多個水平堆疊式奈米片通道層之堆疊S1；犧牲金屬閘極層335；以及頂部犧牲閘極介電材料頂蓋層336。犧牲閘極介電材料可為氧化物、氮化物及/或氮氧化物。在一個實例中，犧牲閘極介電材料可為具有大於二氧化矽之介電常數的高k材料。在一些實施例中，包含不同介電材料(例如二氧化矽)及高k介電質之多層介電結構可經形成且用作犧牲閘極部分。犧牲閘極介電材料可藉由任何沈積技術形成，沈積技術包括例如化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、物理氣相沈積(PVD)、濺鍍或原子層沈積。在虛設閘極介電材料層332上接著形成包圍多個水平堆疊式奈米片通道層之堆疊S1的犧牲(虛設)金屬閘極結構335。犧牲虛設閘極材料可包括任何材料，包括例如多晶矽、非晶矽、元素金屬(例如鎢、鈦、鉭、鋁、鎳、釕、鈀及鉑)、至少兩個元素金屬之合金或其多層組合。可利用沈積製程形成犧牲閘極材料，沈積製程包括例如化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、物理氣相沈積(PVD)、濺鍍、原子層沈積(ALD)或其他類似沈積製程。在NS通道層之各別相對側上進一步沈積及形成各別nFET源極及汲極區(圖中未示)。在虛設閘極335之頂部上，形成頂部犧牲閘極介電材料頂蓋層336。犧牲閘極頂蓋材料可包括硬遮罩材料，諸如二氧化矽及/或氮化矽。犧牲閘極頂蓋材料可由任何合適的沈積製程形成，沈積製程諸如化學氣相沈積或電漿增強化學氣相沈積。
如圖3B中進一步展示，描繪由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層112之製程步驟產生的另一結構321。
在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行「通道剝離」步驟，以自多個水平堆疊式奈米片堆疊S1移除犧牲半導體材料層114。在一實施例中，通道剝離步驟產生圖3B中所展示之結構340，其提供自堆疊S1剩餘之懸置的垂直間隔開的半導體奈米片(通道) 112。藉由具有連接至形成汲極或源極之第一半導體區的末端分段(圖中未示)及連接至形成源極或汲極(圖中未示)之第二半導體襯墊區的另一末端分段(圖中未示)而懸置此類半導體奈米片(通道) 112。應注意，圖3B之截面圖中未展示形成相對源極/汲極區之第一及第二半導體襯墊區，此係因為此等襯墊區進入及離開說明圖3B之頁。
在通道剝離步驟之後，產生圖3B中所展示之結構340，執行其他方法步驟以產生用於建構頂部nFET電晶體的結構350。在一實施例中，結構350由用以沈積由包圍各水平堆疊式奈米片Si通道層112之高k閘極介電材料構成之界面層(IL)材料的其他方法步驟產生。亦即，如所得結構350中所展示，使用氣相沈積製程，形成包圍及包封形成Si通道層112之各水平間隔開的奈米片的高k介電材料(例如氧化鉿)層345，且形成沈積在接合介電材料層316之表面上的另一高k介電材料層345。如本文中所提及，高k閘極介電材料為具有大於二氧化矽之介電常數的介電材料。例示性高k介電質包括但不限於HfO 2、ZrO 2、La 2O 3、Al 2O 3、TiO 2、SrTiO 3、LaAlO 3、Y 2O 3、HfO xN y、ZrO xN y、La 2O xN y、Al 2O xN y、TiO xN y、SrTiO xN y、LaAlO xN y、Y 2O xN y、SiON、SiN x、其矽酸鹽，及其合金。x之各值獨立地為0.5至3，且y之各值獨立地為0至2。在一些實施例中，包含不同閘極介電材料(例如二氧化矽)及高k閘極介電質之多層閘極介電結構可經形成且用作閘極介電質345。
閘極介電材料345可藉由任何沈積製程形成，沈積製程包括例如化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、物理氣相沈積(PVD)、濺鍍或原子層沈積。在本申請案之一個實施例中，閘極介電材料345可具有範圍介於1 nm至10 nm之厚度。小於或大於前述厚度範圍之其他厚度亦可用於閘極介電材料345。
接著，如圖3B中所展示，結構350另外由其他方法步驟產生，其他方法步驟為藉由以用於形成先前所形成虛設金屬閘極結構335之方式沈積犧牲金屬材料以形成犧牲金屬閘極結構來形成另一虛設閘極結構355。另一絕緣體層346沈積在犧牲金屬閘極結構355之頂部上以用於後續接合至另一半導體基板。
繼續至圖3C，以包括建構頂部NS FET (例如nFET)之結構350開始，形成由晶圓翻轉及半導體基板365上之接合的另一步驟產生另一結構360。亦即，在晶圓翻轉之後，使頂部絕緣體層346接合至另一(例如第三)晶圓之基板層365。
圖3C描繪根據第一實施例的由執行移除頂部晶圓基板及BOX層(SOI)之另一步驟產生的另一結構370。在一實施例中，可執行一系列蝕刻及/或化學機械平面化(CMP)步驟，以移除頂部晶圓基板層205及下伏BOX層208且暴露下伏多個水平堆疊式奈米片交替分層堆疊S2之頂部表面。
圖3C中所展示之所得結構370由微影圖案化及蝕刻之另一執行步驟產生。微影步驟可包括在沈積於分層堆疊S2之表面之頂部上的硬遮罩(圖中未示)之上形成光阻(圖中未示)，將光阻暴露於所要輻射圖案，且接著利用習知抗蝕劑顯影劑顯影經暴露光阻。光阻內之圖案接著經由硬遮罩(圖中未示)轉印至下伏交替層奈米片堆疊S2中。可使用單個蝕刻或多個蝕刻以提供圖3C中所說明之所得結構370。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。可在利用習知剝離製程將圖案轉印至至少硬遮罩中之後的任何時間移除圖案化光阻材料。作為執行微影圖案化及蝕刻之結果，多個水平堆疊式奈米片堆疊S2之寬度經定義用於形成根據第一實施例之底部NS FET電晶體的閘極全環FET結構。
圖3D展示在執行用於形成如圖3B中所展示之NS FET的其他製程步驟之後的另一所得結構380。舉例而言，結構380由包括用以形成底部pFET奈米片裝置之步驟的RMG製程流程產生，該等步驟包括以下步驟：在經暴露多個水平堆疊式奈米片堆疊S2之經暴露頂部及側壁表面以及接合晶圓介電質316之經暴露相對頂部表面上形成薄虛設閘極介電層(圖中未示)，該層可由閘極金屬介電材料形成；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S2及形成pFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層212之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S2移除犧牲半導體材料層214且提供自堆疊S2剩餘之懸置的垂直間隔開的半導體奈米片(通道) 212。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於藉由首先沈積由高k閘極介電材料375構成之界面層(IL)材料以包圍各水平堆疊式奈米片Si通道層212且進一步形成沈積在接合介電材料層316之相對暴露表面上的高k介電材料層375來建構底部pFET電晶體。接著，如圖3D中所展示，結構380另外由其他方法步驟產生，該等其他方法步驟為藉由沈積犧牲金屬材料以形成相同犧牲金屬閘極結構來形成另一虛設閘極結構385。
圖3D中展示另一結構390，其由利用價帶邊緣功函數金屬(WFM)替換底部電晶體虛設閘極385以形成橫跨及包圍所形成NS通道之底部NS pFET金屬閘極393的額外製程步驟產生。用於NS pFET電晶體之實例功函數金屬可包括但不限於：選自Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN及其合金之價帶邊緣金屬。接著，使用熟知介電材料沈積製程將另一介電(例如氧化物)材料層383沈積在WFM閘極393之上。具有所得結構390之晶圓經翻轉，且介電材料層383接合至另一晶圓之基板388以便利用導帶邊緣功函數金屬替換頂部NS nFET電晶體虛設閘極結構355。
圖3D中展示最終結構399，其由以下額外製程步驟產生：翻轉晶圓結構；蝕刻及/或CMP步驟以用於移除底部電晶體虛設閘極355上方之基板365及介電材料層346；以及利用導帶邊緣功函數金屬替換底部電晶體虛設閘極結構355，以形成橫跨及包圍所形成NS通道的頂部NS nFET金屬閘極395。用於NS nFET電晶體之實例功函數金屬可包括但不限於：選自Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Ga、Mg、Gd、Y、TiAl及其合金之導帶邊緣金屬。
根據圖3A至圖3D中所展示之第一實施例之方法使用圖2A、圖2B之晶圓及堆疊結構S1、S2形成的所得自對準混合基板堆疊式閘極全環(GAA)電晶體399由第一半導體材料堆疊S1及第二半導體材料堆疊S2產生，該第一半導體材料堆疊S1用於形成用於具有(100)側壁之具有(100)主平面結晶定向的nFET裝置之具有半導體通道材料奈米片的第一奈米片電晶體，該第二半導體材料堆疊S2用於形成用於具有(100)側壁之具有(110)主平面結晶定向的pFET裝置之具有半導體通道材料奈米片的第二奈米片電晶體。對於pFET NS，基板可為Si或SiGe或其他半導體材料，且對於nFET NS，基板可為Si或其他高遷移率通道材料，如GaAs。
圖4A至圖4B描繪根據第二實施例之用於形成垂直堆疊式CMOS (pFET NS GAA/nFET NS GAA)結構的方法步驟。此垂直堆疊式CMOS (pFET NS/nFET NS)結構包括由絕緣體垂直連接之底部NS pFET NS及頂部NS nFET。在第一實施例中，藉由形成兩個主動裝置之自對準NS通道，絕緣體為非連續但垂直對準的。
圖4A描繪將具有所形成堆疊S1之第一晶圓(諸如具有(100)表面SOI基板及交替堆疊式奈米片通道層結構的圖2A之晶圓100)與具有所形成堆疊S2之第二晶圓(諸如具有(100)表面SOI基板及交替堆疊式奈米片通道層結構的圖2B之晶圓200)接合以產生堆疊結構400的結果。特定言之，圖4A中所展示之結構400藉由翻轉第一晶圓100 (及未自對準堆疊S1)以及將氧化物HM 層116接合至第二晶圓200 (具有未自對準堆疊S2)之HM層216而產生。翻轉此第一晶圓100，且頂部介電材料層116接合至第二晶圓200之頂部介電材料層表面216，以形成接合介電材料層316。圖4A中所展示之結構400進一步由執行使用一系列蝕刻及/或化學機械平面化(CMP)步驟移除頂部晶圓基板及BOX層(SOI)以暴露下伏交替分層堆疊S1之頂部表面302的另一步驟產生。
圖4A描繪在執行用於建構頂部FET電晶體之其他製程步驟之後所得的另一結構410。特定言之，執行包括微影圖案化及蝕刻之製程步驟，其包括：在沈積於表面302 (圖中未示)之頂部上的硬遮罩413之上形成光阻(圖中未示)，將光阻暴露於所要輻射圖案且接著利用習知抗蝕劑顯影劑顯影經暴露光阻。光阻內之圖案接著經由硬遮罩轉印至下伏交替層奈米片堆疊中。單個蝕刻或多個蝕刻417可用於修整整個堆疊結構400之寬度以形成自對準奈米片堆疊S1、S2。在一實施例中，可執行對內埋氧化物層208之頂部表面412具有選擇性的RIE蝕刻。接著，執行圍繞整個經修整結構及表面412沈積介電材料層415的步驟。此介電材料可為二氧化矽或類似氧化物材料，其藉由PVD或CVD製程沈積在表面上。介電材料層415之厚度可在1 nm與5 nm之間的範圍內。
接著，使用習知沈積製程，另一層間介電材料418沈積在經修整自對準奈米片堆疊S1、S2之各側上及介電材料層415之表面之上，且此所得結構經平面化以使得介電材料層415之頂部表面與層間介電材料層418之頂部表面416共面，如圖4A之結構420所展示。
進一步關於頂部FET建構製程，圖4A描繪由其他微影圖案化及蝕刻步驟以暴露自對準堆疊S1產生的另一結構424。特定言之，單個定時蝕刻或多個定時蝕刻可用於移除外部介電材料層418及周圍介電材料層415以暴露整個堆疊S1結構，且保留在堆疊S1之底部處的在經修整接合層316之任一側處的其餘層間介電材料418部分的頂部表面421。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。作為執行此等微影圖案化及蝕刻步驟之結果，結構420之堆疊S1經歷用於形成根據第二實施例之閘極全環頂部NS FET結構之製程。
在一實施例中，採用RMG製程流程422之其他製程步驟接著經執行以自圖4A中之結構424形成中間NS FET裝置結構430。此等製程步驟可包括但不限於：在經暴露堆疊S1之經暴露頂部及側壁表面以及層間介電材料層418之經暴露頂部表面421上形成閘極金屬介電材料之薄虛設閘極介電材料層(圖中未示)；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S1且形成在其任一側處連接之nFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層112之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S1移除犧牲半導體材料層114且提供自堆疊S1剩餘之懸置的垂直間隔開的半導體奈米片(通道) 112。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於：藉由首先沈積由高k閘極介電材料構成之界面層(IL)材料以包圍各水平垂直間隔開的堆疊式奈米片Si通道層112來建構頂部nFET電晶體，且形成包圍及包封形成Si通道層112之各水平奈米片的高k介電材料(例如氧化鉿)之層425，且進一步形成沈積在介電材料層418之表面421及接合介電層316之頂部表面上的高k閘極介電材料層425。接著，如圖4A中所展示，結構430另外由其他方法步驟產生，該等其他方法步驟為藉由沈積犧牲金屬材料以形成相同犧牲金屬閘極結構來形成另一虛設金屬閘極結構435。另一絕緣體層436沈積在犧牲金屬閘極結構435之頂部上以用於後續接合至另一半導體基板。
繼續圖4B中，自包括建構頂部NS FET (例如nFET)之結構430，形成由晶圓翻轉432及將翻轉晶圓接合至半導體基板445上之另一步驟產生另一結構440。亦即，在晶圓翻轉之後，例如使用智慧型Tec TM製程將頂部絕緣體層436接合至另一(例如第三)晶圓之基板層445。
接著，在圖4B中，以結構440開始，描繪根據第二實施例之由用於移除頂部晶圓基板及BOX層(SOI)之其他製程步驟產生的另一結構450。在此實施例中，可執行一系列蝕刻及/或化學機械平面化(CMP)步驟，以移除頂部晶圓基板層205及下伏BOX層208且暴露下伏交替分層堆疊S2之頂部表面。
圖4B中所展示之所得結構450進一步由微影圖案化及蝕刻之另一執行步驟產生以暴露自對準堆疊S2。在一實施例中，單個定時蝕刻或多個定時蝕刻可用於移除外部介電材料層418及周圍介電材料層415以暴露整個堆疊S2結構，且保留在堆疊S2之底部處的在經修整接合層316之任一側處的其餘層間介電材料部分418的頂部表面。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。作為執行此等微影圖案化及蝕刻步驟之結果，結構450之堆疊S2可用於形成根據第二實施例之閘極全環頂部NS FET。
圖4B展示在執行用於形成頂部NS FET之其他製程步驟之後的另一所得結構460。舉例而言，結構460由包括用以形成底部pFET奈米片裝置之步驟的RMG製程流程452產生，該等步驟包括以下步驟：在經暴露堆疊S2之經暴露頂部及側壁表面以及層間介電層418之經暴露頂部表面上形成薄虛設閘極介電層(圖中未示)，該層可由閘極金屬介電材料形成；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S2且形成在其任一側處連接之pFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層212之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S2移除犧牲半導體材料層214且提供自堆疊S2剩餘之懸置的垂直間隔開的半導體奈米片(通道) 212。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於：藉由首先沈積由高k閘極介電材料構成之界面層(IL)材料以包圍各水平間隔開的堆疊式奈米片Si通道層212來建構底部pFET電晶體，其中高k介電材料(例如氧化鉿)之層455包圍及包封形成Si通道層212之各水平奈米片，且進一步形成沈積在層間介電層418之經暴露頂部表面及接合介電層316之頂部表面上的高k介電材料層455。接著，如圖4B中所展示，結構460另外由其他方法步驟產生，其他方法步驟為藉由沈積犧牲金屬材料以形成與先前所形成虛設金屬閘極結構相同的犧牲金屬閘極結構來形成另一虛設閘極結構465。
圖4B中展示另一結構470，其由利用價帶邊緣功函數金屬替換底部電晶體虛設閘極465以形成橫跨及包圍所形成NS通道之底部NS pFET金屬閘極473的額外製程步驟產生。用於NS pFET電晶體之實例功函數金屬可包括但不限於：選自Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN及其合金之價帶邊緣金屬。接著，使用熟知介電材料沈積製程將另一介電材料層476沈積在WFM閘極473之上。接著在482處翻轉具有所得結構470之晶圓，且將介電材料層476接合至另一晶圓之基板485，以便利用導帶邊緣功函數金屬替換底部電晶體虛設閘極結構435。
在晶圓翻轉晶圓結構之後，圖4B中展示由額外製程步驟產生之最終結構480，該等額外製程步驟為用於以下之蝕刻及/或CMP步驟：移除底部電晶體虛設閘極435上方之基板445及介電材料層436；以及利用導帶邊緣功函數金屬替換底部電晶體虛設閘極結構435，以形成橫跨及包圍形成NS通道之頂部NS nFET金屬閘極489。用於NS nFET電晶體之實例功函數金屬可包括但不限於：選自Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Ga、Mg、Gd、Y、TiAl及其合金之導帶邊緣金屬。
根據圖4A至圖4B中所展示之第二實施例之方法使用圖2A、圖2B之晶圓及堆疊結構S1、S2形成的所得自對準混合基板堆疊式閘極全環(GAA)電晶體480由第一半導體材料堆疊S1及第二半導體材料堆疊S2產生，該第一半導體材料堆疊S1用於形成用於具有(110)側壁之具有(100)主平面的nFET裝置之具有半導體通道材料奈米片的第一奈米片電晶體，該第二半導體材料堆疊S2用於形成用於具有(100)側壁之具有(110)主平面的pFET裝置之具有半導體通道材料奈米片的第二奈米片電晶體。對於pFET NS，基板可為Si或SiGe或其他半導體材料，且對於nFET NS，基板可為Si或其他高遷移率通道材料，如GaAs。
圖5A至圖5B描繪根據第三實施例之用於形成垂直堆疊式CMOS (pFET NS GAA/nFET NS GAA)結構的方法步驟。相比於圖4A至圖4B中所描繪之根據第二實施例的垂直堆疊式CMOS (pFET NS/nFET NS)結構，第三實施例包括具有由絕緣體垂直連接之頂部NS pFET及底部NS nFET的相對堆疊結構。在第三實施例中，絕緣體為非連續的，但與自對準主動裝置之應用垂直對準。
圖5A描繪結構500，其由將具有所形成堆疊S1之第一晶圓(諸如具有＜100＞ SOI結晶定向基板及交替堆疊式奈米片通道層結構之圖2B的晶圓200)與具有所形成堆疊S1之第二晶圓(諸如具有＜110＞ SOI結晶定向基板及交替堆疊式奈米片通道層結構之圖2A的晶圓100)接合以產生未自對準堆疊結構而產生。特定言之，圖5A中所展示之結構500藉由翻轉第一晶圓200 (圖2B之及未自對準堆疊S2)以及將氧化物HM層216接合至第一晶圓100 (具有圖2A之未自對準堆疊S1)之HM 層116而產生。翻轉此第一晶圓200，且頂部介電材料層216接合至第一晶圓100之頂部介電材料層表面116，以形成接合介電材料層516。圖5A中所展示之結構500進一步由執行以下另一步驟而產生：使用一系列蝕刻及/或化學機械平面化(CMP)步驟移除頂部晶圓基板205及BOX層(SOI)208，以暴露下伏交替分層堆疊S2之頂部表面502。
圖5A描繪在執行用於建構頂部FET電晶體之其他製程步驟之後所得的另一結構510。特定言之，執行包括微影圖案化及蝕刻之製程步驟，其包括：在沈積於表面502之頂部上的硬遮罩(圖中未示)之上形成光阻(圖中未示)，將光阻暴露於所要輻射圖案且接著利用習知抗蝕劑顯影劑顯影經暴露光阻。光阻內之圖案接著經由硬遮罩轉印至下伏交替層奈米片堆疊中。單個蝕刻或多個蝕刻可用於修整整個堆疊結構500之寬度以形成垂直自對準奈米片堆疊S2、S1。在一實施例中，可執行對內埋氧化物層108之頂部表面512具有選擇性的RIE蝕刻。接著，執行圍繞整個修整結構及表面512沈積介電材料層515的步驟。此介電材料可為二氧化矽或類似氧化物材料，其藉由PVD或CVD製程沈積在表面上。介電材料層515之厚度可在1 nm與5 nm之間的範圍內。
接著，使用習知沈積製程，另一層間介電材料518沈積在經修整堆疊結構之各側上及介電材料層515之表面之上，且此所得結構經平面化以使得介電材料層515之頂部表面與層間介電材料層518之頂部表面517共面，如圖5A之結構510所展示。
進一步關於頂部FET建構製程，圖5A描繪由其他微影圖案化及蝕刻步驟以暴露自對準堆疊S2產生的另一結構520。特定言之，單個定時蝕刻或多個定時蝕刻可用於移除外部介電材料層518及周圍介電材料層515以暴露整個堆疊S2結構450，且保留在堆疊S2之底部處的在經修整接合層316之任一側處的其餘層間介電材料518部分的頂部表面521。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。作為執行此等微影圖案化及蝕刻步驟之結果，結構520之堆疊S2可用於形成根據第三實施例之閘極全環頂部NS FET。
採用RMG製程流程522之其他製程步驟接著經執行以自圖5A中之結構520形成中間NS FET裝置結構530。此等製程步驟可包括但不限於：在經暴露堆疊S2之經暴露頂部及側壁表面以及層間介電材料層518之經暴露頂部表面521上形成閘極金屬介電材料之薄虛設閘極介電材料層(圖中未示)；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S2且形成在通道之任一側處連接之pFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層212之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S2移除犧牲半導體材料層214且提供自堆疊S2剩餘之懸置的垂直間隔開的半導體奈米片(通道) 212。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於：藉由首先沈積由高k閘極介電材料構成之界面層(IL)材料以包圍各水平間隔開的堆疊式奈米片Si通道層212來建構頂部pFET電晶體，形成包圍及包封形成Si通道層212之各水平奈米片的高k介電材料(例如氧化鉿)之層525，且進一步形成沈積在介電材料層518之表面521及接合介電層516之頂部表面上的高k閘極介電材料層525。接著，如圖5A中所展示，結構530另外由其他方法步驟產生，其他方法步驟為藉由沈積犧牲金屬材料以形成與先前所形成虛設金屬閘極結構相同的犧牲金屬閘極結構來形成另一虛設金屬閘極結構535。另一絕緣體層536沈積在犧牲金屬閘極結構535之頂部上以用於後續接合至另一半導體基板。
繼續圖5A中，自包括建構頂部NS FET (例如pFET)之結構530，形成由晶圓翻轉及將翻轉晶圓接合至半導體基板545上之另一步驟產生另一結構540。亦即，在晶圓翻轉532之後，頂部絕緣體層536接合至另一(例如第三)晶圓的基板層545。
參考圖5B，以結構540開始，描繪根據第二實施例之由用於移除頂部晶圓基板及BOX層(SOI)的其他製程步驟產生之另一結構550。在此實施例中，可執行一系列蝕刻及/或化學機械平面化(CMP)步驟，以移除頂部晶圓基板層105及下伏BOX層108且暴露下伏交替分層NS堆疊S1之頂部表面。
圖5B中所展示之所得結構550進一步由微影圖案化及蝕刻之另一執行步驟產生以暴露自對準堆疊S1。特定言之，單個定時蝕刻或多個定時蝕刻可用於移除外部介電材料層518及周圍介電材料層515以暴露整個堆疊S1結構，且保留在堆疊S1之底部處的在經修整接合層516之任一側處的其餘層間介電材料518部分的頂部表面。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。作為執行此等微影圖案化及蝕刻步驟之結果，結構550之堆疊S1可用以形成根據第三實施例之閘極全環頂部NS FET。
圖5B展示在執行用於形成頂部NS FET之其他製程步驟之後的另一所得結構560。舉例而言，結構560由包括用以形成底部nFET奈米片裝置之步驟的RMG製程流程552產生，該等步驟包括以下步驟：在經暴露堆疊S1之經暴露頂部及側壁表面以及層間介電層518之經暴露頂部表面上形成薄虛設閘極介電層(圖中未示)，該層可由閘極金屬介電材料形成；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S1且形成在相對末端處連接通道之nFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層112之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S1移除犧牲半導體材料層114且提供自堆疊S1剩餘之懸置的垂直間隔開的半導體奈米片(通道) 112。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於：藉由首先沈積由高k閘極介電材料構成之界面層(IL)材料以包圍各水平間隔開的堆疊式奈米片Si通道層112來建構底部nFET電晶體，且形成包圍及包封形成Si通道層112之各水平奈米片的高k介電材料(例如氧化鉿)之層555，且進一步沈積形成於層間介電層518之經暴露頂部表面及接合介電層516之頂部表面上的高k介電材料層555。接著，如圖5B中所展示，結構560另外由其他方法步驟產生，其他方法步驟為藉由沈積犧牲金屬材料以形成與先前所形成虛設金屬閘極結構相同的犧牲金屬閘極結構來形成另一虛設閘極結構565。
圖5B中展示另一結構570，其由利用導帶邊緣功函數金屬替換底部電晶體虛設閘極565以形成橫跨及包圍所形成NS通道之底部NS nFET金屬閘極573的額外製程步驟產生。用於NS nFET電晶體之實例功函數金屬可包括但不限於：選自Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Ga、Mg、Gd、Y、TiAl及其合金之導帶邊緣金屬。接著，使用熟知介電材料沈積製程將另一介電材料層576沈積在WFM閘極573之上。接著在582處翻轉具有所得結構570之晶圓，且將介電材料層576接合至另一晶圓之基板585，以便利用價帶邊緣功函數金屬替換頂部電晶體虛設閘極結構535。
圖5B中展示最終結構580，其由以下額外製程步驟產生：翻轉晶圓結構；蝕刻及/或CMP步驟以用於移除頂部電晶體虛設閘極535上方之基板545及介電材料層536；以及利用價帶邊緣功函數金屬替換頂部電晶體虛設閘極結構535，以形成橫跨及包圍所形成NS通道的頂部NS pFET金屬閘極589。用於NS pFET電晶體之實例功函數金屬可包括但不限於：選自Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN及其合金之價帶邊緣金屬。
根據圖5A至圖5B中所展示之第三實施例之方法使用圖2A、圖2B之晶圓及堆疊結構S1、S2形成的所得自對準混合基板堆疊式閘極全環(GAA)電晶體580由第一半導體材料堆疊S1及第二半導體材料堆疊S2產生，該第一半導體材料堆疊S1用於形成用於具有(110)側壁之具有(100)主平面結晶定向的底部NS nFET裝置之具有半導體通道材料奈米片的第一奈米片電晶體，該第二半導體材料堆疊S2用於形成用於具有(100)側壁之具有(110)主平面結晶定向的頂部NS pFET裝置之具有半導體通道材料奈米片的第二奈米片電晶體。對於頂部pFET NS，基板可為Si或SiGe或其他半導體材料，且對於底部nFET NS，基板可為Si或其他高遷移率通道材料，如GaAs。
圖6A至圖6B描繪根據第四實施例之用於形成垂直堆疊式CMOS (nFET NS GAA/pFET NS GAA)結構的方法步驟。相比於根據第二實施例之垂直堆疊式CMOS (nFET NS/pFET NS)結構，第四實施例之結構包括由絕緣體垂直連接之垂直堆疊式頂部NS pFET NS及底部NS nFET。在第四實施例中，絕緣體為非連續的，但與自對準主動裝置之應用垂直對準。
圖6A描繪將具有所形成堆疊S1之第一晶圓(諸如具有(100)表面SOI基板及交替堆疊式奈米片通道層結構的圖2A之晶圓100)與具有所形成堆疊S2之第二晶圓(諸如具有(110)表面SOI基板及交替堆疊式奈米片通道層結構的圖2B之晶圓200)接合以產生未自對準堆疊結構的結果。特定言之，圖6A中所展示之結構600藉由翻轉第一晶圓100 (及未自對準堆疊S1)以及將氧化物HM 層116接合至第二晶圓200 (具有未自對準堆疊S2)之HM層216而產生。翻轉此第一晶圓100，且頂部介電材料層116接合至第二晶圓200之頂部介電材料層表面216，以形成接合介電材料層316。圖6A中所展示之結構600進一步由執行使用一系列蝕刻及/或化學機械平面化(CMP)步驟移除頂部晶圓基板105及BOX層(SOI) 108以暴露下伏交替分層NS堆疊S1之頂部表面602的另一步驟產生。
圖6A描繪在執行用於建構底部NS FET電晶體之其他製程步驟之後所得的另一結構610。特定言之，執行包括微影圖案化及蝕刻之製程步驟，其包括：在沈積於表面602之頂部上的硬遮罩(圖中未示)之上形成光阻(圖中未示)，將光阻暴露於所要輻射圖案且接著利用習知抗蝕劑顯影劑顯影經暴露光阻。光阻內之圖案接著經由硬遮罩轉印至下伏交替層奈米片堆疊中。單個蝕刻或多個蝕刻可用於修整整個堆疊結構600之寬度以形成垂直自對準奈米片堆疊S1、S2。在一實施例中，可執行對內埋氧化物層208之頂部表面612具有選擇性的RIE蝕刻。接著，執行圍繞整個修整結構及表面612沈積介電材料層615的步驟。此介電材料可為二氧化矽或類似氧化物材料，其藉由PVD或CVD製程沈積在表面上。介電材料層615之厚度可在1 nm與5 nm之間的範圍內。
接著，使用習知沈積製程，另一層間介電材料618沈積在經修整垂直自對準堆疊結構之各側上及介電材料層615之表面之上，且此所得結構經平面化以使得介電材料層615之頂部表面與層間介電材料層618之頂部表面616共面，如圖6A之結構610所展示。
進一步關於底部FET建構製程，圖6A描繪由其他微影圖案化及蝕刻步驟以暴露自對準堆疊S1產生的另一結構620。特定言之，單個定時蝕刻或多個定時蝕刻可用於移除外部介電材料層618及周圍介電材料層515以暴露整個堆疊S1結構，且保留在經修整接合層316之任一側處的層間介電材料618的其餘頂部表面621。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。作為執行此等微影圖案化及蝕刻步驟之結果，結構620之堆疊S1可用以形成根據第四實施例之閘極全環底部NS FET。
採用RMG製程流程622之其他製程步驟接著經執行以自圖6A中之結構620形成中間NS FET裝置結構630。此等製程步驟可包括但不限於：在經暴露堆疊S1之經暴露頂部及側壁表面以及層間介電材料層618之經暴露頂部表面621上形成閘極金屬介電材料之薄虛設閘極介電材料層(圖中未示)；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S1且形成在相對末端處連接至通道之nFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層112之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S1移除犧牲半導體材料層114且保留自堆疊S1剩餘之懸置的垂直間隔開的半導體奈米片(通道) 112。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於：藉由首先沈積由高k閘極介電材料構成之界面層(IL)材料以包圍各水平堆疊式奈米片Si通道層112來建構底部nFET電晶體，形成包圍及包封形成Si通道層112之各水平間隔開的奈米片的高k介電材料(例如氧化鉿)之層655，且進一步形成沈積在介電材料層618之表面621上及接合介電層316之經暴露頂部表面之頂部上的閘極介電材料層655。接著，如圖6A中所展示，結構630另外由藉由沈積功函數金屬以形成底部NS FET電晶體之金屬閘極結構來形成橫跨及包圍所形成NS通道之金屬閘極結構639的其他方法步驟產生。用於NS nFET電晶體之實例功函數金屬可包括但不限於：選自Hf、Ti、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、Li、Pb、Tb、Bi、In、Lu、Nb、Sm、V、Ga、Mg、Gd、Y、TiAl及其合金之導帶邊緣金屬。另一絕緣體層636沈積在金屬閘極結構639之頂部上以用於後續接合至另一半導體基板。
繼續圖6A中，自包括建構底部NS FET (例如nFET)之結構630，形成由晶圓翻轉632及將翻轉晶圓接合至另一晶圓之另一半導體基板545上之另一步驟產生的另一結構640。亦即，在晶圓翻轉之後，將頂部絕緣體層536接合至另一(例如第三)晶圓之基板層545。
參考圖6B，以結構640開始，描繪根據第二實施例之由用於移除頂部晶圓基板及BOX層(SOI)的其他製程步驟產生之另一結構650。在此實施例中，可執行一系列蝕刻及/或化學機械平面化(CMP)步驟，以移除頂部晶圓基板層205及下伏BOX層208且暴露下伏交替分層堆疊S2之頂部表面。
圖6B中所展示之所得結構650進一步由例如使用單個定時蝕刻或多個定時蝕刻之微影圖案化及蝕刻之執行步驟產生，以移除外部介電材料層618及周圍介電材料層615以暴露整個堆疊S2結構且保留在經修整接合層316之任一側處的層間介電材料之其餘頂部表面。蝕刻或多個蝕刻可包括乾式蝕刻製程、化學濕式蝕刻製程或其任何組合。在使用乾式蝕刻時，乾式蝕刻可為反應性離子蝕刻製程、電漿蝕刻製程、離子束蝕刻或雷射切除。作為執行此等微影圖案化及蝕刻步驟之結果，結構650之堆疊S2可用以形成根據第四實施例之閘極全環頂部NS FET。
採用RMG製程流程652之其他製程步驟接著經執行以自圖6A中之結構650形成NS FET裝置結構660。此等製程步驟可包括但不限於：在經暴露堆疊S2之經暴露頂部及側壁表面以及層間介電材料層618之經暴露頂部表面上形成閘極金屬介電材料之薄虛設閘極介電材料層(圖中未示)；形成虛設金屬閘極結構，其包圍多個水平堆疊式奈米片通道層之堆疊S2且形成在相對末端處連接通道之pFET源極及汲極區(圖中未示)；在虛設閘極(圖中未示)之頂部上形成頂部氧化物層；形成由經執行以移除虛設閘極以暴露多個水平堆疊式奈米片半導體(例如Si)通道層212之製程步驟產生的另一結構，且在虛設閘極移除之後，在標準替換閘極整合中使用氣相HCl執行通道剝離步驟，以自堆疊S2移除犧牲半導體材料層214且保留自堆疊S2剩餘之懸置的垂直間隔開的半導體奈米片(通道) 212。在通道剝離步驟之後，執行其他方法步驟，該等其他方法步驟用於：藉由首先沈積由高k閘極介電材料構成之界面層(IL)材料以包圍各水平堆疊式奈米片Si通道層212來建構頂部nFET電晶體，形成包圍及包封形成Si通道層212之各水平間隔開的奈米片的高k介電材料(例如氧化鉿)之層675，且進一步形成沈積在介電材料層618之頂部表面上及接合介電層316之經暴露頂部表面之頂部上的高k閘極介電材料層675。
圖6B中所展示之其他結構660由利用價帶邊緣功函數金屬形成頂部電晶體功函數金屬閘極689以形成橫跨及包圍所形成NS通道之頂部NS pFET金屬閘極689的額外製程步驟產生。用於頂部NS pFET電晶體之實例功函數金屬可包括但不限於：選自Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、Ni、TiN及其合金之價帶邊緣金屬。
本發明係關於藉由垂直堆疊nFET及pFET以實現面積縮放之三維(3D)整合。與奈米片技術組合的nFET及pFET的此垂直堆疊可受益於除了面積縮放以外的裝置靜電控制。
第一至第四實施例中之各者描繪垂直堆疊式NS FET結構，其包括位於第二奈米片電晶體上方之第一奈米片電晶體；第一奈米片電晶體包括第一通道材料，其中第一通道材料包括第一結晶定向；第二奈米片電晶體包括第二通道材料，其中第二通道材料包含第二結晶定向；且第一結晶定向不同於第二結晶定向。
在垂直堆疊式NS FET結構399之情況下，各別所形成奈米片通道並不自對準(圖3D)，而堆疊式NS FET結構480 (圖4B)、結構580 (圖5B)及結構660 (圖6B)之各別所形成奈米片通道各自具有自對準的各別奈米片通道。本文中的結構及方法提供用於nFET及pFET兩者之閘極全環(GAA)的高遷移率混合方案。此降低製程整合複雜度以及為nFET及pFET兩者提供極紫外線(EUV)微影選擇。
雖然本申請案已關於其較佳實施例而被特定地展示及描述，但熟習此項技術者應理解，可在不脫離本申請案之精神及範疇的情況下進行形式及細節上之前述及其他改變。因此，意欲本申請案不限於所描述及說明之精確形式及細節，但屬於隨附申請專利範圍之範疇內。
10:繪圖 12:奈米片FET 15:FinFET 100:第一晶圓 102:SOI基板結構 105:處置基板 108:絕緣體層 112:半導體材料層 114:犧牲半導體通道材料層 116:頂部絕緣硬遮罩接合層 200:第二SOI晶圓 202:SOI基板結構 205:頂部基板 208:絕緣體層 212:半導體材料層 214:犧牲半導體通道材料層 216:頂部絕緣硬遮罩接合層 300:結構 302:頂部表面 310:結構 312:硬遮罩 316:接合層/介電材料層 317:蝕刻 320:結構 321:結構 332:虛設閘極介電材料層 335:犧牲金屬閘極層 336:頂部犧牲閘極介電材料頂蓋層 340:結構 345:高k介電材料層 346:絕緣體層 350:結構 355:虛設閘極結構 360:結構 365:半導體基板 370:結構 375:高k閘極介電材料 380:結構 383:介電材料層 385:虛設閘極結構 388:基板 390:結構 393:底部NS pFET金屬閘極 395:頂部NS nFET金屬閘極 399:結構 400:結構 410:結構 412:頂部表面 413:硬遮罩 415:介電材料層 417:蝕刻 418:層間介電材料 420:結構 421:頂部表面 422:RMG製程流程 424:結構 425:介電材料層 430:結構 432:晶圓翻轉 435:虛設金屬閘極結構 436:絕緣體層 440:結構 445:半導體基板 450:結構 452:RMG製程流程 455:介電材料層 460:結構 465:虛設閘極結構 470:結構 473:底部NS pFET金屬閘極 476:介電材料層 480:結構 482:翻轉 485:基板 489:頂部NS nFET金屬閘極 500:結構 502:頂部表面 510:結構 512:頂部表面 515:介電材料層 516:接合介電層 517:頂部表面 518:層間介電材料 520:結構 521:頂部表面 522:RMG製程流程 525:介電材料層 530:中間NS FET裝置結構 532:晶圓翻轉 535:虛設金屬閘極結構 536:絕緣體層 540:結構 545:半導體基板 550:結構 552:RMG製程流程 555:介電材料層 560:結構 565:虛設閘極結構 570:結構 573:底部NS nFET金屬閘極 576:介電材料層 580:結構 582:翻轉 585:基板 589:頂部NS pFET金屬閘極 600:結構 602:頂部表面 610:結構 612:頂部表面 615:介電材料層 618:層間介電材料 620:結構 621:頂部表面 622:RMG製程流程 630:中間NS FET裝置結構 632:晶圓翻轉 636:絕緣體層 639:金屬閘極結構 640:結構 650:結構 652:RMG製程流程 655:閘極介電材料層 660:NS FET裝置結構 660:結構 675:介電材料層 689:頂部NS pFET金屬閘極 S1:NS堆疊 S2:NS堆疊
圖1描繪展示歸因於固定汲極導致能障降低(DIB)的閘極長度縮放減小與FINFET相比使用用於堆疊FET的奈米片(NS) FET的改良效能特性的繪圖；
圖2A說明在製造的早期階段具有第一結晶定向之例示性半導體結構的第一半導體晶圓之截面圖；
圖2B說明根據本申請案之實施例的在製造的早期階段具有第二結晶定向之例示性半導體結構的第二半導體晶圓之截面圖；
圖3A至圖3D描繪根據第一實施例之用於形成垂直堆疊式CMOS (pFET NS GAA/nFET NS GAA)結構的方法步驟；
圖4A至圖4B描繪根據第二實施例之用於形成垂直堆疊式CMOS (pFET NS GAA/nFET NS GAA)結構的方法步驟；
圖5A至圖5B描繪根據第三實施例之用於形成垂直堆疊式CMOS (pFET NS GAA/nFET NS GAA)結構的方法步驟；且
圖6A至圖6B描繪根據第四實施例之用於形成垂直堆疊式CMOS (nFET NS GAA/pFET NS GAA)結構的方法步驟。
200:第二SOI晶圓
202:SOI基板結構
205:頂部基板
208:絕緣體層
212:半導體材料層
214:犧牲半導體通道材料層
216:頂部絕緣硬遮罩接合層
S2:NS堆疊

Claims (25)

  1. 一種垂直堆疊式閘極全環(GAA)半導體裝置，其包含： 一第一FET GAA裝置，其具有由一第一閘極結構包圍之間隔開的奈米片通道之一第一垂直堆疊，間隔開的奈米片通道之該第一垂直堆疊包含一第一結晶定向之一第一通道材料；以及 一第二FET GAA裝置，其具有由一第二閘極結構包圍之間隔開的奈米片通道之一第二垂直堆疊，該第二FET GAA裝置垂直地堆疊於該第一FET GAA裝置頂部上，間隔開的奈米片通道之該第二垂直堆疊包含一第二結晶定向之一第二通道材料，且該第一結晶定向不同於該第二結晶定向。
  2. 如請求項1之垂直堆疊式閘極全環GAA半導體裝置，其進一步包含安置於該第一閘極結構與該第二閘極結構之間的一絕緣體材料接合層。
  3. 如請求項2之垂直堆疊式閘極全環GAA半導體裝置，其中該第一FET GAA裝置為一nFET GAA裝置，該nFET GAA裝置之該結晶定向為一(100)主平面及一(110)側壁定向；且 該第二FET GAA裝置為一pFET GAA裝置，該pFET GAA裝置之該結晶定向為一(110)主平面及一(100)側壁定向。
  4. 如請求項2之垂直堆疊式閘極全環GAA半導體裝置，其中該第一FET GAA裝置為一pFET GAA裝置，該pFET GAA裝置之該結晶定向為一(110)主平面及一(100)側壁定向；且 該第二FET GAA裝置為一nFET GAA裝置，該nFET GAA裝置之該結晶定向為一(100)主平面及一(110)側壁定向。
  5. 如請求項2之垂直堆疊式閘極全環GAA半導體裝置，其中間隔開的奈米片通道之該第一垂直堆疊具有側壁表面且間隔開的奈米片通道之該第二垂直堆疊具有側壁表面，間隔開的奈米片通道之該第一垂直堆疊及該第二垂直堆疊的該等側壁表面為以下中之一者：自對準，或不自對準。
  6. 如請求項3之垂直堆疊式閘極全環GAA半導體裝置，其中該nFET GAA裝置包含： 一基板，一第一絕緣體材料接合層安置於該基板上且間隔開的奈米片通道之該第一垂直堆疊懸置在該第一絕緣體材料接合層上方； 一源極區，其安置為與該第一垂直堆疊之各懸置奈米片通道的一第一末端連通； 一汲極區，其安置為與該第一垂直堆疊之各懸置奈米片通道的一第二末端連通，該第一閘極結構定位成基本上橫向於該第一垂直堆疊之各懸置奈米片通道，該第一閘極結構包圍該源極區與該汲極區之間之該第一垂直堆疊之各懸置奈米片通道的一部分；以及 一高k介電材料層，其包圍該源極區與該汲極區之間之該第一垂直堆疊之各懸置奈米片通道，高k介電材料之每一各別包圍層安置於該第一閘極結構與一各別奈米片通道之間。
  7. 如請求項3之垂直堆疊式閘極全環GAA半導體裝置，其中間隔開的奈米片通道之該第二垂直堆疊懸置在該絕緣體材料接合層上方，該pFET GAA裝置包含： 一源極區，其安置為與該第二垂直堆疊之各懸置奈米片通道的一第一末端連通； 一汲極區，其安置為與該第二垂直堆疊之各懸置奈米片通道的一第二末端連通； 該第二閘極，其定位成基本上橫向於該第二堆疊之各懸置奈米片通道，該第二閘極結構包圍該源極區與該汲極區之間之該第二堆疊之各懸置奈米片通道的一部分；以及 一高k介電材料層，其包圍該源極區與該汲極區之間之該第二垂直堆疊之各懸置奈米片通道，高k介電材料之每一各別包圍層安置於該第二閘極結構與一各別奈米片通道之間。
  8. 一種形成一垂直堆疊式閘極全環(GAA)半導體裝置之方法，該方法包含： 在具有一第一晶體定向之一第一晶圓上形成用於形成間隔開的奈米片通道材料層之一第一垂直堆疊的一第一層化材料結構； 在具有一第二晶體定向之一第二晶圓上形成用於形成間隔開的奈米片通道之一第二垂直堆疊的一第二層化材料結構； 將該第一晶圓接合至該第二晶圓以形成一接合晶圓； 建構一第一GAA電晶體裝置，其包括由一第一閘極結構包圍之間隔開的奈米片通道材料層之該第一垂直堆疊； 翻轉該接合晶圓；以及 建構一第二GAA電晶體裝置，其包括由一第二閘極結構包圍之間隔開的奈米片通道材料層之該第二垂直堆疊。
  9. 如請求項8之方法，其中該第一層化材料結構包括其一頂部表面上之一第一絕緣體材料接合層，且該第二層化材料結構包括其一頂部表面上之一第二絕緣體材料接合層， 該第一晶圓及該第二晶圓接合包含將該第一絕緣體材料接合層接合至該第二絕緣體材料接合層以形成一接合材料層。
  10. 如請求項8之方法，其中該第一晶圓為具有一基板及氧化物層之氧化物上矽(SOI)結構，該建構該第一GAA電晶體裝置包含： 移除該基板及氧化物層以暴露該第一層化材料結構之一表面；以及 蝕刻該第一層化材料結構之部分以形成具有經暴露側壁之間隔開的奈米片通道材料層之該第一垂直堆疊。
  11. 如請求項10之方法，其中該建構該第一GAA電晶體裝置進一步包含： 形成一介電材料層以包圍間隔開的奈米片通道材料層之該所形成第一垂直堆疊的一頂部表面及經暴露側壁表面； 在該所形成介電材料層上方形成一虛設閘極結構； 形成間隔開的奈米片通道材料層之該所形成第一垂直堆疊之一個末端處的一源極區及一相對末端處的一汲極區；以及 移除該所形成虛設閘極結構及介電材料層以暴露該等所形成源極及汲極區之間之間隔開的奈米片通道材料層之該第一垂直堆疊的表面。
  12. 如請求項11之方法，其中間隔開的奈米片通道材料層之該第一垂直堆疊包含交替的半導性材料及介電材料層，該方法進一步包含： 移除該等介電材料層之交替層以懸置該所形成源極區與汲極區之間之其餘垂直堆疊式間隔開的半導性材料層，該等其餘垂直堆疊式間隔開的半導性材料層具有經暴露的頂部表面、底部表面及側壁表面，且該移除進一步導致暴露該接合材料層之一第一表面； 在該接合材料層之該經暴露第一表面上方形成一高k介電材料層，該高k介電材料層進一步包圍該等其餘懸置垂直堆疊式間隔開的半導性材料層之該等經暴露的頂部表面、底部表面及側壁表面； 在該接合材料層之該第一表面上方在該高k介電材料層之頂部上形成該第一閘極結構，且該第一閘極結構延伸以包圍包圍該等其餘懸置垂直堆疊式間隔開的半導性材料層之各頂部表面、底部表面及側壁表面的各該高k介電材料層；以及 在該所形成第一閘極結構之一頂部表面上方形成一另一絕緣體材料接合層。
  13. 如請求項12之方法，其中該第二晶圓為具有一基板及氧化物層之氧化物上矽(SOI)結構，該建構該第二GAA電晶體裝置包含： 翻轉該接合晶圓以將該另一絕緣體材料接合層接合至形成於一第三晶圓之一半導體基板表面上的一絕緣體材料接合層； 移除該第二晶圓之該基板及該等氧化物層； 蝕刻該第二層化材料結構之部分以形成具有經暴露側壁之間隔開的奈米片通道材料層之該第二垂直堆疊； 形成一介電材料層以包圍間隔開的奈米片通道材料層之該所形成第二垂直堆疊的一頂部表面及經暴露側壁表面； 在該所形成介電材料層上方形成一虛設閘極結構； 形成間隔開的奈米片通道材料層之該所形成第二垂直堆疊之一個末端處的源極區及一相對末端處的一汲極區；以及 移除該所形成虛設閘極結構及介電材料層以暴露該等所形成源極及汲極區之間之奈米片通道材料層之該第二垂直堆疊的表面。
  14. 如請求項13之方法，其中奈米片通道材料層之該第二垂直堆疊包含交替的半導性材料及介電材料層，該方法進一步包含： 移除該等介電材料層之交替層以懸置該所形成源極區與汲極區之間之其餘垂直堆疊式間隔開的半導性材料層，該等其餘垂直堆疊式間隔開的半導性材料層具有經暴露的頂部表面、底部表面及側壁表面，且該移除進一步導致暴露該接合材料層之一第二表面； 在該接合材料層之該經暴露第二表面上方形成一高k介電材料層，該高k介電材料層進一步包圍該等其餘懸置垂直堆疊式間隔開的半導性材料層之該等經暴露的頂部表面、底部表面及側壁表面； 在該接合材料層之該第二表面上方在該高k介電材料層之頂部上形成該第二閘極結構，且該第二閘極結構延伸以包圍包圍該等其餘懸置垂直堆疊式間隔開的半導性材料層之各頂部表面、底部表面及側壁表面的各該高k介電材料層。
  15. 如請求項10之方法，其進一步包含： 繼續蝕刻該所形成接合材料層之部分及該第二層化材料結構之部分以形成具有經暴露側壁之間隔開的奈米片通道材料層之該第二垂直堆疊，該等經暴露側壁與間隔開的奈米片通道材料層之該第一垂直堆疊的該等經暴露側壁自對準且進一步與該接合材料層之一其餘未蝕刻部分的側壁自對準。
  16. 如請求項15之方法，其進一步包含： 沈積一介電材料以包圍間隔開的奈米片通道材料層之該所形成第一垂直堆疊的相對經暴露自對準側壁表面、間隔開的奈米片通道材料層之該第二垂直堆疊以及該接合材料層之該其餘未蝕刻部分的該等其他自對準側壁； 移除該介電材料之部分以暴露間隔開的奈米片通道之該第一垂直堆疊；以及 使用一替換金屬閘極(RMG)製程流程形成一虛設金屬閘極結構以包圍間隔開的奈米片通道之該第一垂直堆疊。
  17. 如請求項16之方法，其中該建構該第二GAA電晶體裝置包含： 翻轉該等接合的第一晶圓及第二晶圓； 移除該第二晶圓之該基板及該等氧化物層； 移除該介電材料之其他部分以暴露間隔開的奈米片通道之該第二垂直堆疊；以及 使用該RMG製程流程形成一虛設金屬閘極結構以包圍間隔開的奈米片通道之該第二垂直堆疊。
  18. 如請求項17之方法，其進一步包含： 利用包含一第一功函數金屬材料之一閘極結構替換包圍間隔開的奈米片通道之該第二垂直堆疊之該虛設金屬閘極結構。
  19. 如請求項18之方法，其進一步包含： 翻轉該等接合的第一晶圓及第二晶圓；以及 利用包含一第二功函數金屬材料之一閘極結構替換包圍間隔開的奈米片通道之該第一垂直堆疊之該虛設金屬閘極結構。
  20. 如請求項18之方法，其中： 該第一功函數金屬為一價帶邊緣功函數金屬，且該第二功函數金屬為一導帶邊緣功函數金屬；或 該第一功函數金屬為一導帶邊緣功函數金屬，且該第二功函數金屬為一價帶邊緣功函數金屬。
  21. 一種垂直堆疊式閘極全環(GAA)半導體裝置，其包含： 一第一FET GAA裝置，其具有由一第一閘極包圍之間隔開的奈米片通道之一第一垂直堆疊，奈米片通道之該第一垂直堆疊包含一第一通道材料，其中該第一通道材料包含一第一結晶定向； 一絕緣體材料接合層，其安置於該第一閘極上方；以及 一第二FET GAA裝置，其具有由一第二閘極包圍之奈米片通道之一第二垂直堆疊，該第二FET GAA裝置形成於該絕緣體材料接合層頂部上，奈米片通道之該第二垂直堆疊包含一第二通道材料，其中該第二通道材料包含一第二結晶定向，且該第一結晶定向不同於該第二結晶定向。
  22. 如請求項21之垂直堆疊式閘極全環(GAA)半導體裝置，其中間隔開的奈米片通道之該第一垂直堆疊具有與間隔開的奈米片通道之該第二垂直堆疊的側壁自對準的側壁。
  23. 一種形成一垂直堆疊式閘極全環(GAA)半導體裝置之方法，該方法包含： 將一第一半導體晶圓接合至一第二半導體晶圓； 在該接合第一晶圓上建構具有由一第一閘極包圍之間隔開的奈米片通道之一第一垂直堆疊的一第一FET GAA裝置，間隔開的奈米片通道之該第一垂直堆疊包含一第一通道材料，其中該第一通道材料包含一第一結晶定向； 翻轉該等接合的第一晶圓及第二晶圓； 在該接合第二晶圓上建構具有由一第二閘極包圍之奈米片通道之一第二垂直堆疊的一第二FET GAA裝置，間隔開的奈米片通道之該第二垂直堆疊具有與間隔開的奈米片通道之該第一垂直堆疊的側壁自對準的側壁，間隔開的奈米片通道之該第二垂直堆疊包含一第二通道材料，其中該第二通道材料包含一第二結晶定向，且該第一結晶定向不同於該第二結晶定向。
  24. 如請求項23之方法，其中該在該接合第一晶圓上建構具有由一第一閘極包圍之間隔開的奈米片通道之該第一垂直堆疊的該第一FET GAA裝置包含： 形成包含第二間隔開的奈米片通道之該第二垂直堆疊上方之間隔開的奈米片通道之該第一垂直堆疊的一垂直堆疊，間隔開的奈米片通道之該第二垂直堆疊具有與間隔開的奈米片通道之該第一垂直堆疊的側壁自對準的側壁； 沈積一介電材料以包圍該所形成垂直堆疊之相對自對準側壁； 移除該介電材料之部分以暴露間隔開的奈米片通道之該第一垂直堆疊； 使用一替換金屬閘極(RMG)製程流程形成一虛設金屬閘極結構以包圍間隔開的奈米片通道之該第一垂直堆疊，該方法進一步包含： 翻轉該等接合的第一晶圓及第二晶圓，且在該接合第二晶圓上建構具有由一第二閘極包圍之間隔開的奈米片通道之該第二垂直堆疊的該第二FET GAA裝置，該建構具有由一第二閘極包圍之間隔開的奈米片通道之該第二垂直堆疊的該第二FET GAA裝置包含： 使用該RMG製程流程形成一虛設金屬閘極結構以包圍間隔開的奈米片通道之該第二垂直堆疊； 利用包含一第一功函數金屬材料之一閘極結構替換包圍間隔開的奈米片通道之該第二垂直堆疊之該虛設金屬閘極結構； 翻轉該等接合的第一晶圓及第二晶圓；以及 利用包含一第二功函數金屬材料之一閘極結構替換包圍間隔開的奈米片通道之該第一垂直堆疊之該虛設金屬閘極結構。
  25. 如請求項23之方法，其中該在該接合第一晶圓上建構具有間隔開的奈米片通道之該第一垂直堆疊的該第一FET GAA裝置包含： 形成包含第二間隔開的奈米片通道之該第二垂直堆疊上方之間隔開的奈米片通道之該第一垂直堆疊的一垂直堆疊，間隔開的奈米片通道之該第二垂直堆疊具有與間隔開的奈米片通道之該第一垂直堆疊的側壁自對準的側壁； 沈積一介電材料以包圍該所形成垂直堆疊之相對自對準側壁； 移除該介電材料之部分以暴露間隔開的奈米片通道之該第一垂直堆疊； 使用一替換金屬閘極(RMG)製程流程形成具有一第一功函數金屬材料之一金屬閘極結構以包圍間隔開的奈米片通道之該經暴露第一垂直堆疊； 翻轉該等接合的第一晶圓及第二晶圓以在該接合第二晶圓上建構具有間隔開的奈米片通道之該第二垂直堆疊的該第二FET GAA裝置，該在該接合第二晶圓上建構具有由該第二閘極包圍之間隔開的奈米片通道之該第二垂直堆疊的該第二FET GAA裝置包含： 移除該介電材料之其他部分以暴露間隔開的奈米片通道之該第二垂直堆疊； 使用該RMG製程流程形成具有一第二功函數金屬材料之一金屬閘極結構以包圍間隔開的奈米片通道之該第二垂直堆疊。
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