CN113380628B - 鳍式场效应晶体管器件及其形成方法 - Google Patents

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Abstract

一种方法，包括在衬底上方形成凸出的介电鳍；沿介电鳍的第一侧壁在该介电鳍的上表面形成沟道层，沟道层包括低维材料；在沟道层上方形成栅极结构；在栅极材料的相对侧形成金属源极/漏极区；在沟道层上方形成沟道增强层；以及在栅极结构、金属源极/漏极区及沟道增强层上方形成钝化层。本申请的实施例提供一种鳍式场效应晶体管器件及其形成方法。

Description

鳍式场效应晶体管器件及其形成方法
技术领域
本申请的实施例涉及一种鳍式场效应晶体管器件及其形成方法。
背景技术
半导体器件用于各种电子设备中，诸如，例如，个人计算机、手机、数码相机等和其他电子设备中。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻法图案化各材料层以在其上形成电路组件和元件来制造。
半导体行业通过不断减小最小部件尺寸以提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而能让更多的元件集成到一个特定区内。由于半导体制造工艺中部件尺寸持续减小，出现了更多需要解决的挑战。
附图说明
当与附图一起阅读时，从以下详细描述中可以更好地理解本公开的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A-图6C、图7A、图7B、图8A-图8C、图9A、图9B、图10A、图10B、图11、图12A、图12B、图13A-图13C及图14A-图14C示出了根据实施例的各个制造阶段中的鳍式场效应晶体管(FinFET)器件的截面图。
图15A-图15C示出了根据实施例的FinFET器件的截面图。
图16A-图16C和图17A-图17C示出了根据实施例的各个制造阶段中的FinFET器件的截面图。
图18A-图18D和图19A-图19D示出了根据实施例的各个制造阶段中的FinFET器件的截面图。
图20A-图20D示出了根据另一个实施例的FinFET器件的截面图。
图21A-图21D及图22A-图22D示出了根据另一个实施例的各个制造阶段中的FinFET器件的截面图。
图23示出了在一些实施例中的自对准分子的结构。
图24示出了在一些实施例中形成半导体器件的方法的流程图。
发明内容
在一些实施例中，一种形成FinFET器件的方法，包括：在衬底上方形成凸出的介电鳍；沿所述介电鳍的第一侧壁在所述介电鳍的上表面形成沟道层，所述沟道层包括低维材料；在所述沟道层上方形成栅极结构；在所述栅极材料的相对侧形成金属源极/漏极区；在所述沟道层上方形成沟道增强层；以及在所述栅极结构、所述金属源极/漏极区及所述沟道增强层上方形成钝化层。
在一些实施例中，一种形成FinFET器件的方法，包括：在衬底上方形成介电鳍；在所述介电鳍上方形成沟道层，所述沟道层包括低维材料；在所述沟道层上方形成金属栅极结构；在所述金属栅极结构上方选择性地形成SAM层；在所述SAM层和所述衬底上方沉积金属材料；将胶带贴附到所述金属材料；以及剥离所述胶带去除所述SAM层和所述金属材料的上部，其中，剥离后，所述金属材料的剩余部分形成位于所述金属栅极结构相对侧的所述金属源极/漏极区。
在一些实施例中，一种FinFET器件，包括：衬底；介电鳍，所述介电鳍在所述衬底上方凸出；栅极，所述栅极位于所述介电鳍的上方；沟道层，所述沟道层位于所述介电鳍和所述栅极结构之间，其中，所述沟道层包括低维材料，并沿所述介电鳍的侧壁在所述介电鳍的上表面延伸；沟道增强层，所述沟道增强层位于所述栅极结构和所述沟道层之间；以及金属源极/漏极区，所述金属源极/漏极区位于所述栅极结构相对侧。
本申请的实施例提供了具有低维材料的鳍式场效应晶体管器件及方法。
具体实施方式
以下公开提供了许多不同实施例或实例以实现本发明的不同特征。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。在本文讨论中，除非另有说明，不同附图中相同或相似参考号是指由相同或相似工艺使用相同或相似材料形成的相同或相似元件。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，FinFET器件通过以下步骤形成：在衬底上方形成凸出的介电鳍以及沿介电鳍的第一侧壁在介电鳍的上表面形成沟道层，该沟道层包括低维材料。然后，栅极结构形成在沟道层的上方，并且金属源极/漏极区形成在栅极结构的相对侧。再者，沟道增强层形成在沟道层的上方，并且钝化层形成在栅极结构、金属源极/漏极区和沟道增强层的上方。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A-图6C、图7A、图7B、图8A-图8C、图9A、图9B、图10A、图10B、图11、图12A、图12B、图13A-图13C及图14A-图14C示出了根据实施例的各个制造阶段的FinFET100的截面图。在本文的讨论中，数量相同但字母不同的部件(例如，图1A和图1B)描述了同一制造阶段中的相同器件的截面图，但是是沿不同的剖面。另外，相同字母的部件(例如，图1A和图2A)描述了沿同一截面的截面图。
参见图1A，在衬底101的上方依次形成介电层103和介电层105。然后，在介电层105上方形成图案化掩模层106，诸如图案化光刻胶。使用图案化掩模层106作为图案化掩模来执行蚀刻工艺102以将介电层105图案化。图1B示出了图1A的FinFET器件100的顶视图，图1A示出了沿图1B的截面A-A的FinFET器件100的截面图。
衬底101可以为半导体衬底，诸如块状半导体、绝缘体上半导体(ISO)衬底等，该半导体衬底可以掺杂(例如，用P型或N型掺杂剂)或未掺杂。衬底101可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可能是，例如，掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常设置在硅衬底或玻璃衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底101的材料可以包括硅；锗；复合半导体，其包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其包括硅锗、磷砷化镓、铝砷化铟、铝砷化镓、镓砷化铟、镓磷化铟和/或磷化砷镓铟；或其组合。衬底101也可以由其他材料，诸如蓝宝石、铟锡氧化物(ITO)等形成。
介电层103由合适的介电材料形成并可以用作后续蚀刻工艺102中的蚀刻停止层(例如，活性离子蚀刻(RIE)自停止层)。例如，介电层103可以由介电材料形成以提供刻蚀选择性，该介电材料与介电层105的介电材料不同。介电层103的实例材料包括氮化硅、硅炭氮化物、硅碳氮氧化物等。介电层103可以通过合适的形成方法形成，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)等。
在一些实施例中，介电层105由低K介电材料形成，诸如k-值小于约3.0的介电材料。介电层105的实例材料包括氧化硅、氟掺杂氧化硅、碳掺杂氧化硅、多孔氧化硅、二维(2D)绝缘体材料(例如六方氮化硼(hBN))等。可以使用合适的方法，诸如CVD、PVD等来形成介电层105。介电层105的低k介电材料可以有助于更好地对形成的FinFET进行静电控制。另外，低k介电材料可以有助于实现后续蚀刻工艺形成的介电鳍结构的更好的纵横比(例如宽高比)。
图1A示出了作为单层的介电层105的非限制性实例。在一些实施例中，介电层105具有多层结构。例如，介电层105可以包括一层大带间隙二维(2D)绝缘体材料(例如，hBN)和一层高K介电材料(例如，Al2O3、HfO2等)，由于具有光滑的原子表面，二维(2D)绝缘体材料可以抑制表面散射。
仍参见图1A和1B，在介电层105上方形成图案化掩模层106，诸如图案化光刻胶。执行蚀刻工艺102，诸如各向异性蚀刻工艺，以将介电层105图案化。蚀刻工艺后，形成介电鳍结构105(见图2A和2B)。为了便于讨论，介电鳍结构105也可以被称为介电鳍105或仅仅是下文中讨论的鳍105。
形成介电鳍结构105的执行蚀刻工艺102可以是任何可接受的蚀刻工艺，诸如RIE、中性束蚀刻等、或其组合。在所述的实施例中，蚀刻工艺具有各向异性。蚀刻工艺蚀刻介电层105的材料的速率大于蚀刻介电层103的材料的速率，使得蚀刻在介电层103(也被称为隔离层)停止。蚀刻工艺102结束后，图案化掩模层106通过合适的去除工艺，诸如剥离或灰化、去除。
图2A和2B示出了蚀刻工艺102后的介电鳍105。如图2A中所示的，介电鳍105在衬底101和介电层103上方凸出。在图2A和图2B的实例中，介电鳍105具有沿图2B的水平方向(例如，沿截面A-A的方向)的纵轴。
然后，在图3A和3B中，沟道层107(也被称为沟道材料)共形地形成在介电鳍105和介电层103上。在一些实施例中，沟道层107包括低维材料，诸如二维(2D)材料、碳纳米管、石墨烯纳米带等。在整个说明中，术语“二维”是指层厚度小(例如，原子级薄度)，例如，小于约10nm、小于约5nm或小于约1nm。在一些实施例中，沟道层107的厚度在约0.3nm到约1nm的范围内，诸如在约0.3nm到约0.7nm之间。在一些实施例中，沟道层107为单层(例如，一个原子层)。在一些实施例中，沟道层107为具有两个单层的双层结构，在后续加工中，上层单层转换成沟道增强层(例如，109，见图13A)。
低维材料可以在非常小的厚度上保持高本征迁移率，例如，直至一个原子层。原子级薄度沟道材料提供用于较佳静电控制的理想几何形状。原子级薄度沟道材料抑制在先进加工节点缩放的主动器件引起的短沟道效应。在一些实施例中，原子级薄度沟道材料可以具有合理的带间隙尺寸，诸如约1eV，使得它们具有半导体性能(例如，能从OFF(关闭)状态切换到ON(打开)状态，相反，通过控制电压)，在具有较佳ON状态性能(例如，在ON状态具有较高的电流密度)的同时，半导体性能具有OFF状态(例如，具有较小漏电流或无漏电流)。基于原子结构，也可以形成具有金属或绝缘性能的低维材料。例如，二维材料，诸如八面体相结构过渡金属二硫化物(1T TMD)相当于导电材料，二维材料，诸如(hBN)相当于绝缘材料。
可以使用几种低维材料(例如，半导体低维材料)形成沟道层107。沟道层107用实例低维材料包括碳纳米管网络、定向碳纳米管、一层或多层半导体二维(2D)材料，诸如TMD、石墨烯纳米带等。
可以形成美国专利申请No.16/837,261所描述的低维材料层，在此通过引用将其全部并入本文中。碳纳米管网络可以由浸润工艺生长的单壁碳纳米管(SWCNT)形成。在平面图中，碳纳米管网络可以看似多个随意布置的直(或略弯)管(长度不同)。定向碳纳米管可以使用高温含碳前驱体生长而成，使得前驱体降解生成碳。在平面图中，定向碳纳米管在同一方向大致一致的纵向方向，并且可以具有相似长度。TMD层包括由沉积法，诸如PECVD，形成的过渡金属和VIA族元素的化合物。过渡金属可以是W、Mo、Ti、V、Co、Ni、Zr、Tc、Rh、Pd、Hf、Ta、Re、Ir、Pt等。IA族元素可以包括硫(S)、硒(Se)、碲(Te)等。实例TMD层包括MoS2、WS2、WSe2、MoSe2、MoTe2等。石墨烯纳米带为纳米带，该纳米带可以由纳米切除术、外延沉积方法，诸如CVD等形成。应当理解的是，可以使用其他可接受的二维材料。在低维材料层包括分立元件，诸如碳纳米管或石墨烯纳米带的实施例中，低维材料层可以进一步包括介电材料以填充分立元件之间的空间。
仍参考图3A和3B，沟道层107形成后，图案化掩模层108，诸如图案化光刻胶，在介电鳍105的上表面105U上方形成。然后，执行各向异性蚀刻工艺110，诸如等离子体蚀刻工艺以去除未被图案化掩模层108保护的沟道层107的水平部分(例如，介电层103的上表面上方的部分)。各向异性蚀刻工艺110结束后，通过合适的去除工艺，诸如剥离或灰化，去除图案化掩模层108。
图4A和4B示出了图3A和3B流程后的FinFET器件100。如图4A和4B所示，沟道层107覆盖介电层105的上表面105U和介电鳍105的侧壁。
然后，在图5A和5B中，图案化掩模层111，诸如图案化光刻胶，在沟道层107的上表面上方形成。然后，执行各向异性蚀刻工艺112，诸如等离子体蚀刻工艺，来将介电鳍105和沟道层107图案化，使得布置在图案化掩模层111的边界(例如，侧壁)外侧的介电鳍105和沟道层107的部分被去除。可以使用各向异性蚀刻工艺112来微调介电鳍105的维度，或可以使用各向异性蚀刻工艺来切割介电鳍105以将介电鳍与在位于形成的器件的其他区域的其他介电鳍(未示出)分离。各向异性蚀刻工艺112结束后，通过合适的去除工艺，诸如剥离或灰化，去除图案化掩模层111。
图6A-图6C示出了图5A和5B流程后的FinFET器件100。要注意的是，图6C示出了沿图6A中截面B-B的FinFET器件100的截面图。介电鳍105如图6B所描述的顶视图中的虚线所示。
如图6A-图6C所示，各向异性蚀刻工艺112后，沟道层107覆盖介电鳍105的上表面105U和介电鳍105的第一侧壁105A，而第二侧壁105B未被沟道层107覆盖(例如，暴露)。
然后，在图7A和7B中，图案化掩模层113，诸如图案化光刻胶，形成在如图6A-图6C所示的结构的上方。图案化掩模层113的开口114的长度D1小于介电鳍105的长度D2，并且开口将沟道层107的上表面的部分暴露出来。另外，如图7B所示，开口114的宽度D3大于沟道层107的宽度D4，并且将开口114下面的介电层103的上表面的部分暴露出来。
然后，在图8A-图8C中，栅极结构116形成在介电鳍105和沟道层107上方的图案化掩模层113的开口114中(见图7A)。在一些实施例中，栅极结构116为金属栅极结构并包括栅极介电层115和栅电极117。例如，栅极介电层115可以为氧化硅、氮化硅及其多层等，也可以根据可接受的技术沉积。在一些实施例中，栅极介电层115为高k介电材料，而且在这些实施例中，栅极介电层115可以具有约大于7.0的K值，并可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti和Pb的硅化物、其多层和其组合。栅极介电层115的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)等。在一些实施例中，栅极介电层115由SiO2、高k介电材料(例如，Al2O3、HfO2)、绝缘大带间隙2D材料(例如hBN)或其组合形成。栅极介电层115的厚度可以在约0.5nm到约15nm之间。如图8A-图8C所示，栅极介电层115共形地形成在介电鳍105和沟道层107的上方。
然后，栅电极117形成在栅极介电层115的上方并填充图案化掩模层113的开口114(见图7A)的剩余部分。栅电极117可以由金属或含金属材料，诸如Cu、Al、W等、或其组合、或其多层形成，且可以由电镀、无电式电镀、PVD、CVD或其他合适的方法形成。栅电极117形成后，可以执行平坦化工艺，诸如化学机械抛光(CMP)，以从图案化掩模层113的上表面去除栅极介电层115的多余部分和栅电极117的材料。因此，产生的栅电极117和栅极介电层115的材料的剩余部分形成FinFET器件100的栅极结构116。也可以由合适的去除工艺，诸如剥离或灰化，去除图案化掩模层113。
然后，在图9A和9B中，例如，在栅电极117的上表面和侧壁的上方选择性地形成自组装分子(SAM)层119。SAM层119包括贴附到栅电极117的上表面和侧壁的多个自组装分子。图23示出了SAM层的自对准分子。
暂参见图23，示出了自对准分子的一般模型2301。一般模型2301包括SAM头组H、SAM端组R和SAM头组H与SAM端组R之间的SAM尾部。在一些实施例中，SAM头组H贴附到一个表面(例如，栅电极117的上表面或侧壁)，SAM端组R通过SAM尾部贴附到SAM头组H并从贴附表面，如针状物或纤维，凸出。SAM层119中SAM分子的长度LSAM(见图9A)确定SAM层119的厚度。图23还示出了两种实例SAM分子2302和2305，该实例SAM分子具有不同的SAM头组和SAM端组。
再次参考图9A和9B，选择用于形成SAM层119的SAM分子的类型，使得SAM分子的SAM头组H仅贴附到金属。换言之，选择SAM分子，使得SAM层119选择性地形成(例如，贴附到)在栅电极117的上表面和侧壁上。适用于SAM层119的实例SAM分子包括烷硫醇或有机膦酸。在一些实施例中，通过在包括SAM分子的SAM溶液中浸渍栅电极117形成SAM层119。如上所述，SAM分子的长度LSAM确定SAM层119的厚度LSAM，反过来确定栅极结构116和随后形成的源极/漏极区121之间的距离，稍后会详细讨论。SAM层119的厚度LSAM可以在3埃到约30埃的范围内。图9A还示出了SAM层119的厚度LSAM、FinFET器件100的栅极长度Lg以及FinFET器件100的沟道长度Lch。在所示实例中，栅极长度Lg、沟道长度Lch及SAM层的LSAM之间的关系如下：Lch＝Lg+2×LSAM。
然后，在图10A和10B中，金属层121形成在图9A和9B的结构的上方。基于形成的器件的类型(例如，N型或P型)，金属层121可以由N型金属或P型金属形成。金属层121的实例材料包括IIIB族金属(例如Sc)、IVB族金属(例如Ti)、VB族金属(例如Nb)、VIB族金属(例如Cr、W)、VIIIB族金属(例如Ni、Pd、Pt)、IB族金属(例如Ag、Au)、IIIA族金属(例如Al)等。在一些实施例中，Sc、Ti、Cr、Ni、Al等用作形成金属层121的N型金属。在一些实施例中，Nb、Pd、Pt,、Au等用作形成金属层121的P型金属。金属层121可以由合适的形成方法，诸如PVD、CVD、ALD等形成。值得注意的是，由于SAM层119阻挡金属层121的这些区域，在SAM层119的向下放的栅电极117的相对侧具有间隙118。在所述实施例中，间隙118的尺寸由SAM层119的宽度LSAM确定。
然后，在图11中，胶带123贴附到金属层121的上表面。然后，胶带123被剥离。SAM层119和金属层121的上部分(例如上层)由剥离带去除。
图12A和图12B示出了胶带123剥离后的FinFET器件100。金属层121的剩余部分形成FinFET器件100的源极/漏极区121。由于源极/漏极区121由金属材料形成，源极/漏极区121也可以被称为金属源极/漏极区。
如图12A和图12B所示，栅电极117和源极/漏极区121之间具有间隙。在所述实施例中，在源极/漏极区121的上表面测量的栅电极117和源极/漏极区121之间的间隙的宽度与SAM层119的宽度LSAM(或SAM分子的长度LSAM)相同。在图12A中，源极/漏极区121沿介电鳍105的第二侧壁105B延伸并与介电鳍105的第二侧壁105B接触。另外，在图12A中，源极/漏极区121沿介电鳍105的上表面和沟道层107的上表面延伸。换言之，图12A中源极/漏极区121具有布置在介电鳍105的上表面(或沟道层107的上表面)的上方的凸出121P。图12A和图12B中所示的源极/漏极区121的形状仅为非限制性实例。基于SAM层119的厚度(例如，LSAM)，源极/漏极区121的其他形状也有可能(例如，见图15A)，这些变形及其他变形完全是为了包含在本公开的范围内。
然后，在图13A-图13C中，执行掺杂工艺124以将沟道层107的上层转换为沟道增强层109。在一些实施例中，通过掺杂工艺124，诸如电荷交换、虚拟门控等，沟道增强层109被功能化，并且，因此，电荷运输载流子(例如电子或空洞)包括在沟道增强层109中。在图13A-图13C的实例中，沟道层107具有双层结构，该双层结构具有两个单层的2D低维材料。通过掺杂工艺124掺杂沟道层107的上层(例如，上单层)形成沟道层107(例如，沟道增强层109)的掺杂层。在一些实施例中，掺杂工艺124是等离子体工艺，该工艺使用气源，包括O2、N2、一氧化氮(NO)等执行。在所述实施例中，气源包括O2气体，随后在O2等离子体中点燃，该O2等离子体与沟道层107的上层反应(例如，氧化)并将上层转换为沟道增强层109(例如，沟道层的氧化物)。例如，沟道层107可以由包括W或Mo的金属形成，O2等离子体将沟道层107的上层转换为WOx或MoOx。在一些实施例中，通过将化学溶液(例如，AuCl3溶液)施加到沟道层107上执行掺杂工艺，使得沟道层107的上层被转换为沟道增强层109。例如，沟道层107(或FinFET器件100)可以浸渍到掺杂工艺用化学溶液中。在一些实施例中，执行一氧化氮气体退火工艺以将沟道层107的上层转换为沟道增强层109。除了上述掺杂工艺，形成沟道增强层109的其他方法也有可能(例如，见图16A-图16B及其讨论)，这些方法完全是为了包含在本公开的范围内。
仍参见图13A-图13C，基于栅极结构的栅极长度Lg，沟道层107的部分，诸如栅电极117正下方的沟道层107的上层的部分可以被或不被转换为沟道增强层109。图13A示出了沟道层107的上层被完全转换为沟道增强层109的实例。在一些实施例中，栅电极117可以从掺杂工艺124阻挡其正下方的沟道层107的部分(例如，107UC)，因此，沟道层107的上层的该部分107UC(以虚线表示)未被转换为沟道增强层109，而沟道层107的上层的其他部分被转换为沟道增强层109。
然后参照图14A-图14C，在图13A-图13C的结构的上方形成钝化层125，在钝化层125中形成接触件127，以电耦合到源极/漏极区121。
在一些实施例中，钝化层125包括合适的介电材料，诸如氧化硅、高k介电材料(例如，Al2O3、HfO2)、绝缘大带间隙2D材料(例如，hBN)等或其组合，该介电材料由合适的形成方法，诸如PVD、CVD、ALD等形成。然后，例如通过光刻法和蚀刻技术在钝化层125中形成开口以暴露源极/漏极区121。然后，接触件127，也被称为接触插塞或源极/漏极接触件，形成在开口中。接触件127可以由导电材料，诸如Cu、Al、W等或其组合或其多层形成，也可以由如电镀、无电式电镀、PVD、CVD或其他合适的方法形成。图14B示出了FinFET器件100的顶视图，由于在该顶视图中不可见，介电鳍105和金属源极/漏极区121以虚线表示。
熟练技术人员容易理解的是，附加工艺可以按照图14A-图14C的流程进行，以完成FinFET器件100的制造。例如，介电层中的附加介电层和附加导电部件(例如，通孔和金属线)可以形成在钝化层125的上方以形成FinFET器件100的互连结构。在此不再详述。
根据一个实施例，图15A-图15C示出了FinFET器件100的截面图。FinFET器件100A与图14A-图14C中FinFET器件100相似，但是金属源极/漏极区121不具有在介电鳍105的上表面上方形成的凸起121(见图12A的表)。在图9A的流程中，可以通过增大SAM层119的厚度LSAM实现。因此，栅电极117和金属源极/漏极区121之间的间隙增大，金属源极/漏极区121沿介电鳍105的第二侧壁105B延伸但不沿介电鳍105的上表面延伸。
根据一个实施例，图16A-图16C和图17A-图17C示出了不同制造阶段中的FinFET器件100B的截面图。FinFET器件100B与图14A-图14C中的FinFET器件100相似，但是FinFET器件100B的沟道增强层109通过FinFET器件100用沉积工艺，而非掺杂工艺形成。特别是，在图13A对应FinFET器件100用流程的图16A中，FinFET器件100B的沟道增强层109通过在沟道层107的上方沉积材料层(例如，沟道层107的材料的氧化物)形成。在图16A-图16C的实例中，沟道层10为半导体2D低维材料的单个单层。如图16A所示，沟道增强层109形成在栅电极117的相对侧，并且面向衬底101的沟道增强层109的下表面与面向衬底101的栅极介电层115的下表面齐平。值得注意的是，在图16A-图16C中，沟道增强层109未形成在栅电极117的下方(例如，正下方)。
图17A-图17C示出了钝化层125和接触件127形成后的FinFET器件100B。由于流程与图14A-图14C的流程相似，因此，细节不再复述。
根据一个实施例，图18A-图18D和图19A-图19D示出了不同制造阶段中的FinFET器件100C的截面图。FinFET器件100C与图14A-图14C中的FinFET器件100相似，并可以由相似工艺形成。但是，在图5A的蚀刻工艺112期间，蚀刻工艺112为选择性蚀刻工艺，该工艺在基本不攻击介电层105的基础上去除沟道层107的暴露部分(例如，未被图案化掩模层111保护的部分)。因此，在蚀刻工艺112后，暴露出布置在沟道层107侧向伸展外的介电鳍105的端部分(例如，未在沟道层107的正下方的部分)的表面(例如，上表面和侧壁)。随后，按照图7A-图7B、图8A-图8C、图9A-图9B、图10A-图10B及11的相似流程，在介电鳍105的端部分的上方形成了栅极结构116、SAM层119、金属层121，并形成了金属源极/漏极区121。值得注意的是，图18D示出了沿图18A的截面的FinFET器件100C的截面图。
然后，在图19A-图19D中，使用掺杂工艺将沟道层107的上层转换为沟道增强层109，然后形成了钝化层125，并且按照图13A-图13C和图14A-图14C的相似流程，在钝化层125中形成了接触件127，以电耦合到金属源极/漏极区121。值得注意的是，在图19A的实例中，金属源极/漏极区121沿沟道增强层109的侧壁和沟道层107的侧壁延伸，但不沿沟道增强层109的上表面延伸。
根据另一个实施例，图20A-图20D示出了FinFET器件100D的截面图。FinFET器件100D与图19A-图19D中的FinFET器件100C相似，但是金属源极/漏极区121沿沟道增强层109的侧壁和沟道增强层109的上表面延伸。由于制造过程中SAM层119的宽度LSAM不同，使得FinFET器件100C和FinFET器件100D有所不同。
根据另一个实施例，图21A-图21D和图22A-图22D示出了不同制造阶段中FinFET器件100E的截面图。FinFET器件100E与图14A-图14C中的FinFET器件100相似，但是金属源极/漏极区121形成在介电鳍105的端部分的上方，使得金属源极/漏极区121不沿介电鳍105的第二侧壁105B延伸。图21A-21D与FinFET器件100的图12A和图12B中的加工阶段相对应。图22A-22D与FinFET器件100的图14A-图14C中的加工阶段相对应。
图24示出了一些实施例中的形成半导体器件的方法1000的流程图。应当理解的是，图24所述的实施例方法仅仅是许多可能实施例方法的一个实例。本领域技术人员应当认识多种变形、替代和修改。例如，图24所述各个步骤可以增加、去除、替换、重新排列或重复。
参见图24，在步骤1010中，形成在衬底上方凸出的介电鳍。在步骤1020中，在介电鳍的上表面沿介电鳍的第一侧壁形成沟道层，该沟道层包括低维材料。在步骤1030中，栅极结构形成在沟道层的上方。在步骤1040中，金属源极/漏极区形成在栅极结构的相对侧上。在步骤1050中，沟道增强层形成在沟道层的上方。在步骤1060中，钝化层形成在栅极结构、金属源极/漏极区及沟道增强层的上方。
实施例可以实现优点。例如，使用低维材料的各个实施例FinFET器件结构提供用于下一代器件的有前途的候选FinFET结构。使用沟道层的低维材料，使得静电控制较佳，并且可以抑制短沟道效应。在ON状态期间达到高电流密度的同时，半导体低维材料的带间隙尺寸(例如，约1eV)可以允许形成的器件的完整OFF状态。通过调节SAM层119的厚度LSAM，可以轻易调节源极/漏极区121的形状和源极/漏极区121与栅电极117之间的间隙尺寸，以满足不同的设计要求。
根据一个实施例，方法包括：在衬底上方形成凸出的介电鳍；沿该介电鳍的第一侧壁在该介电鳍的上表面形成沟道层，该沟道层包括低维材料；在沟道层上方形成栅极结构；在该栅极材料的相对侧形成金属源极/漏极区；在沟道层上方形成沟道增强层；以及在栅极结构、金属源极/漏极区及沟道增强层上方形成钝化层。在一个实施例中，低维材料包括二维半导体材料、碳纳米管或石墨烯纳米带。在一个实施例中，二维半导体材料包括MoS2、WS2或WSe2。在一个实施例中，形成所述金属源极/漏极区包括：在栅极结构的上表面和侧壁上方选择性地形成SAM层；在SAM层及衬底上方形成金属层；在沉积金属层上方贴附胶带；以及剥离胶带，其中，剥离胶带去除SAM层和沉积金属层的上部分，其中，剥离后，沉积金属层的剩余部分形成金属源极/漏极区，其中，剥离后栅极结构和金属源极/漏极区之间具有间隙。在一个实施例中，方法还包括通过调节SAM层的分子长度来调节栅极结构和金属源极/漏极区之间的间隙。在一个实施例中，金属源极/漏极区沿介电鳍的第二侧壁延伸。在一个实施例中，金属源极/漏极区还沿远离衬底的沟道层的上表面延伸。在一个实施例中，形成沟道增强层包括执行等离子体工艺以将沟道层的上层转换为沟道增强层。在一个实施例中，形成沟道增强层包括将化学溶液施加到沟道层以将沟道层的上层转换为沟道增强层。在一个实施例中，形成沟道增强层包括在沟道层上方沉积低维材料的氧化物。在一个实施例中，方法还包括在钝化层中形成开口以将栅极结构和金属源极/漏极区暴露出来；以及在开口中形成接触插塞。
根据一个实施例，方法括：在衬底上方形成介电鳍；在介电鳍上方形成沟道层，该沟道层包括低维材料；在沟道层上方形成金属栅极结构；在金属栅极结构上方选择性地形成SAM；在SAM层和所述衬底上方沉积金属材料；将胶带贴附到金属材料；以及剥离胶带去除SAM层和金属材料的上部，其中，剥离后，金属材料的剩余部分形成位于金属栅极结构相对侧的金属源极/漏极区。在一个实施例中，方法还包括：剥离后，掺杂沟道层以将沟道层的上层转换为沟道增强层。在一个实施例中，掺杂沟道层包括通过执行等离子体工艺来掺杂沟道层。在一个实施例中，沉积金属材料包括沉积P型金属材料或N型金属材料。在一个实施例中，剥离后，栅极结构和金属源极/漏极区之间具有间隙，其中，方法还包括调节SAM层中的分子的分子长度以调节间隙的宽度。
根据一个实施例，FinFET器件包括：衬底；在衬底上方凸出的介电鳍；介电鳍上方的栅极；介电鳍和栅极结构之间的沟道层，其中，沟道层包括低维材料，并沿介电鳍的侧壁在介电鳍的上表面延伸；位于栅极结构和沟道层之间的沟道增强层；以及在栅极结构相对侧的金属源极/漏极区。在一个实施例中，低维材料包括二维半导体材料、碳纳米管或石墨烯纳米带，其中，沟道增强层为沟道层的掺杂层。在一个实施例中，沟道层覆盖介电鳍的上表面的第一部分并将介电鳍的上表面的第二部分暴露出来，其中，面向衬底的金属源极/漏极区的下表面与介电鳍的第二部分接触。在一个实施例中，沟道增强层包括沟道层的氧化物。
在一些实施例中，一种形成FinFET器件的方法，包括：在衬底上方形成凸出的介电鳍；沿所述介电鳍的第一侧壁在所述介电鳍的上表面形成沟道层，所述沟道层包括低维材料；在所述沟道层上方形成栅极结构；在所述栅极材料的相对侧形成金属源极/漏极区；在所述沟道层上方形成沟道增强层；以及在所述栅极结构、所述金属源极/漏极区及所述沟道增强层上方形成钝化层。在一些实施例中，低维材料包括二维半导体材料、碳纳米管或石墨烯纳米带。在一些实施例中，二维半导体材料包括MoS2、WS2或WSe2。在一些实施例中，形成所述金属源极/漏极区包括：在所述栅极结构的上表面和侧壁上方选择性地形成自组装分子(SAM)层；在所述SAM层及所述衬底上方形成金属层；在所述沉积金属层上方贴附胶带；以及剥离所述胶带，其中，剥离所述胶带去除所述SAM层和所述沉积金属层的上部份，其中，剥离后，所述沉积金属层的剩余部分形成所述金属源极/漏极区，其中，剥离后所述栅极结构和所述金属源极/漏极区之间具有间隙。在一些实施例中，还包括通过调节所述SAM层的分子长度来调节所述栅极结构和所述金属源极/漏极区之间的所述间隙。在一些实施例中，金属源极/漏极区沿所述介电鳍的第二侧壁延伸。在一些实施例中，金属源极/漏极区还沿远离所述衬底的所述沟道层的上表面延伸。在一些实施例中，形成所述沟道增强层包括执行等离子体工艺以将所述沟道层的上层转换为所述沟道增强层。在一些实施例中，形成所述沟道增强层包括将化学溶液施加到所述沟道层以将所述沟道层的上层转换为所述沟道增强层。在一些实施例中，形成所述沟道增强层包括在所述沟道层上方沉积所述低维材料的氧化物。在一些实施例中，还包括：在所述钝化层中形成开口以将所述栅极结构和所述金属源极/漏极区暴露出来；以及在所述开口中形成接触插塞。
在一些实施例中，一种形成FinFET器件的方法，包括：在衬底上方形成介电鳍；在所述介电鳍上方形成沟道层，所述沟道层包括低维材料；在所述沟道层上方形成金属栅极结构；在所述金属栅极结构上方选择性地形成SAM层；在所述SAM层和所述衬底上方沉积金属材料；将胶带贴附到所述金属材料；以及剥离所述胶带去除所述SAM层和所述金属材料的上部，其中，剥离后，所述金属材料的剩余部分形成位于所述金属栅极结构相对侧的所述金属源极/漏极区。在一些实施例中，还包括：剥离后，掺杂所述沟道层以将所述沟道层的上层转换为沟道增强层。在一些实施例中，掺杂所述沟道层包括通过执行等离子体工艺来掺杂所述沟道层。在一些实施例中，沉积所述金属材料包括沉积P型金属材料或N型金属材料。在一些实施例中，剥离后所述栅极结构和所述金属源极/漏极区之间具有间隙，其中，所述方法还包括调节所述SAM层中的分子的分子长度以调节所述间隙的宽度。
在一些实施例中，一种FinFET器件，包括：衬底；介电鳍，所述介电鳍在所述衬底上方凸出；栅极，所述栅极位于所述介电鳍的上方；沟道层，所述沟道层位于所述介电鳍和所述栅极结构之间，其中，所述沟道层包括低维材料，并沿所述介电鳍的侧壁在所述介电鳍的上表面延伸；沟道增强层，所述沟道增强层位于所述栅极结构和所述沟道层之间；以及金属源极/漏极区，所述金属源极/漏极区位于所述栅极结构相对侧。在一些实施例中，低维材料包括二维半导体材料、碳纳米管或石墨烯纳米带，其中，所述沟道增强层为沟道层的掺杂层。在一些实施例中，沟道层覆盖所述介电鳍的上表面的第一部分并将所述介电鳍的上表面的第二部分暴露出来，其中，面向所述衬底的所述金属源极/漏极区的下表面与所述介电鳍的所述第二部分接触。在一些实施例中，沟道增强层包括所述沟道层的氧化物。
以上内容描述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域普通技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种形成鳍式场效应晶体管器件的方法，包括：
在衬底上方形成凸出的介电鳍；
沿所述介电鳍的第一侧壁在所述介电鳍的上表面形成沟道层，所述沟道层包括低维材料；
在所述沟道层上方形成栅极结构；
在所述栅极结构的相对侧形成金属源极/漏极区；
在所述沟道层上方形成沟道增强层，所述沟道增强层与所述栅极结构的栅极介电层直接接触；以及
在所述栅极结构、所述金属源极/漏极区及所述沟道增强层上方形成钝化层。
2.根据权利要求1所述的方法，其中，所述低维材料包括二维半导体材料、碳纳米管或石墨烯纳米带。
3.根据权利要求2所述的方法，其中，所述二维半导体材料包括MoS2、WS2或WSe2。
4.根据权利要求1所述的方法，其中，形成所述金属源极/漏极区包括：
在所述栅极结构的上表面和侧壁上方选择性地形成自组装分子层；
在所述自组装分子层及所述衬底上方沉积金属层；
在所述沉积的金属层上方贴附胶带；以及
剥离所述胶带，其中，剥离所述胶带去除所述自组装分子层和所述沉积的金属层的上部份，其中，剥离后，所述沉积的金属层的剩余部分形成所述金属源极/漏极区，其中，剥离后所述栅极结构和所述金属源极/漏极区之间具有间隙。
5.根据权利要求4所述的方法，还包括通过调节所述自组装分子层的分子长度来调节所述栅极结构和所述金属源极/漏极区之间的所述间隙。
6.根据权利要求5所述的方法，其中，所述金属源极/漏极区沿所述介电鳍的第二侧壁延伸。
7.根据权利要求6所述的方法，其中，所述金属源极/漏极区还沿远离所述衬底的所述沟道层的上表面延伸。
8.根据权利要求1所述的方法，其中，形成所述沟道增强层包括执行等离子体工艺以将所述沟道层的上层转换为所述沟道增强层。
9.根据权利要求1所述的方法，其中，形成所述沟道增强层包括将化学溶液施加到所述沟道层以将所述沟道层的上层转换为所述沟道增强层。
10.根据权利要求1所述的方法，其中，形成所述沟道增强层包括在所述沟道层上方沉积所述低维材料的氧化物。
11.根据权利要求1所述的方法，还包括：
在所述钝化层中形成开口以将所述栅极结构和所述金属源极/漏极区暴露出来；以及
在所述开口中形成接触插塞。
12.一种形成鳍式场效应晶体管器件的方法，包括：
在衬底上方形成介电鳍；
在所述介电鳍上方形成沟道层，所述沟道层包括低维材料；
在所述沟道层上方形成金属栅极结构；
在所述金属栅极结构上方选择性地形成自组装分子层；
在所述自组装分子层和所述衬底上方沉积金属材料；
将胶带贴附到所述金属材料；以及
剥离所述胶带去除所述自组装分子层和所述金属材料的上部，其中，剥离后，所述金属材料的剩余部分形成位于所述金属栅极结构相对侧的金属源极/漏极区。
13.根据权利要求12所述的方法，还包括：剥离后，掺杂所述沟道层以将所述沟道层的上层转换为沟道增强层。
14.根据权利要求13所述的方法，其中，掺杂所述沟道层包括通过执行等离子体工艺来掺杂所述沟道层。
15.根据权利要求12所述的方法，其中，沉积所述金属材料包括沉积P型金属材料或N型金属材料。
16.根据权利要求12所述的方法，其中，剥离后所述栅极结构和所述金属源极/漏极区之间具有间隙，其中，所述方法还包括调节所述自组装分子层中的分子的分子长度以调节所述间隙的宽度。
17.一种鳍式场效应晶体管器件，包括：
衬底；
介电鳍，所述介电鳍在所述衬底上方凸出；
栅极结构，所述栅极结构位于所述介电鳍的上方；
沟道层，所述沟道层位于所述介电鳍和所述栅极结构之间，其中，所述沟道层包括低维材料，并沿所述介电鳍的侧壁在所述介电鳍的上表面延伸；
沟道增强层，所述沟道增强层位于所述栅极结构和所述沟道层之间，所述沟道增强层与所述栅极结构的栅极介电层直接接触；以及
金属源极/漏极区，所述金属源极/漏极区位于所述栅极结构相对侧。
18.根据权利要求17所述的鳍式场效应晶体管器件，其中，所述低维材料包括二维半导体材料、碳纳米管或石墨烯纳米带，其中，所述沟道增强层为沟道层的掺杂层。
19.根据权利要求18所述的鳍式场效应晶体管器件，其中，所述沟道层覆盖所述介电鳍的上表面的第一部分并将所述介电鳍的上表面的第二部分暴露出来，其中，面向所述衬底的所述金属源极/漏极区的下表面与所述介电鳍的所述第二部分接触。
20.根据权利要求18所述的鳍式场效应晶体管器件，其中，所述沟道增强层包括所述沟道层的氧化物。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109477B2 (en) * 2015-12-31 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614127B1 (en) * 2013-01-18 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
KR20100054453A (ko) 2008-11-14 2010-05-25 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101920713B1 (ko) 2011-12-23 2018-11-22 삼성전자주식회사 그래핀 소자 및 그 제조방법
TW201335986A (zh) 2012-02-23 2013-09-01 United Microelectronics Corp 鰭狀結構及其形成方法
CN103779227B (zh) * 2012-10-23 2016-08-31 中国科学院微电子研究所 鳍型场效应晶体管的制造方法
US9711647B2 (en) 2014-06-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-sheet FinFET device
WO2016200971A1 (en) 2015-06-08 2016-12-15 Synopsys, Inc. Substrates and transistors with 2d material channels on 3d geometries
US9660025B2 (en) * 2015-08-31 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10580865B2 (en) 2015-12-24 2020-03-03 Intel Corporation Transistor with a sub-fin dielectric region under a gate
US10134915B2 (en) * 2016-12-15 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. 2-D material transistor with vertical structure
US10134902B2 (en) 2016-12-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS FinFET
US10403714B2 (en) 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10658470B2 (en) 2017-11-14 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Device with doped phosphorene and method for doping phosphorene
WO2019182597A1 (en) 2018-03-22 2019-09-26 Intel Corporation Thin film transistors having double gates
US11411119B2 (en) * 2018-06-28 2022-08-09 Intel Corporation Double gated thin film transistors
US11552180B2 (en) * 2018-06-29 2023-01-10 Intel Corporation Antiferroelectric perovskite gate oxide for transistor applications
DE102020109756A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistoren mit kanälen gebildet aus niedrigdimensionalenmaterialien und verfahren zum bilden derselben

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614127B1 (en) * 2013-01-18 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

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