KR101920713B1 - 그래핀 소자 및 그 제조방법 - Google Patents

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Abstract

그래핀 소자 및 그 제조방법에 관해 개시되어 있다. 개시된 그래핀 소자는 그래핀층, 상기 그래핀층의 제1 및 제2 영역 상에 구비된 제1 및 제2 전극, 상기 그래핀층과 제1 및 제2 전극을 덮는 캡핑층을 포함할 수 있다. 상기 캡핑층은 상기 제1 및 제2 전극 사이의 상기 그래핀층 영역을 노출시키는 개구를 가질 수 있다. 상기 캡핑층 상에 상기 그래핀층 영역을 덮는 게이트절연층이 구비될 수 있고, 상기 게이트절연층 상에 게이트가 구비될 수 있다. 상기 그래핀 소자의 제조방법은 제1 기판 상에 희생층, 촉매층 및 그래핀층이 순차로 적층된 구조를 포함하는 적층구조물을 형성하는 단계, 상기 적층구조물 상에 제2 기판을 부착하는 단계 및 상기 희생층을 식각하여 상기 제1 기판을 제거하는 단계를 포함할 수 있다.

Description

그래핀 소자 및 그 제조방법{Graphene device and method of manufacturing the same}
그래핀 소자 및 그 제조방법에 관한 것이다.
실리콘(Si) 기반의 반도체 소자는 지금까지 빠른 속도로 고집적화 및 고성능화되어 왔다. 하지만 Si 물질의 특성 한계와 제조공정의 한계 등으로 인해, 향후 수년 후부터는, Si 기반의 반도체 소자를 더 이상 고집적화 및 고성능화시키는 것은 어려울 것이라 예상되고 있다.
이에, Si 기반의 반도체 소자의 한계를 뛰어넘을 수 있는 차세대 소자에 대한 연구가 진행되고 있다. 예컨대, 그래핀(graphene)과 같은 탄소 기반의 나노구조체를 적용하여 우수한 성능의 소자를 제조하려는 시도가 이루어지고 있다. 그래핀은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 Si 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는다. 또한 그래핀은 투광성을 갖고, 실온에서 양자 특성을 나타낼 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그러나 그래핀 형성 공정상의 제약으로 인해, 그래핀을 적용한 소자의 제조는 현실적으로 용이하지 않다. 현재의 기술로는 절연 박막 위에 양질의 그래핀을 성장시키는 것이 어렵기 때문에, 금속 박막 위에 그래핀을 형성한 후, 이를 절연체 위에 전이(transfer) 시켜야 한다. 그런데 이와 같이 그래핀을 전이하는 과정에서 결함이 발생하거나 오염 물질에 노출될 수 있으며, 그래핀의 취급(handling)이 용이하지 않은 문제가 있다. 따라서 그래핀을 적용한 소자의 구현에 제약이 따른다.
고성능의 그래핀 소자 및 그 제조방법을 제공한다.
그래핀의 손상 및 오염이 방지(또는 최소화)된 그래핀 소자 및 그 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 기판 상에 구비되고 그래핀(graphene)을 포함하는 채널층; 상기 채널층의 제1 영역 상에 구비된 소오스전극; 상기 채널층의 제2 영역 상에 구비된 드레인전극; 상기 채널층, 소오스전극 및 드레인전극을 덮도록 구비되고, 상기 소오스전극과 드레인전극 사이의 상기 채널층 영역을 노출시키는 개구를 갖는 캡핑층; 상기 캡핑층 상에 상기 소오스전극과 드레인전극 사이의 상기 채널층 영역을 덮도록 구비된 게이트절연층; 및 상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 구비된 게이트;를 포함하는 그래핀 소자가 제공된다.
상기 기판과 상기 채널층 사이에 구비된 절연층을 더 포함할 수 있다.
상기 절연층은 상기 채널층과 동일한 형태로 패터닝된 층일 수 있다.
상기 소오스전극 및 드레인전극은 그래핀 성장을 위한 촉매 물질로 형성될 수 있다.
상기 게이트절연층 상에 상기 게이트를 덮는 보호층이 더 구비될 수 있다.
상기 보호층 상에 상기 소오스전극에 연결된 제1 전극패드, 상기 드레인전극에 연결된 제2 전극패드 및 상기 게이트에 연결된 제3 전극패드가 더 구비될 수 있다.
상기 기판은 플라스틱 기판, 유리 기판 또는 실리콘 기판일 수 있다.
본 발명의 다른 측면에 따르면, 제1 기판 상에 희생층, 촉매층 및 그래핀층이 순차로 적층된 구조를 포함하는 적층구조물을 형성하는 단계; 상기 적층구조물 상에 제2 기판을 부착하는 단계; 상기 희생층을 식각하여 상기 제1 기판을 제거하는 단계; 및 상기 제2 기판에 잔류된 상기 적층구조물로부터 상기 그래핀층을 이용하는 소자를 형성하는 단계;를 포함하는 그래핀 소자의 제조방법이 제공된다.
상기 적층구조물은 상기 그래핀층 상에 구비된 절연층을 더 포함할 수 있다.
상기 적층구조물을 형성하는 단계는 상기 제1 기판 상에 희생물질층을 형성하는 단계; 상기 희생물질층 상에 촉매물질층을 형성하는 단계; 상기 촉매물질층 및 희생물질층을 패터닝하는 단계; 상기 패터닝된 촉매물질층 상에 상기 그래핀층을 형성하는 단계; 및 상기 그래핀층 상에 상기 절연층을 형성하는 단계;를 포함할 수 있다.
상기 적층구조물을 형성하는 단계는 상기 제1 기판 상에 희생물질층을 형성하는 단계; 상기 희생물질층 상에 촉매물질층을 형성하는 단계; 상기 촉매물질층 상에 그래핀물질층을 형성하는 단계; 상기 그래핀물질층, 촉매물질층 및 희생물질층을 패터닝하는 단계; 및 상기 패터닝된 그래핀물질층 상에 상기 절연층을 형성하는 단계;를 포함할 수 있다.
상기 적층구조물을 형성하는 단계는 상기 제1 기판 상에 희생물질층을 형성하는 단계; 상기 희생물질층 상에 촉매물질층을 형성하는 단계; 상기 촉매물질층 상에 그래핀물질층을 형성하는 단계; 상기 그래핀물질층 상에 절연물질층을 형성하는 단계; 및 상기 절연물질층, 그래핀물질층, 촉매물질층 및 희생물질층을 패터닝하는 단계;를 포함할 수 있다.
상기 희생층은 상기 절연층보다 두꺼운 두께로 형성할 수 있다.
상기 희생층은 TiW, Mo 및 SiO2 중 적어도 어느 하나를 포함할 수 있다.
상기 제2 기판은 플라스틱 기판, 유리 기판 또는 실리콘 기판일 수 있다.
상기 그래핀 소자는 트랜지스터일 수 있고, 상기 그래핀층은 상기 트랜지스터의 채널층으로 사용될 수 있다.
상기 그래핀 소자는 상기 그래핀층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극을 포함할 수 있고, 상기 소오스전극 및 드레인전극의 적어도 일부는 상기 촉매층으로부터 형성할 수 있다.
상기 제2 기판 상에 잔류된 상기 적층구조물을 덮는 캡핑층을 형성하는 단계; 및 상기 캡핑층 및 상기 촉매층을 패터닝하여 상기 촉매층으로부터 소오스전극 및 드레인전극을 형성함과 아울러 상기 소오스전극과 드레인전극 사이의 상기 그래핀층 영역을 노출시키는 단계;를 포함할 수 있다.
상기 캡핑층 상에 상기 소오스전극과 드레인전극 사이의 상기 그래핀층 영역을 덮는 게이트절연층을 형성하는 단계; 및 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함할 수 있다.
상기 제1 기판 상에 상기 적층구조물을 복수 개 형성하는 단계; 상기 복수의 적층구조물 상에 상기 제2 기판을 부착하는 단계; 및 상기 복수의 적층구조물에서 상기 제1 기판을 분리하는 단계;를 포함할 수 있다.
상기 제1 기판을 분리하는 단계는 상기 복수의 적층구조물 사이로 식각 용액을 주입하여 상기 복수의 적층구조물 각각에서 상기 희생층을 식각하는 단계를 포함할 수 있다.
상기 제1 기판을 분리하는 단계 전, 상기 제1 기판에 적어도 하나의 트렌치를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 기판 상에 그래핀을 포함하는 채널층 및 도전층이 순차로 적층된 적층패턴을 마련하는 단계; 상기 적층패턴을 덮는 캡핑층을 형성하는 단계: 상기 캡핑층 및 상기 도전층을 패터닝하여 상기 도전층으로부터 소오스전극 및 드레인전극을 형성함과 아울러 상기 소오스전극과 드레인전극 사이의 상기 채널층 영역을 노출시키는 단계; 상기 캡핑층 상에 상기 소오스전극과 드레인전극 사이의 상기 채널층 영역을 덮는 게이트절연층을 형성하는 단계; 및 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 그래핀 소자의 제조방법이 제공된다.
상기 적층패턴은 상기 기판과 상기 채널층 사이에 구비된 절연층을 더 포함할 수 있다.
상기 절연층은 상기 채널층과 동일한 형태로 패터닝된 층일 수 있다.
상기 도전층은 그래핀 성장을 위한 촉매 물질로 형성될 수 있다.
상기 기판은 플라스틱 기판, 유리 기판 또는 실리콘 기판일 수 있다.
상기 적층패턴은 다른 기판에서 성장된 후, 웨이퍼-투-웨이퍼 본딩(wafer-to-wafer bonding) 법에 의해 상기 기판으로 전이될 수 있다.
그래핀의 손상 및 오염이 방지(또는 최소화)된 우수한 성능의 그래핀 소자를 구현할 수 있다.
채널영역에 대해서 소오스/드레인전극의 위치가 자기 정렬되어 오정렬로 인한 문제가 방지(또는 억제)된 그래핀 소자를 구현할 수 있다.
다양한 기판을 적용할 수 있어서, 적용 분야 확장에 유리한 그래핀 소자를 구현할 수 있다.
웨이퍼 스케일(wafer scale)에서 복수의 그래핀 소자를 용이하게 제조할 수 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 그래핀 소자를 보여주는 단면도이다.
도 5는 본 발명의 실시예에 따른 그래핀 소자에 사용되는 채널층의 다양한 평면 구조를 보여주는 평면도이다.
도 6a 내지 도 6j는 본 발명의 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 도 6a의 적층구조물을 형성하기 위한 방법을 설명하기 위한 단면도이다.
도 8은 도 7d의 적층구조물의 변형예를 보여주는 단면도이다.
도 9a 내지 도 9c는 도 6a의 적층구조물을 형성하기 위한 다른 방법을 설명하기 위한 단면도이다.
도 10a 및 도 10b는 도 6a의 적층구조물을 형성하기 위한 다른 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 실시예에 따른 그래핀 소자의 제조시 희생층의 식각 과정을 보여주는 단면도이다.
도 12a 내지 도 12f는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 사시도이다.
도 13은 도 12d의 I-I'선에 따른 단면도이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 사시도이다.
도 15은 도 14b의 Ⅱ-Ⅱ'선에 따른 단면도이다.
이하, 본 발명의 실시예에 따른 그래핀 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 그래핀 소자를 보여주는 단면도이다. 본 실시예의 그래핀 소자는 그래핀을 채널층으로 사용하는 트랜지스터, 즉, 그래핀 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 채널층(C1)이 구비될 수 있다. 기판(SUB1)은 플렉서블(flexible) 기판이거나 단단한(rigid) 기판일 수 있고, 투명하거나 불투명할 수 있다. 예컨대, 기판(SUB1)은 플라스틱 기판, 유리 기판, 실리콘 기판 등일 수 있다. 그러나 기판(SUB1)의 물질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 구체적인 예로, 기판(SUB1)은 사파이어(sapphire) 기판이거나 석영(quartz) 기판일 수도 있다. 채널층(C1)은 그래핀층일 수 있다. 이 경우, 채널층(C1)은 1∼10층 정도의 그래핀을 포함할 수 있다. 즉, 채널층(C1)은 단일 그래핀으로 구성되거나, 약 10층 이내의 복수의 그래핀이 적층된 구조를 가질 수 있다.
기판(SUB1)과 채널층(C1) 사이에 절연층(IL1)이 더 구비될 수 있다. 절연층(IL1)은 채널층(C1)과 동일한(혹은 유사한) 모양으로 패터닝된 층일 수 있다. 즉, 위에서 보았을 때, 절연층(IL1)과 채널층(C1)은 동일한(혹은 유사한) 형태를 가질 수 있다. 이런 점에서, 절연층(IL1)과 채널층(C1)이 하나의 적층패턴을 구성한다고 할 수 있다. 절연층(IL1)은, 예컨대, Si 산화물, Al 산화물, Hf 산화물 등으로 형성될 수 있다. 절연층(IL1)의 물질은 전술한 바에 한정되지 않고, 달라질 수 있다. 절연층(IL1)의 두께는 수 nm 내지 수백 nm 정도일 수 있다. 도시하지는 않았지만, 절연층(IL1)과 채널층(C1) 사이에 Si, Ge와 같은 반도체 물질로 형성된 반도체층이 더 구비될 수 있다. 또한 절연층(IL1)과 기판(SUB1) 사이에 소정의 도전층(ex, 금속층)이 더 구비될 수도 있다. 상기 반도체층과 도전층은 채널층(C1) 및 절연층(IL1)과 동일한(혹은 유사한) 모양으로 패터닝된 층일 수 있다. 그러나 상기 도전층은 채널층(C1) 및 절연층(IL1)과 동일한(혹은 유사한) 모양으로 패터닝된 층이 아닐 수도 있다.
채널층(C1)의 제1 영역에 접촉된 소오스전극(S1)이 구비될 수 있고, 채널층(C1)의 제2 영역에 접촉된 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1)은 채널층(C1)의 일단에 구비될 수 있고, 드레인전극(D1)은 채널층(C1)의 타단에 구비될 수 있다. 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역을 '채널영역'이라 할 수 있다. 상기 채널영역은 채널층(C1)의 중앙부일 수 있다. 소오스전극(S1) 및 드레인전극(D1)은, 예컨대, 그래핀 성장을 위한 촉매 물질로 구성될 수 있다. 상기 촉매 물질은 Cu, Ni, Co, Pt, Ru 등의 금속이거나 이들의 혼합물일 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단층 또는 다층 구조를 가질 수 있다. 소오스전극(S1) 및 드레인전극(D1)의 물질은 위에서 제시한 것들에 한정되지 않고, 다양하게 변화될 수 있다. 다시 말해, 일반적인 반도체 소자에서 사용되는 도전 물질이면 어느 것이든 상기 소오스전극(S1) 및 드레인전극(D1)의 물질로 적용될 수 있다.
기판(SUB1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮되, 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역(즉, 상기 채널영역)을 노출시키는 개구를 갖는 캡핑층(CP1)이 구비될 수 있다. 캡핑층(CP1)은, 예컨대, Si 산화물, Si 질화물, Si 질산화물과 같은 절연 물질로 형성될 수 있다. 캡핑층(CP1)은 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 기판(SUB1)에 단단히 고정시키는 역할을 할 수 있다. 또한 캡핑층(CP1)은 본 실시예의 소자를 제조하는 공정과 관련해서 필요한 층일 수 있다.
캡핑층(CP1) 상에 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역(즉, 상기 채널영역)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 캡핑층(CP1) 및 상기 채널영역의 상면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 게이트절연층(GI1)의 두께는 수 nm 내지 수백 nm 정도일 수 있다. 게이트절연층(GI1)은 Si 산화물, Si 질화물, Si 질산화물 등으로 형성되거나, Si 질화물보다 유전율이 높은 고유전(high-k) 물질, 예컨대, Al 산화물, Hf 산화물, Zr 산화물 등으로 형성되거나, 폴리머와 같은 유기물로 형성될 수도 있다. 또는 위에 언급된 물질들 중에서 적어도 두 개를 조합하여 게이트절연층(GI1)을 형성할 수도 있다.
게이트절연층(GI1) 상에 게이트(G1)가 구비될 수 있다. 게이트(G1)는 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역(즉, 상기 채널영역) 위쪽에 배치될 수 있다. 게이트(G1)는 일반적인 반도체 소자에서 사용되는 다양한 도전 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 게이트절연층(GI1) 상에 게이트(G1)를 덮는 보호층(passivation layer)(P1)이 구비될 수 있다. 보호층(P1)은, 예컨대, Si 산화물층, Si 질산화물층, Si 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다.
보호층(P1) 상에 제1 내지 제3 전극패드(PD1∼PD3)가 더 구비될 수 있다. 제1 전극패드(PD1)는 소오스전극(S1)에 연결되고, 제2 전극패드(PD2)는 드레인전극(D1)에 연결되며, 제3 전극패드(PD3)는 게이트(G1)에 연결될 수 있다. 제1 전극패드(PD1)는 제1 콘택플러그(PG1)를 통해 소오스전극(S1)에 연결될 수 있고, 제2 전극패드(PD2)는 제2 콘택플러그(PG2)를 통해 드레인전극(D1)에 연결될 수 있으며, 제3 전극패드(PD3)는 제3 콘택플러그(PG3)를 통해 게이트(G1)에 연결될 수 있다. 제1 및 제2 콘택플러그(PG1, PG2)는 보호층(P1), 게이트절연층(GI1) 및 캡핑층(CP1)을 관통하도록 형성될 수 있고, 제3 콘택플러그(PG3)는 보호층(P1)을 관통하도록 형성될 수 있다.
도 1에서 기판(SUB1)의 구성은 다양하게 변형될 수 있다. 예컨대, 기판(SUB1)은 그 표면에 소정의 코팅층이 구비된 구조를 가질 수 있다. 그 예들이 도 2 및 도 3에 도시되어 있다.
도 2를 참조하면, 기판(SUB1)은 코팅층(CT1)에 의해 둘러싸인 구조를 가질 수 있다. 즉, 코팅층(CT1)은 기판(SUB1)의 상하면 및 측면들을 덮도록 구비될 수 있다. 코팅층(CT1)은, 예컨대, Si 산화물, Si 질화물, Al 산화물 등과 같은 절연 물질로 형성될 수 있다. 이러한 코팅층(CT1) 상에 도 1에서 설명한 바와 같은 그래핀 소자(즉, 그래핀 트랜지스터)가 구비될 수 있다.
도 3을 참조하면, 코팅층(CT1')은 기판(SUB1)의 상면에만 구비될 수 있고, 코팅층(CT1') 상에 도 1에서 설명한 그래핀 소자(즉, 그래핀 트랜지스터)가 구비될 수 있다. 코팅층(CT1')의 물질은 도 2의 코팅층(CT1)과 동일할 수 있다. 도시하지는 않았지만, 도 3의 기판(SUB1) 하면에 다른 코팅층이 더 구비될 수도 있다.
도 1 내지 도 3에서 기판(SUB1) 또는 코팅층(CT1, CT1') 상에 구비되는 그래핀 소자(그래핀 트랜지스터)의 구조도 변형될 수 있다. 일례로, 도 1에서 캡핑층(CP1)의 구조는 도 4와 같이 변형될 수 있다.
도 4를 참조하면, 캡핑층(CP1')은 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮으면서, 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역(상기 채널영역)을 노출시키는 개구를 가질 수 있다. 캡핑층(CP1')은 채널층(C1) 주위의 기판(SUB1) 영역을 덮되, 그 외측의 기판(SUB1) 영역은 커버하지 않을 수 있다. 이런 점에서, 도 4의 캡핑층(CP1')은 도 1의 캡핑층(CP1)과 차이가 있다. 채널층(C1), 소오스전극(S1), 드레인전극(D1) 등을 기판(SUB1)에 고정시키는 역할에 있어서는, 도 1의 캡핑층(CP1)이 도 4의 캡핑층(CP1')보다 유리할 수 있다.
도 1 내지 도 4에서 채널층(C1)은 다양한 평면 구조를 가질 수 있다. 예컨대, 채널층(C1)은 도 5에 도시된 바와 같은 다양한 평면 구조를 가질 수 있다. 도 5를 참조하면, 채널층(도 1 내지 도 4의 C1)은 (A)도면과 같은 직사각형 구조, (B)도면과 같은 타원형(또는 쌀알) 구조, (C)도면과 같은 꺾인 구조(즉, 굴절된 구조), (D)도면과 같은 아령(dumbbell) 구조를 가질 수 있다. 도 5의 (C) 및 (D)의 구조에서는 채널층의 양단이 중앙부보다 큰 폭을 갖는다. 따라서 (C) 및 (D)의 구조는 양단이 확장된 구조라고 할 수 있다. 도 5의 (A) 내지 (D)에서 채널층의 중앙부가 채널영역(CR1∼CR4)일 수 있고, 그 양측의 채널층 상에 소오스전극(미도시) 및 드레인전극(미도시)이 구비될 수 있다. 도 5에 개시한 채널층의 평면 구조는 예시적인 것이고, 그 형태는 다양하게 변형될 수 있다.
도 6a 내지 도 6j는 본 발명의 실시예에 따른 그래핀 소자의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 제1 기판(100) 상에 희생층(110), 촉매층(120), 그래핀층(130) 및 절연층(140)이 순차로 적층된 적층구조물(SS1)을 형성할 수 있다. 제1 기판(100)으로는, 예컨대, 실리콘 기판을 사용할 수 있지만, 경우에 따라서는, 석영 기판이나 사파이어 기판 등 다른 기판을 사용할 수도 있다.
희생층(110)은 추후에 식각 공정으로 제거할 층으로서, 촉매층(120)이나 그래핀층(130)에 비하여 식각 속도가 빠른 물질로 형성할 수 있다. 다시 말해, 희생층(110)은 적층구조물(SS1)의 다른 물질층(120, 130, 140)에 대해 선택적 식각이 가능한 물질로 형성할 수 있다. 예컨대, 희생층(110)은 TiW, Mo 등과 같은 금속성 물질로 형성하거나, Si 산화물과 같은 유전 물질로 형성할 수 있다. 희생층(110)의 두께는 수백 nm 내지 수 ㎛ 정도일 수 있다. 희생층(110)의 두께가 수백 nm 내지 수 ㎛ 정도로 두꺼운 경우, 추후에 희생층(110)을 제거하는 공정이 용이할 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다.
촉매층(120)은 그래핀층(130)을 형성하기 위한 촉매 물질로 형성할 수 있다. 상기 촉매 물질은 도전성 물질일 수 있다. 예컨대, 촉매층(120)은 Cu, Ni, Co, Pt, Ru 등으로 이루어진 금속 및 이들의 혼합물 중 적어도 하나로 형성할 수 있다. 촉매층(120)은 단층 또는 다층 구조를 가질 수 있다. 촉매층(120)은 도금(plating), 증발(evaporation), 스퍼터링(sputtering), CVD(chemical vapor deposition), ALD(atomic layer deposition) 등 다양한 방법으로 형성할 수 있다. 촉매층(120)은 대략 100∼500nm 정도의 두께로 형성할 수 있지만, 경우에 따라서는, 500nm 이상의 두께로 형성할 수도 있다.
그래핀층(130)은 CVD나 열분해(pyrolysis) 법 등으로 형성할 수 있다. 그래핀층(130)은 에피택셜 그래핀(epitaxial graphene)일 수 있다. 그래핀층(130)을 형성하기 위해서는 700∼1100℃ 정도의 고온 공정이 요구될 수 있다. 따라서 제1 기판(100)은 상기 고온 공정을 견딜 수 있는 물질로 구성될 필요가 있다. 이런 점에서, 제1 기판(100)으로 실리콘 기판을 사용할 수 있다. 그러나 실리콘 기판 이외에도 고온 공정을 견딜 수 있는 기판이면 어느 기판이든 제1 기판(100)으로 사용할 수 있다. 예컨대, 석영 기판이나 사파이어 기판을 제1 기판(100)으로 사용할 수 있다.
절연층(140)은 그래핀층(130)을 보호하기 위한 층일 수 있다. 또한 절연층(140)은 추후에 형성할 제2 기판(도 6b의 200)과의 접착력을 향상하기 위한 층일 수 있다. 절연층(140)은, 예컨대, Si 산화물, Al 산화물, Hf 산화물 등으로 형성할 수 있다. 그러나 절연층(140)의 물질은 전술한 바에 한정되지 않고, 달라질 수 있다. 절연층(140)은 그래핀층(130)에 손상을 주지 않는 방법, 예컨대, 증발(evaporation) 법으로 형성할 수 있다. 상기 증발(evaporation) 법은 전자빔 증발(electron-beam evaporation) 법일 수 있다. 또는 소정의 금속층을 형성한 후, 이를 산화시킴으로써, 절연층(140)을 형성할 수도 있다. 예컨대, Al층을 형성한 후, 이를 산화시킴으로써, Al 산화물로 구성된 절연층(140)을 형성할 수 있다. 상기 Al층은 증발(evaporation) 법으로 형성할 수 있다. 절연층(140)은 희생층(110)보다 얇은 두께로 형성할 수 있다. 예컨대, 절연층(140)의 두께는 수 nm 내지 수백 nm 정도일 수 있다.
도시하지는 않았지만, 그래핀층(130)과 절연층(140) 사이에 Si, Ge와 같은 반도체 물질로 구성된 반도체층을 더 형성할 수 있다. 또한 절연층(140) 상에 소정의 도전층(ex, 금속층)을 더 형성할 수도 있다. 상기 반도체층과 상기 도전층은 채널층(C1) 및 절연층(IL1)과 동일한(혹은 유사한) 모양으로 패터닝된 층일 수 있다.
도 6a와 같은 적층구조물(SS1)을 형성하는 방법은 다양할 수 있다. 이에 대해서는, 도 7a 내지 도 10b를 참조하여 보다 상세하게 설명한다.
도 7a 내지 도 7d는 도 6a의 적층구조물(SS1)을 형성하기 위한 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 제1 기판(100)의 전면 상에 희생물질층(110A)을 형성할 수 있고, 희생물질층(110A) 상에 촉매물질층(120A)을 형성할 수 있다. 희생물질층(110A) 및 촉매물질층(120A)의 구체적인 물질 및 형성방법은 도 6a를 참조하여 설명한 희생층(110) 및 촉매층(120)의 물질 및 형성방법과 동일할 수 있다.
도 7b를 참조하면, 촉매물질층(120A) 및 희생물질층(110A)을 패터닝할 수 있다. 도 7b의 패터닝된 희생물질층(110A) 및 촉매물질층(120A)은 각각 도 6a의 희생층(110) 및 촉매층(120)과 동일할 수 있다. 이하에서는, 도 7b의 패터닝된 희생물질층(110A) 및 촉매물질층(120A)을 각각 희생층(110A) 및 촉매층(120A)이라 한다. 도 7b의 패터닝 공정은 건식 식각 또는 습식 식각 방법으로 수행할 수 있다.
도 7c를 참조하면, 촉매층(120A) 상에 그래핀층(130)을 형성할 수 있다. 그래핀층(130)은 촉매층(120A) 상에만 선택적으로 성장될 수 있다.
도 7d를 참조하면, 그래핀층(130) 상에 절연층(140)을 형성할 수 있다. 절연층(140)은, 앞서 언급한 바와 같이, 증발(evaporation) 법으로 형성할 수 있다. 증발 법은 PVD(physical vapor deposition) 공정이기 때문에, 제1 기판(100)의 노출된 상면에도 절연층(140)의 물질이 도포될 수 있다. 즉, 도 8에 도시된 바와 같이, 그래핀층(130)의 상면뿐 아니라 제1 기판(100)의 노출된 상면에도 절연층(140)이 형성될 수 있다. 그러나 희생층(110A)의 측면 대부분과 촉매층(120A) 및 그래핀층(130)의 측면에는 절연층(140) 물질이 도포되지 않을 수 있다. 도 8과 같이 제1 기판(100)의 노출된 상면에 절연층(140)이 형성되어 있다고 하더라도, 희생층(110A)은 비교적 두껍게 형성되어 그 측면 대부분이 노출되어 있으므로, 추후에 희생층(110A)을 식각하는 공정에는 문제가 되지 않는다.
도 9a 내지 도 9c는 도 6a의 적층구조물(SS1)을 형성하기 위한 다른 방법을 설명하기 위한 단면도이다.
도 9a를 참조하면, 제1 기판(100) 상에 희생물질층(110A), 촉매물질층(120A) 및 그래핀물질층(130A)을 순차로 형성할 수 있다. 희생물질층(110A), 촉매물질층(120A) 및 그래핀물질층(130A)의 구체적인 물질 및 형성방법은 도 6a를 참조하여 설명한 희생층(110), 촉매층(120) 및 그래핀층(130)의 그것과 동일할 수 있다.
도 9b를 참조하면, 그래핀물질층(130A), 촉매물질층(120A) 및 희생물질층(110A)을 패터닝할 수 있다. 패터닝된 희생물질층(110A), 촉매물질층(120A) 및 그래핀물질층(130A)은 도 6a의 희생층(110), 촉매층(120) 및 그래핀층(130)과 동일할 수 있다. 이하에서는, 도 9b의 패터닝된 희생물질층(110A), 촉매물질층(120A) 및 그래핀물질층(130A)을 각각 희생층(110A), 촉매층(120A) 및 그래핀층(130A)이라 한다. 도 9b의 패터닝 공정은 건식 식각 또는 습식 식각 방법으로 수행할 수 있다.
도 9c를 참조하면, 그래핀층(130A) 상에 절연층(140)을 형성할 수 있다. 절연층(140)은 그래핀층(130A)의 상면뿐 아니라 제1 기판(100)의 노출된 상면에도 형성될 수 있다. 이는 도 8에서 설명한 바와 유사할 수 있다.
도 10a 및 도 10b는 도 6a의 적층구조물(SS1)을 형성하기 위한 다른 방법을 설명하기 위한 단면도이다.
도 10a를 참조하면, 제1 기판(100) 상에 희생물질층(110A), 촉매물질층(120A), 그래핀물질층(130A) 및 절연물질층(140A)을 순차로 형성할 수 있다.
도 10b를 참조하면, 절연물질층(140A), 그래핀물질층(130A), 촉매물질층(120A) 및 희생물질층(110A)을 패터닝할 수 있다. 패터닝된 희생물질층(110A), 촉매물질층(120A), 그래핀물질층(130A) 및 절연물질층(140A)은 각각 도 6a의 희생층(110), 촉매층(120), 그래핀층(130) 및 절연층(140)과 동일할 수 있다. 도 10b의 패터닝 공정은 건식 식각 또는 습식 식각 방법으로 수행할 수 있다.
도 7a 내지 도 10b를 참조하여 설명한 바와 같이, 도 6a의 적층구조물(SS1)은 다양한 방법으로 형성할 수 있다. 그 밖에 다른 방법으로도 도 6a의 적층구조물(SS1)을 형성할 수 있다. 또한, 경우에 따라서는, 도 7a 내지 도 10b의 방법에서 그래핀층(130, 130A) 상에 절연층(140, 140A)을 형성하지 않을 수도 있다. 다시 말해, 도 6a의 적층구조물(SS1)은 절연층(140)을 포함하지 않을 수도 있다.
다음, 도 6b에 도시된 바와 같이, 적층구조물(SS1) 상에 제2 기판(200)을 부착할 수 있다. 제2 기판(200)은 플렉서블(flexible) 기판이거나 단단한(rigid) 기판일 수 있고, 투명하거나 불투명할 수 있다. 예컨대, 제2 기판(200)은 플라스틱 기판, 유리 기판, 실리콘 기판 등일 수 있다. 그러나 제2 기판(200)의 물질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 구체적인 예로, 제2 기판(200)은 사파이어(sapphire) 기판이거나 석영(quartz) 기판일 수도 있다. 제2 기판(200)의 선택에는 공정 온도 등에 의한 제약이 거의 없기 때문에, 필요에 따라 다양한 기판을 제2 기판(200)으로 적용할 수 있다. 제2 기판(200)은 도 1의 기판(SUB1)에 대응될 수 있다.
도시하지는 않았지만, 제2 기판(200)의 표면에 소정의 코팅층을 형성한 후에, 이를 적층구조물(SS1)에 부착할 수 있다. 상기 코팅층은 제2 기판(200)을 둘러싸도록 형성할 수도 있고, 제2 기판(200)의 하면(즉, 적층구조물(SS1)과 접촉되는 면)에만 형성할 수도 있다. 이러한 코팅층은 도 2 및 도 3을 참조하여 설명한 코팅층(CT1, CT1')에 대응될 수 있다. 제2 기판(200) 또는 제2 기판(200)에 코팅된 층(상기 코팅층)의 물질 및 절연층(140)의 물질에 따라서, 제2 기판(200)과 적층구조물(SS1) 사이의 계면은 Si/SiO2 계면, SiO2/SiO2 계면, 유리(glass)/SiO2 계면, AlOX/SiO2 계면 등일 수 있다. 만약, 적층구조물(SS1)이 절연층(140)을 포함하지 않는 경우에는, 적층구조물(SS1)의 최상부에 그래핀층(130)이 구비될 수 있고, 제2 기판(200) 또는 제2 기판(200)에 코팅된 층(상기 코팅층)이 그래핀층(130)과 접촉(접합)될 수 있다.
도 6c를 참조하면, 희생층(110)을 식각하여 제1 기판(100)을 분리/제거할 수 있다. 희생층(110)에 대해 식각선택비가 높은 식각 용액(미도시)을 사용함으로써, 희생층(110)의 선택적 식각 공정을 수행할 수 있다. 희생층(110)이 TiW로 형성된 경우, 예컨대, H2O2를 포함하는 식각 용액을 사용해서 희생층(110)을 선택적으로 식각할 수 있다. 희생층(110)이 Mo로 형성된 경우, 예컨대, H3PO4를 포함하는 식각 용액을 사용해서 희생층(110)을 선택적으로 식각할 수 있다. 희생층(110)이 Si 산화물인 경우, 예컨대, HF를 포함하는 식각 용액을 사용해서 희생층(110)을 선택적으로 식각할 수 있다. 상기 식각 용액 내에 적어도 제1 기판(100)과 적층구조물(SS1)의 희생층(110)을 담구어 희생층(110)의 식각 공정을 수행할 수 있다. 또는 제1 기판(100)과 적층구조물(SS1) 및 제2 기판(200)을 모두 식각 용액 내에 담구어 희생층(110)에 대한 식각 공정을 수행할 수도 있다. 희생층(110)의 두께가 비교적 두껍기 때문에, 상기 식각 용액에 의한 희생층(110)의 식각은 더욱 용이할 수 있다. 보다 구체적으로 설명하면, 식각이 용이하게 이루어지려면 식각 용액과 접촉하는 표면적이 넓어야 하고, 식각 용액 및 식각 부산물의 흐름/배출이 용이해야 한다. 이런 점에서, 희생층(110)이 다른 층들(120, 130, 140)에 비해 두꺼운 두께를 갖는 것은 희생층(110)의 식각을 더욱 용이하게 만들 수 있다. 만약, 절연층(140)이 희생층(110)과 동일한 물질로 형성된다고 하더라도, 절연층(140)의 두께가 희생층(110)에 비해 상대적으로 매우 얇을 경우, 절연층(140)의 식각 속도는 희생층(110)의 식각 속도보다 매우 느릴 수 있다. 그러므로, 절연층(140)이 희생층(110)과 동일한 물질로 형성된다고 하더라도, 희생층(110)의 선택적 식각이 가능할 수 있다. 이는 도 11에 도시된 바와 같다. 도 11은 절연층(140)이 희생층(110)과 동일한(혹은 유사한) 물질로 형성된 경우에 이들의 식각 속도의 차이를 보여준다. 절연층(140)은 두께가 얇기 때문에, 희생층(110)에 비해 절연층(140)의 식각 속도가 매우 느릴 수 있다. 따라서, 절연층(140)은 거의 식각되지 않고, 희생층(110)만 선택적으로 식각될 수 있다.
다시 도 6c를 참조하면, 적층구조물(SS1)에서 희생층(110)이 제거되고 잔류된 구조물을 잔류 적층구조물(SS1')이라 할 수 있다. 잔류 적층구조물(SS1')이 부착된 제2 기판(200)을 위·아래로 뒤집을 수 있다. 그 결과물이 도 6d에 도시되어 있다. 도 6d에서는 제2 기판(200) 상에 절연층(140), 그래핀층(130) 및 촉매층(120)이 순차로 적층된 적층구조물(즉, 상기 잔류 적층구조물(SS1'))이 구비된다고 할 수 있다. 도 6a 내지 도 6c의 방법에서와 같이, 본 실시예에서는 기판 대 기판 본딩(substrate-to-substrate bonding) 및 분리(separating or splitting) 기술을 이용해서 제1 기판(100)의 적층구조물(SS1)을 제2 기판(200)으로 전이시킬 수 있다. 제1 기판(100)의 분리를 위해, 적층구조물(SS1)의 일부(즉, 희생층(110))가 식각될 수 있다.
도 6e를 참조하면, 제2 기판(200) 상에 잔류 적층구조물(SS1')을 덮는 캡핑층(210)을 형성할 수 있다. 캡핑층(210)은, 예컨대, Si 산화물, Si 질화물, Si 질산화물과 같은 절연 물질로 형성할 수 있고, 예컨대, 전자빔 증발(electron-beam evaporation) 법으로 형성할 수 있다.
도 6f를 참조하면, 하나의 마스크패턴(미도시)을 이용해서 캡핑층(210)의 일부 및 촉매층(120)의 일부를 식각할 수 있다. 그 결과, 촉매층(120)으로부터 소오스전극(120a) 및 드레인전극(120b)을 형성할 수 있고, 소오스전극(120a)과 드레인전극(120b) 사이의 그래핀층(130)을 노출시킬 수 있다. 소오스전극(120a)과 드레인전극(120b) 사이의 그래핀층(130) 영역은 '채널영역'이라 할 수 있다. 상기 채널영역의 위치는 소오스전극(120a) 및 드레인전극(120b)의 형성 위치에 의해 자동적으로 결정될 수 있다. 그러므로 상기 채널영역에 대해서 소오스전극(120a) 및 드레인전극(120b)은 자기 정렬(self-align) 된다고 할 수 있다. 캡핑층(210)은 그래핀층(130)과 소오스전극(120a) 및 드레인전극(120b)을 제2 기판(200)에 단단히 고정시키는 역할을 할 수 있다. 이러한 캡핑층(210)을 사용하기 때문에, 공정 중 그래핀층(130)이 벗겨지거나 박리되는 문제를 방지할 수 있다. 캡핑층(210)의 형태는 예시적인 것이고, 다양하게 변형될 수 있다. 예컨대, 캡핑층(210)의 형태는 도 4의 캡핑층(CP1')과 같이 변형될 수 있다.
도 6g를 참조하면, 캡핑층(210) 상에 소오스전극(120a)과 드레인전극(120b) 사이의 그래핀층(130) 영역(즉, 상기 채널영역)을 덮는 게이트절연층(220)을 형성할 수 있다. 게이트절연층(220)은 캡핑층(210) 및 상기 채널영역의 상면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 따라서 소오스전극(120a)과 드레인전극(120b) 사이의 게이트절연층(220)은 소정의 홈을 갖도록 굴곡진 형상을 가질 수 있다. 게이트절연층(220)의 두께는 수 nm 내지 수백 nm 정도일 수 있다. 게이트절연층(220)은 Si 산화물, Si 질화물, Si 질산화물 등으로 형성하거나, Si 질화물보다 유전율이 높은 고유전(high-k) 물질, 예컨대, Al 산화물, Hf 산화물, Zr 산화물 등으로 형성하거나, 폴리머와 같은 유기물로 형성할 수도 있다. 또는 위에 언급된 물질들 중에서 적어도 두 개를 조합하여 게이트절연층(220)을 형성할 수도 있다. 상기 Si 산화물은, 예컨대, 전자빔 증발(electron-beam evaporation) 법으로 형성할 수 있고, 상기 Al 산화물, Hf 산화물 및 Zr 산화물은, 예컨대, ALD 법으로 형성할 수 있다. 또한 상기 Al 산화물은 전자빔 증발 법으로 Al층을 형성한 후, 이를 산화시키는 방법으로 형성할 수도 있다. 그 밖에 다른 방법으로도 게이트절연층(220)을 형성할 수 있다.
다음, 게이트절연층(220) 상에 게이트(230)를 형성할 수 있다. 게이트(230)는 소오스전극(120a)과 드레인전극(120b) 사이의 그래핀층(120) 영역(즉, 상기 채널영역) 위쪽에 배치될 수 있다. 따라서, 게이트(230)는 소오스전극(120a)과 드레인전극(120b) 사이의 게이트절연층(220)의 굴곡진 부분(즉, 홈 부분)에 구비될 수 있다. 게이트(230)는 상기 게이트절연층(220)의 굴곡진 부분(즉, 홈 부분) 양측으로 다소 연장된 구조를 가질 수 있다. 게이트(230)는 일반적인 반도체 소자에서 사용되는 다양한 도전 물질(금속, 도전성 산화물 등)로 형성할 수 있다.
도 6h를 참조하면, 게이트절연층(220) 상에 게이트(230)를 덮는 보호층(240)을 형성할 수 있다. 보호층(240)은, 예컨대, Si 산화물층, Si 질산화물층, Si 질화물층 또는 유기물층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수도 있다.
도 6i를 참조하면, 보호층(240), 게이트절연층(220) 및 캡핑층(210)을 부분적으로 식각하여 제1 내지 제3 콘택홀(H1∼H3)을 형성할 수 있다. 제1 및 제2 콘택홀(H1, H2)은 각각 소오스전극(120a) 및 드레인전극(120b)을 노출하도록 형성할 수 있다. 제3 콘택홀(H3)은 게이트(230)를 노출하도록 형성할 수 있다.
도 6j를 참조하면, 보호층(240) 상에 제1 내지 제3 전극패드(260a∼260c)를 형성할 수 있다. 제1 전극패드(260a)는 제1 콘택홀(H1) 내에 형성된 제1 콘택플러그(250a)에 의해 소오스전극(120a)과 연결되도록 형성할 수 있다. 제2 전극패드(260b)는 제2 콘택홀(H2) 내에 형성된 제2 콘택플러그(250b)에 의해 드레인전극(120b)과 연결되도록 형성할 수 있다. 제3 전극패드(260c)는 제3 콘택홀(H3) 내에 형성된 제3 콘택플러그(250c)에 의해 게이트(230)와 연결되도록 형성할 수 있다.
위와 같은 방법으로 그래핀 소자를 제조함으로써, 다양한 효과를 얻을 수 있다. 우선, 전술한 본 발명의 실시예에서는 그래핀을 포함하는 적층구조물(SS1)을 본딩(bonding) 및 분리(separating or splitting) 공정을 통해서 제1 기판(100)에서 제2 기판(200)으로 이동시키는데, 이러한 과정에서는 그래핀이 구겨지거나 찢어지는 등의 문제가 방지될 수 있고, 그래핀이 오염 물질에 노출될 가능성도 낮아진다. 이와 같이 본 실시예에 따르면, 그래핀이 손상되거나 오염되는 문제를 방지 또는 최소화할 수 있기 때문에, 고품질의 그래핀을 포함하는 고성능의 그래핀 소자를 제조할 수 있다. 또한 본 실시예에서는 채널영역에 대해서 소오스전극(120a) 및 드레인전극(120b)의 위치가 자기 정렬(self-align) 될 수 있고, 소오스전극(120a) 및 드레인전극(120b)에 대한 게이트(230)의 위치도 자기 정렬된다고 할 수 있다. 따라서 오정렬(misalign)로 인한 문제를 방지(또는 억제)할 수 있다. 또한, 게이트(230)와 소오스전극(120a) 및 드레인전극(120b)이 채널층으로 사용되는 그래핀층(130) 위쪽에 구비되기 때문에, 소자 설계의 자유도가 높아지고 그래핀층(130)이 손상되거나 변형되는 문제가 방지/최소화될 수 있다. 또한 본 발명의 실시예에서는 희생층(110)을 식각하여 제1 기판(100)을 분리/제거하기 때문에, 제1 기판(100)의 제거 공정이 용이하고, 분리된 제1 기판(100)을 재활용할 수 있다. 또한 본 실시예에서는 캡핑층(210)을 사용해서 그래핀층(130)과 소오스전극(120a) 및 드레인전극(120b)을 제2 기판(200)에 단단히 고정시키기 때문에, 공정 중 그래핀층(130)이 벗겨지거나 박리되는 문제를 방지할 수 있고, 소자의 강도를 높일 수 있다. 또한 본 실시예에서는 마스크 공정을 5회 정도만 사용하기 때문에, 단순한 공정으로 그래핀 소자를 제조할 수 있다. 즉, 도 6a의 적층구조물(SS1)을 형성하는데 제1 마스크를 사용하고, 도 6f의 소오스전극(120a) 및 드레인전극(120b)을 형성하는데 제2 마스크를 사용하고, 도 6g의 게이트(230)를 형성하는데 제3 마스크를 사용하고, 도 6i의 콘택홀(H1∼H3)을 형성하는데 제4 마스크를 사용하며, 도 6j의 전극패드(260a∼260c)를 형성하는데 제5 마스크를 사용할 수 있다. 따라서 본 발명의 실시예에 따르면, 비교적 간단한 방법으로 그래핀 소자를 제조할 수 있다.
이상에서는 그래핀을 채널층으로 사용하는 그래핀 트랜지스터의 제조방법에 대해서 설명하였지만, 본 발명의 제조방법은 트랜지스터가 아닌 다른 그래핀 소자에도 적용될 수 있다. 즉, 도 6d의 제2 기판(200) 상에 구비된 잔류 적층구조물(SS1')을 출발(starting) 구조로 사용하여 이로부터 다양한 그래핀 소자를 제조할 수 있다.
본 발명의 실시예에 따른 그래핀 소자의 제조방법은 웨이퍼 스케일(wafer scale)에서 수행할 수 있다. 이에 대해서는 도 12a 내지 도 12f를 참조하여 상세히 설명한다.
도 12a 내지 도 12f는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 사시도이다.
도 12a를 참조하면, 제1 기판(1000) 상에 희생물질층(1100), 촉매물질층(1200), 그래핀물질층(1300) 및 절연물질층(1400)을 순차로 형성할 수 있다. 제1 기판(1000)은 웨이퍼 스케일의 기판일 수 있고, 그 구성 물질은 도 6a의 제1 기판(100)과 동일할 수 있다. 희생물질층(1100), 촉매물질층(1200), 그래핀물질층(1300) 및 절연물질층(1400)의 물질 및 형성방법은 각각 도 6a의 희생층(110), 촉매층(120), 그래핀층(130) 및 절연층(140)과 동일할 수 있다. 희생물질층(1100), 촉매물질층(1200), 그래핀물질층(1300) 및 절연물질층(1400)은 막(film) 형태를 가지므로, 이들은 적층막(SS10)을 구성한다고 할 수 있다.
도 12b를 참조하면, 적층막(SS10)을 패터닝하여 복수의 액티브영역(active region)(A1)을 형성할 수 있다. 액티브영역(A1)의 형태는 예시적인 것이고, 다양하게 변형될 수 있다. 즉, 액티브영역(A1)은 도 5의 채널층과 같이 다양한 평면 구조를 가질 수 있다. 액티브영역(A1) 각각은 도 6a의 적층구조물(SS1)에 대응되는 적층 구조를 가질 수 있다. 이러한 액티브영역(A1)을 형성하는 방법은 다양하게 변형될 수 있다. 즉, 도 7a 내지 도 10b를 참조하여 설명한 다양한 방법으로 도 12b의 액티브영역(A1)을 형성할 수 있다. 또한 도시하지는 않았지만, 복수의 액티브영역(A1)을 형성하면서, 제1 기판(1000) 상에 소정의 정렬키(alignment key)를 더 형성할 수도 있다.
도 12c 및 도 12d를 참조하면, 복수의 액티브영역(A1) 상에 제2 기판(2000)을 부착할 수 있다. 제2 기판(2000)은 웨이퍼 스케일의 기판일 수 있고, 그 구성 물질은 도 6b의 제2 기판(200)과 동일할 수 있다. 도 12d의 I-I'선에 따른 단면도는 도 13에 도시된 바와 같을 수 있다.
도 12e를 참조하면, 복수의 액티브영역(A1)에서 희생물질층(도 12a의 1100)을 식각함으로써, 제1 기판(1000)을 분리/제거할 수 있다. 희생물질층(도 12a의 1100)이 제거된 액티브영역은 A1'로 표시하였다. 희생물질층(도 12a의 1100)을 제거하기 위해, 소정의 식각 용액을 복수의 액티브영역(A1) 사이의 공간으로 유입시킬 수 있다. 복수의 액티브영역(A1) 사이로 식각 용액이 용이하게 유입될 수 있으므로, 희생물질층(도 12a의 1100)의 식각은 용이하게 이루어질 수 있다. 예컨대, 상기 식각 용액은 모세관력(capillary force)에 의해 복수의 액티브영역(A1) 사이의 공간으로 용이하게 유입될 수 있다. 따라서 제1 기판(1000)이 대면적의 기판이라고 하더라도, 희생물질층(도 12a의 1100)을 용이하게 그리고 단시간에 제거할 수 있다. 이는 곧, 제1 기판(1000)을 용이하게 제거/분리할 수 있다는 것을 의미한다. 분리/제거된 제1 기판(1000)은 재사용할 수 있다.
도 12e의 제2 기판(2000)을 위·아래로 뒤집을 수 있다. 그 결과물이 도 12f에 도시되어 있다. 도 12f의 복수의 액티브영역(A1')은 위치가 제어된 고품질의 그래핀층(도 12a의 1300)을 포함한다. 이후, 도시하지는 않았지만, 도 12f의 제2 기판(2000) 상에서 복수의 액티브영역(A1')에 대한 후속 공정을 진행하여 복수의 그래핀 소자를 제조할 수 있다. 상기 후속 공정은, 예컨대, 도 6e 내지 도 6j의 공정과 유사할 수 있다. 이와 같이, 본 실시예에서는 기판 대 기판 본딩(substrate-to-substrate bonding)을 이용해서 제1 기판(1000)의 복수의 액티브영역(A1)을 제2 기판(2000)으로 전이시킬 수 있다. 이 과정에서 액티브영역(A1)의 일부(즉, 희생물질층(1100))가 식각되어 제1 기판(1000)이 분리될 수 있다. 상기 기판 대 기판 본딩(substrate-to-substrate bonding)은 웨이퍼-투-웨이퍼 본딩(wafer-to-wafer bonding)이라 할 수 있다.
도 12a 내지 도 12f를 참조하여 설명한 본 발명의 실시예는 다양하게 변형될 수 있다. 예컨대, 본 발명의 다른 실시예에 따르면, 도 12b와 같이 제1 기판(1000) 상에 복수의 액티브영역(A1)을 형성한 후, 제1 기판(1000)에 적어도 하나의 트렌치(trench)를 형성할 수 있다. 이에 대해서는 도 14a 내지 도 15를 참조하여 보다 상세히 설명한다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 그래핀 소자의 제조방법을 보여주는 사시도이다.
도 14a를 참조하면, 복수의 액티브영역(A1)이 형성된 제1 기판(1000)에 복수의 트렌치(T1)를 형성할 수 있다. 복수의 액티브영역(A1)이 복수의 행과 복수의 열을 이룬다고 하면, 트렌치(T1)는 상기 복수의 액티브영역(A1)의 각 열 사이에 형성될 수 있다. 그러나 트렌치(T1)의 형성 위치는 다양하게 변화될 수 있다. 또한 트렌치(T1)의 형성 시점도 달라질 수 있다.
도 14b를 참조하면, 복수의 액티브영역(A1) 상에 제2 기판(2000)을 부착할 수 있다. 그런 다음, 제1 기판(1000)과 제2 기판(2000) 사이로 소정의 식각 용액(미도시)이 유입되도록 하여, 액티브영역(A1)에서 희생물질층(도 12a의 1100)을 제거하는 공정을 수행할 수 있다. 복수의 트렌치(T1)를 통해서 상기 식각 용액이 제1 기판(1000)의 전면으로 용이하게 퍼질 수 있다. 따라서 트렌치(T1)가 있는 경우, 복수의 액티브영역(A1) 사이로 식각 용액이 더욱 용이하게 유입될 수 있다. 도 14b의 Ⅱ-Ⅱ'선에 따른 단면도는 도 15에 도시된 바와 같을 수 있다.
도 12a 내지 도 12f의 방법 및 도 14a 및 도 14b의 방법을 사용하면, 300㎜ 이상의 지름을 갖는 대면적 기판(웨이퍼)에 대해서도 본원의 실시예에 따른 그래핀 소자의 제조방법을 용이하게 적용할 수 있다. 따라서 본 실시예의 방법을 사용하면, 그래핀 소자의 생산성을 향상시킬 수 있고, 제조 단가를 낮출 수 있다.
도 12a 내지 도 12f를 참조하여 설명한 본 발명의 실시예는 다양하게 변형될 수 있다. 예컨대, 도 12b의 단계에서 하나의 소자에 각각 대응하는 복수의 액티브영역(A1)을 형성하는 것이 아니라, 복수의 소자영역을 포함하는 큰 사이즈의 액티브영역을 복수 개 형성한 후, 이들을 제2 기판에 옮긴 다음, 작은 사이즈의 복수의 액티브영역으로 분할할 수도 있다. 다시 말해, 도 12b의 액티브영역(A1)은 하나의 소자에 개별적으로 대응하는 영역일 수도 있지만, 복수의 소자영역을 포함하는 영역일 수도 있다. 후자의 경우, 하나의 액티브영역(A1)을 복수의 영역으로 나눠서 사용할 수 있다.
부가해서, 본 발명의 실시예에 따른 그래핀 소자는 다양한 기판에 적용할 수 있기 때문에, 다시 말해, 제2 기판(200, 2000)으로 다양한 기판을 사용할 수 있기 때문에, 소자의 활용성을 높일 수 있고 적용 분야를 넓힐 수 있다. 예컨대, 제2 기판(200)으로 플렉서블(flexible) 기판을 사용하는 경우, 플렉서블 디스플레이(flexible display) 등에 본 실시예의 소자를 적용할 수 있고, 유리 기판과 같은 투명 기판을 사용하는 경우, 투명 디스플레이(transparent display) 등에 본 실시예의 소자를 적용할 수 있다. 디스플레이 분야뿐 아니라 RF(radio frequency) 소자 등 다양한 분야에 본 발명의 실시예에 따른 그래핀 소자를 적용할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 전술한 본 발명의 실시예에 따른 그래핀 소자 및 그 제조방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예는 그래핀 트랜지스터가 아닌 그 밖의 그래핀 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
C1 : 채널층 CP1 : 캡핑층
CR1∼CR4 : 채널영역 CT1, CT1' : 코팅층
D1 : 드레인전극 G1 : 게이트
GI1 : 게이트절연층 H1∼H3 : 콘택홀
IL1 : 절연층 P1 : 보호층
PD1∼PD3 : 전극패드 PG1∼PG3 : 콘택플러그
S1 : 소오스전극 SS1 : 적층구조물
SS1' : 잔류 적층구조물 SS10 : 적층막
SUB1 : 기판 T1 : 트렌치
100, 1000 : 제1 기판 110, 1100 : 희생층
120, 1200 : 촉매층 120a : 소오스전극
120b : 드레인전극 130, 1300 : 그래핀층
140, 1400 : 절연층 200, 2000 : 제2 기판
210 : 캡핑층 220 : 게이트절연층
230 : 게이트 240 : 보호층
250a∼250c : 콘택플러그 260a∼260c : 전극패드

Claims (28)

  1. 기판 상에 구비되고, 그래핀(graphene)을 포함하는 채널층;
    상기 채널층의 제1 영역 상에 구비된 소오스전극;
    상기 채널층의 제2 영역 상에 구비된 드레인전극;
    상기 채널층, 소오스전극 및 드레인전극을 덮도록 구비되고, 상기 소오스전극과 드레인전극 사이의 상기 채널층을 노출시키는 개구를 갖는 캡핑층;
    상기 캡핑층 상에 상기 소오스전극과 드레인전극 사이의 상기 채널층을 덮도록 구비된 게이트절연층; 및
    상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 구비된 게이트;를 포함하고, 상기 소오스전극 및 드레인전극은 그래핀 성장을 위한 촉매 물질로 형성된 그래핀 소자.
  2. 제 1 항에 있어서,
    상기 기판과 상기 채널층 사이에 구비된 절연층을 더 포함하는 그래핀 소자.
  3. 제 2 항에 있어서,
    상기 절연층은 상기 채널층과 동일한 형태로 패터닝된 그래핀 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 게이트절연층 상에 상기 게이트를 덮는 보호층이 더 구비된 그래핀 소자.
  6. 제 5 항에 있어서,
    상기 보호층 상에 상기 소오스전극에 연결된 제1 전극패드, 상기 드레인전극에 연결된 제2 전극패드 및 상기 게이트에 연결된 제3 전극패드가 더 구비된 그래핀 소자.
  7. 제 1 항에 있어서,
    상기 기판은 플라스틱 기판, 유리 기판 또는 실리콘 기판인 그래핀 소자.
  8. 제1 기판 상에 희생층, 촉매층 및 그래핀층이 순차로 적층된 구조를 포함하고, 상기 그래핀층 상에 구비된 절연층을 더 포함하는 적층구조물을 형성하는 단계;
    상기 적층구조물 상에 제2 기판을 부착하는 단계;
    상기 희생층을 식각하여 상기 제1 기판을 제거하는 단계; 및
    상기 제2 기판에 잔류된 상기 적층구조물로부터 상기 그래핀층을 이용하는 소자를 형성하는 단계;를 포함하는 그래핀 소자의 제조방법.
  9. 삭제
  10. 제 8 항에 있어서, 상기 적층구조물을 형성하는 단계는,
    상기 제1 기판 상에 희생물질층을 형성하는 단계;
    상기 희생물질층 상에 촉매물질층을 형성하는 단계;
    상기 촉매물질층 및 희생물질층을 패터닝하는 단계;
    상기 패터닝된 촉매물질층 상에 상기 그래핀층을 형성하는 단계; 및
    상기 그래핀층 상에 상기 절연층을 형성하는 단계;를 포함하는 그래핀 소자의 제조방법.
  11. 제 8 항에 있어서, 상기 적층구조물을 형성하는 단계는,
    상기 제1 기판 상에 희생물질층을 형성하는 단계;
    상기 희생물질층 상에 촉매물질층을 형성하는 단계;
    상기 촉매물질층 상에 그래핀물질층을 형성하는 단계;
    상기 그래핀물질층, 촉매물질층 및 희생물질층을 패터닝하는 단계; 및
    상기 패터닝된 그래핀물질층 상에 상기 절연층을 형성하는 단계;를 포함하는 그래핀 소자의 제조방법.
  12. 제 8 항에 있어서, 상기 적층구조물을 형성하는 단계는,
    상기 제1 기판 상에 희생물질층을 형성하는 단계;
    상기 희생물질층 상에 촉매물질층을 형성하는 단계;
    상기 촉매물질층 상에 그래핀물질층을 형성하는 단계;
    상기 그래핀물질층 상에 절연물질층을 형성하는 단계; 및
    상기 절연물질층, 그래핀물질층, 촉매물질층 및 희생물질층을 패터닝하는 단계;를 포함하는 그래핀 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 희생층은 상기 절연층보다 두꺼운 두께로 형성하는 그래핀 소자의 제조방법.
  14. 제 8 및 10 내지 13 항 중 어느 한 항에 있어서,
    상기 희생층은 TiW, Mo 및 SiO2 중 적어도 어느 하나를 포함하는 그래핀 소자의 제조방법.
  15. 제 8 항에 있어서,
    상기 제2 기판은 플라스틱 기판, 유리 기판 또는 실리콘 기판인 그래핀 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 그래핀 소자는 트랜지스터이고,
    상기 그래핀층은 상기 트랜지스터의 채널층으로 사용되는 그래핀 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 그래핀 소자는 상기 그래핀층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극을 포함하고,
    상기 소오스전극 및 드레인전극의 적어도 일부는 상기 촉매층으로부터 형성하는 그래핀 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 제2 기판 상에 잔류된 상기 적층구조물을 덮는 캡핑층을 형성하는 단계; 및
    상기 캡핑층 및 상기 촉매층을 패터닝하여 상기 촉매층으로부터 소오스전극 및 드레인전극을 형성함과 아울러 상기 소오스전극과 드레인전극 사이의 상기 그래핀층을 노출시키는 단계;를 포함하는 그래핀 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 캡핑층 상에 상기 소오스전극과 드레인전극 사이의 상기 그래핀층을 덮는 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층 상에 게이트를 형성하는 단계;를 더 포함하는 그래핀 소자의 제조방법.
  20. 제 8 및 10 내지 12 항 중 어느 한 항에 있어서,
    상기 제1 기판 상에 상기 적층구조물을 복수 개 형성하는 단계;
    상기 복수의 적층구조물 상에 상기 제2 기판을 부착하는 단계; 및
    상기 복수의 적층구조물에서 상기 제1 기판을 분리하는 단계;를 포함하는 그래핀 소자의 제조방법.
  21. 제 20 항에 있어서, 상기 제1 기판을 분리하는 단계는,
    상기 복수의 적층구조물 사이로 식각 용액을 주입하여 상기 복수의 적층구조물 각각에서 상기 희생층을 식각하는 단계를 포함하는 그래핀 소자의 제조방법.
  22. 제 20 항에 있어서, 상기 제1 기판을 분리하는 단계 전,
    상기 제1 기판에 적어도 하나의 트렌치를 형성하는 단계를 더 포함하는 그래핀 소자의 제조방법.
  23. 기판 상에 그래핀을 포함하는 채널층 및 도전층이 순차로 적층된 적층패턴을 마련하는 단계;
    상기 적층패턴을 덮는 캡핑층을 형성하는 단계:
    상기 캡핑층 및 상기 도전층을 패터닝하여 상기 도전층으로부터 소오스전극 및 드레인전극을 형성함과 아울러 상기 소오스전극과 드레인전극 사이의 상기 채널층을 노출시키는 단계;
    상기 캡핑층 상에 상기 소오스전극과 드레인전극 사이의 상기 채널층을 덮는 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하고, 상기 도전층은 그래핀 성장을 위한 촉매 물질로 형성된 그래핀 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 적층패턴은 상기 기판과 상기 채널층 사이에 구비된 절연층을 더 포함하는 그래핀 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 절연층은 상기 채널층과 동일한 형태로 패터닝된 그래핀 소자의 제조방법.
  26. 삭제
  27. 제 23 항에 있어서,
    상기 기판은 플라스틱 기판, 유리 기판 또는 실리콘 기판인 그래핀 소자의 제조방법.
  28. 제 23 항에 있어서,
    상기 적층패턴은 다른 기판에서 성장된 후, 웨이퍼-투-웨이퍼 본딩(wafer-to-wafer bonding) 법에 의해 상기 기판으로 전이되는 그래핀 소자의 제조방법.
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