JP2017193158A - 積層体および電子素子 - Google Patents

Abstract

【課題】グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体を提供する。【解決手段】積層体１は、炭化珪素からなり、カーボン面となす角が２０°以下である第１主面２Ａを有する基板部２と、第１主面２Ａ上に配置され、基板部２を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜３と、を備える。グラフェン膜３の基板部２側とは反対側の主面である露出面３Ａを平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ２あたり１０個以下である。【選択図】図１

Description

本発明は積層体および電子素子に関し、より特定的にはグラフェン膜を含む積層体および電子素子に関するものである。

グラフェンは、炭素原子がｓｐ^２混成軌道を形成して平面的に結合した物質である。このような炭素の結合状態に起因して、グラフェンは、極めて高いキャリアの移動度を有するという特徴がある。そのため、たとえばグラフェン膜をトランジスタなどの電子素子のチャネルとして利用することにより、電子素子の高速化が期待される。

グラフェン膜を含む積層体を作製し、当該積層体に電極等を形成することにより、グラフェン膜を導電部（たとえばチャネル）として利用した電子素子を製造することができる。グラフェン膜を含む積層体は、たとえばグラファイトから剥離されたグラフェン薄膜を支持基板に貼り付けることにより、あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成長させたグラフェン薄膜を支持基板に貼り付けることにより製造することができる。

電子素子を量産する場合において許容可能な生産効率を確保するためには、上記積層体において直径の大きい（たとえば２インチ以上の直径を有する）支持基板を採用することが好ましい。上述のようなグラフェン膜の貼り付けを含む手順で作製された積層体では、支持基板の表面においてグラフェン膜が存在しない領域が多く含まれる。このような場合、電極形成の位置合わせ等の電子素子の製造プロセスにおいて自動化が妨げられる。その結果、上記積層体を用いた電子素子の量産が難しいという問題が生じる。

これに対し、ＳｉＣ（炭化珪素）からなる基板を加熱してＳｉ原子を離脱させることで基板の表層部をグラフェンに変換し、基板上にグラフェン膜が形成された積層体を得る方法が提案されている（たとえば、特許文献１参照）。これにより、基板の主面においてグラフェン膜が存在しない領域が小さくなる。その結果、当該積層体を用いた電子素子の量産が容易となる。

特開２０１５−４８２５８号公報

しかしながら、上記ＳｉＣからなる基板部上にグラフェン膜が形成された積層体を用いてグラフェン膜が導電部となる電子素子を製造した場合、導電部における移動度が期待される値に対して低くなる場合がある。

そこで、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体および当該積層体を含む電子素子を提供することを目的の１つとする。

本発明に従った積層体は、炭化珪素からなり、カーボン面となす角が２０°以下である第１主面を有する基板部と、第１主面上に配置され、基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。グラフェン膜の基板部側とは反対側の主面である露出面を平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ^２あたり１０個以下である。

上記積層体によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することができる。

グラフェン膜を含む積層体の構造を示す概略断面図である。 グラフェン膜の評価方法を説明するための概略図である。 グラフェン膜を含む積層体の製造方法の概略を示すフローチャートである。 積層体の製造方法を説明するための概略断面図である。 加熱装置の構造を示す概略断面図である。 グラフェン膜を含む電界効果トランジスタ（ＦＥＴ）の構造を示す概略断面図である。 グラフェン膜を含む電界効果トランジスタの製造方法の概略を示すフローチャートである。 グラフェン膜を含む電界効果トランジスタの製造方法を説明するための概略断面図である。 グラフェン膜を含む電界効果トランジスタの製造方法を説明するための概略断面図である。 グラフェン膜を含む電界効果トランジスタの製造方法を説明するための概略断面図である。

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の積層体は、炭化珪素からなり、カーボン面となす角が２０°以下である第１主面を有する基板部と、第１主面上に配置され、基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。グラフェン膜の基板部側とは反対側の主面である露出面を平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ^２あたり１０個以下である。

本発明者らは、ＳｉＣからなる基板部上にグラフェン膜が形成された積層体を用いてグラフェン膜が導電部となる電子素子を製造した場合において、導電部における移動度が期待される値に対して低くなる原因について検討を行った。その結果、基板部を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜においては、部分的にグラフェンの膜厚が大きい領域が存在し、当該領域の存在が移動度に大きく影響していることを見出した。そして、グラフェン膜の膜厚が大きい領域を減少させることにより、具体的にはグラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数を１ｍｍ^２あたり１０個以下とすることにより、高い移動度を安定して確保できる。

本願の積層体では、グラフェン膜の露出面を平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ^２あたり１０個以下である。そのため、当該露出面に電極を形成することにより、高い移動度が安定して確保された電子素子を製造することができる。このように、本願の積層体によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体を提供することができる。なお、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数は、１ｍｍ^２あたり３個以下であることが好ましい。

上記積層体において、上記グラフェン膜は、第１主面の８０％以上を覆っていてもよい。このようにすることにより、基板部の第１主面においてグラフェン膜が存在しない領域が小さくなる。その結果、上記積層体を用いた電子素子の量産が容易となる。

上記積層体において、グラフェン膜のキャリア移動度は、５０００ｃｍ^２／Ｖｓ以上であることが好ましく、８０００ｃｍ^２／Ｖｓ以上であることがより好ましい。このようにすることにより、上記積層体を用いて製造される電子素子の高速化を達成することができる。

上記積層体において、上記基板部は円盤状の形状を有していてもよい。上記基板部の直径は５０ｍｍ以上であってもよい。このようにすることにより、上記積層体を用いた電子素子の製造の効率化を達成することができる。

本願の電子素子は、上記積層体と、上記露出面上に配置される第１電極と、上記露出面上に第１電極とは離れて配置される第２電極と、を備える。

本願の電子素子においては、第１電極と第２の電極とが、上記本願の積層体の上記露出面上に形成される。そのため、本願の電子素子によれば、導電部における高い移動度を安定して確保することができる。

［本願発明の実施形態の詳細］
次に、本発明にかかる積層体の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１を参照して、本実施の形態における積層体１は、基板部２と、グラフェン膜３とを備えている。基板部２は、炭化珪素（ＳｉＣ）からなる。基板部２を構成するＳｉＣは、六方晶ＳｉＣであって、たとえば６Ｈ構造を有する。基板部２は、円盤状の形状を有している。基板部２の直径は２インチ以上（５０ｍｍ以上）である。基板部２は、第１主面２Ａを有する。第１主面２Ａは、基板部２を構成するＳｉＣのカーボン面、すなわち（０００−１）面となす角が２０°以下であるカーボン面側の主面である。より具体的には、本実施の形態において、第１主面２Ａは、基板部２を構成するＳｉＣのカーボン面となす角が１°以下であるカーボン面側の主面である。つまり、第１主面２Ａは、実質的にカーボン面である。

グラフェン膜３は、基板部２の第１主面２Ａ上に配置される。グラフェン膜３は、基板部２を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェンからなる。ここで、グラフェン膜３を構成するグラフェンの原子配列が基板部２を構成するＳｉＣの原子配列に対して配向する状態とは、グラフェンの原子配列がＳｉＣの原子配列に対して一定の関係性を有していることを意味する。グラフェンの原子配列がＳｉＣの原子配列に対して配向しているか否かについては、たとえばＬＥＥＤ（Ｌｏｗ Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）法により確認することができる。グラフェン膜３の基板部２側とは反対側の主面である露出面３Ａを平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ^２あたり１０個以下である。

本実施の形態の積層体１では、グラフェン膜３の露出面３Ａを平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ^２あたり１０個以下である。そのため、露出面３Ａに電極を形成することにより、高い移動度が安定して確保された電子素子を製造することができる。このように、本実施の形態の積層体１は、グラフェン膜３が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体となっている。

なお、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数は、たとえば以下のように測定領域を設定して確認することができる。図２は、積層体１の露出面３Ａ側の主面における測定領域を示す図である。測定領域１９は、グラフェン膜３の全体を評価する観点から、図２に示す９領域とすることができる。具体的には、一辺５０μｍの正方形形状の測定領域１９を９か所に設定する。円形形状を有する積層体１の露出面３Ａ側の主面において、中心で直交する２つの直線を想定し、当該直線上に等間隔となるように測定領域１９を設定する。中心に対して対角線の交点が一致する測定領域１９を設定し、これを基準として他の８か所の測定領域１９を設定する。そして、各測定領域１９において、ラマン分光評価および顕微鏡観察することによりグラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数を調査し、１ｍｍ^２あたりの数密度を算出する。

グラフェン膜３は、面積率において基板部２の第１主面２Ａの８０％以上を覆っていることが好ましく、９５％以上を覆っていることがより好ましい。これにより、基板部２の第１主面２Ａにおいてグラフェン膜３が存在しない領域が小さくなる。その結果、積層体１を用いた電子素子の量産が容易となる。

また、グラフェン膜３のキャリア移動度は、５０００ｃｍ^２／Ｖｓ以上であることが好ましく、８０００ｃｍ^２／Ｖｓ以上であることがより好ましい。このようにすることにより、積層体１を用いて製造される電子素子の高速化を達成することができる。

次に、図３〜図５を参照して、本実施の形態における積層体１の製造方法の概要について説明する。

図３を参照して、本実施の形態における積層体１の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。図４を参照して、この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）の６Ｈ−ＳｉＣからなる基板１１が準備される。より具体的には、ＳｉＣからなるインゴットをスライスすることにより、ＳｉＣからなる基板１１が得られる。基板１１の表面が研磨された後、洗浄等のプロセスを経て主面の平坦性および清浄性が確保された基板１１が得られる。基板１１は、第１主面１１Ａを有する。第１主面１１Ａは、基板１１を構成するＳｉＣのカーボン面、すなわち（０００−１）面となす角が１°以下であるカーボン面側の主面である。つまり、第１主面１１Ａは、実質的にカーボン面である。

次に、工程（Ｓ２０）として炭化珪素膜形成工程が実施される。図４を参照して、この工程（Ｓ２０）では、基板１１の第１主面１１Ａ上に炭化珪素からなるＳｉＣ膜１２が形成される。具体的には、基板１１の第１主面１１Ａ上に、たとえばスパッタリングによりＳｉＣ膜１２が形成される。ＳｉＣ膜１２は、たとえばアモルファスまたは多結晶のＳｉＣからなる。ＳｉＣ膜１２の厚みは、たとえば０．５ｎｍ以上５ｎｍ以下とすることができる。工程（Ｓ２０）が実施されることにより、基板１１と、基板１１の第１主面１１Ａ上に形成されたＳｉＣ膜１２とを含む原料積層体１０が得られる。

次に、工程（Ｓ３０）としてグラフェン化工程が実施される。この工程（Ｓ３０）は、たとえば図５に示す加熱装置を用いて実施することができる。図５を参照して、加熱装置９０は、本体部９１と、サセプタ９２と、カバー部材９３と、気体導入管９５と、気体排出管９６とを備えている。

本体部９１は中空円筒状の形状を有する側壁部９１Ｂと、側壁部９１Ｂの第１の端部を閉塞する底壁部９１Ａと、側壁部９１Ｂの第２の端部を閉塞する上壁部９１Ｃとを含んでいる。本体部９１の内部の底壁部９１Ａ上には、サセプタ９２が配置されている。サセプタ９２は、原料積層体１０を保持するための基板保持面９２Ａを有している。

本体部９１の内部には、サセプタ９２を覆うためのカバー部材９３が配置されている。カバー部材９３は、たとえば一対の端部のうち一方の端部が閉塞され、他方の端部が開口する中空円筒状の形状を有している。カバー部材９３の他方の端部側が底壁部９１Ａに接触するように、カバー部材９３は配置される。サセプタ９２およびサセプタ９２上の原料積層体１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる。カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる空間である閉塞空間９３Ｃ内に、サセプタ９２およびサセプタ９２上の原料積層体１０が配置される。カバー部材９３の内壁面９３Ａと、原料積層体１０のＳｉＣ膜１２の基板１１とは反対側の主面１２Ａとが対向する（図４参照）。

気体導入管９５および気体排出管９６は、本体部９１の上壁部９１Ｃに接続されている。気体導入管９５および気体排出管９６は、上壁部９１Ｃに形成された貫通孔に一方の端部において接続されている。気体導入管９５の他方の端部は、不活性ガスを保持するガス保持部（図示しない）に接続されている。本実施の形態では、ガス保持部にはアルゴンが保持されている。気体排出管９６の他方の端部は、ポンプなどの排気装置（図示しない）に接続されている。

工程（Ｓ３０）は、加熱装置９０を用いて以下のように実施することができる。まず、サセプタ９２の基板保持面９２Ａに、工程（Ｓ２０）において準備された原料積層体１０が配置される。次に、サセプタ９２および原料積層体１０を覆うように、カバー部材９３が底壁部９１Ａ上に配置される。これにより、サセプタ９２およびサセプタ９２上の原料積層体１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる。

次に、気体導入管９５に設置されたバルブ（図示しない）が閉の状態で気体排出管９６に設置されたバルブが開の状態とされる。そして、気体排出管９６に接続された排気装置が作動することにより、本体部９１の内部の気体が矢印Ｂに沿って気体排出管９６から排出される。これにより、本体部９１の内部が減圧される。ここで、サセプタ９２および原料積層体１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれているものの、カバー部材９３と底壁部９１Ａとは接合されているわけではない。そのため、本体部９１内の減圧が進行すると、閉塞空間９３Ｃの内部と外部との圧力差によりカバー部材９３と底壁部９１Ａとのわずかな隙間から内部の気体が排出される。その結果、閉塞空間９３Ｃ内も減圧される。

次に、排気装置の動作が停止されるとともに、気体導入管９５に設置されたバルブが開の状態とされる。これにより、ガス保持部に保持されているアルゴンが、気体導入管９５を通して本体部９１の内部に導入される（矢印Ａ）。ここで、本体部９１内の圧力が上昇すると、閉塞空間９３Ｃの内部と外部との圧力差によりカバー部材９３と底壁部９１Ａとのわずかな隙間から内部にアルゴンが侵入する。このようにして、本体部９１の内部の気体が、アルゴンにより置換される。本体部９１の内部のアルゴンの圧力が常圧（大気圧）にまで上昇すると、余剰のアルゴンが気体排出管９６から排出されることにより、内部の圧力が常圧に維持される。すなわち、本体部９１の内部が、常圧のアルゴン雰囲気に維持される。

次に、原料積層体１０が加熱される。原料積層体１０は、たとえば本体部９１が加熱されることにより加熱される。本体部９１は、たとえば誘導加熱により加熱されてもよい。原料積層体１０は、たとえば常圧のアルゴン中において１３００℃以上１８００℃以下の温度に加熱される。これにより、図４を参照して、ＳｉＣ膜１２を構成するＳｉＣからＳｉ原子が離脱し、基板１１とは反対側の主面１２Ａを含む領域であるＳｉＣ膜１２の表層部がグラフェンに変換される。一方、ＳｉＣ膜１２の基板１１側の主面１２Ｂは基板１１に接触している。そのため、上記加熱によって、主面１２Ｂを含む領域の原子配列は、基板１１を構成するＳｉＣの原子配列に対して配向する。その結果、ＳｉＣ膜１２が変換されて生成するグラフェンの原子配列は、基板１１を構成するＳｉＣの原子配列に対して配向する。このようにして、図１を参照して、ＳｉＣからなる基板部２と、基板部２の第１主面２Ａ上に配置され、基板部２を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜３とを含む積層体１が得られる。

以上の手順により、本実施の形態における積層体１が完成する。上述のように、本実施の形態においてはカバー部材９３が採用される。そのため、ＳｉＣ膜１２から離脱したＳｉ原子は閉塞空間９３Ｃ内に滞留する。その結果、ＳｉＣ膜１２からのＳｉの離脱により、閉塞空間９３Ｃ内のＳｉの蒸気圧が上昇する。これにより、ＳｉＣのグラフェンへの急速な変換が抑制される。このようにグラフェンへの変換速度が抑制されることにより、１原子層、または原子層数の少ない（１原子層に近い）グラフェン膜３が形成される。

また、移動度の低下に影響するグラフェンの膜厚が大きい領域は、基板１１の表面の欠陥や基板作製時のダメージが存在する領域に対応して形成される。これに対し、本実施の形態においては、準備された基板１１の表層部がグラフェンに変換されるのではなく、基板１１上に形成されたＳｉＣ膜１２がグラフェンに変換される。そのため、基板１１の表層部に欠陥やダメージが存在する場合でも、これらに起因してグラフェンの膜厚が大きい領域が形成されることを抑制することができる。そのため、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数を１ｍｍ^２あたり１０個以下とすることができる。その結果、高い移動度を安定して確保することが可能な積層体１を得ることができる。

（実施の形態２）
次に、上記実施の形態１の積層体１を用いて作製される電子素子の一例であるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について説明する。図６を参照して、本実施の形態におけるＦＥＴ９は、上記実施の形態１の積層体１を用いて作製されたものであって、実施の形態１と同様に積層された基板部２およびグラフェン膜３を含む積層体１を備えている。ＦＥＴ９は、さらに第１電極としてのソース電極４と、第２電極としてのドレイン電極５と、第３電極としてのゲート電極７と、ゲート絶縁膜６とを備えている。

ソース電極４は、露出面３Ａに接触して形成されている。ソース電極４は、グラフェン膜３とオーミック接触可能な導電体、たとえばＮｉ（ニッケル）／Ａｕ（金）からなっている。ドレイン電極５は、露出面３Ａに接触して形成されている。ドレイン電極５は、ソース電極４と離れて形成されている。ドレイン電極５は、グラフェン膜３とオーミック接触可能な導電体、たとえばＮｉ／Ａｕからなっている。

ソース電極４とドレイン電極５との間に位置するグラフェン膜３の露出面３Ａを覆うように、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、ソース電極４とドレイン電極５との間に位置する露出面３Ａを覆うとともに、ソース電極４およびドレイン電極５の上部表面（グラフェン膜３に接触する側とは反対側の主面）の一部を覆う領域にまで延在している。ゲート絶縁膜６は、たとえば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）などの絶縁体からなっている。

ゲート電極７は、ゲート絶縁膜６上に接触するように配置されている。ゲート電極７は、ソース電極４とドレイン電極５との間に位置する露出面３Ａに対応する領域に配置される。ゲート電極７は、導電体、たとえばＮｉ／Ａｕからなっている。

このＦＥＴ９において、ゲート電極７に印加される電圧が閾値電圧未満の状態、すなわちＦＥＴ９がオフの状態では、ソース電極４とドレイン電極５との間（チャネル領域）に位置するグラフェン膜３にはキャリアとなる電子が十分に存在せず、ソース電極４とドレイン電極５との間に電圧が印加されても非導通の状態が維持される。一方、ゲート電極７に閾値電圧以上の電圧が印加されてＦＥＴ９がオンの状態になると、チャネル領域にキャリアとなる電子が生成する。その結果、キャリアとなる電子が生成したチャネル領域よってソース電極４とドレイン電極５とが電気的に接続された状態となる。このような状態でソース電極４とドレイン電極５との間に電圧が印加されると、ソース電極４とドレイン電極５との間に電流が流れる。

ここで、本実施の形態のＦＥＴ９では、ソース電極４とドレイン電極５とが、上記実施の形態１において説明した積層体１の露出面３Ａ上に形成される。そのため、導電部としてのチャネル領域に対応するグラフェン膜３において高い移動度が安定して確保されている。その結果、ＦＥＴ９は、高速化が達成された電子素子となっている。ＦＥＴ９の特性としては、Ｒ_ｃ（接触抵抗）は１Ωｃｍ未満であることが好ましく、０．５Ωｃｍ未満であることがより好ましい。また、Ｒ_ｓ（シート抵抗）は１０００Ωｓｑ未満であることが好ましく、５００Ωｓｑ未満であることがより好ましい。また、ｇ_ｍ（相互コンダクタンス）は１００ｍＳを超えることが好ましく、１０００ｍＳを超えることがより好ましい。また、ｆＴ（遮断周波数）は１００ＧＨｚを超えることが好ましく、１ＴＨｚを超えることがより好ましい。

次に、図１および図６〜図１０を参照して、本実施の形態のＦＥＴ９の製造方法について説明する。図７を参照して、本実施の形態のＦＥＴ９の製造方法では、まず工程（Ｓ１１０）として積層体準備工程が実施される。この工程（Ｓ１１０）では、上記実施の形態１の積層体１が準備される（図１参照）。積層体１は、上記実施の形態１において説明した製造方法により製造することができる。

次に、図７を参照して、工程（Ｓ１２０）としてオーミック電極形成工程が実施される。この工程（Ｓ１２０）では、図１および図８を参照して、積層体１の露出面３Ａに接触するようにソース電極４およびドレイン電極５が形成される。ソース電極４およびドレイン電極５は、たとえばグラフェン膜３の露出面３Ａ上に、ソース電極４およびドレイン電極５が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ソース電極４およびドレイン電極５を構成する導電体（たとえばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。

次に、図７を参照して、工程（Ｓ１３０）として絶縁膜形成工程が実施される。この工程（Ｓ１３０）では、図８および図９を参照して、ソース電極４とドレイン電極５との間に位置するグラフェン膜３の露出面３Ａ、ソース電極４の積層体１とは反対側の主面およびドレイン電極５の積層体１とは反対側の主面を覆うように、絶縁膜６１が形成される。絶縁膜６１は、たとえばＣＶＤ法により形成することができる。絶縁膜６１を構成する材料としては、たとえば窒化珪素を採用することができる。

次に、図７を参照して、工程（Ｓ１４０）としてゲート電極形成工程が実施される。この工程（Ｓ１４０）では、図９および図１０を参照して、ソース電極４とドレイン電極５との間に位置する露出面３Ａ上を覆う絶縁膜６１上に接触するように、ゲート電極７が形成される。ゲート電極７は、たとえばゲート電極７が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート電極７を構成する導電体（たとえばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。

次に、図７を参照して、工程（Ｓ１５０）としてコンタクトホール形成工程が実施される。この工程（Ｓ１５０）では、図１０および図６を参照して、ソース電極４上およびドレイン電極５上に位置する絶縁膜６１を除去することにより、ソース電極４およびドレイン電極５と配線とのコンタクトを可能とするためのコンタクトホールが形成される。具体的には、たとえばソース電極４上およびドレイン電極５上に対応する領域に開口を有するマスクを形成し、開口から露出する絶縁膜６１をエッチングにより除去する。これにより、コンタクトホールが形成されるとともに、残存する絶縁膜６１は、ゲート絶縁膜６となる。ゲート絶縁膜６は、ソース電極４とドレイン電極５との間に位置する露出面３Ａを覆うとともに、ソース電極４およびドレイン電極５の上部表面（グラフェン膜３に接触する側とは反対側の主面）の一部を覆う領域にまで延在する。

以上の工程により、本実施の形態におけるＦＥＴ９が完成する。その後、たとえば配線が形成され、ダイシングにより各素子に分離される。

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願の積層体は、高い移動度が求められるグラフェン膜を含む積層体および電子素子に、特に有利に適用され得る。

１ 積層体
２ 基板部
２Ａ 第１主面
３ グラフェン膜
３Ａ 露出面
４ ソース電極
５ ドレイン電極
６ ゲート絶縁膜
７ ゲート電極
９ ＦＥＴ
１０ 原料積層体
１１ 基板
１１Ａ 第１主面
１２ ＳｉＣ膜
１２Ａ，１２Ｂ 主面
１９ 測定領域
６１ 絶縁膜
９０ 加熱装置
９１ 本体部
９１Ａ 底壁部
９１Ｂ 側壁部
９１Ｃ 上壁部
９２ サセプタ
９２Ａ 基板保持面
９３ カバー部材
９３Ａ 内壁面
９３Ｃ 閉塞空間
９５ 気体導入管
９６ 気体排出管

Claims (5)

1. 炭化珪素からなり、カーボン面となす角が２０°以下である第１主面を有する基板部と、
   前記第１主面上に配置され、前記基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を備え、
   前記グラフェン膜の前記基板部側とは反対側の主面である露出面を平面的に見て、グラフェンの層数が１０以上であって外接する円の直径が５μｍ以上１００μｍ以下である領域の存在数が１ｍｍ^２あたり１０個以下である、積層体。
2. 前記グラフェン膜は、前記第１主面の８０％以上を覆う、請求項１に記載の積層体。
3. 前記グラフェン膜のキャリア移動度は、５０００ｃｍ^２／Ｖｓ以上である、請求項１または請求項２に記載の積層体。
4. 前記基板部は円盤状の形状を有し、
   前記基板部の直径は５０ｍｍ以上である、請求項１〜請求項３のいずれか１項に記載の積層体。
5. 請求項１〜請求項４のいずれか１項に記載の積層体と、
   前記露出面上に配置される第１電極と、
   前記露出面上に前記第１電極とは離れて配置される第２電極と、を備える、電子素子。
   

Images