JP7173171B2 - 積層体および電子素子 - Google Patents

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Description

本開示は、積層体および電子素子に関するものである。
本出願は、２０１９年１月２８日出願の日本出願第２０１９－０１２０４４号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
グラフェンは、炭素原子がｓｐ２混成軌道を形成して平面的に結合した物質である。このような炭素原子の結合状態に起因して、グラフェンにおけるキャリア（電子）の移動度は、極めて高い。グラフェンをトランジスタなどの電子素子のチャネルとして有効に利用することができれば、電子素子の性能の向上を図ることができる。
ＳｉＣ（炭化珪素）からなる基板を加熱して珪素原子を離脱させることで基板の表層部をグラフェンに変換し、基板の表層部にグラフェン膜が形成された積層体を得る方法が提案されている（例えば、特許文献１参照）。特許文献１によると、珪素原子を離脱させた後に基板に水素処理を行い、基板側に位置する珪素原子の終端に水素を結合させている。
特開２０１５－４８２５８号公報
本開示に従った積層体は、炭化珪素を含み、第１主面を有するベース部と、第１主面上に配置され、ベース部が位置する側と反対側の主面である露出面を有するグラフェン膜と、を備える。一次イオンとしてビスマスイオンを用い、スパッタイオンとしてセシウムイオンを用いた飛行時間型二次イオン質量分析により求めた積層体の深さ方向のイオン質量分布において、Ｃ６イオンの検出強度は、露出面から０ｎｍを超えて２．５ｎｍ以下の深さで最大値を有する。Ｃ３イオンの検出強度は、露出面から０ｎｍを超えて３．０ｎｍ以下の深さで最大値を有する。ＳｉＣ４イオンの検出強度は、露出面から０．５ｎｍ以上５．０ｎｍ以下の深さで最大値を有する。ＳｉＣイオンの検出強度は、露出面から０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有する。Ｓｉ２イオンの検出強度は、露出面から０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有する。ＳｉＣ４イオンの検出強度の最大値を、積層体の厚み方向において露出面からの距離が８ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣ４イオンの検出強度の平均値で除した値は、１以上３．５以下である。
図１は、実施の形態１における積層体の構造を示す概略断面図である。 図２は、実施の形態１における積層体を厚み方向に見た図である。 図３は、実施の形態１における積層体の飛行時間型二次イオン質量分析の結果を示すグラフである。 図４は、実施の形態１における積層体を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。 図５は、本開示の範囲外である積層体の飛行時間型二次イオン質量分析の結果を示すグラフである。 図６は、図５に示す飛行時間型二次イオン質量分析の特徴を有する積層体を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。 図７は、実施の形態１における積層体の製造方法の代表的な工程を示すフローチャートである。 図８は、実施の形態１における積層体の製造方法を示すための概略断面図である。 図９は、加熱装置の構造を示す概略断面図である。 図１０は、実施の形態２における電界効果トランジスタ（ＦＥＴ）の概略断面図である。 図１１は、グラフェン膜を含むＦＥＴの製造方法の代表的な工程を示すフローチャートである 図１２は、グラフェン膜を含むＦＥＴの製造方法を説明するための概略断面図である。 図１３は、グラフェン膜を含むＦＥＴの製造方法を説明するための概略断面図である。 図１４は、グラフェン膜を含むＦＥＴの製造方法を説明するための概略断面図である。
［本開示が解決しようとする課題］
従来の積層体を用いて電子素子を製造した場合、高い変調特性が得られないという問題がある。そこで、変調特性を向上した積層体および当該積層体を含む電子素子を提供することを目的の１つとする。
［本開示の効果］
変調特性を向上した積層体および当該積層体を含む電子素子を提供することができる。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示に係る積層体は、積層体は、炭化珪素を含み、第１主面を有するベース部と、第１主面上に配置され、ベース部が位置する側と反対側の主面である露出面を有するグラフェン膜と、を備える。一次イオンとしてビスマスイオンを用い、スパッタイオンとしてセシウムイオンを用いた飛行時間型二次イオン質量分析により求めた積層体の深さ方向のイオン質量分布において、Ｃ６イオンの検出強度は、露出面から０ｎｍを超えて２．５ｎｍ以下の深さで最大値を有する。Ｃ３イオンの検出強度は、露出面から０ｎｍを超えて３．０ｎｍ以下の深さで最大値を有する。ＳｉＣ４イオンの検出強度は、露出面から０．５ｎｍ以上５．０ｎｍ以下の深さで最大値を有する。ＳｉＣイオンの検出強度は、露出面から０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有する。Ｓｉ２イオンの検出強度は、露出面から０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有する。ＳｉＣ４イオンの検出強度の最大値を、積層体の厚み方向において露出面からの距離が８ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣ４イオンの検出強度の平均値で除した値は、１以上３．５以下である。
炭化珪素を含むベース部と、ベース部上に配置されるグラフェン膜とを備える積層体においては、グラフェン膜におけるキャリア（電子）の移動度が非常に高い。したがって、電子素子としてのトランジスタのチャネル層にグラフェン膜を利用することが考えられる。
本発明者らは、グラフェン膜をチャネル層とするトランジスタを製造した場合において、変調特性を向上させる方策について検討を行った。その結果、飛行時間型二次イオン質量分析（ＴＯＦ－ＳＩＭＳ）により検出される各イオンの強度の最大値の位置およびＳｉＣ４イオンの強度の比率が上記の通りとなることにより、変調特性が向上することを見出した。
各イオンの検出状態が上記の通りとなることにより変調特性が向上する理由は、例えば以下の通りであると考えることができる。ＳｉＣからなるベース部とグラフェン膜とを備える積層体については、露出面側からグラフェン膜、グラフェン膜とベース部との界面、ベース部の順に配置される。グラフェン膜とベース部との界面の結晶性の低下等の影響により、トランジスタの動作を阻害する抵抗層が発生し易くなる。このような抵抗層が存在すると、ゲート電圧を変化させても、印加されるドレイン電圧に対するドレイン電流の大きさが変わらず、高い変調特性が得られない。さらに、このような積層体を用いてトランジスタを製造したとしても、相互コンダクタンスが低減することとなり、キャリアの高い移動度を有するグラフェン膜を含むにもかかわらず、トランジスタの高周波特性を悪化させてしまうおそれがある。
ここで、上記した飛行時間型二次イオン質量分析におけるＣ６イオンは、６つのＣからなる分子イオンであり、グラフェンの存在に起因して主に検出されると考えられる。Ｃ３イオンは、３つのＣからなる分子イオンであり、グラフェンの存在に起因して主に検出されると考えられる。ＳｉＣ４イオンは、１つのＳｉと４つのＣからなる分子イオンであり、グラフェン膜とベース部との界面において主に検出されると考えられる。ＳｉＣイオンは、１つのＳｉと１つのＣからなる分子イオンであり、ベース部において主に検出されると考えられる。Ｓｉ２イオンは、２つのＳｉからなる分子イオンであり、ベース部において主に検出されると考えられる。
グラフェンに対応するＣ６イオンおよびＣ３イオンが上記条件を満たす程度に露出面に極めて近い位置にピークを有するような状態を達成することで、露出面付近に十分な結晶性を有するグラフェン膜とすることができる。また、ＳｉＣに対応するＳｉＣイオンおよびＳｉ２イオンが上記条件を満たす程度に露出面から遠い位置にピークを有するような状態を達成することで、露出面から十分遠い位置に十分な結晶性を有するＳｉＣとすることができる。グラフェン膜とベース部との界面におけるＳｉとＣとの遷移領域に対応するＳｉＣ４イオンが上記条件を満たす程度に露出面からある程度離れた位置にピークを有するような状態を達成する。そして、ＳｉＣ４イオンの検出強度の最大値をＳｉＣが配置された領域に位置するＳｉＣ４イオンの平均値で除した値を上記範囲とする。このようにすることにより、グラフェン膜とベース部との界面の結晶性および界面に存在するＳｉとＣとからなる分子の量を多く含むことなく適切にすることができる。このような構成の積層体により、変調特性が向上すると考えることができる。
上記積層体において、Ｃ６イオンの検出強度は、露出面から０ｎｍを超えて１．５ｎｍ以下の深さで最大値を有してもよい。このような積層体は、グラフェン膜が露出面側により近く配置しているため、変調特性をより向上させることができる。なお、Ｃ６イオンの検出強度が、露出面から０ｎｍを超えて１．０ｎｍ以下の深さで最大値を有する構成として、さらに変調特性を向上させてもよい。
上記積層体において、Ｃ３イオンの検出強度は、露出面から０ｎｍを超えて２．０ｎｍ以下の深さで最大値を有してもよい。このような積層体は、グラフェン膜が露出面側により近く配置しているため、変調特性をより向上させることができる。なお、Ｃ３イオンの検出強度が、露出面から０ｎｍを超えて１．０ｎｍ以下の深さで最大値を有する構成として、さらに変調特性を向上させてもよい。
上記積層体において、ＳｉＣ４イオンの検出強度は、露出面から０．５ｎｍ以上３．５ｎｍ以下の深さで最大値を有してもよい。このような積層体は、グラフェン膜とベース部との界面が露出面側により近く配置しているため、変調特性をより向上させることができる。なお、ＳｉＣ４イオンの検出強度が、露出面から０．５ｎｍ以上３．５ｎｍ以下の深さで最大値を有する構成として、さらに変調特性を向上させてもよい。
上記積層体において、ＳｉＣ４イオンの検出強度の最大値を、積層体の厚み方向において露出面からの距離が８ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣ４イオンの検出強度の平均値で除した値は、１以上２．５以下であってもよい。このような積層体は、グラフェン膜とベース部との界面の結晶性および界面に存在するＳｉとＣとからなる分子の量をより適切にすることができるため、変調特性をより向上させることができる。
上記積層体において、ＳｉＣイオンの検出強度は、露出面から０．５ｎｍ以上８．０ｎｍ以下の深さで最大値を有してもよい。Ｓｉ２イオンの検出強度は、露出面から０．５ｎｍ以上８．０ｎｍ以下の深さで最大値を有してもよい。このような積層体は、ＳｉＣからなるベース部を露出面から適度に遠ざけて配置しているため、変調特性をより向上させることができる。なお、ＳｉＣイオンの検出強度は、露出面から０．５ｎｍ以上１．５ｎｍ以下の深さで最大値を有してもよい。また、Ｓｉ２イオンの検出強度は、露出面から０．５ｎｍ以上１．５ｎｍ以下の深さで最大値を有してもよい。このようにすることにより、さらに変調特性を向上させることができる。
上記積層体において、グラフェン膜の原子層数は、１以上５以下であってもよい。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜を備える積層体とすることができる。
上記積層体において、第１主面は、炭化珪素のカーボン面であってもよい。このようにすることにより、基板の表面から珪素原子を離脱させてグラフェン膜を形成する際に、効率的に行うことができる。
本開示に係る電子素子は、上記積層体と、露出面上に配置される第１電極と、露出面上に第１電極とは離れて配置される第２電極と、を備える。
このような電子素子は、上記積層体を備えるため、変調特性を向上させることができる。
［本開示の実施の形態の詳細］
次に、本開示の積層体の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
（実施の形態１）
本開示の実施の形態１に係る積層体について説明する。図１は、実施の形態１における積層体の構造を示す概略断面図である。図２は、実施の形態１における積層体を厚み方向に見た図である。図１において、積層体１１の深さ方向を矢印Ｔで示す。
図１および図２を参照して、実施の形態１における積層体１１は、円板状である。図２に示す積層体１１の直径Ｌは、例えば２インチ（５０．８ｍｍ）が選択される。
実施の形態１における積層体１１は、ベース部１２と、グラフェン膜１３とを備える。ベース部１２は、板状である。ベース部１２は、炭化珪素を含む。ベース部１２は、炭化珪素（ＳｉＣ）からなる。ベース部１２を構成する材料は、炭化珪素である。ベース部１２を構成するＳｉＣは、六方晶ＳｉＣであって、例えば６Ｈ構造を有する。ベース部１２は、第１主面１２Ａを有する。第１主面１２Ａは、平面状である。第１主面１２Ａは、ベース部１２を構成するＳｉＣのカーボン面である。
グラフェン膜１３は、ベース部１２の第１主面１２Ａ上に配置される。グラフェン膜１３は、一方の主面１３Ｂがベース部１２の第１主面１２Ａと対向して配置される。一方の主面１３Ｂとグラフェン膜１３の厚み方向の反対側に位置するグラフェン膜１３の他方の主面が積層体１１の露出面１３Ａとなる。すなわち、グラフェン膜１３は、ベース部１２が位置する側と反対側の主面である露出面１３Ａを有する。グラフェン膜１３は、本実施形態においては、原子層数が１以上５以下とすることができる。なお、グラフェン膜１３の原子層数については、積層体１１を板厚方向に切断した場合の断面のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察により確認することができる。グラフェン膜１３の厚み方向は、矢印Ｔによって示される。なお、図１において、理解の容易の観点から、グラフェン膜１３の厚みを厚く図示している。
積層体１１は、露出面１３Ａ側から深さ方向にグラフェン膜１３、グラフェン膜１３とベース部１２との界面１２Ｂ、ベース部１２の順に配置される構造である。
図３は、実施の形態１における積層体１１の飛行時間型二次イオン質量分析（ＴＯＦ－ＳＩＭＳ：Ｔｉｍｅ－ｏｆ－Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｒｔｒｙ）の結果を示すグラフである。図３において、縦軸は検出強度（ａｒｂ．ｕｎｉｔ）を示し、横軸は、露出面１３Ａからのベース部１２の厚み方向の深さ（ｎｍ）を示す。縦軸は、積層体１１の厚み方向において露出面１３Ａからの距離が１０ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣイオンの検出強度の平均値を１として規格化した値を示している。図３において、線２１ＡでＣ６イオンの検出強度を示し、線２１ＢでＣ３イオンの検出強度を示し、線２１ＣでＳｉＣ４イオンの検出強度を示し、線２１ＤでＳｉＣイオンの検出強度を示し、線２１ＥでＳｉ２イオンの検出強度を示す。また、図３において、領域２２Ａで主にグラフェン膜１３が存在している領域を示し、領域２２Ｂで主にグラフェン膜１３とベース部１２との界面１２Ｂの領域を示し、領域２２Ｃで主にベース部１２が存在している領域を示す。
飛行時間型二次イオン質量分析（ＴＯＦ－ＳＩＭＳ）については、設備として、例えばＩＯＮ－ＴＯＦ社製のＴＯＦ．ＳＩＭＳ ５が採用される。質量分析計としては、飛行時間２次イオン質量分析計を用い、１次イオンとしてビスマスイオンを用い、スパッタイオンとしてセシウムイオンを用いた。スパッタレートとしては、ＳｉＯ２の標準試料による深さ方向を指標とし、深さ分解能を０．０１～０．１５ｎｍ／ｐｏｉｎｔ、測定深さを上記標準試料による１０ｎｍ以上で行った。測定面積については、検出されるＣ６イオンが露出面１３ＡからＣ６イオンの検出強度の最大値が検出される位置までの積層体１１の厚み方向の深さが、０ｎｍを超えて２．５ｎｍ以下に収まる測定点において、２５～２５００μｍ２の平均プロファイルを取得することにより行った。
図３を参照して、実施の形態１における積層体１１については、飛行時間型二次イオン質量分析により求めた積層体１１の深さ方向のイオン質量分布において、Ｃ６イオンの検出強度は、露出面１３Ａから０ｎｍを超えて２．５ｎｍ以下の深さで最大値を有する。Ｃ３イオンの検出強度は、露出面１３Ａから０ｎｍを超えて３．０ｎｍ以下の深さで最大値を有する。ＳｉＣ４イオンの検出強度は、露出面１３Ａから０．５ｎｍ以上５．０ｎｍ以下の深さで最大値を有する。ＳｉＣイオンの検出強度は、露出面１３Ａから０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有する。Ｓｉ２イオンの検出強度は、露出面１３Ａから０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有する。ＳｉＣ４イオンの検出強度の最大値を、積層体１１の厚み方向において露出面１３Ａからの距離が８ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣ４イオンの検出強度の平均値で除した値は、１以上３．５以下である。
具体的には、実施の形態１の積層体１１における露出面１３ＡからＣ６イオンの検出強度の最大値が検出される位置までの積層体１１の厚み方向の距離は約０．４ｎｍである。実施の形態１の積層体１１における露出面１３ＡからＣ３イオンの検出強度の最大値が検出される位置までの積層体１１の厚み方向の距離は約１．１ｎｍである。実施の形態１の積層体１１における露出面１３ＡからＳｉＣ４イオンの検出強度の最大値が検出される位置までの積層体１１の厚み方向の距離は約１．７ｎｍである。実施の形態１の積層体１１における露出面１３ＡからＳｉＣイオンの検出強度の最大値が検出される位置までの積層体１１の厚み方向の距離は約８ｎｍである。実施の形態１の積層体１１における露出面１３ＡからＳｉ２イオンの検出強度の最大値が検出される位置までの積層体１１の厚み方向の距離は約８ｎｍである。ＳｉＣ４イオンの検出強度の最大値を、積層体１１の厚み方向において露出面１３Ａからの距離が８ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣ４イオンの検出強度の平均値で除した値は、約１．８である。
図４は、実施の形態１における積層体１１を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。図４において、縦軸は、ドレイン電流（Ａ）を示し、横軸は、ドレイン電圧（Ｖ）を示す。また、図４において、線２３Ａは、ゲート電圧が１０Ｖの場合を示し、線２３Ｂは、ゲート電圧が５Ｖの場合を示し、線２３Ｃは、ゲート電圧が０Ｖの場合を示し、線２３Ｄは、ゲート電圧が－５Ｖの場合を示し、線２３Ｅは、ゲート電圧が－１０Ｖの場合を示す。
図４を参照して、ゲート電圧を－１０Ｖから１０Ｖまで５Ｖずつ変化させた場合において、印加するドレイン電圧の大きさに応じて流れるドレイン電流が変化している。すなわち、変調特性が向上されている。
図５は、本開示の範囲外である積層体の飛行時間型二次イオン質量分析の結果を示すグラフである。縦軸および横軸については、図３に示す場合と同様である。図５において、線２６ＡでＣ６イオンの検出強度を示し、線２６ＢでＣ３イオンの検出強度を示し、線２６ＣでＳｉＣ４イオンの検出強度を示し、線２６ＤでＳｉＣイオンの検出強度を示し、線２６ＥでＳｉ２イオンの検出強度を示す。また、図６において、領域２７Ａで主にグラフェン膜が存在している領域を示し、領域２７Ｂで主にグラフェン膜とベース部との界面の領域を示し、領域２７Ｃで主にベース部が存在している領域を示す。
図５に示す積層体の場合、飛行時間型二次イオン質量分析において、露出面からＣ６イオンの強度の最大値が検出される位置までの積層体の厚み方向の距離は約３．５ｎｍであり、２．５ｎｍよりも長い。露出面からＣ３イオンの強度の最大値が検出される位置までの積層体の厚み方向の距離は約４ｎｍであり、３．０ｎｍよりも長い。露出面からのＳｉＣ４イオンの強度、露出面からのＳｉＣイオンの強度、露出面からのＳｉ２イオンの強度は徐々に増え続け、いずれも露出面から強度の最大値が検出される位置までの距離が１２ｎｍよりも長い。
図６は、図５に示す飛行時間型二次イオン質量分析の特徴を有する積層体を用いて製造されるトランジスタにおいて、ゲート電圧を変化させた場合のドレイン電圧とドレイン電流との関係を示すグラフである。図６において、縦軸および横軸については、図４に示す場合と同様である。また、図６において、線２８Ａは、ゲート電圧が１０Ｖの場合を示し、線２８Ｂは、ゲート電圧が５Ｖの場合を示し、線２８Ｃは、ゲート電圧が０Ｖの場合を示し、線２８Ｄは、ゲート電圧が－５Ｖの場合を示し、線２８Ｅは、ゲート電圧が－１０Ｖの場合を示す。
図６を参照して、線２８Ｂ、線２８Ｃ、線２８Ｄ、線２８Ｅはほとんど重なっている状態である。すなわち、ゲート電圧を－１０Ｖから５Ｖまで５Ｖずつ変化させた場合において、印加するドレイン電圧の大きさに応じて流れるドレイン電流がほとんど変化していない。このような積層体を含む電子素子は、高い変調特性が得られない。
なお、積層体１１において、Ｃ６イオンの検出強度は、露出面から０ｎｍを超えて１．５ｎｍ以下の深さで最大値を有する。このような積層体１１は、グラフェン膜１３が露出面１３Ａ側により近く配置しているため、変調特性をより向上させることができる。なお、Ｃ６イオンの検出強度が、露出面１３Ａから０ｎｍを超えて１．０ｎｍ以下の深さで最大値を有する構成として、さらに変調特性を向上させてもよい。
また、積層体１１において、Ｃ３イオンの検出強度は、露出面１３Ａから０ｎｍを超えて２．０ｎｍ以下の深さで最大値を有する。このような積層体１１は、グラフェン膜１３が露出面１３Ａ側により近く配置しているため、変調特性をより向上させることができる。なお、Ｃ３イオンの検出強度が、露出面１３Ａから０ｎｍを超えて１．０ｎｍ以下の深さで最大値を有する構成として、さらに変調特性を向上させてもよい。
また、積層体１１において、ＳｉＣ４イオンの検出強度は、露出面１３Ａから０．５ｎｍ以上３．５ｎｍ以下の深さで最大値を有する。このような積層体１１は、グラフェン膜１３とベース部１２との界面１２Ｂが露出面１３Ａ側により近く配置しているため、変調特性をより向上させることができる。なお、ＳｉＣ４イオンの検出強度が、露出面１３Ａから０．５ｎｍ以上３．５ｎｍ以下の深さで最大値を有する構成として、さらに変調特性を向上させてもよい。
また、積層体１１において、ＳｉＣ４イオンの検出強度の最大値を、積層体１１の厚み方向において露出面１３Ａからの距離が８ｎｍ以上１２ｎｍ以下である領域におけるＳｉＣ４イオンの検出強度の平均値で除した値は、１以上２．５以下である。このような積層体１１は、グラフェン膜１３とベース部１２との界面１２Ｂの結晶性および界面１２Ｂに存在するＳｉとＣとからなる分子の量をより適切にすることができるため、変調特性をより向上させることができる。
また、積層体１１において、ＳｉＣイオンの検出強度は、露出面１３Ａから０．５ｎｍ以上８．０ｎｍ以下の深さで最大値を有する。Ｓｉ２イオンの検出強度は、露出面１３Ａから０．５ｎｍ以上８．０ｎｍ以下の深さで最大値を有する。このような積層体１１は、ＳｉＣからなるベース部１２を露出面１３Ａから適度に遠ざけて配置しているため、変調特性をより向上させることができる。なお、ＳｉＣイオンの検出強度は、露出面１３Ａから０．５ｎｍ以上１．５ｎｍ以下の深さで最大値を有してもよい。また、Ｓｉ２イオンの検出強度は、露出面１３Ａから０．５ｎｍ以上１．５ｎｍ以下の深さで最大値を有してもよい。このようにすることにより、さらに変調特性を向上させることができる。
なお、上記の実施の形態においては、グラフェン膜１３の原子層数を１以上５以下としたが、必要に応じてグラフェン膜１３の原子層数が６以上であるものを適用してもよい。
次に、図７～図９を参照して、実施の形態１における積層体１１の製造方法の一例の概要について説明する。
図７は、実施の形態１における積層体１１の製造方法の代表的な工程を示すフローチャートである。図７を参照して、実施の形態１における積層体１１の製造方法では、まず工程（Ｓ１０）として原料基板準備工程が実施される。図８は、積層体１１の製造方法を示すための概略断面図である。図８を参照して、この工程（Ｓ１０）では、例えば、直径２インチ（５０．８ｍｍ）の６Ｈ－ＳｉＣからなる原料基板３１が準備される。具体的には、例えばＳｉＣからなるインゴットをスライスすることにより、ＳｉＣからなる原料基板３１が得られる。原料基板３１の表面が研磨された後、洗浄等のプロセスを経て主面の平坦性および清浄性が確保される。原料基板３１は、第１主面３１Ａを有する。第１主面３１Ａは、原料基板３１を構成するＳｉＣのカーボン面である。
次に、工程（Ｓ２０）としてグラフェン化工程が実施される。この工程（Ｓ２０）は、例えば図９に示す加熱装置を用いて実施することができる。図９は、加熱装置の構造を示す概略断面図である。図９を参照して、加熱装置４１は、本体部４２と、サセプタ４３と、カバー部材４４と、気体導入管４５と、気体排出管４６とを備える。
本体部４２は、中空円筒状の形状を有する側壁部４２Ａと、側壁部４２Ａの第１の端部を閉塞する底壁部４２Ｂと、側壁部４２Ａの第２の端部を閉塞する上壁部４２Ｃとを含む。本体部４２の内部の底壁部４２Ｂ上には、サセプタ４３が配置される。サセプタ４３は、原料基板３１を保持するための基板保持面４３Ａを有する。
本体部４２の内部には、サセプタ４３を覆うためのカバー部材４４が配置される。カバー部材４４は、たとえば一対の端部のうちの一方の端部が閉塞され、他方の端部が開口する中空円筒状の形状を有する。カバー部材４４の他方の端部側が底壁部４２Ｂに接触するようにカバー部材４４が配置される。サセプタ４３およびサセプタ４３上の原料基板３１は、カバー部材４４および本体部４２の底壁部４２Ｂにより取り囲まれる。カバー部材４４および本体部４２の底壁部４２Ｂにより取り囲まれる空間である閉塞空間４３Ｃ内に、サセプタ４３およびサセプタ４３上の原料基板３１が配置される。カバー部材４４の上壁面４４Ａと、原料基板３１の第１主面３１Ａとが対向する。
ここで、上記した実施の形態１における積層体１１を得るための手法として、例えば、第１主面３１Ａと対向するカバー部材４４の上壁面４４Ａを、他の部分よりも粗くする。具体的には、後述する加熱温度や処理時間等にもよるが、上壁面４４Ａの表面粗さを、カバー部材４４の側壁面４４Ｂの表面粗さの２倍程度とする。このようにすることにより、第１主面３１Ａからの珪素原子を離脱させる昇華の速度を速くして、実施の形態１における積層体１１を得ることが容易となる。
気体導入管４５および気体排出管４６は、本体部４２の上壁部４２Ｃに接続される。気体導入管４５および気体排出管４６は、上壁部４２Ｃに形成された貫通孔に一方の端部において接続される。気体導入管４５の他方の端部は、不活性ガスを保持するガス保持部（図示しない）に接続される。実施の形態１では、ガス保持部にはアルゴンが保持される。気体排出管４６の他方の端部は、ポンプ等の排気装置（図示しない）に接続される。
工程（Ｓ２０）は、加熱装置４１を用いて以下のように実施することができる。まず、サセプタ４３の基板保持面４３Ａに工程（Ｓ１０）において準備された原料基板３１が配置される。次に、サセプタ４３および原料基板３１を覆うように、カバー部材４４が底壁部４２Ｂ上に配置される。これにより、サセプタ４３およびサセプタ４３上の原料基板３１は、カバー部材４４および本体部４２の底壁部４２Ｂにより取り囲まれる。
次に、気体導入管４５に取り付けられたバルブ（図示しない）が閉じた状態で気体排出管４６に取り付けられたバルブ（図示しない）が開いた状態とされる。そして、気体排出管４６に接続された排気装置が作動することにより、本体部４２の内部の気体が矢印Ｆ２に沿って気体排出管４６から排出される。これにより、本体部４２の内部が減圧される。ここで、サセプタ４３および原料基板３１は、カバー部材４４および本体部４２の底壁部４２Ｂにより取り囲まれているものの、カバー部材４４と底壁部４２Ｂとは接合されているわけではない。そのため、本体部４２の内部の減圧が進行すると、閉塞空間４３Ｃの内部と外部との圧力差によりカバー部材４４と底壁部４２Ｂとのわずかな隙間から閉塞空間４３Ｃ内の気体が排出される。その結果、閉塞空間４３Ｃ内も減圧される。
次に、排気装置の動作が停止されると共に、気体導入管４５に取り付けられたバルブが開いた状態とされる。これにより、ガス保持部に保持されているアルゴンが、気体導入管４５を通って矢印Ｆ１に沿って本体部４２の内部に導入される。ここで、本体部４２内の圧力が上昇すると、閉塞空間４３Ｃの内部と外部との圧力差によりカバー部材４４と底壁部４２Ｂとのわずかな隙間から内部にアルゴンが侵入する。このようにして、本体部４２の内部の気体が、アルゴンにより置換される。本体部４２の内部のアルゴンの圧力が常圧（大気圧）にまで上昇すると、余剰のアルゴンが気体排出管４６から排出されることにより、内部の圧力が常圧に維持される。すなわち、本体部４２の内部が、常圧のアルゴン雰囲気に維持される。
次に、原料基板３１が加熱される。原料基板３１は、例えば本体部４２が加熱されることにより加熱される。本体部４２は、例えば誘導加熱により加熱されてもよい。原料基板３１は、例えば常圧のアルゴン中において１３００℃以上１８００℃以下の温度に加熱される。具体的な加熱処理の内容として、例えば１７００℃で１０分間加熱してもよい。これにより、図８を参照して、ＳｉＣからなる原料基板３１の第１主面３１Ａ側から珪素原子が離脱し、第１主面３１Ａを含む表層部がグラフェンに変換される。ここで、上記加熱により、第１主面３１Ａを含む領域の原子配列は、原料基板３１を構成するＳｉＣの原子配列に対して配向する。その結果、第１主面３１Ａが変換されて生成するグラフェンの原子配列は、原料基板３１を構成するＳｉＣの原子配列に対して配向する。このようにして、図１を参照して、ＳｉＣからなるベース部１２と、ベース部１２の第１主面１２Ａ上に配置され、ベース部１２を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜１３と、を備える積層体１１が得られる。
なお、このようにして得られる積層体１１については、グラフェン膜１３とＳｉＣからなるベース部１２との密着性が良好である。また、グラフェン膜１３を原料基板３１の全面に形成することができる。したがって、量産性が求められるトランジスタのような電子素子を製造する際に好適である。
（実施の形態２）
次に、上記実施の形態１の積層体１１を用いて作製される電子素子の一例であるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）について説明する。図１０は、実施の形態２におけるＦＥＴの概略断面図である。図１０を参照して、実施の形態２におけるＦＥＴ１５は、上記実施の形態１の積層体１１を用いて作製されたものである。ＦＥＴ１５は、実施の形態１と同様に積層されたベース部１２およびグラフェン膜１３を備える積層体１１を含む。ＦＥＴ１５は、さらに第１電極としてのソース電極１６と、ソース電極１６とは離れて配置される第２電極としてのドレイン電極１７と、ソース電極１６およびドレイン電極１７と離れて配置される第３電極としてのゲート電極１８と、ゲート絶縁膜１９と、を含む。
ソース電極１６は、露出面１３Ａに接触して形成される。ソース電極１６は、グラフェン膜１３とオーミック接触可能な導電体、例えばＮｉ（ニッケル）／Ａｕ（金）からなっている。ドレイン電極１７は、露出面１３Ａに接触して形成される。ドレイン電極１７は、グラフェン膜１３とオーミック接触可能な導電体、例えばＮｉ／Ａｕからなっている。
ソース電極１６とドレイン電極１７との間に位置するグラフェン膜１３の露出面１３Ａを覆うように、ゲート電極１８が形成される。ゲート絶縁膜１９は、ソース電極１６とドレイン電極１７との間に位置する露出面１３Ａを覆うと共に、ソース電極１６とドレイン電極１７の上部表面（グラフェン膜１３に接触する側とは反対側の主面）の一部を覆う領域にまで延在する。ゲート絶縁膜１９は、例えば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁体からなっている。
ゲート電極１８は、ゲート絶縁膜１９上に接触するように配置される。ゲート電極１８は、ソース電極１６とドレイン電極１７との間に位置する露出面１３Ａに対応する領域に配置される。ゲート電極１８は、導電体、例えばＮｉ／Ａｕからなっている。
このＦＥＴ１５において、ゲート電極１８に印加される電圧が閾値電圧未満の状態、すなわち、ＦＥＴ１５がオフの状態では、ソース電極１６とドレイン電極１７との間（チャネル領域）に位置するグラフェン膜１３にはキャリアとなる電子が十分に存在せず、ソース電極１６とドレイン電極１７との間に電圧が印加されても非導通の状態が維持される。一方、ゲート電極１８に閾値電圧以上の電圧が印加されてＦＥＴ１５がオンの状態となると、チャネル領域にキャリアとなる電子が生成する。その結果、キャリアとなる電子が生成したチャネル領域によってソース電極１６とドレイン電極１７とが電気的に接続された状態となる。このような状態でソース電極１６とドレイン電極１７との間に電圧が印加されると、ソース電極１６とドレイン電極１７との間に電流が流れる。
ここで、実施の形態２のＦＥＴ１５では、ソース電極１６とドレイン電極１７とが、上記実施の形態１において説明した積層体１１の露出面１３Ａ上に形成される。このような積層体１１を含むＦＥＴ１５は、変調特性が向上されている。
次に、図１および図１１を参照して、実施の形態２のＦＥＴ１５の製造方法について説明する。図１１は、グラフェン膜を含むＦＥＴ１５の製造方法の代表的な工程を示すフローチャートである。図１１を参照して、実施の形態２のＦＥＴ１５の製造方法では、まず工程（Ｓ１１０）として積層体準備工程が実施される。この工程（Ｓ１１０）では、上記実施の形態１の積層体１１が準備される（図１参照）。積層体１１は、上記実施の形態１において説明した製造方法により製造することができる。
次に、図１１を参照して、工程（Ｓ１２０）としてオーミック電極形成工程が実施される。この工程（Ｓ１２０）では、図１および図１２を参照して、積層体１１の露出面１３Ａに接触するようにソース電極１６およびドレイン電極１７が形成される。ソース電極１６およびドレイン電極１７は、例えばグラフェン膜１３の露出面１３Ａ上に、ソース電極１６およびドレイン電極１７が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ソース電極１６およびドレイン電極１７を構成する導電体（例えばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
次に、図１１を参照して、工程（Ｓ１３０）として絶縁膜形成工程が実施される。この工程（Ｓ１３０）では、図１２および図１３を参照して、ソース電極１６とドレイン電極１７との間に位置するグラフェン膜１３の露出面１３Ａ、ソース電極１６の積層体１１とは反対側の主面およびドレイン電極１７の積層体１１とは反対側の主面を覆うように、絶縁膜２０が形成される。絶縁膜２０は、例えばＣＶＤ法により形成することができる。絶縁膜２０を構成する材料としては、例えば窒化珪素（ＳｉＮ）を採用することができる。
次に、図１１を参照して、工程（Ｓ１４０）としてゲート電極形成工程が実施される。この工程（Ｓ１４０）では、図１３および図１４を参照して、ソース電極１６とドレイン電極１７との間に位置する露出面１３Ａを覆う絶縁膜２０上に接触するように、ゲート電極１８が形成される。ゲート電極１８は、例えばゲート電極１８が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート電極１８を構成する導電体（例えばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
次に、図１１を参照して、工程（Ｓ１５０）としてコンタクトホール形成工程が実施される。この工程（Ｓ１５０）では、図１４および図１０を参照して、ソース電極１６上およびドレイン電極１７上に位置する絶縁膜２０を除去することにより、ソース電極１６およびドレイン電極１７と配線とのコンタクトを可能にするためのコンタクトホールが形成される。具体的には、例えばソース電極１６上およびドレイン電極１７上に対応する領域に開口を有するマスクを形成し、開口から露出する絶縁膜２０をエッチングにより除去する。これにより、コンタクトホールが形成されると共に、残存する絶縁膜２０は、ゲート絶縁膜１９となる。ゲート絶縁膜１９は、ソース電極１６とドレイン電極１７との間に位置する露出面１３Ａを覆うと共に、ソース電極１６およびドレイン電極１７の上部表面（グラフェン膜１３に接触する側とは反対側の主面）の一部を覆う領域にまで延在する。
以上の工程により、実施の形態２におけるＦＥＴ１５が完成する。その後、例えば配線が形成され、ダイシングにより各電子素子に分離される。
なお、上記の実施の形態においては、積層体１１は、ＳｉＣの第１主面から珪素原子を離脱させることにより製造することとしたが、これに限らず、例えばＳｉＣとグラフェン膜とを貼り合わせるようにして積層体１１を製造することにしてもよい。また、原料基板３１において、カーボン面ではなくシリコン面から珪素原子を離脱させることとしてもよい。
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本開示の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１ 積層体
１２ ベース部
１２Ａ，１３Ｂ，３１Ａ 主面
１２Ｂ 界面
１３ グラフェン膜
１３Ａ 露出面
１５ ＦＥＴ
１６ ソース電極
１７ ドレイン電極
１８ ゲート電極
１９ ゲート絶縁膜
２０ 絶縁膜
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，２３Ｅ，２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ，２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅ 線
２２Ａ，２２Ｂ，２２Ｃ，２７Ａ，２７Ｂ，２７Ｃ 領域
３１ 原料基板
４１ 加熱装置
４２ 本体部
４２Ａ 側壁部
４２Ｂ 底壁部
４２Ｃ 上壁部
４３ サセプタ
４３Ａ 基板保持面
４３Ｃ 閉塞空間
４４ カバー部材
４４Ａ 上壁面
４４Ｂ 側壁面
４５ 気体導入管
４６ 気体排出管

Claims (9)

  1. 炭化珪素を含み、第１主面を有するベース部と、
    前記第１主面上に配置され、前記ベース部が位置する側と反対側の主面である露出面を有するグラフェン膜と、を備える積層体において、
    一次イオンとしてビスマスイオンを用い、スパッタイオンとしてセシウムイオンを用いた飛行時間型二次イオン質量分析により求めた前記積層体の深さ方向のイオン質量分布において、
    Ｃ６イオンの検出強度は、前記露出面から０ｎｍを超えて２．５ｎｍ以下の深さで最大値を有し、
    Ｃ３イオンの検出強度は、前記露出面から０ｎｍを超えて３．０ｎｍ以下の深さで最大値を有し、
    ＳｉＣ４イオンの検出強度は、前記露出面から０．５ｎｍ以上５．０ｎｍ以下の深さで最大値を有し、
    ＳｉＣイオンの検出強度は、前記露出面から０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有し、
    Ｓｉ２イオンの検出強度は、前記露出面から０．５ｎｍ以上１０．０ｎｍ以下の深さで最大値を有し、
    前記ＳｉＣ４イオンの検出強度の最大値を、前記積層体の厚み方向において前記露出面からの距離が８ｎｍ以上１２ｎｍ以下である領域における前記ＳｉＣ４イオンの検出強度の平均値で除した値は、１以上３．５以下である、積層体。
  2. 前記Ｃ６イオンの検出強度は、前記露出面から０ｎｍを超えて１．５ｎｍ以下の深さで最大値を有する、請求項１に記載の積層体。
  3. 前記Ｃ３イオンの検出強度は、前記露出面から０ｎｍを超えて２．０ｎｍ以下の深さで最大値を有する、請求項１または請求項２に記載の積層体。
  4. 前記ＳｉＣ４イオンの検出強度は、前記露出面から０．５ｎｍ以上３．５ｎｍ以下の深さで最大値を有する、請求項１から請求項３のいずれか１項に記載の積層体。
  5. 前記ＳｉＣ４イオンの検出強度の最大値を、前記積層体の厚み方向において前記露出面からの距離が８ｎｍ以上１２ｎｍ以下である領域における前記ＳｉＣ４イオンの検出強度の平均値で除した値は、１以上２．５以下である、請求項１から請求項４のいずれか１項に記載の積層体。
  6. 前記ＳｉＣイオンの検出強度は、前記露出面から０．５ｎｍ以上８．０ｎｍ以下の深さで最大値を有し、
    前記Ｓｉ２イオンの検出強度は、前記露出面から０．５ｎｍ以上８．０ｎｍ以下の深さで最大値を有する、請求項１から請求項５のいずれか１項に記載の積層体。
  7. 前記グラフェン膜の原子層数は、１以上５以下である、請求項１から請求項６のいずれか１項に記載の積層体。
  8. 前記第１主面は、炭化珪素のカーボン面である、請求項１から請求項７のいずれか１項に記載の積層体。
  9. 請求項１から請求項８のいずれか１項に記載の積層体と、
    前記露出面上に配置される第１電極と、
    前記露出面上に前記第１電極とは離れて配置される第２電極と、を備える、電子素子。
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