KR20190028260A - 게이트 올 어라운드 소자 및 이를 제조하는 방법 - Google Patents
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Abstract
게이트 올 어라운드 소자는 기판, 기판 상에 제공되는 한 쌍의 이종접합 소스/드레인 영역들, 한 쌍의 이종접합 소스/드레인 영역들 사이에 제공되는 이종접합 채널 영역, 및 한 쌍의 이종접합 소스/드레인 영역들 상에 각각 제공되는 한 쌍의 오믹 전극들을 포함하되, 한 쌍의 이종접합 소스/드레인 영역들의 각각은 한 쌍의 2차원 전자가스(2-DEG)층들을 포함하고, 한 쌍의 오믹 전극들은 기판의 상면을 향해 연장되어, 한 쌍의 이종접합 소스/드레인 영역들을 각각 관통한다.
Description
본 발명은 게이트 올 어라운드 소자 및 이를 제조하는 방법에 관한 것이다.
질화물 반도체인 갈륨 질화물 (GaN)은 직접 천이형 반도체로서, 높은 전계 전자 이동 속도(예를 들어, 2 x 107 cm/s)와 높은 전열 파괴 전계 (예를 들어, 3 x 106 V/cm)와 높은 밴드갭 (3.4 eV)을 갖고 있으며, 알루미늄 갈륨 질화물 (AlGaN)과 이종접합구조 (heterojunction structure)를 형성하여, 2차원 규모의 높은 전자 밀도를 제공함으로써 고전자 이동도 트랜지스터 (High Electron Mobility Transistor: HEMT)의 형성이 가능해 고온 및 고주파 그리고 고출력을 필요로 하는 응용에 많이 사용된다.
본 발명이 해결하고자 하는 일 과제는 전기적인 특성 및 신뢰성이 개선된 게이트 올 어라운드 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 공정의 난이도 및 신뢰도가 개선된 게이트 올 어라운드 소자의 제조 방법을 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 게이트 올 어라운드 소자는 기판; 상기 기판 상에 제공되는 한 쌍의 이종접합 소스/드레인 영역들; 상기 한 쌍의 이종접합 소스/드레인 영역들 사이에 제공되는 이종접합 채널 영역; 및 상기 한 쌍의 이종접합 소스/드레인 영역들 상에 각각 제공되는 한 쌍의 오믹 전극들을 포함하되, 상기 한 쌍의 이종접합 소스/드레인 영역들의 각각은 한 쌍의 2차원 전자가스(2-DEG)층들을 포함하고, 상기 한 쌍의 오믹 전극들은 상기 기판의 상면을 향해 연장되어, 상기 한 쌍의 이종접합 소스/드레인 영역들을 각각 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 오믹 전극들의 각각은 상기 한 쌍의 2차원 전자가스층들에 직접 접할 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 이종접합 소스/드레인 영역들의 각각은: 상기 기판의 상면에 수직한 방향을 따라 서로 이격되는 한 쌍의 제1 질화물 반도체 막들; 및 상기 한 쌍의 제1 질화물 반도체 막들 사이에 개재하는 제2 질화물 반도체 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 이종접합 소스/드레인 영역들의 각각과 상기 기판 사이에 개재하는 절연층; 및 상기 이종접합 채널 영역과 상기 기판 사이에 제공되는 에어갭을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 이종접합 채널 영역은: 상기 제1 방향으로 연장하는 제2 질화물 반도체 막; 및 상기 제2 질화물 반도체 막을 둘러싸는 제1 질화물 반도체 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 이종접합 채널 영역을 둘러싸는 게이트 전극을 더 포함하되, 상기 제1 질화물 반도체 막은 상기 제2 질화물 반도체 막과 상기 게이트 전극 사이에 개재할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 및 상기 이종접합 채널 영역의 각각은 복수 개로 제공되고, 상기 복수의 게이트 전극들은 상기 복수의 이종접합 채널 영역들을 각각 둘러쌀 수 있다.
상기 과제를 해결하기 위한 게이트 올 어라운드 소자의 제조 방법은 기판 상에 차례로 적층된 제1 질화물 반도체 막 및 제2 질화물 반도체 막을 형성하는 것; 상기 제2 질화물 반도체 막 및 상기 제1 질화물 반도체 막을 차례로 패터닝하여, 제1 리세스 영역 및 제2 리세스 영역을 형성하는 것; 상기 제2 질화물 반도체 막의 상면 및 상기 제1 및 제2 리세스 영역들의 각각에 의해 노출되는 제1 및 제2 질화물 반도체 막의 측면 상에 제3 질화물 반도체 막을 형성하는 것; 상기 제1 및 제2 리세스 영역들 사이에 배치된 제1 및 제3 질화물 반도체 막들 상에 게이트 전극을 형성하는 것; 및 상기 제3 질화물 반도체 막 상에, 상기 게이트 전극을 사이에 두고 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 제1 및 제2 오믹 전극들을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 질화물 반도체 막과 상기 기판 사이에 개재하는 절연층을 형성하는 것; 및 상기 제1 및 제2 리세스 영역들 내로 식각액을 제공하여, 상기 제1 및 제2 리세스 영역을 사이에 배치된 상기 절연층을 제거하는 것을 더 포함하되, 상기 절연층을 제거하는 것에 의해 상기 제1 질화물 반도체 막과 상기 기판 사이에 에어갭이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제3 질화물 반도체 막의 상면을 덮고, 상기 제1 리세스 영역, 상기 에어갭, 및 상기 제2 리세스 영역에 의해 노출된 제3 질화물 반도체 막의 표면들을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 오믹 전극들을 형성하는 것은: 상기 게이트 전극의 양 측들에 상기 제1 내지 제3 질화물 반도체 막들을 관통하는 제3 리세스 영역들을 형성하는 것; 및 상기 제3 질화물 반도체 막 상에 금속들을 증착하여, 상기 제3 리세스 영역들을 채우는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 신뢰도가 개선된 게이트 올 어라운드 소자가 제공될 수 있다.
본 발명의 개념에 따르면, 공정 효율이 개선된 게이트 올 어라운드 소자가 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1, 도 2, 도 3, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a는 본 발명의 예시적인 실시예들에 따른 게이트 올 어라운드 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 I-I' 선들을 각각 따른 단면도들이다.
도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 및 도 9c는 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 II-II' 선들을 각각 따른 단면도들이다.
도 7d, 도 8d, 및 도 9d는 도 7a, 도 8a, 및 도 9a의 III-III' 선들을 각각 따른 단면도들이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 I-I' 선들을 각각 따른 단면도들이다.
도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 및 도 9c는 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 II-II' 선들을 각각 따른 단면도들이다.
도 7d, 도 8d, 및 도 9d는 도 7a, 도 8a, 및 도 9a의 III-III' 선들을 각각 따른 단면도들이다.
본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 사시도, 정면도, 단면도 및/또는 개념도를 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1, 도 2, 도 3, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a는 본 발명의 예시적인 실시예들에 따른 게이트 올 어라운드 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 I-I' 선들을 각각 따른 단면도들이다. 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 및 도 9c는 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 도 9a의 II-II' 선들을 각각 따른 단면도들이다. 도 7d, 도 8d, 및 도 9d는 도 7a, 도 8a, 및 도 9a의 III-III' 선들을 각각 따른 단면도들이다.
도 1을 참조하면, 보조 기판(10) 상에 보조 버퍼층(20)이 형성될 수 있다. 예시적인 실시예들에서, 보조 기판(10)은 실리콘(Si) 기판, 실리콘 탄화물(SiC) 기판, 또는 사파이어 (sapphire) 기판일 수 있다.
보조 버퍼층(20)을 형성하는 것은 화학기상증착(Chemical Vapor Deposition, CVD) 공정(예를 들어, 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 공정), 물리기상증착(Physical Vapor Deposition, PVD) 공정(예를 들어, 스퍼터링(Sputtering) 공정), 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 수행하는 것을 포함할 수 있다. 보조 버퍼층(20)은 질화물 반도체 물질을 포함할 수 있다. 예를 들어, 보조 버퍼층(20)은 GaN를 포함할 수 있다.
보조 버퍼층(20) 상에 보조 배리어층(30)이 형성될 수 있다. 보조 배리어층(30)을 형성하는 것은 화학기상증착(CVD) 공정(예를 들어, 플라즈마 강화 화학적 기상 증착(PECVD) 공정), 물리기상증착(PVD) 공정(예를 들어, 스퍼터링(Sputtering) 공정), 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 보조 배리어층(30)은 보조 버퍼층(20)과 접촉하여 2차원 전자가스층(미도시)을 형성하는 반도체 물질을 포함할 수 있다. 예를 들어, 보조 배리어층(30)은 AlGaN을 포함할 수 있다.
보조 배리어층(30) 상에 보조 절연층(40)이 형성될 수 있다. 보조 절연층(40)을 형성하는 것은 화학기상증착(CVD) 공정(예를 들어, 플라즈마 강화 화학적 기상 증착(PECVD) 공정), 물리기상증착(PVD) 공정(예를 들어, 스퍼터링(Sputtering) 공정), 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 보조 절연층(40)은 절연 물질을 포함할 수 있다. 예를 들어, 보조 절연층(40)은 실리콘 산화물(예를 들어, SiO2)를 포함할 수 있다.
보조 버퍼층(20) 내에 마이크로캐비티층(22)이 형성될 수 있다. 마이크로캐비티층(22)은 후술되는 전사 공정에서 분리되는 부분일 수 있다. 마이크로캐비티층(22)을 형성하는 것은 이온 주입 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 수소 이온들이 이온 주입 공정에 의해 보조 절연층(40) 및 보조 배리어층(30)을 관통하여 보조 버퍼층(20) 내에 주입될 수 있다.
도 2 및 도 3을 참조하면, 기판(100) 상에 절연층(200)이 제공될 수 있다. 예시적인 실시예들에서, 기판(100)은 실리콘(Si) 기판, 실리콘 탄화물(SiC) 기판, 또는 사파이어 (sapphire) 기판일 수 있다.
절연층(200)을 형성하는 것은 화학기상증착(CVD) 공정(예를 들어, 플라즈마 강화 화학적 기상 증착(PECVD) 공정), 물리기상증착(PVD) 공정(예를 들어, 스퍼터링(Sputtering) 공정), 또는 원자층 증착(ALD) 공정을 수행하는 것을 포함할 수 있다. 절연층(200)은 절연 물질을 포함할 수 있다. 예를 들어, 절연층(200)은 실리콘 산화물(예를 들어, SiO2)를 포함할 수 있다.
마이크로캐비티층(22) 상에 배치된 보조 버퍼층(20), 보조 배리어층(30), 및 보조 절연층(40)은 기판(100) 상의 절연층(200) 상에 전사될 수 있다. 상기 전사 공정은 보조 버퍼층(20)을 제1 열처리하여, 상부 보조 버퍼층(24)과 하부 보조 버퍼층(26)으로 분리시키는 것, 보조 절연층(40)을 절연층(200)에 접촉시키는 것, 및 절연층(200)과 보조 절연층(40)을 제2 열처리하여 결합시키는 것을 포함할 수 있다. 상부 및 하부 보조 버퍼층들(24, 26)의 경계는 마이크로캐비티층(22)일 수 있다. 예를 들어, 제1 열처리 공정은 보조 버퍼층(20)을 약 400 도(℃) 내지 약 600 도(℃)로 가열하는 것을 포함할 수 있다. 예를 들어, 제2 열처리 공정은 보조 절연층(40) 및 절연층(200)을 약 1100 도(℃) 이하로 가열하는 것을 포함할 수 있다.
절연층(200)과 보조 절연층(40)은 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라, 절연층(200)과 보조 절연층(40)은 경계를 갖지 않는 단일 구조체일 수 있다. 이하에서, 절연층(200)과 보조 절연층(40)이 결합된 구조체는 절연층(200)으로 지칭되고, 보조 배리어층(30)은 제1 질화물 반도체 막(310)으로 지칭되고, 상부 보조 버퍼층(24)은 제2 질화물 반도체 막(320)으로 지칭된다.
제1 질화물 반도체 막(310)과 제2 질화물 반도체 막(320)의 격자 상수 차이에 의해, 제2 질화물 반도체 막(320) 내에 제1 2차원 전자가스층(DEG1)이 형성될 수 있다. 제1 2차원 전자가스층(DEG1)은 제1 질화물 반도체 막(310)에 인접한 제2 질화물 반도체 막(310)의 하부에 제공될 수 있다.
도 4a, 도 4b, 및 도 4c를 참조하면, 제2 질화물 반도체 막(320), 제1 질화물 반도체 막(310), 및 절연층(200)이 패터닝될 수 있다. 상기 패터닝 공정은 제2 질화물 반도체 막(320) 상에 포토레지스트 패턴(미도시)을 형성하는 것 및 상기 포토레지스트 패턴을 식각 마스크로 이용하는 식각 공정을 수행하여 제2 질화물 반도체 막(320), 제1 질화물 반도체 막(310), 및 절연층(200)을 차례로 식각하는 것을 포함할 수 있다. 상기 식각 공정은 습식 식각 공정, 건식 식각 공정, 또는 습식 식각 공정과 건식 식각 공정의 조합을 포함할 수 있다. 예를 들어, 상기 식각 공정은 CF4 가스, BCl3 가스, Cl2 가스, 또는 SF6 가스를 이용하여 ECR(Electron Cyclotron Resonance) 플라즈마 식각 공정 또는 ICP(Inductive Coupled Plasma) 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정에서, 절연층(200)은 식각 정지막의 기능을 가질 수 있다.
상기 패터닝 공정에 의해 기판(100)의 상면에 평행한 제1 방향을 따라 배열된 제1 이종접합 소스/드레인 영역(SD1), 이종접합 채널 영역들(CH), 및 제2 이종접합 소스/드레인 영역(SD2)이 형성될 수 있다. 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2)은 제1 질화물 반도체 막(310) 및 제2 질화물 반도체 막(320)을 포함할 수 있다. 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2)의 각각은, 기판(100)의 상면에 평행하되 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 이종접합 채널 영역들(CH)의 각각은 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2) 사이에서 제1 방향(D1)을 따라 연장되어, 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2)과 직접 접할 수 있다. 이종접합 채널 영역들(CH)은 제2 방향(D2)을 따라 배열될 수 있다.
상기 패터닝 공정에 의해 제1 리세스 영역(R1) 및 제2 리세스 영역(R2)이 형성될 수 있다. 제1 및 제2 리세스 영역들(R1, R2)은 제2 방향(D2)으로 배열될 수 있다. 제1 및 제2 리세스 영역들(R1, R2)의 각각은 서로 바로 인접한 한 쌍의 이종접합 채널 영역들(CH) 사이에 배치될 수 있다. 제1 및 제2 리세스 영역들(R1, R2)의 각각은 제2 질화물 반도체 막(320), 제1 질화물 반도체 막(310), 및 절연층(200)을 관통하여, 기판(100)의 상면을 노출할 수 있다. 다만, 이는 예시적인 것일 수 있다. 다른 예시적인 실시예들에서, 상기 패터닝 공정은 절연층(200)이 관통되기 전까지 수행되어, 절연층(200)의 상면이 제1 및 제2 리세스 영역들(R1, R2)에 의해 노출될 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 이종접합 채널 영역들(CH)과 기판(100) 사이에 개재하는 절연층(200)이 제거될 수 있다. 예시적인 실시예들에서, 상기 절연층(200)을 제거하는 것은 제1 및 제2 리세스 영역들(R1, R2)을 통해 절연층(200)에 식각액을 제공하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 식각액은 불산 계열의 물질을 포함할 수 있다.
상기 습식 식각 공정에 의해, 이종접합 채널 영역들(CH)과 기판(100) 사이에 에어갭들(AG)이 제공될 수 있다. 에어갭들(AG)은 기판(100)의 상면 및 제1 질화물 반도체 막(310)의 바닥면을 노출할 수 있다. 에어갭들(AG)은 제1 및 제2 리세스 영역들(R1, R2)과 서로 연결될 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 제3 질화물 반도체 막(330)이 제2 질화물 반도체 막(320) 상에 형성될 수 있다. 예시적인 실시예들에서, 제3 질화물 반도체 막(330)을 형성하는 것은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정을 수행하는 것을 포함할 수 있다. 제3 질화물 반도체 막(330)은 제1 질화물 반도체 막(310)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 제3 질화물 반도체 막(330)은 AlGaN을 포함할 수 있다. 제3 질화물 반도체 막(330)과 제2 질화물 반도체 막(320)의 격자 상수 차이에 의해, 제2 질화물 반도체 막(320) 내에 제2 2차원 전자가스층(DEG2)이 생성될 수 있다. 제2 2차원 전자가스층(DEG2)은 제2 질화물 반도체 막(320)의 상부에 제공되어, 제3 질화물 반도체 막(330)에 인접할 수 있다.
제3 질화물 반도체 막(330)은 제2 질화물 반도체 막(320)의 상면을 덮고, 제1 및 제2 리세스 영역들(R1, R2) 내부로 연장할 수 있다. 제3 질화물 반도체 막(330)은 제1 및 제2 리세스 영역들(R1, R2)에 의해 노출되는 제1 및 제2 질화물 반도체 막들(310, 320)의 측면들을 덮을 수 있다. 제1 및 제3 질화물 반도체 막들(310, 330)은 제2 질화물 반도체 막(320)을 둘러쌀 수 있다. 제1 및 제3 질화물 반도체 막들(310, 330)은 경계를 갖지 않는 단일 막일 수 있다. 이에 따라, 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2) 및 이종접합 채널 영역들(CH)의 각각은 제2 질화물 반도체 막(320) 및 상기 제2 질화물 반도체 막(320)을 둘러싸는 제1 및 제3 질화물 반도체 막들(310, 330)을 포함할 수 있다. 예를 들어, 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2) 및 이종접합 채널 영역들(CH)의 각각은 GaN 막과 상기 GaN 막을 둘러싸는 AlGaN 막을 포함할 수 있다.
일반적으로, 게이트 올 어라운드 소자는 하나의 2차원 전자가스층을 포함할 수 있다. 본 발명의 개념에 따른 제2 질화물 반도체 막(320)은 제1 및 제3 질화물 반도체 막들(310, 330) 사이에 개재하여, 두 개의 2차원 전자가스층을 포함할 수 있다. 이에 따라, 게이트 올 어라운드 소자의 전기적인 특성이 개선될 수 있다.
도 7a, 도 7b, 도 7c, 및 도 7d를 참조하면, 이종접합 채널 영역들(CH) 상에 게이트 전극들(GE)이 각각 형성될 수 있다. 게이트 전극들(GE)을 형성하는 것은 제3 질화물 반도체 막(330) 상에 이종접합 채널 영역들(CH)을 노출하는 포토레지스트 패턴(미도시)을 형성하는 것, 노출된 이종접합 채널 영역들(CH) 상에 도전 물질을 증착하는 것, 및 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 예시적인 실시예들에서, 상기 도전 물질을 증착하는 것은 PA-ALD(Plasma Assisted Atomic Layer Deposition) 공정을 수행하는 것을 포함할 수 있다.
다른 예시적인 실시예들에서, 게이트 전극들(GE)을 형성하는 것은 제3 질화물 반도체 막(330) 상에 이종접합 채널 영역들(CH)을 노출하는 희생패턴(미도시)을 형성하는 것, 노출된 이종접합 채널 영역들(CH) 상에 도전 물질을 증착하는 것, 및 상기 희생패턴을 제거하는 것을 포함할 수 있다. 예를 들어, 희생 패턴은 SiN을 포함할 수 있다. 도전 물질을 증착하는 것은 고온에서 ALD(Atomic Layer Deposition) 공정을 수행하는 것을 포함할 수 있다.
게이트 전극들(GE)은 다층 구조를 포함할 수 있다. 예를 들어, 게이트 전극들(GE)의 각각은 Ni/Au 구조를 포함할 수 있다. 게이트 전극들(GE)은 이종접합 채널 영역들(CH)을 각각 둘러쌀 수 있다. 게이트 전극들(GE)의 각각은 제1 및 제3 질화물 반도체 막들(310, 330)의 표면을 따라 연장될 수 있다. 즉, 게이트 전극들(GE)의 각각은 제3 질화물 반도체 막(330)의 상면, 제1 및 제2 리세스 영역들(R1, R2)에 의해 노출되는 제3 질화물 반도체 막(330)의 측면들, 및 에어갭(AG)에 의해 노출된 제1 질화물 반도체 막(310)의 바닥면을 따라 연장될 수 있다. 예를 들어, 게이트 전극(GE)은 고리 형상을 가질 수 있다.
도 8a, 도 8b, 도 8c, 및 도 8d를 참조하면, 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2) 내에 제3 리세스 영역들(R3)이 형성될 수 있다. 제3 리세스 영역들(R3)을 형성하는 것은 제3 질화물 반도체 막(330) 상에 제3 리세스 영역들(R3)이 형성될 영역들을 노출하는 포토레지스트 패턴(미도시)을 형성하는 것, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 제1 내지 제3 질화물 반도체 막들(310, 320, 330)을 패터닝하는 것, 및 상기 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 제3 리세스 영역들(R3)은 제1 내지 제3 질화물 반도체 막들(310, 320, 330)을 관통하여, 절연층(200)의 상면을 노출할 수 있다.
예시적인 실시예들에서, 제3 리세스 영역들(R3)의 각각에 의해 노출된 제1 내지 제3 질화물 반도체 막들(310, 320, 330)의 측면들을 표면 처리하여, 상기 이방성 식각 공정시 손상된 상기 측면들의 표면 특성을 개선할 수 있다. 예를 들어, 상기 표면 처리는 제3 리세스 영역들(R3) 내에 수산화테트라메틸암모늄(tetramethylammonium hydroxide, TMAH)을 제공하여, 제1 내지 제3 질화물 반도체 막들(310, 320, 330)의 측면들을 수산화테트라메틸암모늄(TMAH)에 노출시키는 것을 포함할 수 있다.
도 9a, 도 9b, 도 9c, 및 도 9d를 참조하면, 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2) 상에 각각 제1 오믹 전극(OE1) 및 제2 오믹 전극(OE2)이 형성될 수 있다. 제1 및 제2 오믹 전극들(OE1, OE2)을 형성하는 것은 제3 질화물 반도체 막(330) 상에 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2)을 노출하는 포토레지스트 패턴(미도시)을 형성하는 것, 상기 제1 및 제2 이종접합 소스/드레인 영역들(SD1, SD2) 상에 금속들을 증착하는 것, 및 상기 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 제1 및 제2 오믹 전극들(OE1, OE2)의 각각은 다층 구조를 포함할 수 있다. 예를 들어, 제1 및 제2 오믹 전극들(OE1, OE2)의 각각은 Ti/Al/Ni/Au 구조를 포함할 수 있다.
일반적으로, 오믹 전극을 형성하는 것은 고온의 급속 열처리 공정을 수행하는 것을 포함할 수 있다. 고온의 급속 열처리 공정 수행 중, 오믹 전극의 형태가 변형될 수 있다. 이에 따라, 게이트 올 어라운드 소자는 요구되는 전기적인 특성을 갖지 못할 수 있다. 즉, 게이트 올 어라운드 소자의 신뢰성이 낮을 수 있다.
본 발명의 개념에 따른 제1 및 제2 오믹 전극들(OE1, OE2)을 형성하는 것은 열처리 공정을 포함하지 않을 수 있다. 이에 따라, 게이트 올 어라운드 소자는 요구되는 전기적인 특성을 가질 수 있다. 결과적으로, 게이트 올 어라운드 소자의 신뢰성이 개선될 수 있다.
제1 및 제2 오믹 전극들(OE1, OE2)의 각각은 제3 질화물 반도체 막(330)의 상면을 덮고, 상기 제3 리세스 영역들(R3) 내로 연장할 수 있다. 제1 및 제2 오믹 전극들(OE1, OE2)은 제3 리세스 영역들(R3)을 채울 수 있다. 제1 및 제2 오믹 전극들(OE1, OE2)의 각각은 제1 및 제2 전자가스층(DEG1, DEG2)에 직접 접할 수 있다. 이에 따라, 게이트 올 어라운드 소자의 전기적인 특성이 개선될 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (11)
- 기판;
상기 기판 상에 제공되는 한 쌍의 이종접합 소스/드레인 영역들;
상기 한 쌍의 이종접합 소스/드레인 영역들 사이에 제공되는 이종접합 채널 영역; 및
상기 한 쌍의 이종접합 소스/드레인 영역들 상에 각각 제공되는 한 쌍의 오믹 전극들을 포함하되,
상기 한 쌍의 이종접합 소스/드레인 영역들의 각각은 한 쌍의 2차원 전자가스층들을 포함하고,
상기 한 쌍의 오믹 전극들은 상기 기판의 상면을 향해 연장되어, 상기 한 쌍의 이종접합 소스/드레인 영역들을 각각 관통하는 게이트 올 어라운드 소자. - 제 1 항에 있어서,
상기 한 쌍의 오믹 전극들의 각각은 상기 한 쌍의 2차원 전자가스층들에 전기적으로 연결되는 게이트 올 어라운드 소자. - 제 1 항에 있어서,
상기 한 쌍의 이종접합 소스/드레인 영역들의 각각은:
상기 기판의 상면에 수직한 방향을 따라 서로 이격되는 한 쌍의 제1 질화물 반도체 막들; 및
상기 한 쌍의 제1 질화물 반도체 막들 사이에 개재하는 제2 질화물 반도체 막을 포함하는 게이트 올 어라운드 소자. - 제 1 항에 있어서,
상기 한 쌍의 이종접합 소스/드레인 영역들의 각각과 상기 기판 사이에 개재하는 절연층; 및
상기 이종접합 채널 영역과 상기 기판 사이에 제공되는 에어갭을 더 포함하는 게이트 올 어라운드 소자. - 제 1 항에 있어서,
상기 이종접합 채널 영역은:
상기 제1 방향으로 연장하는 제2 질화물 반도체 막; 및
상기 제2 질화물 반도체 막을 둘러싸는 제1 질화물 반도체 막을 포함하는 게이트 올 어라운드 소자. - 제 5 항에 있어서,
상기 이종접합 채널 영역을 둘러싸는 게이트 전극을 더 포함하되,
상기 제1 질화물 반도체 막은 상기 제2 질화물 반도체 막과 상기 게이트 전극 사이에 개재하는 게이트 올 어라운드 소자. - 제 6 항에 있어서,
상기 게이트 전극 및 상기 이종접합 채널 영역의 각각은 복수 개로 제공되고,
상기 복수의 게이트 전극들은 상기 복수의 이종접합 채널 영역들을 각각 둘러싸는 게이트 올 어라운드 소자. - 기판 상에 차례로 적층된 제1 질화물 반도체 막 및 제2 질화물 반도체 막을 형성하는 것;
상기 제2 질화물 반도체 막 및 상기 제1 질화물 반도체 막을 차례로 패터닝하여, 제1 리세스 영역 및 제2 리세스 영역을 형성하는 것;
상기 제2 질화물 반도체 막의 상면 및 상기 제1 및 제2 리세스 영역들의 각각에 의해 노출되는 제1 및 제2 질화물 반도체 막의 측면 상에 제3 질화물 반도체 막을 형성하는 것;
상기 제1 및 제2 리세스 영역들 사이에 배치된 제1 및 제3 질화물 반도체 막들 상에 게이트 전극을 형성하는 것; 및
상기 제3 질화물 반도체 막 상에, 상기 게이트 전극을 사이에 두고 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 제1 및 제2 오믹 전극들을 형성하는 것을 포함하는 게이트 올 어라운드 소자의 제조 방법. - 제 8 항에 있어서,
상기 제1 질화물 반도체 막과 상기 기판 사이에 개재하는 절연층을 형성하는 것; 및
상기 제1 및 제2 리세스 영역들 내로 식각 액을 제공하여, 상기 제1 및 제2 리세스 영역을 사이에 배치된 상기 절연층을 제거하는 것을 더 포함하되,
상기 절연층을 제거하는 것에 의해 상기 제1 질화물 반도체 막과 상기 기판 사이에 에어갭이 형성되는 게이트 올 어라운드 소자의 제조 방법. - 제 9 항에 있어서,
상기 게이트 전극은 상기 제3 질화물 반도체 막의 상면을 덮고, 상기 제1 리세스 영역, 상기 에어갭, 및 상기 제2 리세스 영역에 의해 노출된 제3 질화물 반도체 막의 표면들을 따라 연장되는 게이트 올 어라운드 소자의 제조 방법. - 제 8 항에 있어서,
상기 제1 및 제2 오믹 전극들을 형성하는 것은:
상기 게이트 전극의 양 측들에 상기 제1 내지 제3 질화물 반도체 막들을 관통하는 제3 리세스 영역들을 형성하는 것; 및
상기 제3 질화물 반도체 막 상에 금속들을 증착하여, 상기 제3 리세스 영역들을 채우는 것을 포함하는 게이트 올 어라운드 소자의 제조 방법.
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-
2018
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