WO2013178027A1 - 绝缘栅场效应晶体管及其制造方法 - Google Patents

绝缘栅场效应晶体管及其制造方法 Download PDF

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    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Definitions

  • the etching speed is much lower than that of metal-free media.
  • a nitride transistor structure disposed on the bottom of the village
  • the nitride transistor structure comprises: a nitride nucleation layer on the substrate;
  • a nitride barrier layer on the nitride channel layer is provided.
  • 6a to 6f are cross-sectional views showing a series of processes of an insulated gate field effect transistor and a method of fabricating the same according to a fifth embodiment of the present invention
  • 7a to 7g are a series of process cross-sectional views of an insulated gate field effect transistor and a method of fabricating the same according to a sixth embodiment of the present invention. detailed description
  • the nitride nucleation layer 2 may be AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlInGaN, nitride.
  • the barrier layer 5 is made of an aluminum-rich AlInGaN, and the concentration of the two-dimensional electron gas can be as high as 4 , which greatly reduces the sheet resistance.
  • the nitride barrier layer may not be provided.
  • a dielectric layer is grown over the completed nitride transistor structure, and a gate region is defined on the dielectric layer.
  • a silicon nitride layer 6, a silicon aluminum nitride layer 7, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the composite dielectric layer of this embodiment introduces metal aluminum into the silicon nitride layer, that is, a silicon nitride layer-silicon aluminum nitride layer-silicon nitride layer is formed, and the silicon aluminum nitride layer 7 can be used to control the etching speed and depth. , to achieve precise control of the gate voltage.
  • the silicon nitride layer 6 has a compact structure and good quality, which can greatly reduce the leakage current of the gate. The current collapse effect can be reduced by using a thick passivation silicon nitride layer 8 structure.
  • portions of the gate regions on the dielectric layer are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the silicon-aluminum-nitrogen layer can be removed by wet etching based on KOH or dry etching based on chloride ions.
  • metal conductive electrode 11 is a metal conductive electrode, and the material thereof may be selected from a combination of one or more of metals such as Ni, Au, Pt, Ti, and Al.
  • a silicon nitride layer 6, a silicon aluminum nitride layer 7, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the composite dielectric layer of this embodiment introduces metal aluminum into the silicon nitride layer to form a silicon nitride layer-silicon aluminum nitride layer-silicon nitride layer, and the silicon aluminum nitride layer 7 can control the etching of the fluorine-based ion etching. Speed and depth for precise control of the gate voltage.
  • the silicon nitride layer 6 has a compact structure and good quality, which can greatly reduce the leakage current of the gate. By using a thick silicon nitride passivation layer 8 structure, the current collapse effect can be reduced.
  • an additional dielectric layer may be deposited in the recess H3 formed by etching and the upper surface of the silicon nitride layer 8.
  • the material of the additional dielectric layer may include, for example, A1 2 0 3 or A10N, and the additional dielectric layer may be grown by atomic layer deposition, or chemical vapor deposition, or molecular beam epitaxy, or plasma enhanced chemical vapor deposition, or Prepared by low pressure chemical vapor deposition, or a combination thereof. It should be understood that the method of forming an additional dielectric layer is described herein by way of example only, and that the present invention may form additional dielectric layers by any method known to those skilled in the art.
  • the material of the additional dielectric layer may also be selected from a combination of one or more of SiN, SiON, SiO 2 , HfO 2 , AlN, SiAlN, HfA10, TiO 2 , NiO.
  • the nitride nucleation layer 2 may be AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlInGaN, nitride.
  • the barrier layer 5 is made of an aluminum-rich AlInGaN, and the concentration of the two-dimensional electron gas can be as high as 4 , which greatly reduces the sheet resistance.
  • the nitride barrier layer may not be provided.
  • a dielectric layer is grown over the completed nitride transistor structure, and a gate region is defined on the dielectric layer.
  • the gate region on the dielectric layer is etched to form a recess H4 at least partially penetrating through the dielectric layer, and a portion passing therethrough means that the bottom surface of the recess is located in the dielectric layer.
  • the etching process can be performed, for example, by fluorine-based plasma etching.
  • the groove H4 can also be formed by other selective dry etching.
  • 7a to 7g are a series of process cross-sectional views of an insulated gate field effect transistor and a method of fabricating the same according to a sixth embodiment of the present invention.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or high molecular materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • the nitride nucleation layer 2 may be AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlInGaN, nitride.
  • the barrier layer 5 is made of an aluminum-rich AlInGaN, and the concentration of the two-dimensional electron gas can be as high as 4 , which greatly reduces the sheet resistance.
  • the nitride barrier layer may not be provided.
  • a dielectric layer is grown over the completed nitride transistor structure, and a gate region is defined on the dielectric layer.
  • portions of the gate regions on the dielectric layer are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • additional dielectric layer 13 may comprise, for example, ⁇ 1 2 0 3 or A10N
  • additional growth pattern layer 13 may be a dielectric by atomic layer deposition, or chemical vapor deposition, or molecular beam epitaxy, or plasma enhanced chemical vapor deposition , or low pressure chemical vapor deposition, or a combination thereof. It should be understood that the method of forming an additional dielectric layer is described herein by way of example only, and that the present invention may form additional dielectric layers by any method known to those skilled in the art. Additional material may also be selected from one dielectric layer of Si0 2 Hf0 2 A1N SiAlN HfA10 Ti0 2 NiO SiN SiON or plural combination.
  • the present invention achieves the effect of controlling the speed and depth of ion etching by introducing a metal while growing a dielectric layer on a nitride transistor structure.
  • a groove structure is formed in the gate region of the dielectric layer, and then a metal gate is provided at the groove, which greatly reduces air contamination on the nitride surface or damage during the process flow.
  • the dielectric layer is made of SiN or the like, has extremely high thermal stability, and can stabilize the surface of the nitride transistor while reducing the density of defects and surface states, thereby making electrical properties, surface quality and nitride of the insulated gate field effect transistor of the present invention.
  • the structural quality of the transistor is greatly improved, such as suppressing the current collapse effect.

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Abstract

一种绝缘栅场效应晶体管及其制造方法。通过在氮化物晶体管结构上生长介质层（6，8）时引入金属的方法，改变介质层（6，8）的化学特性，起到控制刻蚀速度和深度的作用。在栅极区域局部减薄形成凹槽结构（H1），并且在栅极（11）处保留半导体接触，同时利用凹槽（H1）形成场板结构。由于整个工艺流程中半导体表面被介质层（6，8）保护，极大减少了工艺过程中氮化物表面的损伤、应力的释放和氮化物表面的沾污，极大的降低器件的电流崩塌效应。而且由高质量的介质层（6，8）构成的MISFET或者MOSFET结构，可以大大降低栅极漏电流。

Description

绝缘栅场效应晶体管及其制造方法 本申请要求于 2012 年 05 月 30 日提交中国专利局、 申请号为 201210173384.8、 发明名称为"绝缘栅场效应晶体管及其制造方法 "的中国专利 申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明属于微电子技术领域， 具体涉及一种绝缘栅场效应晶体管， 以及制 造该绝缘栅场效应晶体管的方法。
背景技术
III族氮化物半导体具有宽的禁带宽度、 高的介电击穿电场和高的电子饱 和漂移速度等特性， 适用于制作高温、 高速转换和大功率的电子器件。在 GaN 基场效应晶体管中，通过压电极化和自发极化在沟道层中产生大量电荷。 由于 二维电子气的来源是氮化物表面的施主型表面态电离而来，因此氮化物晶体管 的电流密度对表面态极其敏感， 容易引起电流崩塌效应。 另外， GaN基电子 器件的外延生长时， 由于存在晶格失配， GaN緩沖层在 AlGaN中引入的张应 力， 使得材料表面出现许多缺陷， 这些表面缺陷也会影响器件的性能， 如引起 电流崩塌效应和器件的可靠性问题等。 在 GaN基场效应晶体管中， 按栅极结 构通常可分为两大类， 肖特基栅场效应晶体管和绝缘栅场效应晶体管。 肖特基 接触的栅极制作筒单， 表面容易控制， 对射频器件来说非常理想， 但是由于其 没有介质层隔离， 栅极的漏电流相对较高， 另外， 由于受到肖特基接触的正向 导通的限制， 栅极的偏压原则上不能超过 2V, 否则栅极就失去了对沟道的控 制能力。绝缘栅通常是在栅金属下加入介质层，如二氧化硅、氧化铝、氧化铪、 氮化硅和氮氧化硅等， 栅极的漏电流相对较低， 很适合于功率器件。
现有技术制成的氮化物晶体管通常具有三种结构， 如图 la、 lb、 lc所示。 图 la所示的氮化镓晶体管在制备的过程中， 通过刻蚀栅区的介质层 6, 暴露 出氮化物表面， 生成具有肖特基接触的栅极 11。 这种方法的缺点是， 氮化物 的表面容易在干法刻蚀的过程中受到损伤， 增加表面态， 从而降低器件性能。 此外， 肖特基接触也带来很大的反向漏电流， 引起器件的可靠性问题。 为了降 低栅极的漏电流，可以在刻蚀掉栅区的氮化硅钝化层后重新沉积栅极处的绝缘 层， 如利用 ALD等设备沉积绝缘介质层， 如图 lb所示。 但是在刻蚀和介质层 6沉积的过程中， 氮化物晶体管 1的表面会受到损伤。 而且在沉积 ALD介质 层之前， 氮化物晶体管 1的表面也会受到一定程度的沾污， 这些因素都会引起 表面态的增加， 降低器件性能。 ALD介质层和氮化物之间的界面态也是一个 悬而未决的大问题， 可以引起严重的电流崩塌效应。 另外一种结构也可以实现 绝缘栅型氮化物场效应管， 如图 lc所示。 在刻蚀栅极处的介质层时， 可以通 过控制刻蚀的速度和时间， 在栅下局部保留一部分介质层 6。 但是， 由于刻蚀 过程的重复性问题，保留的介质层的厚度无法得到精确控制，从而造成阈值电 压的漂移。
发明内容
本发明的目的在于提供一种绝缘栅场效应晶体管结构及其制造方法，其通 过在氮化物晶体管结构上生长多层复合介质层，并在该复合介质中间层引入金 属，含有金属的这层介质的刻蚀速度远低于不含金属的介质。在栅极区域刻蚀 栅槽时， 由于刻蚀速度的巨大差异， 复合介质的上层被刻蚀掉后， 可以很容易 地控制刻蚀过程停止在中间的含金属的介质层。这样能精确地控制栅槽刻蚀的 深度由于氮化物晶体管的表面始终都被剩下的复合介质层下层覆盖保护，避免 了离子刻蚀过程中给氮化物表面带来的损伤。 同时，余下的介质层也隔绝了其 他污染对晶体管表面的影响。避免了应力的释放和氮化物表面的沾污，极大的 降低器件的电流崩塌效应。采用本发明的结构和方法， 既在工艺过程中保护了 器件的表面， 也精确地控制了栅槽刻蚀的深度， 稳定了器件的阈值电压。
为实现上述发明目的， 本发明公开了一种绝缘栅场效应晶体管， 包括： 村底；
设于所述村底上的氮化物晶体管结构；
所述氮化物晶体管结构上的介质层，所述介质层包括所述氮化物晶体管结 构上的第一介质层、所述第一介质层上的第二介质层以及所述第二介质层上的 第三介质层，
其中， 所述第二介质层的材质中含有金属，
所述介质层上定义有栅极区域及分别位于所述栅极区域两侧的两处欧姆 接触区域， 该两处欧姆接触区域分别贯穿所述介质层；
形成于所述栅极区域且至少部分贯穿所述介质层的凹槽； 形成于所述凹槽内的金属栅极；
位于所述两处欧姆接触区域的源电极和漏电极。
优选的， 在上述绝缘栅场效应晶体管中， 所述氮化物晶体管结构包括： 位于所述村底上的氮化物成核层；
位于所述氮化物成核层上的氮化物緩沖层；
位于所述氮化物緩沖层上的氮化物沟道层；
位于所述氮化物沟道层上的氮化物势垒层。
优选的， 在上述绝缘栅场效应晶体管中， 所述氮化物成核层为 AlInGaN, 所述氮化物緩沖层为 AlGaN, 所述氮化物沟道层为 GaN, 所述氮化物势垒层 为 AlInGaN。
优选的， 在上述绝缘栅场效应晶体管中， 所述第一介质层选自氮化硅、 氮 化铝、 硅氧氮、 硅铝氮、 铝氧氮、 氧化铪、 氧化铝铪、 氧化钛、 氧化镍中的一 种或多种的组合。
优选的，在上述绝缘栅场效应晶体管中，所述第二介质层中的金属选自铝、 镍、 钛或镁中的一种或多种的组合。
优选的， 在上述绝缘栅场效应晶体管中， 所述第二介质层选自氮化铝、 硅 铝氮、 氧化铝、 氧氮化铝氮化镁、 硅镁氮、 氧化镁、 氧氮化镁、 镁铝氮、 硅镁 铝氮或氧化镁铝。
优选的， 在上述绝缘栅场效应晶体管中， 所述第三介质层选自氮化硅、 二 氧化硅、 硅铝氮或硅氧氮。
优选的 ,在上述绝缘栅场效应晶体管中 ,所述的金属栅极还具有场板结构。 优选的，在上述绝缘栅场效应晶体管中， 所述凹槽的内壁上还沉积有附加 介质层， 所述金属栅极形成于所述附加介质层上， 所述附加介质层的材质选自 A1203 A10N SiN SiON Si02 HfA10 Ti02 NiO Hf02, A1N SiAIN 中的一种或多种的组合。
优选的， 在上述绝缘栅场效应晶体管中， 所述第一介质层的厚度为 0.25~50nm, 所述第二介质层的厚度为 0.25~50nm, 所述第三介质层的厚度为 1~300
本发明还公开了一种绝缘栅场效应晶体管的制造方法， 包括以下步骤： 提供一村底， 在所述村底上形成氮化物晶体管结构；
在形成的氮化物晶体管结构上分别生长第一介质层、第二介质层和第三介 质层， 其中， 所述第二介质层的材质中含有金属， 所述第三介质层上定义有栅 极区域；
在所述栅极区域上形成一向氮化物晶体管结构延伸的凹槽，所述凹槽至少 贯穿所述第三介质层；
在所述凹槽内形成金属栅极；
在所述栅极区域的两侧分别刻蚀所述介质层， 以形成两处欧姆接触区域； 在所述两处欧姆接触区域分别形成源电极和漏电极。
优选的，在上述绝缘栅场效应晶体管的制造方法中， 所述凹槽的形成包括 采用氟基等离子体刻蚀所述第三介质层。
优选的，在上述绝缘栅场效应晶体管的制造方法中， 所述凹槽的形成还包 括采用 KOH的湿法腐蚀或者是基于氯离子的干法刻蚀刻蚀所述第二介质层。
优选的，在上述绝缘栅场效应晶体管的制造方法中，在所述凹槽内在形成 金属栅极之前， 还包括对所述凹槽底部对应的第二介质层进行氧化处理。
优选的，在上述绝缘栅场效应晶体管的制造方法中， 所述氧化后的第二介 质层和第一介质层构成复合介质层， 形成绝缘栅结构。
与现有技术相比， 本发明通过在氮化物晶体管结构上形成介质层， 并在该 介质层中引入金属，在栅极区域通过控制刻蚀的速度和深度形成凹槽结构， 然 后在凹槽处设置金属栅极， 这样就避免了氮化物表面的空气沾污， 或者是在工 艺流程过程中的损害。 介质层采用 SiN等材质， 具有极高的热稳定性， 可以稳 定氮化物晶体管的表面， 同时减少缺陷和表面态的密度，从而使本发明绝缘栅 场效应晶体管的电学性质、表面质量和氮化物晶体管的结构质量得到较大的改 善， 如抑制电流崩塌效应等。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作筒单地介绍，显而易见地， 下面描述 中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲，在不付 出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 la至图 lc是现有技术中氮化物晶体管的结构示意图；
图 2a至图 2e是本发明第一实施方式的绝缘栅场效应晶体管及其制造方法 的一系列制程剖面图；
图 3a至图 3f是本发明第二实施方式的绝缘栅场效应晶体管及其制造方法 的一系列制程剖面图；
图 4a至图 4f是本发明第三实施方式的绝缘栅场效应晶体管及其制造方法 的一系列制程剖面图；
图 5a至图 5f是本发明第四实施方式的绝缘栅场效应晶体管及其制造方法 的一系列制程剖面图；
图 6a至图 6f是本发明第五实施方式的绝缘栅场效应晶体管及其制造方法 的一系列制程剖面图；
图 7a至图 7g是本发明第六实施方式的绝缘栅场效应晶体管及其制造方法 的一系列制程剖面图。 具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施 方式并不限制本发明， 本领域的普通技术人员根据这些实施方式所做出的结 构、 方法、 或功能上的变换均包含在本发明的保护范围内。
此外，在不同的实施例中可能使用重复的标号或标示。这些重复仅为了筒 单清楚地叙述本发明， 不代表所讨论的不同实施例及 /或结构之间具有任何关 联性。
参图 2e所示， 本发明第一实施方式中， 绝缘栅场效应晶体管包括： 村底 1 以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 氮化硅层 6 (第一介质层）、 硅铝氮层 7 (第二介质层） 和氮化硅层 8 (第三介质层）。 氮化硅层 8的栅极区域设有凹槽 HI (参图 Id ), 凹槽 HI的高度等于氮化硅层 8的厚度； 凹槽 HI内形成有金属栅极 11 , 金属 栅极 11下方的绝缘栅介质由氮化硅层 6和硅铝氮层 7组成，金属栅极 11具有 场板结构 111； 栅极区域的两侧分别设有源电极 9和漏电极 10, 源电极 9和漏 电极 10在竖直方向上分别贯穿氮化硅层 8、硅铝氮层 7和氮化硅层 6,且与氮 化物势垒层 5相接触。
参图 2a至图 2e, 为本发明第一实施方式绝缘栅场效应晶体管及其制造方 法的一系列制程剖面图。
参图 2a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材料或高 分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝等。
随后， 在村底 1上制造氮化物晶体管结构， 优选为 AlInGaN。 具体地， 依 次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮 化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4 和氮化物势垒层 5的材质可以是任意一种 III族氮化物或任意 III族氮化物的组 合。 在本实施方式中， 氮化物成核层 2可采用 AlInGaN, 氮化物緩沖层 3可例 如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采 用 AlInGaN, 氮化物势垒层 5采用富铝结构的 AlInGaN, 二维电子气的浓度可 以 4艮高， 极大地降低薄膜电阻。 在其他实施方式中， 也可不设置氮化物势垒层 接着，在完成的氮化物晶体管结构上生长介质层， 该介质层上定义有栅极 区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化硅层 6、 硅铝氮层 7和氮化硅层 8。 本实施例的复合介质层是在氮化硅层中引入金属铝， 即生成 氮化硅层-硅铝氮层 -氮化硅层， 硅铝氮层 7可以用来控制刻蚀的速度和深度， 实现对栅极电压的精确控制。 氮化硅层 6具有结构致密的特点， 质量好， 可以 大大降低栅极的漏电流。通过采用厚的钝化氮化硅层 8结构， 可以降低电流崩 塌效应。
参图 2b, 刻蚀介质层上栅极区域两侧的部分， 以暴露出氮化物晶体管结 构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5, 甚至刻穿该 氮化物势垒层 5, 生成两处欧姆接触区域。
参图 2c, 最后， 在其中一处欧姆接触区域上形成源电极 9, 并在另一处欧 姆接触区域上形成漏电极 10。
参图 2d, 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质层的凹 槽 HI , 该处的部分贯穿， 是指凹槽的底面位于该介质层内。 刻蚀过程可例如 采用氟基离子刻蚀。由于氟基离子刻蚀硅铝氮层 7的刻蚀速度远低于氮化硅层 8。 在栅极区域刻蚀凹槽 HI时， 由于刻蚀速度的巨大差异， 氮化硅层 8被刻 蚀掉后， 铝硅氮层 7可以很容易地控制刻蚀过程， 这样能精确地控制凹槽 HI 的深度。 凹槽 HI还可以通过其他选择性的干法刻蚀形成。
参图 2e, 在凹槽 HI 内沉积具有场板结构 111的金属栅极 11。 金属栅极 11为金属导电电极， 其材质可选自镍 Ni、 Au、 Pt、 Ti、 Al等金属中的一种或 多种的组合。
参图 3f所示， 本发明第二实施方式中， 绝缘栅场效应晶体管包括： 村底 1 以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 氮化硅层 6 (第一介质层）、 硅铝氮层 7 (第二介质层） 和氮化硅层 8 (第三介质层）。 氮化硅层 8的栅极区域设有凹槽 H2 (参图 2d ), 凹槽 H2的高度等于硅铝氮层 7和氮化硅层 8的厚度之和； 凹槽 H2内形成有 金属栅极 11 , 金属栅极 11下方的绝缘栅介质为氮化硅层 6, 金属栅极 11具有 场板结构 111； 栅极区域的两侧分别设有源电极 9和漏电极 10, 源电极 9和漏 电极 10在竖直方向上分别贯穿氮化硅层 8、硅铝氮层 7和氮化硅层 6,且与氮 化物势垒层 5相接触。
参图 3a至图 3f, 为本发明第二实施方式绝缘栅场效应晶体管及其制造方 法的一系列制程剖面图。
参图 3a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材料或高 分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝等。
随后， 在村底 1上制造氮化物晶体管结构， 优选为 AlInGaN。 具体地， 依 次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮 化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4 和氮化物势垒层 5的材质可以是任意一种 III族氮化物或任意 III族氮化物的组 合。 在本实施方式中， 氮化物成核层 2可采用 AlInGaN, 氮化物緩沖层 3可例 如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采 用 AlInGaN, 氮化物势垒层 5采用富铝结构的 AlInGaN, 二维电子气的浓度可 以 ^艮高， 极大地降低薄膜电阻。 在其他实施方式中， 也可不设置氮化物势垒层 接着，在完成的氮化物晶体管结构上生长介质层， 该介质层上定义有栅极 区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化硅层 6、 硅铝氮层 7和氮化硅层 8。 本实施例的复合介质层是在氮化硅层中引入铝元素， 即氮化 硅层-硅铝氮层-氮化硅层，硅铝氮层 7可以控制氟基的离子刻蚀的速度和深度， 实现对栅极电压的精确控制。 氮化硅层 6具有结构致密的特点， 质量好， 可以 大大降低栅极的漏电流。通过采用厚的氮化硅钝化层 8结构， 可以降低电流崩 塌效应
参图 3b, 刻蚀介质层上栅极区域两侧的部分， 以暴露出氮化物晶体管结 构。 在本实施方式中， 可通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化 物势垒层 5, 生成两处欧姆接触区域。
参图 3c, 最后， 在其中一处欧姆接触区域上形成源电极 9, 并在另一处欧 姆接触区域上形成漏电极 10。
参图 3d, 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质层的凹 槽 H2, 该处的部分贯穿， 是指凹槽的底面位于该介质层内。 刻蚀过程可例如 采用氟基离子刻蚀。 凹槽 H2还可以通过其他选择性的干法刻蚀形成。
参图 3e, 在基于氟基离子的干法刻蚀后， 可用基于 KOH的湿法腐蚀， 或 者是基于氯离子的干法刻蚀继续去掉硅铝氮层 7。
参图 3f, 在凹槽 H2 内沉积具有场板结构 111的金属栅极 11。 金属栅极
11为金属导电电极， 其材质可选自 Ni、 Au、 Pt、 Ti、 Al等金属中的一种或多 种的组合。
参图 4f所示， 本发明第三实施方式中， 绝缘栅场效应晶体管包括： 村底 1 以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 氮化硅层 6 (第一介质层）、 硅铝氮层 7 (第二介质层） 和氮化硅层 8 (第三介质层）。 氮化硅层 8的栅极区域设有凹槽 H3 (参图 3d ), 凹槽 H3的高度等于氮化硅层 8的厚度； 凹槽 H3内形成有金属栅极 11 , 金属 栅极 11与氮化硅层 6之间还形成有氧化铝层 12, 金属栅极 11下方的绝缘栅 介质由氮化硅层 6和氧化铝层 12组成， 金属栅极 11具有场板结构 111; 栅极 区域的两侧分别设有源电极 9和漏电极 10, 源电极 9和漏电极 10在竖直方向 上分别贯穿氮化硅层 8、 硅铝氮层 7和氮化硅层 6, 且与氮化物势垒层 5相接 触。
参图 4a至图 4f, 为本发明第三实施方式绝缘栅场效应晶体管及其制造方 法的一系列制程剖面图。
参图 4a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材料或高 分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝等。
随后， 在村底 1上制造氮化物晶体管结构， 优选为 AlInGaN。 具体地， 依 次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮 化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4 和氮化物势垒层 5 的材质可以是任意一种三族氮化物或任意三族氮化物的组 合。 在本实施方式中， 氮化物成核层 2可采用 AlInGaN, 氮化物緩沖层 3可例 如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采 用 AlInGaN, 氮化物势垒层 5采用富铝结构的 AlInGaN, 二维电子气的浓度可 以 4艮高， 极大地降低薄膜电阻。 在其他实施方式中， 也可不设置氮化物势垒层 接着，在完成的氮化物晶体管结构上生长介质层， 该介质层上定义有栅极 区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化硅层 6、 硅铝氮层 7和氮化硅层 8。 本实施例的复合介质层是在氮化硅层中引入金属铝， 生成氮 化硅层-硅铝氮层 -氮化硅层， 硅铝氮层 7可以控制氟基的离子刻蚀的刻蚀速度 和深度， 实现对栅极电压的精确控制。 氮化硅层 6具有结构致密的特点， 质量 好， 可以大大降低栅极的漏电流。 通过采用厚的氮化硅钝化层 8结构， 可以降 氐电流崩塌效应。
参图 4b, 刻蚀介质层上栅极区域两侧的部分， 以暴露出氮化物晶体管结 构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5, 甚至刻穿该 氮化物势垒层 5, 生成两处欧姆接触区域。
参图 4c, 最后， 在其中一处欧姆接触区域上形成源电极 9, 并在另一处欧 姆接触区域上形成漏电极 10。 参图 4d, 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质层的凹 槽 H3, 该处的部分贯穿， 是指凹槽的底面位于该介质层内。 刻蚀过程可例如 采用氟基等离子刻蚀。 凹槽 H3还可以通过其他选择性的干法刻蚀形成。
参图 4e, 在刻蚀完成后， 可例如通过热氧化、 湿法氧化、 氧离子、 或者 臭氧等方法把凹槽 H3处对应的硅铝氮层 7氧化， 形成氧化铝、 氧化硅铝、 氮 氧硅铝、 氮氧化铝 12或其混合物。 氧化后， 可进一步降低栅极的漏电流。 氧 化后的硅铝氮层 7和氮化硅层 6构成复合介质层， 形成绝缘栅结构。
参图 4f, 在凹槽 H3 内沉积具有场板结构 111的金属栅极 11。 金属栅极 11为金属导电电极， 其材质可选自 Ni、 Au、 Pt、 Ti、 Al等金属中的一种或多 种的组合。
在本发明第三实施例中，硅铝氮层 7被氧化后，还可以在刻蚀形成的凹槽 H3内及氮化硅层 8的上表面沉积附加介质层。 该附加介质层的材质可例如包 括 A1203或者 A10N, 附加介质层的生长方式可以是通过原子层沉积、 或化学 气相沉积、 或分子束外延生长、 或等离子体增强化学气相沉积法、 或低压化学 蒸发沉积， 或其组合方式制得。 应该理解， 这里描述形成附加介质层的方法 只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成附加介 质层。附加介质层的材质还可选自 SiN、SiON、Si02、Hf02、AlN、SiAlN、 HfA10、 Ti02、 NiO中的一种或多种的组合。
参图 5f所示， 本发明第四实施方式中， 绝缘栅场效应晶体管包括： 村底 1 以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 氮化硅层 6 (第一介质层）、 硅铝氮层 7 (第二介质层） 和氮化硅层 8 (第三介质层）。 氮化硅层 8的栅极区域设有凹槽 H4 (参图 5d ), 凹槽 H4的高度等于氮化硅层 8的厚度； 凹槽 H4的内壁及氮化硅层 8的表面 形成有附加介质层 13; 金属栅极 11设于凹槽 H4内且位于附加介质层 13上， 金属栅极 11具有场板结构 111; 栅极区域的两侧分别设有源电极 9和漏电极 10, 源电极 9和漏电极 10在竖直方向上分别贯穿氮化硅层 8、 硅铝氮层 7和 氮化硅层 6, 且与氮化物势垒层 5相接触。
参图 5a至图 5f, 为本发明第四实施方式绝缘栅场效应晶体管及其制造方 法的一系列制程剖面图。 参图 5a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材料或高 分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝等。
随后， 在村底 1上制造氮化物晶体管结构， 优选为 AlInGaN。 具体地， 依 次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮 化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4 和氮化物势垒层 5的材质可以是任意一种 III族氮化物或任意 III族氮化物的组 合。 在本实施方式中， 氮化物成核层 2可采用 AlInGaN, 氮化物緩沖层 3可例 如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采 用 AlInGaN, 氮化物势垒层 5采用富铝结构的 AlInGaN, 二维电子气的浓度可 以 4艮高， 极大地降低薄膜电阻。 在其他实施方式中， 也可不设置氮化物势垒层 接着，在完成的氮化物晶体管结构上生长介质层， 该介质层上定义有栅极 区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化硅层 6、 硅铝氮层 7和氮化硅层 8。 本实施例的复合介质层是在氮化硅层中引入金属铝， 即形成 氮化硅层-硅铝氮层-氮化硅层复合介质层， 硅铝氮层 7可以在氟基的离子刻蚀 中控制刻蚀的速度和深度， 实现对栅极电压的精确控制。 氮化硅层 6具有结构 致密的特点， 质量好， 可以大大降低栅极的漏电流。 通过采用厚的氮化硅钝化 层 8结构， 可以降低电流崩塌效应。
参图 5b, 刻蚀介质层上栅极区域两侧的部分， 以暴露出氮化物晶体管结 构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5, 甚至刻穿该 氮化物势垒层 5, 生成两处欧姆接触区域。
参图 5c, 最后， 在其中一处欧姆接触区域上形成源电极 9, 并在另一处欧 姆接触区域上形成漏电极 10。
参图 5d, 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质层的凹 槽 H4, 该处的部分贯穿， 是指凹槽的底面位于该介质层内。 刻蚀过程可例如 采用氟基等离子刻蚀。 凹槽 H4还可以通过其他选择性的干法刻蚀形成。
参图 5e,在刻蚀形成的凹槽 H4内及氮化硅层 8的上表面沉积附加介质层 13。 该附加介质层 13的材质可例如包括 A1203或者 A10N, 附加介质层 13的 生长方式可以是通过原子层沉积、 或化学气相沉积、 或分子束外延生长、 或等 离子体增强化学气相沉积法、 或低压化学蒸发沉积， 或其组合方式制得。 应 该理解， 这里描述形成附加介质层的方法只是进行举例， 本发明可以通过本领 域的技术人员公知的任何方法形成附加介质层。 附加介质层的材质还可选自 SiN、 SiON、 Si02、 Hf02、 A1N、 SiAlN、 HfA10、 Ti02、 NiO 中的一种或多 种的组合。
参图 5f, 在凹槽 H4内附加介质层 13上沉积具有场板结构 111的金属栅 极 11。 金属栅极 11为金属导电电极， 其材质可选自 Ni、 Au、 Pt、 Ti、 Al等金 属中的一种或多种的组合。
参图 6f所示， 本发明第五实施方式中， 绝缘栅场效应晶体管包括： 村底 1 以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 硅铝氮层 6 (第一介质层）、 硅铝氮层 7 (第二介质层） 和氮化硅层 8 (第三介质层）。 氮化硅层 8的栅极区域设有凹槽 H5 (参图 6d ), 凹槽 H5的高度等于氮化硅层 8的厚度； 凹槽 H5内形成有金属栅极 11 , 金属 栅极 11与硅铝氮层 7之间还形成有氧化处理后的硅铝氮层 12, 金属栅极 11 具有场板结构 111; 栅极区域的两侧分别设有源电极 9和漏电极 10, 源电极 9 和漏电极 10在竖直方向上分别贯穿氮化硅层 8、硅铝氮层 7和硅铝氮层 6,且 与氮化物势垒层 5相接触。
参图 6a至图 6f, 为本发明第五实施方式绝缘栅场效应晶体管及其制造方 法的一系列制程剖面图。
参图 6a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材料或高 分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝等。
随后， 在村底 1上制造氮化物晶体管结构， 优选为 AlInGaN。 具体地， 依 次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮 化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4 和氮化物势垒层 5的材质可以是任意一种 III族氮化物或任意 III族氮化物的组 合。 在本实施方式中， 氮化物成核层 2可采用 AlInGaN, 氮化物緩沖层 3可例 如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采 用 AlInGaN, 氮化物势垒层 5采用富铝结构的 AlInGaN, 二维电子气的浓度可 以 4艮高， 极大地降低薄膜电阻。 在其他实施方式中， 也可不设置氮化物势垒层 接着，在完成的氮化物晶体管结构上生长复合介质层， 该复合介质层上定 义有栅极区域。具体地，依次在完成的氮化物晶体管结构上生长介质层 6和介 质层 7时引入金属铝， 该复合介质层的具体结构为硅铝氮层 6、 硅铝氮层 7和 氮化硅层 8。 引入的金属铝可以控制离子刻蚀的速度和深度， 实现对栅极电压 的精确控制。 通过采用厚的氮化硅钝化层 8结构， 可以降低电流崩塌效应
参图 6b, 刻蚀介质层上栅极区域两侧的部分， 以暴露出氮化物晶体管结 构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5, 甚至刻穿该 氮化物势垒层 5, 生成两处欧姆接触区域。
参图 6c, 最后， 在其中一处欧姆接触区域上形成源电极 9, 并在另一处欧 姆接触区域上形成漏电极 10。
参图 6d, 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质层的凹 槽 H5, 该处的部分贯穿， 是指凹槽的底面位于该介质层内。 刻蚀过程可例如 采用氟基等离子刻蚀。 凹槽 H5还可以通过其他选择性的干法刻蚀形成。
参图 6e, 在刻蚀完成后， 可例如通过热氧化、 湿法氧化、 氧离子、 或者 臭氧等方法把凹槽 H5处对应的硅铝氮层 7进行局部氧化， 例如仅氧化硅铝氮 层 7表面的几个纳米， 形成氧化铝、 氧化硅铝、 氮氧硅铝、 氮氧化铝或其混合 物 12。 氧化后， 可进一步降低栅极的漏电流。
参图 6f, 在凹槽 H5 内沉积具有场板结构 111的金属栅极 11。 金属栅极 11为金属导电电极， 其材质可选自 Ni、 Au、 Pt、 Ti、 Al等金属中的一种或多 种的组合。
参图 7g所示， 本发明第六实施方式中， 绝缘栅场效应晶体管包括： 村底 1 以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 氮化硅层 6 (第一介质层）、 硅铝氮层 7 (第二介质层） 和氮化硅层 8 (第三介质层）。 氮化硅层 8的栅极区域设有凹槽 H6 (参图 7d ), 凹槽 H6的高度等于硅铝氮层 7和氮化硅层 8的厚度之和； 凹槽 H6的内壁及 氮化硅层 8的表面形成有附加介质层 13; 金属栅极 11设于凹槽 H6内且位于 附加介质层 13上， 金属栅极 11具有场板结构 111; 栅极区域的两侧分别设有 源电极 9和漏电极 10, 源电极 9和漏电极 10在竖直方向上分别贯穿氮化硅层 8、 硅铝氮层 7和氮化硅层 6, 且与氮化物势垒层 5相接触。
参图 7a至图 7g, 为本发明第六实施方式绝缘栅场效应晶体管及其制造方 法的一系列制程剖面图。
参图 7a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材料或高 分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝等。
随后， 在村底 1上制造氮化物晶体管结构， 优选为 AlInGaN。 具体地， 依 次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮 化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4 和氮化物势垒层 5 的材质可以是任意一种三族氮化物或任意三族氮化物的组 合。 在本实施方式中， 氮化物成核层 2可采用 AlInGaN, 氮化物緩沖层 3可例 如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采 用 AlInGaN, 氮化物势垒层 5采用富铝结构的 AlInGaN, 二维电子气的浓度可 以 4艮高， 极大地降低薄膜电阻。 在其他实施方式中， 也可不设置氮化物势垒层 接着，在完成的氮化物晶体管结构上生长介质层， 该介质层上定义有栅极 区域。具体地，在完成的氮化物晶体管结构上生长上述介质层时引入金属铝形 成复合介质层结构， 具体为氮化硅层 6、 硅铝氮层 7和氮化硅层 8。 金属铝可 以控制离子刻蚀时的速度和深度， 实现对栅极电压的精确控制。 氮化硅层 6 具有结构致密的特点， 质量好， 可以大大降低栅极的漏电流。 通过采用厚的氮 化硅钝化层 8结构， 可以降低电流崩塌效应
参图 7b, 刻蚀介质层上栅极区域两侧的部分， 以暴露出氮化物晶体管结 构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5, 甚至刻穿该 氮化物势垒层 5, 生成两处欧姆接触区域。
参图 7c, 最后， 在其中一处欧姆接触区域上形成源电极 9, 并在另一处欧 姆接触区域上形成漏电极 10。
参图 7d, 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质层的凹 槽 H6, 该处的部分贯穿， 是指凹槽的底面位于该介质层内。 刻蚀过程可例如 采用氟基等离子刻蚀。 凹槽 H6还可以通过其他选择性的干法刻蚀形成。
之后， 可采用基于 KOH的湿法腐蚀， 或者是基于氯离子的干法刻蚀， 去 除硅铝氮层 7。
参图 Ίΐ,在刻蚀形成的凹槽 Η6内及氮化硅层 8的上表面沉积附加介质层
13。 该附加介质层 13的材质可例如包括 Α1203或者 A10N, 附加介质层 13的 生长方式可以是通过原子层沉积、 或化学气相沉积、 或分子束外延生长、 或等 离子体增强化学气相沉积法、 或低压化学蒸发沉积， 或其组合方式制得。 应 该理解， 这里描述形成附加介质层的方法只是进行举例， 本发明可以通过本领 域的技术人员公知的任何方法形成附加介质层。 附加介质层的材质还可选自 SiN SiON Si02 Hf02 A1N SiAlN HfA10 Ti02 NiO 中的一种或多 种的组合。
参图 7g, 在凹槽 H6内的附加介质层 13上沉积具有场板结构 111的金属 栅极 11。 金属栅极 11 为金属导电电极， 其材质可选自 Ni Au Pt Ti Al 等金属中的一种或多种的组合。
本发明的绝缘栅场效应晶体管中， 第一介质层为氮化物介质层， 第二介质 层的材质中含有金属， 该金属还可以为镁。 第一介质层的厚度优选为 0.25~50nm, 第二介质层的厚度优选为 0.25~50nm, 第三介质层的厚度优选为 1~300
通过上述的实施方式，本发明绝缘栅场效应晶体管制作方法制得的绝缘栅 场效应晶体管具有以下有益效果：
本发明通过在氮化物晶体管结构上生长介质层时引入金属，达到控制离子 刻蚀时的速度和深度的作用。 并在该介质层的栅极区域形成凹槽结构， 然后在 凹槽处设置金属栅极， 这样就极大减少了氮化物表面的空气沾污， 或者是在工 艺流程过程中的损害。 介质层采用 SiN等材质， 具有极高的热稳定性， 可以稳 定氮化物晶体管的表面， 同时减少缺陷和表面态的密度，从而使本发明绝缘栅 场效应晶体管的电学性质、表面质量和氮化物晶体管的结构质量得到较大的改 善， 如抑制电流崩塌效应等。
应当理解， 虽然本说明书按照实施方式加以描述，但并非每个实施方式仅 包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见， 本领域 技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当 组合， 形成本领域技术人员可以理解的其他实施方式。 具体说明， 它们并非用以限制本发明的保护范围， 凡未脱离本发明技艺精神所 作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种绝缘栅场效应晶体管， 其特征在于， 包括：
村底；
设于所述村底上的氮化物晶体管结构；
所述氮化物晶体管结构上的介质层，所述介质层包括所述氮化物晶体管结 构上的第一介质层、所述第一介质层上的第二介质层以及所述第二介质层上的 第三介质层，
其中， 所述第二介质层的材质中含有金属，
所述介质层上定义有栅极区域及分别位于所述栅极区域两侧的两处欧姆 接触区域， 该两处欧姆接触区域分别贯穿所述介质层；
形成于所述栅极区域且至少部分贯穿所述介质层的凹槽；
形成于所述凹槽内的金属栅极；
位于所述两处欧姆接触区域的源电极和漏电极。
2、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述氮化 物晶体管结构包括：
位于所述村底上的氮化物成核层；
位于所述氮化物成核层上的氮化物緩沖层；
位于所述氮化物緩沖层上的氮化物沟道层；
位于所述氮化物沟道层上的氮化物势垒层。
3、 根据权利要求 2所述的绝缘栅场效应晶体管， 其特征在于， 所述氮化 物成核层为 AlInGaN,所述氮化物緩沖层为 AlGaN,所述氮化物沟道层为 GaN, 所述氮化物势垒层为 AlInGaN。
4、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述第一 介质层选自氮化硅、 氮化铝、 硅氧氮、 硅铝氮、 铝氧氮、 氧化铪、 氧化铝铪、 氧化钛、 氧化镍中的一种或多种的组合。
5、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述第二 介质层中的金属选自铝、 镍、 钛或镁中的一种或多种的组合。
6、 根据权利要求 5所述的绝缘栅场效应晶体管， 其特征在于， 所述第二 介质层选自氮化铝、 硅铝氮、 氧化铝、 氧氮化铝、 氮化镁、 硅镁氮、 氧化镁、 氧氮化镁、 镁铝氮、 硅镁铝氮或氧化镁铝。
7、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述第三 介质层选自氮化硅、 二氧化硅、 硅铝氮或硅氧氮。
8、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述的金 属栅极还具有场板结构。
9、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述凹槽 的内壁上还沉积有附加介质层， 所述金属栅极形成于所述附加介质层上， 所述 附加介质层的材质选自 A1203、 A10N、 SiN、 SiON、 Si02、 HfA10、 Ti02、 NiO、 Hf02、 A1N、 SiAIN中的一种或多种的组合。
10、 根据权利要求 1所述的绝缘栅场效应晶体管， 其特征在于， 所述第一 介质层的厚度为 0.25~50nm, 所述第二介质层的厚度为 0.25~50nm, 所述第三 介质层的厚度为 l~300nm。
11、 一种权利要求 1所述绝缘栅场效应晶体管的制造方法， 其特征在于， 包括以下步骤：
提供一村底， 在所述村底上形成氮化物晶体管结构；
在形成的氮化物晶体管结构上分别生长第一介质层、第二介质层和第三介 质层， 其中， 所述第二介质层的材质中含有金属， 所述第三介质层上定义有栅 极区域；
在所述栅极区域上形成一向氮化物晶体管结构延伸的凹槽，所述凹槽至少 贯穿所述第三介质层； 在所述凹槽内形成金属栅极；
在所述栅极区域的两侧分别刻蚀所述介质层， 以形成两处欧姆接触区域； 在所述两处欧姆接触区域分别形成源电极和漏电极。
12、 根据权利要求 11所述的绝缘栅场效应晶体管的制造方法， 其特征在 于， 所述凹槽的形成包括采用氟基等离子体刻蚀所述第三介质层。
13、 根据权利要求 12所述的绝缘栅场效应晶体管的制造方法， 其特征在 于， 所述凹槽的形成还包括采用 KOH的湿法腐蚀或者是基于氯离子的干法刻 蚀刻蚀所述第二介质层。
14、 根据权利要求 11所述的绝缘栅场效应晶体管的制造方法， 其特征在 于，在所述凹槽内在形成金属栅极之前，还包括对所述凹槽底部对应的第二介 质层进行氧化处理。
15、 根据权利要求 14所述的绝缘栅场效应晶体管的制造方法， 其特征在 于，所述氧化后的第二介质层和第一介质层构成复合介质层，形成绝缘栅结构。
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