WO2013155929A1 - 增强型开关器件及其制造方法 - Google Patents

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程凯
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苏州晶湛半导体有限公司
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Definitions

  • the invention belongs to the field of microelectronics, and in particular relates to an enhanced switching device and a method of manufacturing the same.
  • gallium nitride has become a research hotspot due to its large forbidden band width, high electron saturation drift velocity, high breakdown field strength and good thermal conductivity.
  • gallium nitride materials are more suitable for manufacturing high temperature, high frequency, high voltage and high power devices than silicon and gallium arsenide. Therefore, gallium nitride based electronic devices have good application prospects.
  • Enhanced GaN switching devices are mainly used in high frequency devices, power switching devices and digital circuits, etc. Its research is of great significance. To implement an enhanced GaN switching device, it is necessary to find a suitable method to reduce the channel carrier concentration under the gate at zero gate voltage.
  • the current reported methods include etching the trench gate, the barrier layer under the fluorine injection gate, and Thin barrier layers, etc. The etched trench gate is slightly omitted on the device structure of the conventional depletion-type AlGaN/GaN HEMT.
  • Micro-variation there is no direct electron beam evaporation to form the gate, but a trench is first etched in the pre-deposition gate region, and then the Schottky gate is fabricated on the gate window, and the thickness of the barrier layer is reduced to reduce the thickness in the trench.
  • Electronic gas density In order to make the channel pinch off under zero gate voltage, the thickness of the barrier layer must be reduced to less than 5 nm, so that under the positive gate voltage, no effective quantum confinement can be produced, and a surface well is formed, which causes the channel to be completely under the positive gate voltage. Turn on, and the electrons in the surface well increase the gate leakage current.
  • the barrier layer under the fluorine injection gate is filled with negatively charged ions such as fluoride ions in the barrier layer.
  • the concentration of the implanted ions can be used to deplete the two-dimensional electron gas in the conductive channel.
  • the strong negative ions must be used to pinch the channel. , thereby reducing the current when the channel is open.
  • Y. Cai et al. of the Hong Kong University of Science and Technology successfully developed high-performance AlGaN/GaN HEMTs based on fluoride plasma processing technology. See Y. Cai et al., "High-performance enhancement-mode AlGaN/GaN HEMTs using Fluoride-based plasma treatment", IEEE Electron Lett., vol. 2, no. 7, pp. 435-437, 2005.
  • the thin barrier layer uses a thinner AlGaN barrier layer method to reduce the density of two-dimensional electron gas in the channel.
  • Akira ENDOH et al. of Osaka University of Japan used this method to obtain an enhanced device with a threshold voltage of zero volts.
  • Literature Akira ENDOH_et al. "Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance", JJAP, Vol.43, No.4B, 2004, pp.2255-2258
  • the above methods are all based on Schottky gate field effect transistor technology.
  • the threshold voltage is generally around 0V-1V, which does not reach the applied threshold voltage of 3V-5V.
  • the gate leakage current It is quite big.
  • the method of etching the gate trench and the barrier layer under the fluorine injection gate uses plasma treatment, which destroys the lattice structure, damages the active region of the device, and has poor process repeatability, which affects the device. Stability and reliability. Summary of the invention
  • the p-type semiconductor material is regionally arranged to achieve the purpose of pinching off the n-type conductive layer under the gate.
  • the present invention discloses an enhanced switching device, including: a substrate; a nitride transistor structure disposed on the substrate, a dielectric layer formed on the nitride transistor structure, the medium a gate region is defined on the layer, and two ohmic contact regions respectively located on two sides of the upper gate region, wherein the two ohmic contact regions respectively penetrate the dielectric layer; formed in the gate region and at least partially a groove penetrating the dielectric layer; a p-type semiconductor material formed in the trench; a source electrode and a drain electrode located at the two ohmic contact regions.
  • the nitride transistor structure comprises: a nitride nucleation layer on the substrate; a nitride buffer layer on the nitride nucleation layer; A nitride channel layer on the nitride buffer layer.
  • the nitride channel layer is undoped or n-type doped.
  • the nitride transistor structure further includes a nitride barrier layer provided on the nitride channel layer.
  • the nitride transistor structure further includes a nitride layer formed on the nitride barrier layer.
  • the nitride in the above enhanced switching device, is gallium nitride or aluminum gallium nitride.
  • the dielectric layer comprises a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or An aluminum oxide layer, and/or an oxyaluminum layer, and/or yttria, and/or siloxane, and/or yttrium aluminum oxide.
  • the p-type semiconductor material is selected from the group consisting of p-type diamond, p-type NiO, p-type GaN or p-type polycrystalline GaN.
  • the enhanced switching device further comprises a conductive metal layer formed on the p-type semiconductor material.
  • an additional dielectric layer is deposited on the inner wall of the recess, and the p-type semiconductor material is formed on the additional dielectric layer.
  • the additional dielectric layer is a material selected from A1 2 0 3, A10N, SiN , SiON, Si0 2, Hf0 2 of one or more thereof.
  • the invention also discloses a manufacturing method of the enhanced switching device, comprising the steps of: providing a village bottom, forming a nitride transistor structure on the village bottom; Forming a dielectric layer on the nitride transistor structure, wherein a gate region is defined on the dielectric layer;
  • a source electrode and a drain electrode are formed in the two ohmic contact regions, respectively.
  • the enhanced switching device after forming the p-type semiconductor material in the trench, further comprising forming a conductive metal layer on the p-type semiconductor material.
  • the step of forming a nitride transistor comprises:
  • nitride channel layer Forming a nitride channel layer on the nitride buffer layer, the nitride channel layer being undoped or n-type doped;
  • a nitride barrier layer is formed on the nitride channel layer.
  • the method further includes forming a nitride layer on the nitride barrier layer, and the nitride in the nitride layer is gallium nitride or aluminum gallium nitride. .
  • the dielectric layer comprises a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, And/or oxidizing An aluminum layer, and/or an oxyaluminum layer, and/or yttria, and/or siloxane, and/or yttrium aluminum oxide.
  • the method further comprises: oxidizing the dielectric layer before the forming of the p-type semiconductor material in the recess.
  • the method before forming the p-type semiconductor material in the recess, the method further includes depositing an additional dielectric layer on the inner wall of the recess.
  • the additional dielectric layer is a material selected from A1 2 0 3, A10N, SiN , SiON, Si0 2, Hf0 2 of one or more thereof.
  • the present invention forms a dielectric layer on a nitride transistor structure and forms a recess structure in a gate region of the dielectric layer, and a p-type semiconductor material is disposed at the recess to reach below the pinch-off gate.
  • the purpose of the n-type conductive layer is to realize a gallium nitride-enhanced switching device, which has a single process, and the obtained device is stable and reliable. Forming a conductive metal layer on the p-type semiconductor material can increase conductivity.
  • FIGS. 1a to 2d are a series of process sectional views of the enhanced switching device and the manufacturing method thereof according to the first embodiment of the present invention
  • FIGS. 2a to 2g are the enhanced switching device and the manufacturing method thereof according to the second embodiment of the present invention
  • 3a to 3e are cross-sectional views showing a series of processes of an enhanced switching device and a method of fabricating the same according to a third embodiment of the present invention
  • FIGS. 4a to 4f are diagrams showing an enhanced switching device and a method of fabricating the same according to a fourth embodiment of the present invention
  • Figure 5a to Figure 5f are a series of process cross-sectional views of an enhanced switching device and a method of fabricating the same according to a fifth embodiment of the present invention
  • Figures 6a to 6f are enhanced switches of a sixth embodiment of the present invention
  • FIGS. 7a to 7f are a series of process cross-sectional views of the enhanced switching device and the method of manufacturing the same according to the seventh embodiment of the present invention
  • FIG. 8a to 8e are the eighth embodiment of the present invention.
  • a series of process cross-sectional views of an enhanced switching device of the embodiment and a method of manufacturing the same are a series of process cross-sectional views of an enhanced switching device of the embodiment and a method of manufacturing the same;
  • FIG. 9a to FIG. 9f are a series of process cross-sectional views of the enhanced switching device and the method of fabricating the same according to a ninth embodiment of the present invention;
  • FIG. 10e is a series of process cross-sectional views of the enhanced switching device of the tenth embodiment of the present invention and a method of manufacturing the same;
  • Figures 11a through 11g are a series of process cross-sectional views of an enhanced switching device and a method of fabricating the same according to an eleventh embodiment of the present invention.
  • the enhanced switching device includes:
  • nitride nucleation layer 2 a nitride buffer layer 3, a nitride channel layer 4, a nitride barrier layer 5, and a silicon nitride layer 6 on the substrate 1.
  • the gate region of the silicon nitride layer 6 is provided with a recess HI (refer to FIG.
  • the height of the recess HI is smaller than the thickness of the silicon nitride layer 6; a p-type semiconductor material is formed on the inner wall and the gate region of the recess HI.
  • the source electrode 10 and the drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 respectively penetrate the silicon nitride layer 6 in the vertical direction and are in contact with the nitride barrier layer 5.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN, and the nitride buffer layer 3 may be, for example, AlGaN, nitrogen.
  • the compound channel layer 4 may be, for example, GaN, and the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • a silicon nitride layer 6 is grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD), or molecular beam deposition. Growth (MBE, Molecular Beam Epitaxy), or plasma enhanced chemical vapor deposition (PECVD, Plasma Enhanced Chemical Vapor Deposition), or low pressure chemical vapor deposition (LPCVD, Low Pressure Chemical Vapor Deposition), or a combination thereof.
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region of the dielectric layer is etched to form a trench HI at least partially penetrating through the dielectric layer, and a portion passing therethrough means that the bottom surface of the trench is located in the dielectric layer.
  • the etching process can be performed, for example, by fluorine-based plasma etching.
  • a p-type semiconductor material 9 is deposited in the recess HI formed by etching.
  • the p-type semiconductor material 9 may be selected from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 on the dielectric layer except for the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the gate region p-type diamond is retained, and the p-type diamond of other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by applying a conductive metal layer.
  • a portion of the dielectric layer other than the gate region is etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes:
  • the gate region of the silicon nitride layer 6 is provided with a recess H2 (refer to FIG. 2c); an inner dielectric layer of the recess H2 and the silicon nitride layer 6 are formed with an additional dielectric layer 14, and the additional dielectric layer 14 is formed with a p in the gate region.
  • a semiconductor material 9 a source electrode 10 and a drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 penetrate the additional dielectric layer 14 and the silicon nitride layer 6 in the vertical direction, respectively, and the nitrogen The barrier layer 5 is in contact.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • a silicon nitride layer 6 is grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD), or molecular beam deposition. Growth (MBE, Molecular Beam Epitaxy), or plasma enhanced chemical vapor deposition (PECVD, Plasma Enhanced Chemical Vapor Deposition), or low pressure chemical vapor deposition (LPCVD, Low Pressure Chemical Vapor Deposition), or a combination thereof.
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form at least partially through a groove H2 of the dielectric layer.
  • an additional dielectric layer 14 is deposited in the recess H2 formed by etching.
  • the material of the additional dielectric layer 14 may include, for example, A1 2 0 3 or A10N, and the additional dielectric layer 14 may be grown by atomic layer deposition, or chemical vapor deposition, or molecular beam epitaxy, or plasma enhanced chemical vapor deposition. , or low pressure chemical vapor deposition, or a combination thereof.
  • an additional dielectric layer is described herein by way of example only, and that the present invention may form additional dielectric layers by any method known to those skilled in the art.
  • the material of the additional dielectric layer may also be selected from one or a combination of SiN, SiON, Si0 2 , Hf0 2 .
  • a p-type semiconductor material 9 is deposited on the additional dielectric layer 14 in the recess H2 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 covering the additional dielectric layer 14 except the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the p-type diamond in the gate region is retained, and the p-type diamond in other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention, and the conductivity of the gate can be improved by the additional metal layer.
  • the conductivity of the gate can be improved by the addition of a metal layer.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer formed on the substrate 1 in sequence. 4.
  • the gate region of the silicon nitride layer 8 is provided with a recess H3 (refer to FIG. 3b), the height of the recess H3 is equal to the thickness of the silicon nitride layer 8;
  • a p-type semiconductor material is formed on the inner wall and the gate region of the recess H3.
  • a source electrode 10 and a drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 penetrate the silicon nitride layer 8, the aluminum nitride layer 7, and the silicon nitride layer 6 in the vertical direction, respectively. And in contact with the nitride barrier layer 5.
  • 3a to 3e are a series of process cross-sectional views of an enhanced switching device and a method of fabricating the same according to a third embodiment of the present invention.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride.
  • the nitride nucleation layer 2 may be AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided.
  • the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • a silicon nitride layer 6, an aluminum nitride layer 7, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form a trench H3 at least partially penetrating the dielectric layer, and a portion of the trench penetrates therein, meaning that the bottom surface of the trench is located in the dielectric layer.
  • the etching process can be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum nitride layer 7.
  • a p-type semiconductor material 9 is deposited in the recess H3 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 on the dielectric layer except for the gate region is removed.
  • the p-type semiconductor material 9 is a p-type diamond, and the gate region p is retained.
  • Type diamond other areas of p-type diamond can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by applying a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4 sequentially on the substrate 1. , a nitride barrier layer 5, a silicon nitride layer 6, an aluminum nitride layer 7, and a silicon nitride layer 8.
  • the gate region of the silicon nitride layer 8 is provided with a recess H4 (refer to FIG.
  • the height of the recess H4 being equal to the sum of the thicknesses of the silicon nitride layer 8 and the aluminum nitride layer 7; the inner wall and the gate of the recess H4 A p-type semiconductor material is formed on the region; a source electrode 10 and a drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 respectively penetrate the silicon nitride layer 8 and the aluminum nitride layer in the vertical direction 7 and a silicon nitride layer 6, and in contact with the nitride barrier layer 5.
  • 4a to 4f are a series of process cross-sectional views of an enhanced switching device and a method of fabricating the same according to a fourth embodiment of the present invention.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • a silicon nitride layer 6, an aluminum nitride layer 7, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form at least partially through The EJ groove H4 of the dielectric layer, the portion of which is penetrated, means that the bottom surface of the groove is located in the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum nitride 7 layer, and then optionally using a wet method. Corrosion, or dry etching, also etches the aluminum nitride layer to form the recess H4.
  • a p-type semiconductor material 9 is deposited in the recess H4 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 except the gate region on the dielectric layer is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the p-type diamond in the gate region is left
  • the p-type diamond in other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by the addition of a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4 sequentially on the substrate 1. , a nitride barrier layer 5, a silicon nitride layer 6, an aluminum nitride layer 7, and a silicon nitride layer 8.
  • the gate region of the silicon nitride layer 8 is provided with a recess H5 (refer to FIG.
  • the height of the recess H5 is equal to the silicon nitride layer a thickness of 8; a p-type semiconductor material is formed on the inner wall and the gate region of the recess H5; a source electrode 10 and a drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 are vertically
  • the silicon nitride layer 8, the aluminum nitride layer 7, and the silicon nitride layer 6 are respectively penetrated and are in contact with the nitride barrier layer 5.
  • An A1203 layer 12 or an A10N layer 12 is also disposed between the bottom of the recess H5 and the silicon nitride layer 6.
  • 5a to 5f are a series of process cross-sectional views of an enhanced switching device and a method of fabricating the same according to a fifth embodiment of the present invention.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • a silicon nitride layer 6, an aluminum nitride layer 7, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be In-situ growth may also be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy (MBE, Molecular Beam Epitaxy), or plasma enhanced chemical vapor phase.
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form a trench H5 at least partially penetrating the dielectric layer, and a portion passing therethrough means that the bottom surface of the trench is located in the dielectric layer.
  • the etching process can be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum nitride layer 7.
  • the corresponding aluminum nitride layer at the recess H5 can be oxidized, for example, by thermal oxidation, wet oxidation, oxygen ions, or ozone.
  • the aluminum nitride layer herein may be converted into an A1203 layer 12 or an A10N layer 12.
  • a p-type semiconductor material 9 is deposited in the recess H5 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 on the dielectric layer except for the gate region is removed.
  • the p-type semiconductor material 9 is a p-type diamond, and the gate region p is retained.
  • Type diamond other areas of p-type diamond can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by applying a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4 sequentially on the substrate 1.
  • the gate region of the silicon nitride layer 8 is provided with a recess H6 (refer to FIG. 6c).
  • the height of the recess H6 is equal to the sum of the thicknesses of the silicon nitride layer 8 and the aluminum nitride silicon layer 13; the inner wall and the gate of the recess H4 A p-type semiconductor material is formed on the polar region; a source electrode 10 and a drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 respectively penetrate the silicon nitride layer 8 and the aluminum nitride in the vertical direction The silicon layer 13 and the silicon nitride layer 6 are in contact with the nitride barrier layer 5.
  • 6a to 6f are cross-sectional views showing a series of processes of an enhanced switching device and a method of fabricating the same according to a sixth embodiment of the present invention.
  • a village bottom 1 is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be GaN, for example
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • a silicon nitride layer 6, an aluminum nitride silicon layer 13, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form at least partially through The EJ groove H6 of the dielectric layer, the portion of which is penetrated, means that the bottom surface of the groove is located in the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum-silicon-silicon layer 13, and then optionally wet. The etching or the dry etching also etches through the aluminum nitride silicon layer to form the recess H6.
  • a p-type semiconductor material 9 is deposited in the recess H6 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 except the gate region on the dielectric layer is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the p-type diamond in the gate region is left
  • the p-type diamond in other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by the addition of a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4, which are sequentially arranged on the substrate 1.
  • the gate region of the silicon nitride layer 8 is provided with a recess H7 (refer to FIG.
  • the height of the recess H7 is equal to silicon nitride
  • the p-type semiconductor material is formed on the inner wall and the gate region of the recess H5; the source electrode 10 and the drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10
  • the drain electrode 11 penetrates the silicon nitride layer 8, the aluminum nitride layer 7, and the aluminum nitride silicon layer 13 in the vertical direction, respectively, and is in contact with the nitride barrier layer 5.
  • 7a to 7f are cross-sectional views showing a series of processes of the enhanced switching device and the method of fabricating the same according to a seventh embodiment of the present invention.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • an aluminum nitride silicon layer 13, an aluminum nitride layer 7, and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth or by atomic layer deposition (ALD, Atomic layer).
  • Deposition or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy (MBE, Molecular Beam Epitaxy), or plasma enhanced chemical vapor deposition (PECVD), or low pressure chemical evaporation It is prepared by deposition (LPCVD, Low Pressure Chemical Vapor Deposition), or a combination thereof.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD plasma enhanced chemical vapor deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form a trench H7 at least partially extending through the dielectric layer, the portion of which is through, meaning that the bottom surface of the trench is located within the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum nitride layer 7, and then optionally using a wet method. Corrosion, or an aluminum nitride layer is also etched through dry etching to form a recess H7.
  • a p-type semiconductor material 9 is deposited in the recess H5 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 on the dielectric layer except for the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the gate region p-type diamond remains, and the p-type diamond of other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention. Conductor of the gate Properties can be improved by applying a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4 sequentially on the substrate 1. , a nitride barrier layer 5, an aluminum nitride silicon layer 13, and a silicon nitride layer 8.
  • the gate region of the silicon nitride layer 8 is provided with a recess H8 (refer to FIG. 8b), the height of the recess H8 is equal to the thickness of the silicon nitride layer 8; a p-type semiconductor material is formed on the inner wall and the gate region of the recess H8.
  • a source electrode 10 and a drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 penetrate the silicon nitride layer 8 and the aluminum nitride silicon layer 13 in the vertical direction, respectively, and the nitride The barrier layers 5 are in contact.
  • 8a to 8e are a series of process cross-sectional views of an enhanced switching device and a method of fabricating the same according to an eighth embodiment of the present invention.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any A combination of a group III nitride or any group III nitride.
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • an aluminum nitride silicon layer 13 and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form a trench H8 at least partially penetrating the dielectric layer.
  • the portion passing therethrough means that the bottom surface of the trench is located in the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum-silicon-silicon layer 13, to form the recess H8.
  • a p-type semiconductor material 9 is deposited in the recess H8 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 on the dielectric layer except for the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the p-type diamond in the gate region is left
  • the p-type diamond in other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by the addition of a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4, respectively, on the substrate 1.
  • the gate region of the silicon nitride layer 8 is provided with a recess H9 (refer to FIG. 9b), the height of the recess H9 is equal to the thickness of the silicon nitride layer 8; an additional medium is formed on the inner wall of the recess H9 and the silicon nitride layer 8.
  • the layer 14 and the additional dielectric layer 14 are formed with a p-type semiconductor material 9 in the gate region; the source electrode 10 and the drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 respectively penetrate in the vertical direction
  • the additional dielectric layer 14, the silicon nitride layer 8, and the aluminum nitride silicon layer 13 are in contact with the nitride barrier layer 5.
  • the ninth embodiment of the present invention is an enhanced switching device and manufacturing thereof A series of process profiles for the method.
  • a village bottom is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, and a nitride barrier layer 5 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN. In other embodiments, the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • the aluminum nitride silicon layer 13 and the silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form a trench H9 at least partially extending through the dielectric layer, the portion of which is penetrated, meaning that the bottom surface of the trench is located within the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum-silicon nitride layer 13 to form the recess H9.
  • an additional dielectric layer 14 is deposited in the recess H9 formed by etching.
  • the material of the additional dielectric layer 14 may include, for example, A1 2 0 3 or A10N, and the additional dielectric layer 14 may be grown by atomic layer deposition, or chemical vapor deposition, or molecular beam epitaxy, or plasma enhanced chemical vapor deposition. , or low pressure chemical vapor deposition, or a combination thereof. It should be understood that the method of forming an additional dielectric layer is described herein by way of example only, and that the present invention may form additional dielectric layers by any method known to those skilled in the art.
  • the material of the additional dielectric layer may also be selected from one or a combination of SiN, SiON, Si0 2 , Hf0 2 .
  • a p-type semiconductor material 9 is deposited on the additional dielectric layer 14 in the recess H9 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 covering the additional dielectric layer 14 except the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the gate region p-type diamond is left
  • the p-type diamond of other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by applying a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4 on the substrate 1 in sequence.
  • the gate region of the silicon nitride layer 8 is provided with a recess H10 (refer to FIG.
  • the height of the recess H10 is equal to the thickness of the silicon nitride layer 8; the inner wall and the gate region of the recess H8 are formed with a p-type semiconductor material 9
  • the source electrode 10 and the drain electrode 11 are respectively disposed on both sides of the gate region, and the source electrode 10 and the drain electrode 11 respectively penetrate the silicon nitride layer 8 and the aluminum oxide layer 16 (or the oxynitride layer 16) in the vertical direction. And the layer 15 is in contact with the nitride barrier layer 5.
  • 10a to 10e are cross-sectional views showing a series of processes of an enhanced switching device and a method of fabricating the same according to a tenth embodiment of the present invention.
  • a village bottom 1 is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, a nitride barrier layer 5, and a ground layer 15 are sequentially grown on the substrate 1.
  • Nitride The material of the nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride.
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN.
  • the layer 15 may be gallium nitride or aluminum (aluminum gallium nitride).
  • the composition ratio of aluminum may be a constant, which may be a gradual decrease, or may be a rise and fall first, or a superlattice structure, wherein the composition of aluminum It changes periodically.
  • the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown over the completed nitride transistor structure, the dielectric layer defining a gate region.
  • an aluminum oxide layer 16 (or an oxynitride layer 16) and a silicon nitride layer 8 are sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • etching a gate region on the dielectric layer to form at least partially through the dielectric layer means that the bottom surface of the slot is located in the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum oxide layer 16 (or the oxygen-nitrogen aluminum layer 16). To form the groove H10.
  • a p-type semiconductor material 9 is deposited in the recess H8 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 on the dielectric layer other than the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the p-type diamond in the gate region is left
  • the p-type diamond in other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by the addition of a conductive metal layer.
  • portions of the dielectric layer other than the gate region are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device includes: a village substrate 1 and a nitride nucleation layer 2, a nitride buffer layer 3, and a nitride channel layer 4 on the substrate 1 in sequence.
  • the gate region of the silicon nitride layer 8 is provided with a recess H11 (refer to FIG.
  • the height of the recess H11 is equal to the silicon nitride layer 8, the aluminum oxide layer 16 (or the oxynitride layer 16) and the ground layer 15
  • the sum of the thicknesses; the inner wall of the recess H11 and the silicon nitride layer 8 are formed with an additional dielectric layer 14, the additional dielectric layer 14 is formed with a p-type semiconductor material 9 in the gate region;
  • the electrode 10 and the drain electrode 11, the source electrode 10 and the drain electrode 11 respectively penetrate the additional dielectric layer 14, the silicon nitride layer 8, the aluminum oxide layer 16 (or the oxyaluminum layer 16) and the ground layer 15 in the vertical direction, and Contact with the nitride barrier layer 5.
  • a village bottom 1 is provided.
  • the bottom of the village 1 can be selected from semiconductor materials, ceramic materials or polymer materials.
  • the substrate 1 is preferably selected from the group consisting of sapphire, silicon carbide, silicon, lithium niobate, insulating silicon (SOI), gallium nitride or aluminum nitride.
  • a nitride transistor structure is fabricated on the substrate 1, where the nitride is preferably AlInGaN.
  • a nitride nucleation layer 2, a nitride buffer layer 3, a nitride channel layer 4, a nitride barrier layer 5, and a ground layer 15 are sequentially grown on the substrate 1.
  • the material of the nitride nucleation layer 2, the nitride buffer layer 3, the nitride channel layer 4, and the nitride barrier layer 5 may be any combination of a group III nitride or an arbitrary group III nitride. .
  • the nitride nucleation layer 2 may be, for example, AlInGaN
  • the nitride buffer layer 3 may be, for example, AlGaN
  • the nitride channel layer 4 may be, for example, GaN
  • the nitride barrier layer 5 may be, for example, AlGaN.
  • the layer 15 may be gallium nitride or aluminum (aluminum gallium nitride).
  • the composition ratio of aluminum may be a constant, which may be a gradual decrease, or may be a rise and fall first, or a superlattice structure, wherein the composition of aluminum It changes periodically.
  • the nitride barrier layer 5 may not be provided. At this time, the nitride channel layer 4 is undoped or n-doped.
  • a dielectric layer is grown on the completed nitride transistor structure, the dielectric layer being defined Gate area. Specifically, an aluminum oxide layer is sequentially grown on the completed nitride transistor structure.
  • the growth of the dielectric layer may be in situ growth, or may be by ALD (Atomic layer deposition), or chemical vapor deposition (CVD, Chemical Vapor Deposition), or molecular beam epitaxy ( MBE, Molecular Beam Epitaxy), or Plasma Enhanced Chemical Vapor Deposition (PECVD), or Low Pressure Chemical Vapor Deposition (LPCVD), or a combination thereof.
  • ALD Atomic layer deposition
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • LPCVD Low Pressure Chemical Vapor Deposition
  • the dielectric layer may further include a silicon nitride layer, and/or a silicon dioxide layer, and/or an aluminum nitride layer, and/or an aluminum silicon nitride layer, and/or an aluminum oxide layer, and / or an oxyaluminum layer, and / or yttria, and / or siloxane, and / or yttrium aluminum oxide.
  • the gate region on the dielectric layer is etched to form a recess Hl l at least partially extending through the dielectric layer.
  • the etching process may be performed, for example, by fluorine-based plasma etching. Due to the selectivity of the fluorine-based plasma etching, the etching process is stopped when etching to the aluminum oxide layer 16 (or the oxygen-nitrogen aluminum layer 16). The aluminum oxide layer 16 (or the oxynitride layer 16) and some or all of the layer 15 are then etched by wet etching or dry etching to form the recess H11.
  • an additional dielectric layer 14 is deposited in the recess H11 formed by etching.
  • the material of the additional dielectric layer 14 may include, for example, A1 2 0 3 or A10N, and the additional dielectric layer 14 may be grown by atomic layer deposition, or chemical vapor deposition, or molecular beam epitaxy, or plasma enhanced chemical vapor deposition. , or low pressure chemical vapor deposition, or a combination thereof. It should be understood that the method of forming an additional dielectric layer is described herein by way of example only, the present invention The additional dielectric layer can be formed by any method known to those skilled in the art. The material of the additional dielectric layer may also be selected from one or a combination of SiN, SiON, Si0 2 , Hf0 2 .
  • a p-type semiconductor material 9 is deposited on the additional dielectric layer 14 in the recess H11 formed by etching.
  • the p-type semiconductor material 9 can be selected, for example, from p-type diamond, p-type NiO, p-type GaN, or p-type polycrystalline GaN.
  • the p-type semiconductor material 9 covering the additional dielectric layer 14 except the gate region is removed.
  • the p-type semiconductor material 9 is p-type diamond
  • the p-type diamond in the gate region is retained, and the p-type diamond in other regions can be etched away using plasma.
  • the p-type semiconductor material 9 at this time is substantially the gate of the enhanced switching device of the present invention.
  • the conductivity of the gate can be improved by applying a conductive metal layer.
  • portions other than the gate region on the dielectric layer are etched to expose the nitride transistor structure.
  • the nitride barrier layer 5 may be exposed, for example, by dry etching, or even the nitride barrier layer 5 may be etched to form two ohmic contact regions.
  • the source electrode 10 is formed on one of the ohmic contact regions, and the drain electrode 11 is formed on the other ohmic contact region.
  • the enhanced switching device produced by the method for fabricating the enhanced switching device of the present invention has the following beneficial effects:
  • a p-type semiconductor material is disposed in the recess to achieve the purpose of pinching off the n-type conductive layer under the gate.

Abstract

一种增强型开关器件及其制作方法，该方法包括：提供一衬底，在上述衬底上形成氮化物晶体管结构；在上述氮化物晶体管结构上制作形成介质层，其上定义有栅极区域；在上述栅极区域上形成凹槽结构；在上述凹槽内沉积p型半导体材料；去除上述介质层上栅极区域之外的p型半导体材料；在上述介质层上栅极区域之外的位置刻蚀该介质层，以形成两处欧姆接触区域；在上述两处欧姆接触区域上分别形成源电极和漏电极。通过在氮化物晶体管结构上生成介质层，并在该介质层栅极处生成凹槽结构，并在凹槽内设置p型半导体材料，达到夹断栅极下方n型导电层以及控制阈值电压的目的，以实现增强型开关器件。

Description

增强型开关器件及其制造方法 本申请要求于 2012 年 4 月 20 日提交中国专利局、 申请号为 201210118172.X, 发明名称为"增强型开关器件及其制造方法"的中国专利 申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明属于微电子技术领域， 具体涉及一种增强型开关器件， 以及 制造该增强型开关器件的方法。
背景技术
半导体材料氮化镓由于具有禁带宽度大、 电子饱和漂移速度高、 击 穿场强高、 导热性能好等特点， 已经成为目前的研究热点。 在电子器件 方面， 氮化镓材料比硅和砷化镓更适合于制造高温、 高频、 高压和大功 率器件， 因此氮化镓基电子器件具有很好的应用前景。 由于 AlGaN/GaN 异质结构中存在较强的二维电子气， 通常 AlGaN/GaN HEMT是耗尽型器件， 使得增强型器件不易实现。 而在许 多地方耗尽型器件的应用又具有一定的局限性， 比如在功率开关器件的 应用中， 需要增强型 （常关型）开关器件。 增强型氮化镓开关器件主要 用于高频器件、 功率开关器件和数字电路等， 它的研究具有十分重要的 意义。 实现增强型氮化镓开关器件，需要找到合适的方法来降低零栅压时 栅极下方的沟道载流子浓度， 目前报道的方法有刻蚀槽栅、 氟注入栅下 的势垒层和薄的势垒层等。 刻蚀槽栅是在传统耗尽型 AlGaN/GaN HEMT的器件结构上做了略 微的变动， 没有直接电子束蒸发形成栅极， 而是先在预沉积栅极区域刻 蚀一个 槽， 再在 栅窗口上制造肖特基栅， 通过减薄势垒层厚度来降 低沟道中的电子气密度。 要使沟道在零栅压下夹断， 势垒层厚度必须减 薄到 5nm 以下， 这样正栅压下就不能产生有效的量子限制， 形成表面 阱， 导致沟道在正栅压下不能完全打开， 而且表面阱中的电子又增大了 栅极漏电流。 刻蚀槽栅的方法在 2001年由美国伊利诺伊大学的 Kumar 等人提出， 参见文献 Kumar , V., etal.: " Recessed 0.25 mm gate AlGaN/GaN HEMTs on SiC with high gate-drain breakdown voltage using ICP-RIE" , Electron. Lett.2001,37 , pp. 1483-1485。
氟注入栅下的势垒层是在势垒层中注入氟离子等带负电的离子，控 制注入离子浓度可以耗尽导电沟道中的二维电子气， 必须用很强的负离 子来夹断沟道， 从而降低了沟道打开时的电流。 2005 年香港科技大学 Y.Cai 等人利用基于氟化物等离子处理技术， 成功研制了高性能的 AlGaN/GaN HEMT , 参见文献 Y.Cai et al. , " High-performance enhancement-mode AlGaN/GaN HEMTs using fluoride-based plasma treatment" , IEEE Electron Lett. , vol.2, no.7, pp.435-437, 2005。
薄的势垒层是采用较薄的 AlGaN势垒层方法来降低沟道中二维电 子气的密度， 日本大阪大学的 Akira ENDOH等人使用该法制得了增强 型器件， 其阈值电压为零伏， 参见文献 Akira ENDOH_et al. , " Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance" , JJAP, Vol.43 , No.4B , 2004 , pp.2255-2258„ 以上介绍的几种方法都属于肖特基栅场效应晶体管技术， 阈值电压 一般在 0V-1V左右， 未达到应用的阈值电压 3V-5V, 与金属绝缘栅场效 应管相比， 栅极漏电流又比较大。 另外， 刻蚀栅槽和氟注入栅下的势垒 层的方法都使用了等离子体处理， 该处理会破坏晶格结构， 损伤器件的 有源区， 工艺重复控制性也较差， 影响到了器件的稳定性和可靠性。 发明内容
本发明的目的在于提供一种增强型开关器件的制造方法，其通过在 氮化物晶体管结构上形成介质层， 并在该介质层的栅极区域局部减薄形 成凹槽结构， 在栅极凹槽区域设置 p型半导体材料， 达到夹断栅极下方 n型导电层的目的。 为实现上述发明目的， 本发明公开了一种增强型开关器件， 包括： 村底； 设于所述村底上的氮化物晶体管结构 形成于所述氮化物晶体管结构上的介质层， 所述介质层上定义有栅极 区域， 及分别位于上所述栅极区域两侧的两处欧姆接触区域， 该两处欧姆 接触区域分别贯穿上所述介质层； 形成于所述栅极区域且至少部分贯穿所述介质层的凹槽； 形成于所述 槽内的 p型半导体材料； 位于所述两处欧姆接触区域的源电极和漏电极。 优选的， 在上述的增强型开关器件中， 所述氮化物晶体管结构包括： 位于所述村底上的氮化物成核层； 位于所述氮化物成核层上的氮化物緩沖层； 位于所述氮化物緩沖层上的氮化物沟道层。
优选的， 在上述的增强型开关器件中， 所述氮化物沟道层为非掺杂或 n型掺杂。
优选的， 在上述的增强型开关器件中， 所述氮化物晶体管结构还包括 设于所述氮化物沟道层上的氮化物势垒层。
优选的， 在上述的增强型开关器件中， 所述氮化物晶体管结构还包括 形成于所述氮化物势垒层上的氮化物冒层。
优选的， 在上述的增强型开关器件中， 所述氮化物冒层中， 氮化物为 氮化镓或铝镓氮。
优选的， 在上述的增强型开关器件中， 所述介质层包括氮化硅层、 和 / 或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或 氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
优选的， 在上述的增强型开关器件中， 所述 p型半导体材料选自 p型 金刚石、 p型 NiO、 p型 GaN或 p型多晶 GaN。
优选的， 在上述的增强型开关器件中， 所述增强型开关器件还包括形 成于 p型半导体材料上的导电金属层。
优选的， 在上述的增强型开关器件中， 所述凹槽的内壁上还沉积有附 加介质层， 所述 p型半导体材料形成于所述附加介质层上。
优选的， 在上述的增强型开关器件中， 所述附加介质层的材质选自 A1203、 A10N、 SiN、 SiON、 Si02、 Hf02中的一种或多种的组合。
本发明还公开了一种增强型开关器件的制造方法， 包括以下步骤： 提供一村底， 在所述村底上形成氮化物晶体管结构； 在所述氮化物晶体管结构上形成介质层， 所述介质层上定义有栅极区 域；
在所述栅极区域上形成一向氮化物晶体管结构延伸的凹槽， 所述凹槽 至少部分贯穿所述介质层；
在所述 槽内形成 p型半导体材料；
在上述介质层上的非栅极区域刻蚀所述介质层， 以形成两处欧姆接触 区域；
在上述两处欧姆接触区域分别形成源电极和漏电极。
优选的， 在上述的增强型开关器件的制造方法中， 在所述 槽内形成 p型半导体材料后， 还包括在所述 p型半导体材料上形成导电金属层。
优选的， 在上述的增强型开关器件的制造方法中， 所述形成氮化物晶 体管步骤包括：
在村底上形成氮化物成核层；
在所述氮化物成核层上形成氮化物緩沖层；
在所述氮化物緩沖层上形成氮化物沟道层， 所述氮化物沟道层为非掺 杂或 n型掺杂；
在所述氮化物沟道层上形成氮化物势垒层。
优选的， 在上述的增强型开关器件的制造方法中， 还包括在所述氮化 物势垒层上形成氮化物冒层， 所述氮化物冒层中的氮化物为氮化镓或铝镓 氮。
优选的， 在上述的增强型开关器件的制造方法中， 所述介质层包括氮 化硅层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化 铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。 优选的， 在上述的增强型开关器件的制造方法中， 所述凹槽内形成 p 型半导体材料之前， 还包括对所述介质层进行氧化处理。 优选的， 在上述的增强型开关器件的制造方法中， 所述凹槽内形成 p 型半导体材料之前， 还包括在凹槽的内壁沉积附加介质层。 优选的， 在上述的增强型开关器件的制造方法中， 所述附加介质层的 材质选自 A1203、 A10N、 SiN、 SiON、 Si02、 Hf02中的一种或多种的组合。 与现有技术相比， 本发明通过在氮化物晶体管结构上形成介质层， 并在该介质层的栅极区域形成凹槽结构， 在凹槽处设置 p 型半导体材 料，达到夹断栅极下方 n型导电层的目的，实现氮化镓增强型开关器件， 其工艺筒单， 且制得的器件稳定可靠。 在 p型半导体材料上形成导电金 属层可以增加导电性。
附图说明
对实施例或现有技术描述中所需要使用的附图作筒单地介绍，显而易见 地， 下面描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技 术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得 其他的附图。 图 la至图 le是本发明第一实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 2a至图 2g是本发明第二实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 3a至图 3e是本发明第三实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 4a至图 4f是本发明第四实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 5a至图 5f是本发明第五实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 6a至图 6f是本发明第六实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 7a至图 7f是本发明第七实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 8a至图 8e是本发明第八实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 9a至图 9f是本发明第九实施方式的增强型开关器件及其制造方 法的一系列制程剖面图； 图 10a至图 10e是本发明第十实施方式的增强型开关器件及其制造 方法的一系列制程剖面图；
图 11a至图 llg是本发明第十一实施方式的增强型开关器件及其制 造方法的一系列制程剖面图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这 些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式 所做出的结构、 方法、 或功能上的变换均包含在本发明的保护范围内。 此外， 在不同的实施例中可能使用重复的标号或标示。 这些重复仅 为了筒单清楚地叙述本发明， 不代表所讨论的不同实施例及 /或结构之 间具有任何关联性。
参图 le所示， 本发明第一实施方式中， 增强型开关器件包括： 村底
1以及依次在村底 1上的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5和氮化硅层 6。 氮化硅层 6的栅极区域设有凹槽 HI (参图 lb ), 凹槽 HI的高度小于氮化硅层 6的厚度； 凹槽 HI的内 壁及栅极区域上形成有 p型半导体材料 9; 栅极区域的两侧分别设有源 电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分别贯穿氮化 硅层 6, 且与氮化物势垒层 5相接触。
参图 la至图 le, 为本发明第一实施方式的增强型开关器件及其制 造方法的一系列制程剖面图。
参图 la, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任 意一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物 成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮 化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在 其他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4 为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 在完成的氮化物晶体管结构上生长氮化硅层 6。 在 本实施方式中， 该介质层的生长可以是原位生长， 也可以是通过原子层 沉积（ALD, Atomic layer deposition), 或化学气相沉积 （CVD, Chemical Vapor Deposition )、或分子束夕卜延生长（ MBE, Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 （ PECVD , Plasma Enhanced Chemical Vapor Deposition ) , 或低压化学蒸发沉积 （ LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组合方式制得。 应该理解， 这里描述 形成介质层的方法只是进行举例，本发明可以通过本领域的技术人员公 知的任何方法形成介质层。 在其他实施方式中， 上述介质层还可以包括 氮化硅层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧 化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 lb , 刻蚀上述介质层的栅极区域， 形成至少部分贯穿介质层 的 槽 HI , 该处的部分贯穿， 是指 槽的底面位于上述介质层内。 本 实施方式中， 刻蚀过程可例如采用氟基等离子刻蚀。
参图 lc, 在刻蚀形成的凹槽 HI 内沉积 p型半导体材料 9。 p型半 导体材料 9可选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN 等。
参图 Id, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 le, 刻蚀上述介质层除栅极区域以外的部分， 以暴露出氮化 物晶体管结构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒 层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在 其中一处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上 形成漏电极 11。
参图 2g所示， 本发明第二实施方式中， 增强型开关器件包括： 村底
1以及依次在村底 1上氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 和氮化硅层 6。 氮化硅层 6 的栅极区域设有凹槽 H2 (参图 2c ) ；凹槽 H2的内壁及氮化硅层 6上形成有附加介质层 14, 附加介质层 14于栅极区域形成有 p型半导体材料 9; 栅极区域的两侧 分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分 别贯穿附加介质层 14和氮化硅层 6, 且与氮化物势垒层 5相接触。
参图 2a至图 2g, 为本发明第二实施方式的增强型开关器件及其制 造方法的一系列制程剖面图。
参图 2a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮 化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任意 一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物成 核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮化 物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在其 他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4为 非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 在完成的氮化物晶体管结构上生长氮化硅层 6。 在 本实施方式中， 该介质层的生长可以是原位生长， 也可以是通过原子层 沉积（ALD, Atomic layer deposition), 或化学气相沉积 （CVD, Chemical Vapor Deposition )、或分子束夕卜延生长（ MBE, Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 （ PECVD , Plasma Enhanced Chemical Vapor Deposition ) , 或低压化学蒸发沉积 （ LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组合方式制得。 应该理解， 这里描述 形成所述介质层的方法只是进行举例，本发明可以通过本领域的技术人 员公知的任何方法形成所述介质层。 在其他实施方式中， 上述介质层还 可以包括氮化硅层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪 铝。
参图 2b至 2c, 刻蚀上述介质层上的栅极区域， 形成至少部分贯穿 所述介质层的凹槽 H2。 参图 2d, 在刻蚀形成的凹槽 H2内沉积附加介 质层 14。该附加介质层 14的材质可例如包括 A1203或者 A10N, 附加介 质层 14的生长方式可以是通过原子层沉积、 或化学气相沉积、 或分子 束外延生长、 或等离子体增强化学气相沉积法、 或低压化学蒸发沉积， 或其组合方式制得。 应该理解， 这里描述形成附加介质层的方法只是进 行举例，本发明可以通过本领域的技术人员公知的任何方法形成附加介 质层。 附加介质层的材质还可选自 SiN、 SiON、 Si02、 Hf02中的一种或多 种的组合。
参图 2e, 在刻蚀形成的凹槽 H2内的附加介质层 14上沉积 p型半 导体材料 9。 p型半导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 2f, 去除覆盖附加介质层 14上除栅极区域之外的 p型半导体 材料 9。 在本实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保 留栅极区域 p型金刚石，其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型半导体材料 9实质上也就是本发明增强型开关器件的栅极， 栅极的导电性可以通过附加金属层改善。栅极的导电性可以通过外加金 属层改善。
参图 2g, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶 体管结构。在本实施方式中，可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。 参图 3e所示， 本发明第三实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上形成的氮化物成核层 2、 氮化物緩沖层 3、 氮化物 沟道层 4、 氮化物势垒层 5、 氮化硅层 6、 氮化铝层 7和氮化硅层 8。 氮 化硅层 8的栅极区域设有凹槽 H3 (参图 3b ), 凹槽 H3的高度等于氮化 硅层 8的厚度； 凹槽 H3的内壁及栅极区域上形成有 p型半导体材料 9; 栅极区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11 在竖直方向上分别贯穿氮化硅层 8、 氮化铝层 7和氮化硅层 6, 且与氮化 物势垒层 5相接触。
参图 3a至图 3e, 为本发明第三实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 3a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4和氮化物势垒层 5的材质可以是任意 一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物成 核层 2可采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮化物沟 道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在其他实 施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4为非掺 杂或 n型掺杂。 接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。具体地，依次在完成的氮化物晶体管结构上生长氮化硅层 6、 氮化铝层 7和氮化硅层 8。 在本实施方式中， 该介质层的生长可以是原 位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition) , 或化 学气相沉积 （CVD , Chemical Vapor Deposition ), 或分子束外延生长 ( MBE , Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition ), 或低压化学 蒸发沉积 ( LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组 合方式制得。应该理解，这里描述形成上述介质层的方法只是进行举例， 本发明可以通过本领域的技术人员公知的任何方法形成上述介质层。在 其他实施方式中， 该介质层还可以包括氮化硅层、 和 /或二氧化硅层、 和 / 或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧 化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 3b , 刻蚀介质层上的栅极区域， 形成至少部分贯穿上述介质 层的 槽 H3 , 该处的部分贯穿， 是指 槽的底面位于该介质层内。 本 实施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等离子刻 蚀的选择性， 刻蚀过程会在刻蚀至氮化铝 7层时停止。
参图 3c, 在刻蚀形成的凹槽 H3内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN或 p型多晶 GaN等。
参图 3d, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 3e, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶 体管结构。在本实施方式中，可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 4f所示， 本发明第四实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 氮化硅层 6、 氮化铝层 7和氮化硅层 8。 氮化硅 层 8的栅极区域设有凹槽 H4 (参图 4c ), 凹槽 H4的高度等于氮化硅层 8和氮化铝层 7的厚度之和； 凹槽 H4的内壁及栅极区域上形成有 p型 半导体材料； 栅极区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分别贯穿氮化硅层 8、 氮化铝层 7和氮化硅 层 6, 且与氮化物势垒层 5相接触。
参图 4a至图 4f, 为本发明第四实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 4a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮 化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任意 一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物成 核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮化 物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在其 他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4为 非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。具体地，依次在完成的氮化物晶体管结构上生长氮化硅层 6、 氮化铝层 7、 和氮化硅层 8。 在本实施方式中， 该介质层的生长可以是 原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition) , 或 化学气相沉积 （CVD , Chemical Vapor Deposition ), 或分子束外延生长 ( MBE , Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition ), 或低压化学 蒸发沉积 ( LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组 合方式制得。应该理解，这里描述形成上述介质层的方法只是进行举例， 本发明可以通过本领域的技术人员公知的任何方法形成上述介质层。在 其他实施方式中， 该介质层还可以包括氮化硅层、 和 /或二氧化硅层、 和 / 或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧 化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 4b和 4c, 刻蚀上述介质层上的栅极区域， 形成至少部分贯穿 该介质层的 EJ槽 H4, 该处的部分贯穿， 是指 槽的底面位于该介质层 内。 本实施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等 离子刻蚀的选择性， 刻蚀过程会在刻蚀至氮化铝 7层时停止， 接着可选 择地采用湿法腐蚀， 或者是干法刻蚀将氮化铝层也刻穿， 以形成凹槽 H4。
参图 4d, 在刻蚀形成的凹槽 H4内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 4e, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 4f, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶体 管结构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 5f所示， 本发明第五实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 氮化硅层 6、 氮化铝层 7和氮化硅层 8。 氮化硅 层 8的栅极区域设有凹槽 H5 (参图 5b ), 凹槽 H5的高度等于氮化硅层 8的厚度； 凹槽 H5的内壁及栅极区域上形成有 p型半导体材料； 栅极 区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖 直方向上分别贯穿氮化硅层 8、 氮化铝层 7和氮化硅层 6, 且与氮化物势 垒层 5相接触。 凹槽 H5的底部和氮化硅层 6之间还设有 A1203层 12 或者 A10N层 12。
参图 5a至图 5f, 为本发明第五实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 5a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任 意一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物 成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮 化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在 其他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4 为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。具体地，依次在完成的氮化物晶体管结构上生长氮化硅层 6、 氮化铝层 7、 和氮化硅层 8。 在本实施方式中， 该介质层的生长可以是 原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition) , 或 化学气相沉积 （CVD , Chemical Vapor Deposition )、 或分子束外延生长 ( MBE , Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition ), 或低压化学 蒸发沉积 ( LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组 合方式制得。应该理解，这里描述形成上述介质层的方法只是进行举例， 本发明可以通过本领域的技术人员公知的任何方法形成上述介质层。在 其他实施方式中， 该介质层还可以包括氮化硅层、 和 /或二氧化硅层、 和 / 或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧 化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 5b , 刻蚀上述介质层上的栅极区域， 形成至少部分贯穿该介 质层的 槽 H5 , 该处的部分贯穿， 是指 槽的底面位于该介质层内。 本实施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等离子 刻蚀的选择性， 刻蚀过程会在刻蚀至氮化铝 7层时停止。
参图 5c , 在刻蚀完成后， 可例如通过热氧化、 湿法氧化、 氧离子、 或者臭氧等方法把凹槽 H5处对应的氮化铝层氧化。 在本实施方式中， 此处的氮化铝层可被转化为 A1203层 12或者 A10N层 12。
参图 5d, 在刻蚀形成的凹槽 H5内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 5e, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 5f, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶体 管结构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 6f所示， 本发明第六实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 氮化硅层 6、 氮化铝硅层 13和氮化硅层 8。 氮 化硅层 8的栅极区域设有凹槽 H6 (参图 6c ), 凹槽 H6的高度等于氮化 硅层 8和氮化铝硅层 13的厚度之和；凹槽 H4的内壁及栅极区域上形成 有 p型半导体材料； 栅极区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分别贯穿氮化硅层 8、氮化铝硅层 13 和氮化硅层 6, 且与氮化物势垒层 5相接触。
参图 6a至图 6f, 为本发明第六实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 6a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任 意一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物 成核层 2可例如采用 AlInGaN, 氮化物緩沖层层 3可例如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。 在其他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4 为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。具体地，依次在完成的氮化物晶体管结构上生长氮化硅层 6、 氮化铝硅层 13、 和氮化硅层 8。 在本实施方式中， 该介质层的生长可以 是原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition)、 或化学气相沉积 （CVD, Chemical Vapor Deposition ), 或分子束外延生 长 （MBE, Molecular Beam Epitaxy ), 或等离子体增强化学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition )、 或低压化学 蒸发沉积 ( LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组 合方式制得。应该理解，这里描述形成上述介质层的方法只是进行举例， 本发明可以通过本领域的技术人员公知的任何方法形成上述介质层。在 其他实施方式中， 该介质层还可以包括氮化硅层、 和 /或二氧化硅层、 和 / 或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧 化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 6b和 6c, 刻蚀上述介质层上的栅极区域， 形成至少部分贯穿 该介质层的 EJ槽 H6, 该处的部分贯穿， 是指 槽的底面位于该介质层 内。 本实施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等 离子刻蚀的选择性， 刻蚀过程会在刻蚀至氮化铝硅层 13 时停止， 接着 可选择地采用湿法腐蚀， 或者是干法刻蚀将氮化铝硅层也刻穿， 以形成 凹槽 H6。
参图 6d, 在刻蚀形成的凹槽 H6内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 6e, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 6f, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶体 管结构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 7f所示， 本发明第七实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 氮化铝硅层 13、 氮化铝层 7和氮化硅层 8。 氮化 硅层 8的栅极区域设有凹槽 H7 (参图 7c ), 凹槽 H7的高度等于氮化硅 层 8和氮化铝层 7的厚度之和； 凹槽 H5的内壁及栅极区域上形成有 p 型半导体材料； 栅极区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分别贯穿氮化硅层 8、 氮化铝层 7和氮化铝 硅层 13 , 且与氮化物势垒层 5相接触。
参图 7a至图 7f, 为本发明第七实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 7a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为
AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任 意一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物 成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮 化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在 其他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4 为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化铝硅层 13、 氮化铝层 7、 和氮化硅层 8。 在本实施方式中， 该介质层的生长可 以是原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition), 或化学气相沉积 ( CVD , Chemical Vapor Deposition ), 或 分子束外延生长 （MBE, Molecular Beam Epitaxy ), 或等离子体增强化 学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition ), 或低压化学蒸发沉积 （ LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组合方式制得。 应该理解， 这里描述形成上述介质 层的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何 方法形成该介质层。 在其他实施方式中， 上述介质层还可以包括氮化硅 层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 7b和 7c, 刻蚀上述介质层上的栅极区域， 形成至少部分贯穿 该介质层的 槽 H7 , 该处的部分贯穿， 是指 槽的底面位于该介质层 内。 本实施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等 离子刻蚀的选择性， 刻蚀过程会在刻蚀至氮化铝层 7时停止， 接着可选 择地采用湿法腐蚀， 或者是基于干法刻蚀将氮化铝层也刻穿， 以形成凹 槽 H7。
参图 7d, 在刻蚀形成的凹槽 H5内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 7e, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 7f, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶体 管结构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 8e所示， 本发明第八实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 氮化铝硅层 13和氮化硅层 8。 氮化硅层 8的栅 极区域设有凹槽 H8 (参图 8b ),凹槽 H8的高度等于氮化硅层 8的厚度； 凹槽 H8的内壁及栅极区域上形成有 p型半导体材料 9; 栅极区域的两 侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上 分别贯穿氮化硅层 8和氮化铝硅层 13 , 且与氮化物势垒层 5相接触。
参图 8a至图 8e, 为本发明第八实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 8a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任 意一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物 成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮 化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在 其他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4 为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化铝硅层 13和氮化硅层 8。 在本实施方式中， 该介质层的生长可以是原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition)、 或化学气相沉 积 （CVD , Chemical Vapor Deposition ), 或分子束外延生长 （ MBE, Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition )、 或低压化学 蒸发沉积 ( LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组 合方式制得。应该理解，这里描述形成上述介质层的方法只是进行举例， 本发明可以通过本领域的技术人员公知的任何方法形成上述介质层。在 其他实施方式中， 该介质层还可以包括氮化硅层、 和 /或二氧化硅层、 和 / 或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧 化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 8b , 刻蚀介质层上的栅极区域， 形成至少部分贯穿该介质层 的 槽 H8 , 该处的部分贯穿， 是指 槽的底面位于该介质层内。 本实 施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等离子刻蚀 的选择性，刻蚀过程会在刻蚀至氮化铝硅层 13时停止，以形成凹槽 H8。 参图 8c, 在刻蚀形成的凹槽 H8内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 8d, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在本 实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p 型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型 半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导电 性可以通过外加导电金属层改善。
参图 8e, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶 体管结构。在本实施方式中，可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 9f所示， 本发明第九实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 氮化铝硅层 13和氮化硅层 8。 氮化硅层 8的栅极 区域设有凹槽 H9 (参图 9b ), 凹槽 H9的高度等于氮化硅层 8的厚度； 凹槽 H9的内壁及氮化硅层 8上形成有附加介质层 14, 附加介质层 14 于栅极区域形成有 p型半导体材料 9; 栅极区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分别贯穿附加介质 层 14、 氮化硅层 8和氮化铝硅层 13 , 且与氮化物势垒层 5相接触。
参图 9a至图 9f, 为本发明第九实施方式增强型开关器件及其制造 方法的一系列制程剖面图。
参图 9a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷材 料或高分子材料等。 在本实施方式中， 村底 1优选自蓝宝石、 碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为
AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5。 这里所说的氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材质可以是任 意一种三族氮化物或任意三族氮化物的组合。 在本实施方式中， 氮化物 成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮 化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN。在 其他实施方式中， 也可不设置氮化物势垒层 5 , 此时， 氮化物沟道层 4 为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 依次在完成的氮化物晶体管结构上生长氮化铝硅层 13和氮化硅层 8。 在本实施方式中， 该介质层的生长可以是原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition)、 或化学气相沉 积 ( CVD , Chemical Vapor Deposition ), 或分子束外延生长 ( MBE, Molecular Beam Epitaxy )、 或等离子体增强化学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition )、 或低压化学 蒸发沉积 ( LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组 合方式制得。应该理解，这里描述形成上述介质层的方法只是进行举例， 本发明可以通过本领域的技术人员公知的任何方法形成上述介质层。在 其他实施方式中， 该介质层还可以包括氮化硅层、 和 /或二氧化硅层、 和 / 或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧 化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 9b, 刻蚀介质层上的栅极区域， 形成至少部分贯穿该介质层 的 槽 H9, 该处的部分贯穿， 是指 槽的底面位于该介质层内。 本实 施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等离子刻蚀 的选择性，刻蚀过程会在刻蚀至氮化铝硅层 13时停止，以形成凹槽 H9。
参图 9c, 在刻蚀形成的凹槽 H9内沉积附加介质层 14。 该附加介质 层 14的材质可例如包括 A1203或者 A10N, 附加介质层 14的生长方式 可以是通过原子层沉积、 或化学气相沉积、 或分子束外延生长、 或等离 子体增强化学气相沉积法、 或低压化学蒸发沉积， 或其组合方式制得。 应该理解， 这里描述形成附加介质层的方法只是进行举例， 本发明可以 通过本领域的技术人员公知的任何方法形成附加介质层。 附加介质层的 材质还可选自 SiN、 SiON、 Si02、 Hf02中的一种或多种的组合。
参图 9d, 在刻蚀形成的凹槽 H9内的附加介质层 14上沉积 p型半 导体材料 9。 p型半导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 9e, 去除覆盖附加介质层 14上除栅极区域之外的 p型半导体 材料 9。 在本实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保 留栅极区域 p型金刚石，其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型半导体材料 9实质上也就是本发明增强型开关器件的栅极。 栅极的导电性可以通过外加导电金属层改善。
参图 9f, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶体 管结构。 在本实施方式中， 可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 10e所示， 本发明第十实施方式中， 增强型开关器件包括： 村 底 1以及依次在村底 1上氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道 层 4、 氮化物势垒层 5、 冒层 15、 氧化铝层 16 (或氧氮铝层 16 ) 和氮 化硅层 8。 氮化硅层 8的栅极区域设有凹槽 H10 (参图 10b ), 凹槽 H10 的高度等于氮化硅层 8的厚度； 凹槽 H8的内壁及栅极区域形成有 p型 半导体材料 9; 栅极区域的两侧分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分别贯穿氮化硅层 8、 氧化铝层 16 (或氧氮 铝层 16 ) 和冒层 15 , 且与氮化物势垒层 5相接触。
参图 10a至图 10e, 为本发明第十实施方式增强型开关器件及其制 造方法的一系列制程剖面图。
参图 10a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷 材料或高分子材料等。在本实施方式中，村底 1优选自蓝宝石、碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为
AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 和冒层 15。 这里所说的氮化物 成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材 质可以是任意一种三族氮化物或任意三族氮化物的组合。在本实施方式 中， 氮化物成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN, 冒层 15可以是氮化镓也可以包含有铝 （铝镓氮）， 铝的成分比 例可以是一个常数， 可以是逐渐下降， 可以是先上升后下降， 或者有超 晶格结构， 其中铝的成分呈周期性变化。 在其他实施方式中， 也可不设 置氮化物势垒层 5 , 此时， 氮化物沟道层 4为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 依次在完成的氮化物晶体管结构上生长氧化铝层 16 (或氧氮铝层 16 )、 氮化硅层 8。 在本实施方式中， 该介质层的生长 可以是原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition) , 或化学气相沉积 ( CVD, Chemical Vapor Deposition ), 或 分子束外延生长 （MBE, Molecular Beam Epitaxy ), 或等离子体增强化 学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition ), 或低压化学蒸发沉积 （ LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组合方式制得。 应该理解， 这里描述形成上述介质 层的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何 方法形成上述介质层。 在其他实施方式中， 该介质层还可以包括氮化硅 层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 10b, 刻蚀介质层上的栅极区域， 形成至少部分贯穿该介质层 的 EJ槽 H10, 该处的部分贯穿， 是指 槽的底面位于该介质层内。 本实 施方式中， 刻蚀过程可例如采用氟基等离子刻蚀， 由于氟基等离子刻蚀 的选择性， 刻蚀过程会在刻蚀至氧化铝层 16 (或氧氮铝层 16 )时停止， 以形成凹槽 H10。
参图 10c, 在刻蚀形成的凹槽 H8内沉积 p型半导体材料 9。 p型半 导体材料 9可例如选自 p型金刚石、 p型 NiO、 p型 GaN、 或 p型多晶 GaN等。
参图 10d, 去除介质层上除栅极区域之外的 p型半导体材料 9。 在 本实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保留栅极区域 p型金刚石， 其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p 型半导体材料 9实质上也就是本发明增强型开关器件的栅极。栅极的导 电性可以通过外加导电金属层改善。
参图 10e, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶 体管结构。在本实施方式中，可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
参图 llg所示， 本发明第十一实施方式中， 增强型开关器件包括： 村底 1以及依次在村底 1上氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟 道层 4、 氮化物势垒层 5、 冒层 15、 氧化铝层 16 (或氧氮铝层 16 ) 和 氮化硅层 8。 氮化硅层 8 的栅极区域设有凹槽 H11 (参图 11c ), 凹槽 H11的高度等于氮化硅层 8、 氧化铝层 16 (或氧氮铝层 16 ) 和冒层 15 的厚度之和； 凹槽 H11的内壁及氮化硅层 8上形成有附加介质层 14, 附加介质层 14于栅极区域形成有 p型半导体材料 9; 栅极区域的两侧 分别设有源电极 10和漏电极 11 , 源电极 10和漏电极 11在竖直方向上分 别贯穿附加介质层 14、 氮化硅层 8、 氧化铝层 16 (或氧氮铝层 16 ) 和 冒层 15 , 且与氮化物势垒层 5相接触。
参图 11a至图 llg, 为本发明第十一实施方式增强型开关器件及其 制造方法的一系列制程剖面图。
参图 11a, 首先， 提供一村底 1。 村底 1可选自半导体材料、 陶瓷 材料或高分子材料等。在本实施方式中，村底 1优选自蓝宝石、碳化硅、 硅、 铌酸锂、 绝缘村底硅（SOI )、 氮化镓或氮化铝。
随后， 在村底 1 上制造氮化物晶体管结构， 该处氮化物优选为 AlInGaN。 具体地， 依次在村底 1上生长氮化物成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 氮化物势垒层 5、 和冒层 15。 这里所说的氮化物 成核层 2、 氮化物緩沖层 3、 氮化物沟道层 4、 和氮化物势垒层 5的材 质可以是任意一种三族氮化物或任意三族氮化物的组合。在本实施方式 中， 氮化物成核层 2可例如采用 AlInGaN, 氮化物緩沖层 3可例如采用 AlGaN, 氮化物沟道层 4可例如采用 GaN, 氮化物势垒层 5可例如采用 AlGaN, 冒层 15可以是氮化镓也可以包含有铝 （铝镓氮）， 铝的成分比 例可以是一个常数， 可以是逐渐下降， 可以是先上升后下降， 或者有超 晶格结构， 其中铝的成分呈周期性变化。 在其他实施方式中， 也可不设 置氮化物势垒层 5 , 此时， 氮化物沟道层 4为非掺杂或 n型掺杂。
接着， 在完成的氮化物晶体管结构上生长介质层， 该介质层定义有 栅极区域。 具体地， 依次在完成的氮化物晶体管结构上生长氧化铝层
16 (或氧氮铝层 16 )、 氮化硅层 8。 在本实施方式中， 该介质层的生长 可以是原位生长， 也可以是通过原子层沉积（ALD, Atomic layer deposition), 或化学气相沉积 ( CVD , Chemical Vapor Deposition ), 或 分子束外延生长 （MBE, Molecular Beam Epitaxy ), 或等离子体增强化 学气相沉积法 ( PECVD, Plasma Enhanced Chemical Vapor Deposition ), 或低压化学蒸发沉积 （ LPCVD , Low Pressure Chemical Vapor Deposition ), 或其组合方式制得。 应该理解， 这里描述形成上述介质 层的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何 方法形成上述介质层。 在其他实施方式中， 该介质层还可以包括氮化硅 层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
参图 l ib至 11c, 刻蚀介质层上的栅极区域， 形成至少部分贯穿该 介质层的凹槽 Hl l。 本实施方式中， 刻蚀过程可例如采用氟基等离子刻 蚀， 由于氟基等离子刻蚀的选择性， 刻蚀过程会在刻蚀至氧化铝层 16 (或氧氮铝层 16 ) 时停止， 接着再采用湿法刻蚀或者干法刻蚀刻穿氧 化铝层 16(或氧氮铝层 16 )、以及部分或全部的冒层 15以形成凹槽 Hll。
参图 lid,在刻蚀形成的凹槽 H11内沉积附加介质层 14。该附加介 质层 14的材质可例如包括 A1203或者 A10N, 附加介质层 14的生长方 式可以是通过原子层沉积、 或化学气相沉积、 或分子束外延生长、 或等 离子体增强化学气相沉积法、 或低压化学蒸发沉积， 或其组合方式制 得。 应该理解， 这里描述形成附加介质层的方法只是进行举例， 本发明 可以通过本领域的技术人员公知的任何方法形成附加介质层。 附加介质 层的材质还可选自 SiN、 SiON、 Si02、 Hf02中的一种或多种的组合。
参图 lie, 在刻蚀形成的凹槽 H11 内的附加介质层 14上沉积 p型 半导体材料 9。 p型半导体材料 9可例如选自 p型金刚石、 p型 NiO、 p 型 GaN、 或 p型多晶 GaN等。
参图 llf,去除覆盖附加介质层 14上除栅极区域之外的 p型半导体 材料 9。 在本实施方式中， 例如 p型半导体材料 9为 p型金刚石， 则保 留栅极区域 p型金刚石，其它区域的 p型金刚石可使用等离子体刻蚀掉。 此时的 p型半导体材料 9实质上也就是本发明增强型开关器件的栅极。 栅极的导电性可以通过外加导电金属层改善。
参图 llg, 刻蚀介质层上栅极区域以外的部分， 以暴露出氮化物晶 体管结构。在本实施方式中，可例如通过干法刻蚀露出氮化物势垒层 5 , 甚至刻穿该氮化物势垒层 5 , 生成两处欧姆接触区域。 最后， 在其中一 处欧姆接触区域上形成源电极 10, 并在另一处欧姆接触区域上形成漏 电极 11。
通过上述的实施方式，本发明增强型开关器件制作方法制得的增强 型开关器件具有以下有益效果：
通过在氮化物晶体管结构上形成介质层，并在该介质层的栅极区域 局部减薄生成凹槽结构， 在凹槽内设置 p型半导体材料， 达到夹断栅极 下方 n型导电层的目的， 实现氮化镓增强型开关器件， 其工艺筒单， 且 制得的器件稳定可靠。
应当理解， 虽然本说明书按照实施方式加以描述， 但并非每个实施 方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚 起见， 本领域技术人员应当将说明书作为一个整体， 各实施方式中的技 术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方 式。 方式的具体说明， 它们并非用以限制本发明的保护范围， 凡未脱离本发 之内。

Claims

权 利 要 求
1、 一种增强型开关器件， 其特征在于， 包括：
村底；
设于所述村底上的氮化物晶体管结构
形成于所述氮化物晶体管结构上的介质层， 所述介质层上定义有栅极 区域， 及分别位于上所述栅极区域两侧的两处欧姆接触区域， 该两处欧姆 接触区域分别贯穿上所述介质层；
形成于所述栅极区域且至少部分贯穿所述介质层的凹槽；
形成于所述 槽内的 p型半导体材料；
位于所述两处欧姆接触区域的源电极和漏电极。
2、根据权利要求 1所述的增强型开关器件， 其特征在于， 所述氮化物 晶体管结构包括：
位于所述村底上的氮化物成核层；
位于所述氮化物成核层上的氮化物緩沖层；
位于所述氮化物緩沖层上的氮化物沟道层。
3、根据权利要求 2所述的增强型开关器件， 其特征在于， 所述氮化物 沟道层为非掺杂或 n型掺杂。
4、根据权利要求 2所述的增强型开关器件， 其特征在于， 所述氮化物 晶体管结构还包括设于所述氮化物沟道层上的氮化物势垒层。
5、根据权利要求 4所述的增强型开关器件， 其特征在于， 所述氮化物 晶体管结构还包括形成于所述氮化物势垒层上的氮化物冒层。
6、根据权利要求 5所述的增强型开关器件， 其特征在于， 所述氮化物 冒层中， 氮化物为氮化镓或铝镓氮。
7、根据权利要求 1所述的增强型开关器件， 其特征在于， 所述介质层 包括氮化硅层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化铝硅层、 和 / 或氧化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
8、根据权利要求 1所述的增强型开关器件， 其特征在于， 所述 p型半 导体材料选自 p型金刚石、 p型 NiO、 p型 GaN或 p型多晶 GaN。
9、根据权利要求 1所述的增强型开关器件， 其特征在于， 所述增强型 开关器件还包括形成于 p型半导体材料上的导电金属层。
10、 根据权利要求 1所述的增强型开关器件， 其特征在于， 所述凹槽 的内壁上还沉积有附加介质层， 所述 p型半导体材料形成于所述附加介质 层上。
11、 根据权利要求 10所述的增强型开关器件， 其特征在于， 所述附加 介质层的材质选自 A1203、 A10N、 SiN、 SiON、 Si02、 Hf02中的一种或多 种的组合。
12、 一种增强型开关器件的制造方法， 其特征在于， 包括以下步骤： 提供一村底， 在所述村底上形成氮化物晶体管结构；
在所述氮化物晶体管结构上形成介质层， 所述介质层上定义有栅极区 域；
在所述栅极区域上形成一向氮化物晶体管结构延伸的凹槽， 所述凹槽 至少部分贯穿所述介质层；
在所述 槽内形成 p型半导体材料；
在上述介质层上的非栅极区域刻蚀所述介质层， 以形成两处欧姆接触 区域；
在上述两处欧姆接触区域分别形成源电极和漏电极。
13、根据权利要求 12所述的增强型开关器件的制造方法，其特征在于， 在所述 槽内形成 p型半导体材料后， 还包括在所述 p型半导体材料上形 成导电金属层。
14、根据权利要求 12所述的增强型开关器件的制造方法，其特征在于， 所述形成氮化物晶体管步骤包括：
在村底上形成氮化物成核层；
在所述氮化物成核层上形成氮化物緩沖层；
在所述氮化物緩沖层上形成氮化物沟道层， 所述氮化物沟道层为非掺 杂或 n型掺杂；
在所述氮化物沟道层上形成氮化物势垒层。
15、根据权利要求 14所述的增强型开关器件的制造方法，其特征在于， 还包括在所述氮化物势垒层上形成氮化物冒层， 所述氮化物冒层中的氮化 物为氮化镓或铝镓氮。
16、根据权利要求 12所述的增强型开关器件的制造方法，其特征在于， 所述介质层包括氮化硅层、 和 /或二氧化硅层、 和 /或氮化铝层、 和 /或氮化 铝硅层、 和 /或氧化铝层、 和 /或氧氮铝层、 和 /或氧化铪、 和 /或硅氧氮、 和 /或氧化铪铝。
17、根据权利要求 12所述的增强型开关器件的制造方法，其特征在于， 所述凹槽内形成 p型半导体材料之前，还包括对所述介质层进行氧化处理。
18、根据权利要求 12所述的增强型开关器件的制造方法，其特征在于， 所述凹槽内形成 p型半导体材料之前， 还包括在凹槽的内壁沉积附加介质 层。
19、根据权利要求 18所述的增强型开关器件的制造方法，其特征在于， 所述附加介质层的材质选自 A1203、 A10N、 SiN、 SiON、 Si02、 Hf02中的 一种或多种的组合。
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