CN103872120A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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Abstract

本发明提供一种具有优异的开关特性的半导体装置，其包括沟道层；和高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成。所述半导体装置包括第一导电型的低电阻区域，它设置在所述高电阻层的表面层上，并且由包含第一导电型杂质的半导体形成。所述半导体装置包括：源极和漏极，它们与所述高电阻层连接，并且在所述低电阻区域夹在其间的位置；栅绝缘膜，它设置在所述低电阻区域上；和栅极，它经由所述栅绝缘膜设置在所述低电阻区域上。所述半导体装置包括电流阻挡区域，它形成在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间。本发明还提供制造半导体装置的方法。

Description

半导体装置和制造半导体装置的方法
相关申请的交叉引用
本申请要求于2012年12月7日提交的日本在先专利申请JP2012-268315的权益，其全部内容以引用的方式并入本文。
技术领域
本公开涉及一种半导体装置和制造半导体装置的方法，具体而言，涉及在栅极和沟道层之间的阻挡层中包括低电阻区域的半导体装置及其制造方法。
背景技术
近年来，在诸如移动电话等移动通讯系统中，需要在移动通讯终端中的尺寸小型化和降低功耗。为了实现这些要求，例如，对于天线开关需要减小ON电阻Ron。
作为在实际中已经用于天线开关的半导体装置，公开了一种结型场效应晶体管(JPHEMT；Junction Pseudomorphic High Electron MobilityTransistor，结型假晶形高电子迁移率晶体管)(参见，例如，日本未经审查的专利申请公开No.11-150264)。
此外，公开了一种利用使用诸如AlGaN/GaN或AlInN/GaN等第III族氮化物材料形成的金属绝缘体半导体(MIS,Metal InsulatorSemiconductor)反转层和异质结进行电流调制的MIS栅结构型HEMT元件(参见，例如，日本未经审查的专利申请公开No.2009-71270)。
上述各半导体装置具有其中栅极设置在源极和漏极之间并且可以调制在源极和漏极之间流动的电流的结构。各半导体装置仅具有一个沟道，通过该沟道载流子一起走行，并且由沟道中的输送特性决定晶体管的性能。
然而，在上述JPHEMT中，由于施加到栅极上的顺向电压的原因栅电流增加，因此可以施加到栅极上的顺向电压受到限制。此外，在MIS栅结构型GaN HEMT元件中，迁移率比上述JPHEMT低，并且GaN HEMT元件不适于高频率操作。因此，上述各半导体装置具有结构上的问题。
因此，希望提供一种其中在保持高迁移率的同时高的正电压可以被施加到栅极上的半导体装置。此外，希望改善半导体装置中的开关特性。
发明内容
本公开提供了一种具有优异的开关特性的半导体装置和制造半导体装置的方法。
根据本公开实施方案的半导体装置包括：沟道层；和高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成。此外，根据本公开实施方案的半导体装置包括第一导电型的低电阻区域，它设置在所述高电阻层的表面层上，并且由包含第一导电型杂质的半导体形成。然后，根据本公开实施方案的半导体装置包括：源极和漏极，它们与所述高电阻层连接，并且在所述低电阻区域夹在其间的位置；栅绝缘膜，它设置在所述低电阻区域上；和栅极，它经由所述栅绝缘膜设置在所述低电阻区域上。所述半导体装置包括电流阻挡区域，它形成在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间。
此外，根据本公开另一个实施方案的半导体装置包括：沟道层；和高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成。此外，根据本公开实施方案的半导体装置包括：源极和漏极，它们与所述高电阻层连接；所述栅绝缘膜，它设置在所述高电阻层上；和栅极，它经由所述栅绝缘膜设置在所述源极和所述漏极之间的所述高电阻层上。此外，所述半导体装置包括电流阻挡区域，它形成在所述栅极正下方位置以外的所述源极和所述漏极之间。
此外，根据本公开另一个实施方案的制造半导体装置的方法包括：在沟道层上形成高电阻层，所述高电阻层由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；在所述高电阻层的表面层上形成第一导电型的低电阻区域，第一导电型的低电阻区域由包含第一导电型杂质的半导体形成。然后，根据本公开实施方案的制造半导体装置的方法还包括：形成源极和漏极，它们与所述高电阻层连接并且在所述低电阻区域夹在其间的位置；在所述低电阻区域上形成栅绝缘膜；经由所述栅绝缘膜在所述低电阻区域上形成栅极。此外，在半导体装置中，在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间形成电流阻挡区域。
此外，根据本公开另一个实施方案的制造半导体装置的方法包括：在所述沟道层上形成高电阻层，所述高电阻层由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成。然后，根据本公开实施方案的制造半导体装置的方法还包括：形成源极和漏极，它们与所述高电阻层连接；在所述高电阻层上形成栅绝缘膜；经由所述栅绝缘膜在所述源极和所述漏极之间的所述高电阻层上形成栅极。此外，在半导体装置中，在所述栅极正下方位置以外的所述源极和所述漏极之间形成电流阻挡区域。
根据半导体装置和制造半导体装置的方法，栅绝缘膜形成在栅极和半导体层之间，并且电流阻挡区域设置在源极和栅极之间以及漏极和栅极之间。为此，可以抑制当电压施加到栅极上时的栅泄漏电流，并且高的顺向电压可以施加到栅极上。此外，即使在通过设置电流阻挡区域在栅极下的MIS部中形成反转层的情况下，由于电流不会在迁移率低于沟道层的反转层中流动，因此可以避免传输电导的不必要的栅电压依存性，并且可以改善半导体装置的开关特性。
根据本公开的实施方案，通过抑制在栅绝缘膜和半导体层之间的界面中的电流，可以改善半导体装置的开关特性。
附图说明
图1是示出根据第一实施方案的半导体装置的示意性构成的图；
图2A是示出在栅绝缘膜和上部阻挡层中在界面态密度低的情况下能带构成的图；
图2B是示出在栅绝缘膜和上部阻挡层中在界面态密度高的情况下能带构成的图；
图3是示出在其中约零伏的栅电压被施加到栅极上的状态下能带构成的图；
图4是示出在其中约3伏的栅电压被施加到栅极上的状态下能带构成的图；
图5是示出其中形成有载流子耗尽区域的半导体装置的示意性构成的图；
图6是示出在其中3伏以上的栅电压被施加到栅极上的状态下能带构成的图；
图7是示出当电压被施加到栅极时载流子的二维分布和栅极旁边的电流密度的图；
图8是示出传输电导的变化量和施加到栅极上的电压的变化之间的关系的图；
图9A和图9B是制造根据第一实施方案的半导体装置的过程图；
图10是示出根据第二实施方案的半导体装置的示意性构成的图；
图11是示出根据第三实施方案的半导体装置的示意性构成的图；
图12是示出根据第四实施方案的半导体装置的示意性构成的图；
图13A是示出当在栅极下使用不具有负的固定电荷的绝缘膜的情况下能带构成的图；
图13B是示出在具有负的固定电荷的绝缘膜也存在于在栅极和源/漏极之间的绝缘膜上的情况下能带构成的图；
图14是示出根据第五实施方案的半导体装置的示意性构成的图；
图15A是示出在栅极中的栅极金属、栅绝缘膜和半导体层的能带构成的图；
图15B是示出在相对于栅极金属具有高功函数的金属接触栅极和源/漏极之间的绝缘膜的情况下能带构成的图；
图16是示出根据第六实施方案的半导体装置的示意性构成的图；
图17是示出根据第七实施方案的半导体装置的示意性构成的图；
图18是示出根据第八实施方案的半导体装置的示意性构成的图；
图19是示出根据第九实施方案的半导体装置的示意性构成的图；
图20是示出根据第十实施方案的半导体装置的示意性构成的图；
图21是示出根据第十一实施方案的半导体装置的示意性构成的图；
图22是示出根据第十二实施方案的半导体装置的示意性构成的图；
图23是示出根据第十三实施方案的半导体装置的示意性构成的图；
图24是示出具有JPHEMT结构的半导体装置的构成的图；和
图25是示出MIS栅结构型HEMT元件的构成的图。
具体实施方式
下面，说明用于实施本公开的最佳方式的例子。然而，本公开不限于下述的例子。
按以下顺序说明各实施方案。
1.半导体装置的概述
2.第一实施方案(半导体装置)
3.第一实施方案(制造半导体装置的方法)
4.第二实施方案(半导体装置)
5.第三实施方案(半导体装置)
6.第四实施方案(半导体装置)
7.第五实施方案(半导体装置)
8.第六实施方案(半导体装置)
9.第七实施方案(半导体装置)
10.第八实施方案(半导体装置)
11.第九实施方案(半导体装置)
12.第十实施方案(半导体装置)
13.第十一实施方案(半导体装置)
14.第十二实施方案(半导体装置)
15.第十三实施方案(半导体装置)
1.半导体装置的概述
JPHEMT
上述结型场效应晶体管(JPHEMT；Junction-gate Pseudomorphic HighElectron Mobility Transistor)是使用pn结和异质结进行电流调制的半导体装置。在图24中，示出了JPHEMT的构成的例子。
在图24所示的JPHEMT中，例如，第二阻挡层103、沟道层104、第一阻挡层105以该顺序经由由GaAs制成的缓冲层102沉积在半绝缘性单晶GaAs基板101上。
第二阻挡层103具有其中载流子供给层103a夹在高电阻层103b和103c这两层之间的结构。此外，第一阻挡层105具有其中载流子供给层105a夹在高电阻层105b和105c这两层之间的结构。此外，在第一阻挡层105中，p型低电阻区域105d形成在作为上层的高电阻层105b内。
栅极106形成在p型低电阻区域105d上。源极108和漏极109在阻挡层105上分别形成在p型低电阻区域105d和栅极106的两侧上。
具有这种构成的半导体装置例如包括在由InGaAs制成的沟道层104和由AlGaAs制成且带隙比沟道层104更宽的各阻挡层103和105之间的异质结。此外，各阻挡层103和105包括含有作为供体的杂质的载流子供给层103a和105a。
在具有上述构成的半导体装置中，形成其中作为载流子的电子被限制以高密度进入在沟道层104内的阻挡层103和105的界面的二维电子气层。然后，通过将电压施加到栅极106上并使用由p型低电阻区域105d和高电阻层105b制成的pn结控制二维电子气层的密度，可以调制经由沟道层104的一部分在源极108和漏极109之间流动的电流。
由于具有低杂质浓度的二维电子气层被用作沟道，因此JPHEMT具有能够使迁移率增加的特性。然而，由于使用pn结，因此内建电压只有约1伏，并且如果超过1伏的正电压被施加，则顺向电流流过并且栅泄漏电流增加。因此，存在施加到栅极的电压受限制的问题。
MIS栅结构型元件
MIS栅结构型HEMT元件(MISHEMT；金属绝缘体半导体高电子迁移率晶体管，Metal Insulator Semiconductor High Electron MobilityTransistor)是一种高频率和高功率元件，其中使用诸如AlGaN/GaN或AlInN/GaN等第III族氮化物材料。这种半导体装置使用金属绝缘体半导体(MIS)反转层和异质结进行电流调制。这种半导体装置的构成例示于图25。
在图25所示的半导体装置中，由GaN制成的基层113、由AlGaN制成的阻挡层115和由SiO2制成的栅绝缘膜117以该顺序沉积在蓝宝石基板111上。然后，在栅绝缘膜117的区域的一部分上形成栅极116。
阻挡层115由高电阻层115b和p型低电阻区域115c制成。p型低电阻区域115c形成在栅绝缘膜117下方，并且在从表面侧平视栅极116的情况下处于基本上被栅极116隐藏的范围内。
当电压被施加到栅极116上时，在p型低电阻区域115c内的栅极116和栅绝缘膜117之间的界面上形成反转层，并且在源极118和漏极119之间流动的电流被调制。
此外，在使用第III族氮化物材料的MIS栅结构型HEMT元件中，由于栅绝缘膜117形成在栅极116和p型低电阻区域115c之间，因此栅泄漏电流低，并且高的正电压可以被施加到栅极116上。
然而，当该元件处于ON操作时，由于通过MIS操作在半导体表面上形成的反转层作为沟道，因此存在与二维电子气层作为沟道的情况相比迁移率变低的问题。
即使在使用第III-V族材料的逻辑器件的应用中，对于其中研究具有优异电子传输特性的使用InGaAs的性能改善的元件，也无法实现使用反转层在沟道中的迁移率的本来性能。
MISPHEMT和MISJPHEMT
针对上述FET的问题，对于同时具有保持高迁移率的特性和降低栅泄漏电流并能够施加高正电压到栅极上的FET，提出了金属绝缘体半导体假晶形高电子迁移率晶体管(MISPHEMT)和金属绝缘体半导体结栅型假晶形高电子迁移率晶体管(MISJPHEMT)。
在MISJPHEMT中，通过在JPHEMT的栅极和半导体层之间插入诸如Al2O3等栅绝缘膜，可以预期高的迁移率和低的栅泄漏电流。由于可以抑制栅泄漏电流，因此高的正电压可以施加到栅极上，从而可以降低ON电阻Ron。此外，可以增加最大漏极电流Idmax。这样可以有助于降低天线开关和功率放大器的功耗。
另一方面，在MISPHEMT和MISJPHEMT中，存在两个沟道，作为其中载流子走行的沟道；存在PHEMT的二维电子气层以及MIS的栅绝缘膜和半导体的界面。
在MISPHEMT的例子中，随着施加到栅极上的电压增加，由于在MIS的栅绝缘膜和半导体的界面中累积的电子的输送引起的电流添加到由于在PHEMT的二维电子气层中走行的电子引起的电流上。由于MISPHEMT的结构约束，用于MIS部的半导体材料的载流子输送特性劣于二维电子气层。因此，在源极和漏极之间流动的漏极电流的绝对值增加，导致传输电导的施加到栅极上的电压依存性劣化。由于天线开关和功率放大器的失真特性与传输电导特性具有正相关关系，因此传输电导的施加电压的依存性的劣化导致失真特性的劣化。因此，希望改进依存性。
2.第一实施方案(半导体装置)
MISJPHEMT：结构
接下来，说明本公开的第一实施方案。根据第一实施方案的半导体装置的示意性构成示于图1。图1所示的半导体装置是所谓的MISJPHEMT，其包括在栅极和沟道层之间的阻挡层，在阻挡层内还设置有导电型不同于阻挡层的导电型的低电阻区域，此外，栅极经由绝缘膜设置在低电阻区域上。
在图1所示的半导体装置中，由各化合物半导体材料制成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在由化合物半导体制成的基板11上。
在下部阻挡层13内，设置有载流子供给层13a。在上部阻挡层15内，设置有p型低电阻区域15d以及载流子供给层15a。
然后，在上述的由化合物半导体材料制成的半导体层的层叠体上，设置绝缘层17。在绝缘层17上，设置开口17a和17b。在开口17a和17b中，形成源极18和漏极19，它们经由间隙层22连接到上部阻挡层15。
此外，在开口17a和17b之间，开口17c设置在绝缘层17和间隙层22中。开口17c形成为使得间隙层22的开口宽度大于绝缘层17的开口宽度。在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。
栅极20形成在栅绝缘膜16的上部。p型低电阻区域15d经由栅绝缘膜16形成在栅极20的正下方。电流阻挡区域21设置在上部阻挡层15的表面上并且在p型低电阻区域15d两侧的栅绝缘膜16的下方。
基板11
基板11由具有半绝缘性的化合物半导体材料形成。基板11例如由第III-V族化合物半导体材料形成，并且使用具有半绝缘性的单晶GaAs基板或InP基板。
缓冲层12
缓冲层12例如在基板11上由外延生长的化合物半导体层形成，并且相对于基板11和下部阻挡层13，使用有利于晶格匹配的化合物半导体形成。例如，在基板11由单晶GaAs基板制成的情况下，作为缓冲层12的例子，使用未掺杂杂质的u-GaAs(u-表示未掺杂杂质；以下相同)的外延生长层。
下部阻挡层
下部阻挡层13由导带位置比形成沟道层14的第III-V族化合物半导体更高的第III-V族化合物半导体形成。具有高导带位置的第III-V族化合物半导体的例子包括AlGaAs混晶等。例如，下部阻挡层13由其中在第III族元素中铝(Al)组成比为0.2的Al0.2Ga0.8As混晶形成。
下部阻挡层13包括其中包含高密度的作为第二导电型杂质的n型杂质的载流子供给层13a以及具有高电阻的高电阻层13b和13c。这些高电阻层13b和13c可以包含低密度的n型杂质或作为第一导电型杂质的p型杂质，并且可以不包含n型杂质和p型杂质。在高电阻层13b和13c中，优选的是，杂质密度等于或小于1×1017个/cm3，比电阻等于或高于1×10-2Ωcm。
下部阻挡层13例如包括厚度为4nm并且添加作为n型杂质的约3×1018cm-3的硅的载流子供给层13a。然后，下部阻挡层13具有以下的结构：其中在载流子供给层13a上下厚度为200nm且未添加杂质的高电阻层13c和厚度为2nm且未添加杂质的高电阻层13b沉积在基板11上。此外，下部阻挡层13可以不包括高电阻层13b和13c，并且整个区域可以是载流子供给层13a。
沟道层
沟道层14是源极18和漏极19之间的电流流动通路。沟道层14由导带位置比形成下部阻挡层13和上部阻挡层15的第III-V族化合物半导体低的第III-V族化合物半导体形成。具有更低导带位置的第III-V族化合物半导体的例子包括InGaAs混晶等。沟道层14例如由其中在第III元素中铟(In)组成比为0.2且未添加杂质的u-In0.2Ga0.8As混晶形成。结果，沟道层14形成为使得从下部阻挡层13的载流子供给层13a和后述的上部阻挡层15的载流子供给层15a供给的载流子被累积。
例如，在沟道层14由InGaAs混晶形成的情况下，优选的是，在第III元素中铟组成比等于或高于0.1。铟组成比越高，带隙可以越窄。如果铟组成比等于或高于0.1，那么可以使下部阻挡层13和沟道层14之间以及上部阻挡层15和沟道层14之间的各导带位置的差异足够大。此外，优选的是，沟道层14的厚度等于或小于15nm。这是因为当沟道层14变得更厚时它的结晶性变差。
上部阻挡层
上部阻挡层15包括其中包含高密度的n型杂质的载流子供给层15a以及具有高电阻的高电阻层15b和15c。此外，在高电阻层15b中，包括p型低电阻区域15d。
上部阻挡层15由导带位置比形成沟道层14的第III-V族化合物半导体高的第III-V族化合物半导体形成。例如，上部阻挡层15由其中在第III族元素中铝组成比为0.2的Al0.2Ga0.8As混晶形成。
在上部阻挡层15由AlGaAs混晶形成的情况下，优选的是，在第III族元素中铝组成比等于或小于0.25。通过使铝组成比等于或小于0.25，可以抑制所谓的源电阻的增加。此外，在后述的通过p型杂质的扩散形成p型低电阻区域15d时，可以抑制扩散速度，并且可以提高可控性。
上部阻挡层15包括具有供给载流子的杂质的载流子供给层15a。例如，包含供给电子的作为n型杂质的硅(Si)的n型载流子供给层15a配置在上部阻挡层15的膜厚度方向的中间部分中。
高电阻层15b和15c可以包括低密度的n型杂质或p型杂质。此外，高电阻层15b和15c可以不包括n型杂质和p型杂质。
p型低电阻区域15d是高密度的p型杂质的扩散区域。p型低电阻区域15d是在源极18和漏极19之间的区域中对应于栅极20设置的p型低电阻区域。p型低电阻区域15d位于栅绝缘膜16和高电阻层15b之间，并且例如由作为p型杂质且扩散到高电阻层15b的一部分中的锌(Zn)形成。优选的是，在p型低电阻区域15d中p型杂质的密度等于或高于1×1018cm-3。
例如，上部阻挡层15包括厚度为4nm并且添加作为n型杂质的约3×1018cm-3的硅的载流子供给层15a。然后，上部阻挡层15具有以下的结构：其中在载流子供给层15a上下厚度为2nm且未添加杂质的高电阻层15c和厚度为30nm且未添加杂质的高电阻层15b从沟道层14侧沉积。
此外，上部阻挡层15具有其中p型杂质密度为约1×1019cm-3的p型低电阻区域15d在与栅绝缘膜16接触的同时埋在高电阻层15b中的结构。
此外，在这个例子中，说明了其中下部阻挡层13和上部阻挡层15由相同组成的Al0.2Ga0.8As混晶形成的例子。然而，下部阻挡层13和上部阻挡层15可以由具有彼此不同组成的AlGaAs混晶形成。
在上部阻挡层15中，优选的是，在第III族元素中铝组成比等于或小于0.25。相反，在下部阻挡层13中，不必须通过p型杂质的扩散形成p型低电阻区域。对于该区域，在下部阻挡层13的结构中，铝组成比可以比上部阻挡层15高。
此外，优选的是，在高电阻层13b和15b中杂质的密度等于或小于1×1017cm-3，并且优选的是，比电阻等于或高于1×10-2Ωcm。
间隙层
间隙层22设置在上部阻挡层15和源极18之间以及上部阻挡层15和漏极19之间。间隙层22形成为包括不同于p型低电阻区域15d和阻挡层中的导电型杂质的层。此外，间隙层22由与上部阻挡层15相同的材料形成，或者由导带位置在源极18和漏极19的功函数与上部阻挡层15的导带位置之间的半导体材料形成。
间隙层22具有降低到达沟道的接入电阻的目的。接入电阻由半导体和电极的接触电阻以及从电极到沟道层14的电阻构成。为此，为了降低这两个电阻，高密度的杂质被添加到间隙层22中。
绝缘层
绝缘层17相对于形成上部阻挡层15的化合物半导体具有绝缘性，并且使用具有保护比离子杂质等低的层(这里，上部阻挡层15)的表面功能的材料，绝缘层17例如由厚度为200nm的氮化硅(Si3N4)形成。
源极18和漏极19
源极18和漏极19在夹持p型低电阻区域15d的位置分别经由开口17a和17b与上部阻挡层15欧姆接触。源极18和漏极19由其中从上部阻挡层15侧顺次沉积金-锗(AuGe)、镍(Ni)和金(Au)并合金化的材料形成。源极18和漏极19的各膜厚度例如分别合计约1000nm。
栅绝缘膜
栅绝缘膜16设置在形成于绝缘层17上的开口17c的底部，并且在完全封闭开口17c的状态下被设置。然后，栅绝缘膜16的边缘设置到绝缘层17的上部。栅绝缘膜16由氧化物或氮化物形成，例如，由厚度为10nm的氧化铝(Al2O3)形成。
栅极
栅极20经由栅绝缘膜16设置在p型低电阻区域15d的上部。栅极20在埋在开口17c中的状态下被设置。栅极20由从基板11侧顺序沉积的钛(Ti)、铂(Pt)和金形成。
电流阻挡区域
此外，如图1所示，电流阻挡区域21形成在p型低电阻区域15d的两侧。在具有图1所示构成的半导体装置中，由于栅绝缘膜16和高电阻层15b之间的界面态而发生费米能级钉扎(Fermi level pinning)。即，由于栅绝缘膜16和上部阻挡层15的高电阻层15b之间的界面态在高电阻层15b中产生耗尽层。按此方式，以电流阻挡区域21的方式实现在栅极20的两侧中耗尽层扩展到半导体中的效果。
使用图2A和图2B中示出的能带构成说明通过界面态如何形成电流阻挡区域21。图2A示出在栅绝缘膜16和上部阻挡层15中在界面态密度低的情况下的能带构成。此外，图2B示出在栅绝缘膜16和上部阻挡层15中在界面态密度高的情况下的能带构成。
如图2A所示，在界面态密度低的情况下，通过将电压施加到栅极上，在上部阻挡层15侧累积电子。为此，在栅绝缘膜16和上部阻挡层15之间的界面中产生电流路径。相反，如图2B所示，在界面态密度高的情况下，难以通过将电压施加到栅极上而在上部阻挡层15侧累积电子。为此，在栅绝缘膜16和上部阻挡层15之间的界面中不产生电流路径。
一般地，与p型低电阻区域15d和高电阻层15b相比，高密度的界面态容易在高电阻层15b和栅绝缘膜16中形成在带隙的深位置。为此，对作为高电阻层15b中的电流阻挡区域起贡献的耗尽层容易从栅绝缘膜16和高电阻层15b的界面延伸。
此外，由于栅极20未与该区域接触，因此不容易受到施加到栅极上的电压的影响。因此，即使施加正电压，耗尽层的宽度也不容易改变，因而在施加到栅极上的电压的宽范围内预期到电流阻挡区域的效果。
MISJPHEMT：操作
能带
在图3和图4中，示出在上述构成的半导体装置的栅极20下的能带构成。图3示出施加约零伏的栅电压Vg的状态。图4示出施加约3伏的栅电压Vg的状态。此外，在图3和图4中，示出了半导体装置，其中下部阻挡层13和上部阻挡层15由Al0.2Ga0.8As混晶形成，沟道层14由In0.2Ga0.8As混晶形成。
如图3所示，上述的半导体装置被构造成使得沟道层14和上部阻挡层15的导带边缘的不连续量ΔEc足够大(这里，0.31eV)。此外，半导体装置被构造成使得上部阻挡层15的电位最小点和沟道层14中的电子的费米能级之间的差异足够大(这里，0.20eV以上)。为此，在上部阻挡层15内分布的电子数量小到与在沟道层14内分布的电子数量相比可以忽略不计的程度。
此外，上述的半导体装置具有其中沟道层14夹在导带位置比沟道层14高的下部阻挡层13和上部阻挡层15之间的构成。为此，当从下部阻挡层13和上部阻挡层15的载流子供给层13a和15a供给载流子时，沟道层14累积载流子，并且变成二维电子气层。
在该半导体装置中，栅绝缘膜设置在栅极和第一导电型p型低电阻区域之间，不存在象在pn结的情况中那样大的顺向电流流动的情况。为此，栅泄漏电流可以大大减少，并且可以将大的正电压施加到栅极20上。
此外，如图1所示，半导体装置在p型低电阻区域15d的两侧具有电流阻挡区域21。按此方式，通过将正电压施加到栅极20上，即使在由栅极20、栅绝缘膜16和p型低电阻区域15d形成的MIS结构进行反转操作并且在栅绝缘膜16和p型低电阻区域15d之间的界面中产生载流子的情况下，这些载流子也不能有助于电流在源极18和漏极19之间流动。
操作
在上述构成的半导体装置中，在约零伏的栅电压Vg施加到栅极20上的状态下，在栅绝缘膜16下的p型低电阻区域15d内的价带位置Ev恒定，并且基本上与费米能级Ef匹配。
此外，在栅电压Vg低于阈值电压的情况下，如图5所示，在半导体装置中，电子耗尽的载流子耗尽区域14a形成在位于p型低电阻区域15d正下方的沟道层14内的区域中。此时的能带构成示于图3。按此方式，由于载流子耗尽区域14a而使沟道层14处于高电阻状态。因此，在源极18和漏极19之间，漏极电流Id不会经由沟道层14流动，并且半导体装置成为OFF状态。
另一方面，在约3伏的正栅电压Vg施加到半导体装置的栅极20上的状态下，p型低电阻区域15d的导带位置Ec经由栅绝缘膜16降低。为此，p型低电阻区域15d内的空穴耗尽。此时的能带构成示于图4。
此外，此时，图5所示的沟道层14内的载流子耗尽区域14a消失。为此，沟道层14内的电子数量增加，并且源极18和漏极19之间的漏极电流Id经由沟道层14流动。漏极电流Id被栅电压Vg调制。
在现有技术的JPHEMT中，施加到栅极上的电压等于或小于1.0V。然而，在该半导体装置中施加到栅极上的电压不必须等于或小于1.0V。即，与JPHEMT相比，在例示的半导体装置中，可以将高的正电压施加到栅极20上。为此，沟道层14的ON电阻Ron减小，并且最大漏极电流Idmax增加。此外，元件的尺寸可以减小，并且寄生电容可以减小。
电流阻挡区域
顺便说一下，在上述构成的半导体装置中，在不包括电流阻挡区域的构成的情况下，当等于或高于3.0V的正栅电压Vg被施加到栅极20上时，发生下述的现象。
当正的栅电压Vg被施加到栅极20上时，p型低电阻区域15d的导带位置经由栅绝缘膜16降低，并且在栅绝缘膜16和p型低电阻区域15d的区域中开始发生反转操作。为此，在绝缘膜和半导体之间的界面中存在的电子数量增加，并且形成沟道层14以外的漏极电流Id流过的路径。此时，由于漏极电流Id是流过反转操作部和沟道层14的电流的总和，因此漏极电流的总值变大。此时的能带构成示于图6.
在图7中，示出当施加栅电压时栅极旁边的电流密度分布。由于通过电流阻挡区域的有无来评价电流的差异，因此图1中的VII-VII线截面图中的电流密度示于图7。这里，具有电流阻挡区域的情况是上述图1所示构成的半导体装置的情况。此外，不具有电流阻挡区域的情况是从上述图1所示构成的半导体装置中除去了电流阻挡区域21的情况。
如图7所示，在不具有电流阻挡区域的半导体装置中，在沟道层14中以及在栅绝缘膜16和高电阻层15b之间的界面(栅绝缘膜和半导体之间的界面)中产生电流。
相反，在具有电流阻挡区域的半导体装置中，仅在沟道层14中产生电流，在栅绝缘膜16和高电阻层15b之间的界面中不产生电流。按此方式，通过电流阻挡区域21可以抑制在反转操作时在绝缘膜和半导体之间的界面中流动的电流。
在绝缘层和半导体之间的界面中形成的反转层中走行的电子的迁移率与在沟道层14中走行的电子的迁移率不同。在由AlGaAs层代表的上部阻挡层15中使用的半导体材料中走行的电子的迁移率为1000～3000cm2/V-sec，比沟道层14中低。因此，作为晶体管的操作能力之一的传输电导(gm；相对于施加到栅极上的电压的变化，漏极电流的变化量)表现出对施加到栅极上的电压的很大依存性，因为电子走行的地方从1个地方增加到2个地方。这种状态示于图8。
如图8所示，在不具有电流阻挡区域的半导体装置中，当施加的电压等于或高于3伏时，可以看出传输电导的上升。与此相对，在具有电流阻挡区域21的半导体装置中，即使在施加的电压等于或高于3伏的情况下，传输电导也不上升。按此方式，通过包括电流阻挡区域21，可以理解，传输电导gm的栅电压依存性很小。例如，在假定应用于天线开关的情况下，传输电导gm的栅电压依存性影响开关的失真特性。因此，在具有电流阻挡区域21的MISJPHEMT中，失真特性的劣化很小。
优点
根据本公开实施方案的半导体装置，由于栅绝缘膜16形成在栅极20和p型低电阻区域15d之间(栅绝缘膜和半导体之间的界面)，因此栅泄漏电流几乎不在此界面中流动。为此，高的正电压可以施加到栅极20上，并且可以减少ON电阻Ron。此外，可以增大最大漏极电流Idmax。
此外，该半导体装置具有电流阻挡区域，并且由于即使施加到栅极上的电压增大，传输电导gm的栅电压依存性也很低，因此，与其中半导体装置不具有电流阻挡区域的构成相比，可以抑制在ON时的谐波失真特性的劣化。
因此，如果使用该半导体装置构造无线通讯装置，则无线通讯装置的尺寸可以减小，功耗可以减少。也就是说，特别地，在移动通讯终端中，装置的尺寸可以小型化，操作时间可以延长，还可以使其更易于携带。
此外，由于栅绝缘膜16形成在栅极20和p型低电阻区域15d之间，因此可以提高在栅极20和漏极19之间的耐电压。
3.第一实施方案(制造半导体装置的方法)
接下来，说明制造上述第一实施方案的半导体装置的方法。
首先，如图9A所示，在基板11上沉积半导体层。
例如，在由GaAs制成的基板11上，通过外延生长例如未添加杂质的u-GaAS层形成缓冲层12。然后，在缓冲层12上，例如，通过外延生长AlGaAs(Al0.2Ga0.8As混晶)层形成下部阻挡层13。此时，顺序外延生长由未添加杂质的u-AlGaAs层制成的高电阻层13c、由添加硅(Si)的n型AlGaAs层制成的载流子供给层13a和由未添加杂质的u-AlGaAs层制成的高电阻层13b。按此方式，形成下部阻挡层13，其包括在膜厚度方向的中央的n型载流子供给层13a。
接下来，在下部阻挡层13上，通过外延生长未添加杂质的u-InGaAs层形成沟道层14。
然后，在沟道层14上，通过外延生长AlGaAs(Al0.2Ga0.8As混晶)层形成上部阻挡层15，此时，顺序外延生长由未添加杂质的u-AlGaAs层制成的高电阻层15c、由添加硅(Si)的n型AlGaAs层制成的载流子供给层15a和由未添加杂质的u-AlGaAs层制成的高电阻层15b。按此方式，获得上部阻挡层15，其包括在膜厚度方向的中央的n型载流子供给层15a。
此外，在上部阻挡层15上，例如，添加作为n型杂质的硅的n型GaAs层被形成为间隙层22。
然后，通过台面蚀刻或隔离注入(未示出)进行元件间的分离。
接下来，如图9B所示，在间隙层22上，通过使用例如等离子体增强的化学气相沉积(PECVD)法形成氮化硅膜而形成绝缘层17。然后，通过在绝缘层17上进行图案蚀刻，在栅极形成区域上形成露出上部阻挡层15的表面的开口17c。在这种状态下，通过从在开口17c的底部上露出的间隙层22的表面引入p型杂质，在上部阻挡层15中形成p型低电阻区域15d。例如，通过在约600℃的温度下将作为p型杂质的锌扩散到间隙层22和高电阻层15b中形成p型低电阻区域15d。这里，通过将作为p型杂质的锌(Zn)扩散到没有到达载流子供给层15a的位置(即，仅在高电阻层15b内的表面层上)而形成p型低电阻区域15d。锌(Zn)的扩散例如利用在约600℃的温度下的锌化合物气体通过气相扩散进行。按此方式，通过在开口17c的底部上的自对准形成p型低电阻区域15d。
接下来，在形成p型低电阻区域15d后，例如，使用柠檬酸系蚀刻液选择性地仅除去间隙层22从开口17c露出的部分。然后，在已除去绝缘层17的上部阻挡层15的高电阻层15b上以及在绝缘层17上，通过使用原子层沉积(ALD)法沉积铝氧化物膜，形成栅绝缘膜16。
在形成栅绝缘膜16后，通过在栅绝缘膜16上依次沉积镍和金并形成图案而形成栅极20。
接下来，通过蚀刻选择性地除去栅绝缘膜16和绝缘层17，然后在其间夹持p型低电阻区域15d的源极形成区域和漏极形成区域中分别形成开口17a和开口17b。然后，例如，AuGe、镍和金被顺序地沉积在开口17a和开口17b中，并形成图案。随后，通过在大约400℃下的热处理，通过形成金系合金分别形成源极18和漏极19，这样可以形成图1中示出的半导体装置。
在栅极旁边的间隙中，由于栅绝缘膜16和上部阻挡层15的高电阻层15b之间的界面态，耗尽层扩展到高电阻层15b，并且对作为电流阻挡区域21起贡献。一般地，比较p型低电阻区域15d与高电阻层15b，在后者和栅绝缘膜16的带隙的深位置，容易形成高密度的界面态。为此，对作为电流阻挡区域21起贡献的耗尽层容易扩展。此外，栅极20不与该区域接触，不容易受到施加到栅极上的电压的影响。因此，即使当施加正电压时，耗尽层也不容易变化，并且在栅电压的宽范围内预期到电流阻挡区域的效果。
该半导体装置例如优选用于无线通讯系统中的无线通讯装置。作为无线通讯装置，通讯频率是超高频(UHF)频带以上的装置是优选的。
根据本实施方案的半导体装置，由于栅绝缘膜16形成在栅极20和p型低电阻区域15d之间，因此栅泄漏电流几乎不在栅绝缘膜16和高电阻层15b之间的界面中流动。为此，大的正电压可以施加到栅极20上，并且可以减少ON电阻Ron。此外，可以增大最大漏极电流Idmax。
如果使用该半导体装置构造无线通讯装置，则无线通讯装置的尺寸可以减小，功耗可以减少。也就是说，特别地，在移动通讯终端中，装置的尺寸可以小型化，操作时间可以延长，还可以使其更易于携带。
此外，由于栅绝缘膜16形成在栅极20和p型低电阻区域15d之间，因此可以提高在栅极20和漏极19之间的耐电压。
此外，根据在本实施方案中的半导体装置的制造方法，由带隙比形成沟道层14的半导体更宽的半导体形成的高电阻层15b被形成在沟道层14和栅绝缘膜16之间。然后，在高电阻层15b上，通过扩散对应于栅极20的p型杂质形成p型低电阻区域15d。因此，可以容易地制造本实施方案中的半导体装置。
4.第二实施方案(半导体装置)
接下来，说明半导体装置的第二实施方案。第二实施方案与上述第一实施方案类似。第二实施方案的半导体装置是所谓的MISJPHEMT，其中阻挡层设置在栅极和沟道层之间，并且与阻挡层不同的导电型的低电阻区域设置在阻挡层内。此外，在第二实施方案中，与上述第一实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第二实施方案的半导体装置的构成示于图10。如图10所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有p型低电阻区域15d以及载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成，并且形成为使得间隙层22的开口宽度比绝缘层17的开口宽度大。
上述构成与上述第一实施方案的构成类似。
在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。在开口17c中，在间隙层22的侧壁和上部阻挡层15上的栅绝缘膜16形成为厚度比间隙层22的厚度薄一半。为此，由栅绝缘膜16和栅极20的侧面包围的间隙23设置在间隙层22的相同层上。
栅极20设置在间隙23以外的栅绝缘膜16的上部上。p型低电阻区域15d经由栅绝缘膜16形成在栅极20的正下方。电流阻挡区域21形成在上部阻挡层15的表面上并且在p型低电阻区域15d两侧的栅绝缘膜16下方。
间隙23形成在设于间隙层22的侧壁上的栅绝缘膜16和栅极20之间，并且在电流阻挡区域21的上方。在开口17c中，由于间隙层22的开口宽度比绝缘层17的开口宽度宽，因此间隙23设置在两个开口宽度不匹配的位置中。
为此，在所示的构成中，间隙23设置在栅极20的侧面。由于间隙23设置在栅极20和电流阻挡区域21之间，因此与第一实施方案的情况相比，可以进一步抑制施加到栅极上的电压经由栅绝缘膜对电流阻挡区域的影响。
5.第三实施方案(半导体装置)
接下来，说明半导体装置的第三实施方案。第三实施方案与上述第一实施方案类似。第三实施方案的半导体装置是所谓的MISJPHEMT，其中阻挡层设置在栅极和沟道层之间，并且与阻挡层不同的导电型的低电阻区域设置在阻挡层内。此外，在第三实施方案中，与上述第一实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第三实施方案的半导体装置的构成示于图11。如图11所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有p型低电阻区域15d以及载流子供给层15a。
在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
上述构成与上述第一实施方案的构成类似。
此外，在开口17a和17b之间，在绝缘层17和间隙层22上设置有开口17c和17d。开口17c设置于在绝缘层17和间隙层22上形成栅极20的位置。开口17d以预定的距离设置在开口17c的两侧。在绝缘层17的下部，间隙层22的开口被设置成使得开口17c和开口17d连接到与间隙层22相同的层。然后，栅绝缘膜16在间隙层22的开口内从开口17d到上部阻挡层15连续地形成。此外，栅极20从开口17c形成在栅绝缘膜16的上部。p型低电阻区域15d经由栅绝缘膜16形成在栅极20的正下方。
此外，在高电阻层15b中，电流阻挡区域21设置在开口17d下方的栅绝缘膜16下。
在形成p型低电阻区域15d时或在稍后的过程中，通过将杂质从开口17d引入到高电阻层15b，形成电流阻挡区域21。例如，通过使绝缘层17开口，在开口17c和开口17c的两侧上设置开口17d。然后，通过从开口17c和17d引入杂质，在开口17c下形成p型低电阻区域15d，在开口17d下形成电流阻挡区域21。该区域由pn结构成，并且耗尽层延伸到高电阻层15b侧，而且对作为电流阻挡区域21起贡献。由于栅极20没有在电流阻挡区域21的正上方并且经由厚的绝缘膜施加电压，因此在施加栅电压时电流阻挡区域21的耗尽层的变化很小。为此，即使在由于反转操作而在p型低电阻区域15d和栅绝缘膜16之间存在电子的情况下，耗尽层也可以对作为电流阻挡区域起贡献。
6.第四实施方案(半导体装置)
接下来，说明半导体装置的第四实施方案。第四实施方案与上述第一实施方案类似。第四实施方案的半导体装置是所谓的MISJPHEMT，其中阻挡层设置在栅极和沟道层之间，并且与阻挡层不同的导电型的低电阻区域设置在阻挡层内。此外，在第四实施方案中，与上述第一实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第四实施方案的半导体装置的构成示于图12。如图12所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有p型低电阻区域15d以及载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成，并且形成为使得间隙层22的开口宽度比绝缘层17的开口宽度大。
上述构成与上述第一实施方案的构成类似。
在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。栅绝缘膜16由第一栅绝缘膜16A和由与第一栅绝缘膜16A不同材料制成的第二栅绝缘膜16B形成。
在栅绝缘膜16上，形成栅极20。p型低电阻区域15d经由第一栅绝缘膜16A形成在栅极20的正下方。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且在p型低电阻区域15d两侧的栅绝缘膜16下方。电流阻挡区域21设置在与第二栅绝缘膜16B接触的位置并且在上部阻挡层15的表面上。
第一栅绝缘膜16A仅设置在栅极20的下方。此外，第二栅绝缘膜16B设置在栅极20正下方以外的开口17c的侧面上。即，在本例子的半导体装置中，由相互不同材料制成的两个栅绝缘膜16分别形成在栅极20的正下方和开口17c的侧面上。
与第一栅绝缘膜16A和p型低电阻区域15d之间形成的界面态相比，第二栅绝缘膜16B和高电阻层15b之间的界面中形成的界面态设定成在半导体中的深的状态，并且使得密度较高。为此，在第二栅绝缘膜16B和高电阻层15b之间形成的界面态中，由于施加电压到栅极上引起的耗尽层的变化很小。因此，即使在由于反转操作而在p型低电阻区域15d和第二栅绝缘膜16B之间存在电子的情况下，耗尽层也可以对作为电流阻挡区域21起贡献。
具有第二栅绝缘膜16B功能的绝缘膜的例子包括例如SiN和SiO2。另一方面，作为在栅极20正下方的第一栅绝缘膜16A，例如，可以使用Al2O3和HfO2。
此外，对于第二栅绝缘膜16B，通过改变负的固定电荷的量和界面偶极子的量，可以形成电流阻挡区域21。图13A和图13B示出由于栅绝缘膜16中使用的材料的固定电荷量的差异引起的能带构成的变化。图13A示出在栅绝缘膜16不具有负的固定电荷的情况下在栅极20下的能带构成的图。此外，图13B示出在栅绝缘膜16具有负的固定电荷的情况下在栅极20下的能带构成的图。
如图13B所示，通过改变固定电荷的量和界面偶极子的量，能够形成MIS界面中的累积层的电压可以迁移。为此，电子不容易通过-Qf/Cox累积，第二栅绝缘膜16B可以对作为电流阻挡区域21起贡献。按此方式，通过改变第二栅绝缘膜16B的负的固定电荷量和界面偶极子的量，可以在第二栅绝缘膜16B和上部阻挡层15的上部界面上形成电流阻挡区域21。作为引入固定电荷的绝缘膜，例如，已经报道有其中H被引入Al2O3中的材料。
7.第五实施方案(半导体装置)
接下来，说明半导体装置的第五实施方案。第五实施方案与上述第一实施方案类似。第五实施方案的半导体装置是所谓的MISJPHEMT，其中阻挡层设置在栅极和沟道层之间，并且与阻挡层不同的导电型的低电阻区域设置在阻挡层内。此外，在第五实施方案中，与上述第一实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第五实施方案的半导体装置的构成示于图14。如图14所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有p型低电阻区域15d以及载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成，并且形成为使得间隙层22的开口比绝缘层17的开口大。
上述构成与上述第一实施方案的构成类似。
此外，在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。在开口17c中，在间隙层22的侧壁和上部阻挡层15上的栅绝缘膜16形成为厚度比第一实施方案中的薄。栅绝缘膜16的构成与上述第二实施方案中类似。
在这个例子中，在栅绝缘膜16上，形成栅极20。此外，在比设于绝缘层17中的开口17c的开口更宽的范围中，在设于间隙层22中的开口17c的栅绝缘膜16上形成栅极20。
栅极20由第一栅极20A和第二栅极20B形成。第一栅极20A形成为在开口17c的中心中具有与开口17c的开口宽度相同的宽度并且在与p型低电阻区域15d相同的区域中。然后，第二栅极20B设置在第一栅极20A的侧面上。在开口17c中，由于间隙层22的开口宽度形成为很宽并且栅绝缘膜16形成为很薄，因此第二栅极20B形成在绝缘层17的开口宽度和间隙层22的开口宽度不匹配的位置。然后，第一栅极20A形成在形成第二栅极20B以外区域的栅绝缘膜16上。
此外，p型低电阻区域15d经由栅绝缘膜16形成在第一栅极20A的正下方。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且经由p型低电阻区域15d两侧的栅绝缘膜16在第二栅极20B的正下方。
在半导体装置中，功函数比第一栅极20A更大的金属用于第二栅极20B。图15A和图15B示出根据栅极20中使用的金属的功函数差异造成的能带构成的变化。图15A和图15B示出在具有小功函数(Wm1)的材料适用于栅极20的情况下和在具有大功函数(Wm2)的材料适用于栅极20的情况下栅极20中的能带构成。
如图15A和图15B所示，通过使用具有大功函数的金属，从式ΔV=Wm2-Wm1中可知，电子不容易累积在界面ΔV中，形成作为电流路径的累积层的电压迁移到正偏压方向。因此，在由第二栅极20B、栅绝缘膜16和高电阻层15b形成的MIS结构中，由于累积操作施加到栅极上的电压相对于由第一栅极20A、栅绝缘膜16和p型低电阻区域15d形成的MIS结构迁移到正方向。为此，即使当后者的MIS结构进行反转操作时，前者的MIS结构部分也可以维持作为电流阻挡区域的功能。按此方式，通过使用具有大功函数的材料作为第二栅极20B，可以在上部阻挡层15的上部界面上形成电流阻挡区域21。
作为实现第二栅极20B的功能的具有大功函数的金属的例子，可以包括Ni、Pd、Pt和Au等。
8.第六实施方案(半导体装置)
接下来，说明半导体装置的第六实施方案。
在上述各实施方案中，说明了引入有基于MISJPHEMT结构的电流阻挡区域的半导体装置和其制造方法。然而，电流阻挡区域的贡献不仅对于MISJPHEMT有效，而且对于MISPHEMT也有效。
下文中，说明其中电流阻挡区域引入到MISPHEMT结构的半导体装置中的构成。在第六实施方案所述的MISPHEMT结构的半导体装置中，与上述第一实施方案所述的MISJPHEMT结构的半导体装置相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
MISPHEMT
第六实施方案的半导体装置的构成示于图16。如图16所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
此外，与第一实施方案所述的MISJPHEMT结构不同，p型低电阻区域未设置在上部阻挡层15内。
然后，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
此外，在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成。开口17c形成为使得间隙层22的开口宽度比绝缘层17的开口宽度宽。
在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。在栅绝缘膜16的上部上，形成栅极20。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且在栅极20正下方以外的栅绝缘膜16下方。
在第六实施方案中，基板11、缓冲层12、下部阻挡层13、沟道层14、栅绝缘膜16、绝缘层17、源极18、漏极19、栅极20和间隙层22具有与第一实施方案中所述类似的构成。此外，上部阻挡层15具有与第一实施方案中所述类似的构成，除了未设置低电阻区域。
电流阻挡区域
如图16所示，在栅绝缘膜16和高电阻层15b之间的界面中，电流阻挡区域21形成在栅极20正下方以外的栅极20正下方的两侧。
在具有图16所示构成的半导体装置中，由于栅绝缘膜16和高电阻层15b之间的界面态而发生费米能级钉扎。即，由于栅绝缘膜16和上部阻挡层15的高电阻层15b之间的界面态在高电阻层15b中产生耗尽层。按此方式，以电流阻挡区域21的方式实现在栅极20的两侧中耗尽层扩展到半导体中的效果。
在本例子中，使用图2A和图2B中示出的能带构成，可以按与第一实施方案的构成类似的方式说明通过界面态如何形成电流阻挡区域21。如图2A所示，在界面态密度低的情况下，通过将电压施加到栅极上，在上部阻挡层15侧累积电子。为此，在栅绝缘膜16和上部阻挡层15之间的界面中产生电流路径。相反，如图2B所示，在界面态密度高的情况下，即使将电压施加到栅极上，也不容易在上部阻挡层15侧累积电子。为此，在栅绝缘膜16和上部阻挡层15之间的界面中不产生电流路径。
由于电流阻挡区域21是不与栅极20接触的区域，因此不容易受到施加到栅极上的电压的影响。因此，即使施加正电压，耗尽层的宽度也不容易改变。因此，在栅电压的宽范围内预期到电流阻挡区域21的效果。
另一方面，由于在栅极20正下方的电流阻挡区域21是受到施加到栅极上的电压大大影响的区域，在施加正电压时耗尽层的宽度容易改变，并且难以预期到电流阻挡区域的效果。因此，该区域作为电流阻挡区域的贡献很小。
此外，制造具有第六实施方案所述的MISPHEMT结构的半导体装置的方法与制造上述第一实施方案中的半导体装置的方法相同，除了未进行通过引入杂质而形成低电阻区域。
9.第七实施方案(半导体装置)
接下来，说明半导体装置的第七实施方案。第七实施方案的半导体装置与上述第六实施方案类似，是所谓的MISPHEMT，其中包括在栅极和沟道层之间的阻挡层。此外，在第七实施方案中，与上述第六实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第七实施方案的半导体装置的构成示于图17。如图17所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成。开口17c形成为使得间隙层22的开口宽度比绝缘层17的开口宽度宽。
上述构成与上述第六实施方案的构成类似。
在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。在开口17c中，在间隙层22的侧壁和上部阻挡层15上的栅绝缘膜16形成为厚度比间隙层22的厚度薄一半。为此，由栅绝缘膜16和栅极20的侧面包围的间隙23设置在间隙层22的相同层上。
栅极20设置在间隙23以外的栅绝缘膜16的上部上。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且在栅极20两侧的间隙23和栅绝缘膜16下方。
间隙23形成在设于间隙层22的侧壁上的栅绝缘膜16和栅极20之间，并且在电流阻挡区域21的上方。在开口17c中，由于间隙层22的开口宽度比绝缘层17的开口宽度宽，因此间隙23设置在开口宽度不匹配的位置中。
为此，在所示的构成中，间隙23设置在栅极20的侧面。由于间隙23设置在栅极20和电流阻挡区域21之间，因此与第一实施方案的情况相比，可以进一步抑制施加到栅极上的电压经由栅绝缘膜对电流阻挡区域的影响。
10.第八实施方案(半导体装置)
接下来，说明半导体装置的第八实施方案。第八实施方案与上述第六实施方案类似。第八实施方案的半导体装置是所谓的MISPHEMT，其中包括在栅极和沟道层之间的阻挡层。此外，在第八实施方案中，与上述第六实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第八实施方案的半导体装置的构成示于图18。如图18所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
上述构成与上述第六实施方案的构成类似。
此外，在开口17a和17b之间，在绝缘层17和间隙层22上设置有开口17c和17d。开口17c设置于在绝缘层17和间隙层22上形成栅极20的位置。
开口17d以距开口17c预定的距离设置在开口17c的两侧。在绝缘层17的下部，间隙层22的开口被设置成使得开口17c和开口17d连接到与间隙层22相同的层。然后，栅绝缘膜16在间隙层22的开口内从开口17d到上部阻挡层15连续地形成。此外，栅极20从开口17c形成在栅绝缘膜16的上部。
此外，在高电阻层15b的表面上，电流阻挡区域21设置在开口17d下方的栅绝缘膜16下。
通过将杂质从开口17d引入到高电阻层15b，形成电流阻挡区域21。例如，在通过使绝缘层17开口后，形成开口17c，在开口17c的两侧上形成开口17d。然后，通过从开口17c和17d引入杂质，在开口17d下形成电流阻挡区域21。该区域由pn结构成，并且延伸到高电阻层15b侧的耗尽层对作为电流阻挡区域21起贡献。由于栅极20没有在电流阻挡区域21的正上方并且经由厚的绝缘膜施加电压，因此在施加电压到栅极时电流阻挡区域21的耗尽层的变化很小。为此，即使在施加栅电压时，耗尽层也可以对作为电流阻挡区域起贡献。
11.第九实施方案(半导体装置)
接下来，说明半导体装置的第九实施方案。第九实施方案的半导体装置与上述第六实施方案类似，是所谓的MISPHEMT，其中包括在栅极和沟道层之间的阻挡层。此外，在第九实施方案中，与上述第六实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第九实施方案的半导体装置的构成示于图19。如图19所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成。开口17c形成为使得间隙层22的开口比绝缘层17的开口宽度宽。
上述构成与上述第六实施方案的构成类似。
在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。栅绝缘膜16由第一栅绝缘膜16A和由与第一栅绝缘膜16A不同材料制成的第二栅绝缘膜16B形成。
在栅绝缘膜16上，形成栅极20。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且在栅极20正下方以外的栅极20正下方的两侧。电流阻挡区域21设置在与第二栅绝缘膜16B接触的位置并且在上部阻挡层15的表面上。
第一栅绝缘膜16A仅设置在栅极20的下方。此外，第二栅绝缘膜16B设置在栅极20正下方以外的开口17c的侧面上。即，在本例子的半导体装置中，由相互不同材料制成的两个栅绝缘膜16分别形成在栅极20的正下方和开口17c的侧面上。
与第一栅绝缘膜16A和高电阻层15b之间形成的界面态相比，第二栅绝缘膜16B和高电阻层15b之间的界面中形成的界面态设定成在半导体中的深的状态，并且使得密度较高。为此，在第二栅绝缘膜16B和高电阻层15b之间的界面中形成的界面态中，由于施加电压到栅极上引起的耗尽层的变化很小。因此，即使在由于反转操作而在高电阻层15b和第二栅绝缘膜16B之间存在电子的情况下，耗尽层也可以对作为电流阻挡区域21起贡献。
具有第二栅绝缘膜16B功能的绝缘膜的例子包括例如SiN和SiO2。另一方面，作为在栅极20正下方的第一栅绝缘膜16A，例如，可以使用Al2O3和HfO2。
此外，对于第二栅绝缘膜16B，通过改变负的固定电荷的量和界面偶极子的量，可以形成电流阻挡区域21。使用图13A和图13B所示的能带构成，可以按与第四实施方案类似的方式说明由于栅绝缘膜16中使用的材料的固定电荷量的差异引起的电流阻挡区域21的形成。
如图13B所示，通过改变固定电荷的量和界面偶极子的量，能够形成MIS界面中的累积层的电压可以迁移。为此，电子不容易通过-Qf/Cox累积，MIS累积层可以对作为电流阻挡区域21起贡献。按此方式，通过改变第二栅绝缘膜16B的负的固定电荷量和界面偶极子的量，可以在上部阻挡层15的上部界面上形成电流阻挡区域21。作为引入固定电荷的绝缘膜，例如，已经报道有其中H被引入Al2O3中的材料。
12.第十实施方案(半导体装置)
接下来，说明半导体装置的第十实施方案。第十实施方案与上述第六实施方案类似。第十实施方案的半导体装置是所谓的MISPHEMT，其中阻挡层设置在栅极和沟道层之间。此外，在第十实施方案中，与上述第六实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第十实施方案的半导体装置的构成示于图20。如图20所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。
在开口17a和17b之间，在绝缘层17和间隙层22中设置有开口17c。开口17c在绝缘层17和绝缘层17下的间隙层22中连续地形成，并且形成为使得间隙层22的开口宽度比绝缘层17的开口宽度宽。
上述构成与上述第六实施方案的构成类似。
此外，在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。在开口17c中，在间隙层22的侧壁和上部阻挡层15上的栅绝缘膜16形成为厚度比第六实施方案中的薄。栅绝缘膜16的构成与上述第七实施方案中类似。
在这个例子中，在栅绝缘膜16上，形成栅极20。此外，在比设于绝缘层17中的开口17c的开口更宽的范围中，在设于间隙层22中的开口17c的栅绝缘膜16上形成栅极20。
栅极20由第一栅极20A和第二栅极20B形成。第一栅极20A形成为在开口17c的中心中具有与开口17c的开口宽度相同的宽度。然后，第二栅极20B设置在第一栅极20A的侧面上。在开口17c中，由于间隙层22的开口宽度形成为很宽并且栅绝缘膜16形成为很薄，因此第二栅极20B形成在绝缘层17的开口宽度和间隙层22的开口宽度不匹配的位置。然后，第一栅极20A形成在形成第二栅极20B以外区域的栅绝缘膜16上。
此外，电流阻挡区域21形成在上部阻挡层15的表面上并且经由栅绝缘膜16在第二栅极20B的正下方。
在半导体装置中，功函数比第一栅极20A更大的金属用于第二栅极20B。使用图15B所示的能带构成，可以按与第五实施方案类似的方式说明由于栅极20中使用的金属的功函数差异引起的电流阻挡区域21的形成。
如图15A和图15B所示，通过使用具有大功函数的金属，从式ΔV=Wm2-Wm1中可知，电子不容易累积在界面ΔV中，形成作为电流路径的累积层的电压迁移到正偏压方向。因此，在由第二栅极20B、栅绝缘膜16和高电阻层15b形成的MIS结构中，由于累积操作施加到栅极上的电压相对于由第一栅极20A、栅绝缘膜16和高电阻层15b形成的MIS结构迁移到正方向。为此，即使当后者的MIS结构进行反转操作时，前者的MIS结构部分也可以维持作为电流阻挡区域21的功能。按此方式，通过使用具有大功函数的材料作为第二栅极20B，可以在上部阻挡层15的上部界面上形成电流阻挡区域21。
作为实现第二栅极20B的功能的具有大功函数的金属的例子，可以包括Ni、Pd、Pt和Au等。
13.第十一实施方案(半导体装置)
接下来，说明半导体装置的第十一实施方案。
在上述第六实施方案至第十实施方案中，说明了引入有基于MISPHEMT结构的电流阻挡区域的半导体装置。然而，电流阻挡区域的贡献在栅绝缘膜与半导体表面的整个表面接触的结构中是有效的。
下文中，在具有电流阻挡区域的MISPHEMT结构的半导体装置中，说明栅绝缘膜与半导体表面接触的构成。在第十一实施方案所述的MISPHEMT结构的半导体装置中，与上述第六实施方案所述的MISJPHEMT结构的半导体装置相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
MISPHEMT
第十一实施方案的半导体装置的构成示于图21。如图21所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
此外，形成栅极20的开口22c设置在间隙层22中。
然后，在上述的化合物半导体材料制成的各层的层叠体上，栅绝缘膜16被设置成覆盖间隙层22的上部和从间隙层22的开口22c露出的高电阻层15b的上部。在栅绝缘膜16上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。开口22c设置在开口17a和开口17b之间。在开口22c中，栅极20设置在栅绝缘膜16上。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且在栅极20正下方以外的栅绝缘膜16下方。
在第十一实施方案中，基板11、缓冲层12、下部阻挡层13、沟道层14、源极18、漏极19、栅极20和间隙层22具有与第一实施方案中所述类似的构成。此外，上部阻挡层15具有与第六实施方案中所述类似的构成。在这个例子中的半导体装置具有与第六实施方案中所述类似的构成，除了绝缘层未设置在间隙层22上，而是栅绝缘膜16同时设置在间隙层22上和栅极20下方。
电流阻挡区域
如图21所示，在栅绝缘膜16和高电阻层15b之间的界面中，电流阻挡区域21形成在栅极20正下方以外的栅极20正下方的两侧。
在具有图21所示构成的半导体装置中，由于栅绝缘膜16和高电阻层15b之间的界面态而发生费米能级钉扎。即，由于栅绝缘膜16和上部阻挡层15的高电阻层15b之间的界面态在高电阻层15b中产生耗尽层。按此方式，以电流阻挡区域21的方式实现在栅极20的两侧中耗尽层扩展到半导体中的效果。
在本例子中，使用图2A和图2B中示出的能带构成，可以按与第一实施方案的构成类似的方式说明通过界面态如何形成电流阻挡区域21。如图2A所示，在界面态密度低的情况下，通过将电压施加到栅极上，在上部阻挡层15侧累积电子。为此，在栅绝缘膜16和上部阻挡层15之间的界面中产生电流路径。相反，如图2B所示，在界面态密度高的情况下，即使将电压施加到栅极上，也不容易在上部阻挡层15侧累积电子。为此，在栅绝缘膜16和上部阻挡层15之间的界面中不产生电流路径。
由于电流阻挡区域21是不与栅极20接触的区域，因此不容易受到施加到栅极上的电压的影响。因此，即使施加正电压，耗尽层的宽度也不容易改变。因此，在施加到栅极上的电压的宽范围内预期到电流阻挡区域21的效果。
另一方面，由于在栅极20正下方的电流阻挡区域21是受到施加的电压大大影响的区域，在施加正电压时耗尽层的宽度容易改变，并且难以预期到电流阻挡区域的效果。因此，该区域作为电流阻挡区域的贡献很小。
14.第十二实施方案(半导体装置)
接下来，说明半导体装置的第十二实施方案。第十二实施方案的半导体装置成上述第十一实施方案类似，是所谓的MISPHEMT，具有其中栅绝缘膜与半导体表面的整个表面接触的构成。此外，在第十二实施方案中，与上述第十一实施方案相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第十二实施方案的半导体装置的构成示于图22。如图22所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有载流子供给层15a。
此外，形成栅极20的开口17c设置在间隙层22中。
然后，在上述的化合物半导体材料制成的各层的层叠体上，绝缘膜24被设置成覆盖间隙层22的上部和从间隙层22的开口17c露出的高电阻层15b的上部，并且在栅极20正下方以外的开口17c的区域内。此外，栅绝缘膜16被设置成覆盖绝缘膜24的上部和开口17c的底面。
在绝缘膜24和栅绝缘膜16上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22形成与上部阻挡层15连接的源极18和漏极19。开口17c设置在开口17a和开口17b之间。在开口17c中，栅极20设置在栅绝缘膜16上。此外，电流阻挡区域21形成在上部阻挡层15的表面上并且在绝缘膜24下方。
绝缘膜24和栅绝缘膜16由彼此不同的材料形成。与栅绝缘膜16和高电阻层15b之间形成的界面态相比，绝缘膜24和高电阻层15b之间形成的界面态设定成在半导体中的深的状态，并且使得密度较高。为此，在绝缘膜24和高电阻层15b之间的界面中形成的界面态中，由于施加电压到栅极上引起的耗尽层的变化很小。因此，即使在由于反转操作而在高电阻层15b和绝缘膜24之间存在电子的情况下，耗尽层也可以对作为电流阻挡区域21起贡献。
具有绝缘膜24功能的绝缘膜的例子包括例如SiN和SiO2。另一方面，作为在栅极20正下方的栅绝缘膜16，例如，可以使用Al2O3和HfO2。
此外，对于绝缘膜24，通过改变负的固定电荷的量和界面偶极子的量，可以形成电流阻挡区域21。使用图13A和图13B所示的能带构成，可以按与第四实施方案类似的方式说明由于栅绝缘膜16中使用的材料的固定电荷量的差异引起的电流阻挡区域21的形成。
如图13B所示，通过改变固定电荷的量和界面偶极子的量，能够形成MIS界面中的累积层的电压可以迁移。为此，电子不容易通过-Qf/Cox累积，MIS累积层可以对作为电流阻挡区域21起贡献。按此方式，通过改变绝缘膜24的负的固定电荷量和界面偶极子的量，可以在上部阻挡层15的上部界面上形成电流阻挡区域21。作为引入固定电荷的绝缘膜，例如，已经报道有其中H被引入Al2O3中的材料。
象在本实施方案中所述那样，通过在间隙层上的绝缘层和栅绝缘膜一体化的构成，其中栅绝缘膜与半导体表面的整个表面接触的构成可以适用于第一至第十实施方案中所述的半导体装置。
15.第十三实施方案(半导体装置)
接下来，说明半导体装置的第十三实施方案。
在上述各实施方案中，说明了其中电流阻挡区域的最上表面形成在经由栅绝缘膜与栅极相对的半导体层中的结构。然而，电流阻挡区域的最上表面可以形成在与栅极相对的半导体层不同的半导体层中。
下文中，在第一实施方案的MISJPHEMT结构的半导体装置中，说明其中电流阻挡区域的最上表面形成在与栅极相对的半导体层不同的半导体层中的构成。在第十三实施方案的MISJPHEMT结构的半导体装置中，与上述第一实施方案所述的MISJPHEMT结构的半导体装置相同的构成用相同的附图标记表示，并且不再重复进行详细说明。
第十三实施方案的半导体装置的构成示于图23。如图23所示，在半导体装置中，由化合物半导体材料形成的缓冲层12、下部阻挡层13、沟道层14、上部阻挡层15、夹层25和间隙层22以该顺序沉积在基板11上。
在下部阻挡层13中，设置有载流子供给层13a。在上部阻挡层15中，设置有p型低电阻区域15d以及载流子供给层15a。
此外，在上述的化合物半导体材料制成的各层的层叠体上，设置有绝缘层17。在绝缘层17上，设置有开口17a和17b。在开口17a和17b中，经由间隙层22和夹层25形成与上部阻挡层15连接的源极18和漏极19。
此外，在开口17a和17b之间，开口17c设置在绝缘层17、间隙层22和夹层25中。开口17c在绝缘层17、间隙层22和夹层25中连续地形成。开口17c形成为使得间隙层22的开口宽度比绝缘层17的开口宽度宽，并且夹层25的开口宽度与绝缘层17的开口宽度相同。
在开口17c中，沿着开口17c的底面和侧面在上部阻挡层15上形成栅绝缘膜16。在栅绝缘膜16的上部上，形成栅极20。p型低电阻区域15d经由栅绝缘膜16形成在栅极20的正下方。此外，电流阻挡区域21形成在与栅绝缘膜16接触的夹层25的表面上并且在栅极20正下方以外的位置。电流阻挡区域21从夹层25的表面连续地形成到高电阻层15b内。
使用在与栅绝缘膜16的界面中形成的界面态密度比适用于高电阻层15b的材料更高的材料形成夹层25。例如，Appl.Phys.Lett.，63，(1993)p.379中报道了InGaP系材料在与绝缘膜的界面中形成的界面态密度小于GaAs系材料。
因此，在本例子的半导体装置中，上部阻挡层15的高电阻层15b由InGaP系材料形成，夹层25由AlGaAs系材料形成。通过这种构成，在栅绝缘膜16和p型低电阻区域15d之间的界面中的界面态密度很低，进一步地，在栅绝缘膜16和夹层25之间的界面中的界面态密度可以很高。因此，可以形成电流阻挡区域。
如上所述，通过在上部阻挡层15和栅绝缘膜16之间夹设夹层25，其上形成电流阻挡区域的最上面半导体层和经由栅绝缘膜16与栅极20相对的半导体层可以被形成为彼此不同的层。然后，通过由不同的材料分别形成其上形成电流阻挡区域的最上面半导体层和经由栅绝缘膜与栅极相对的半导体层，可以同时实现在栅极下的界面态密度降低和电流阻挡区域。
在本实施方案中，说明了其中夹设的夹层25适用于第一实施方案中的半导体装置的构成的情况。然而，这种构成也可以适用于第二至第十二实施方案的半导体装置。
与阻挡层不同的导电型
在上述实施方案中，说明了其中沟道层中的载流子是电子的构成的情况。然而，本公开的半导体装置可以适用于其中载流子是空穴的构成的情况。通过在上述实施方案中用与阻挡层不同的导电型替换杂质的导电型和能带的说明，本公开可以适用于其中载流子是空穴的情况。
本公开的实施方案还可以具有以下构成。
(1)一种半导体装置，包括：
沟道层；
高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
第一导电型的低电阻区域，它设置在所述高电阻层的表面层上，并且由包含第一导电型杂质的半导体形成；
源极和漏极，它们与所述高电阻层连接，并且在所述低电阻区域夹在其间的位置；
栅绝缘膜，它设置在所述低电阻区域上；
栅极，它经由所述栅绝缘膜设置在所述低电阻区域上；和
电流阻挡区域，它形成在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间。
(2)如(1)所述的半导体装置，
其中所述电流阻挡区域由耗尽层形成，所述耗尽层通过在所述高电阻层和所述栅绝缘膜中形成的界面态形成在所述高电阻层的表面上。
(3)如(2)所述的半导体装置，还包括：
在所述电流阻挡区域上的所述栅绝缘膜内的间隙。
(4)如(2)所述的半导体装置，还包括：
在所述电流阻挡区域上的所述栅绝缘膜内的功函数比所述栅极高的金属层。
(5)如(1)所述的半导体装置，
其中所述电流阻挡区域由第一导电型杂质的扩散区域形成。
(6)如(1)所述的半导体装置，
其中不同于所述栅绝缘膜的绝缘膜设置在所述电流阻挡区域上。
(7)如(1)～(6)中任一项所述的半导体装置，
其中所述电流阻挡区域的表面层由不同于所述高电阻层的半导体层形成。
(8)如(7)所述的半导体装置，包括：
在所述栅极正下方位置以外的所述高电阻层和所述栅绝缘膜之间的夹层，
其中所述电流阻挡区域从所述夹层的表面形成在所述栅绝缘膜和所述夹层的界面中。
(9)一种半导体装置，包括：
沟道层；
高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
源极和漏极，它们与所述高电阻层连接；
栅绝缘膜，它设置在所述高电阻层上；
栅极，它经由所述栅绝缘膜设置在所述源极和所述漏极之间的所述高电阻层上；和
电流阻挡区域，它形成在所述栅极正下方位置以外的所述源极和所述漏极之间。
(10)一种制造半导体装置的方法，包括：
在沟道层上形成高电阻层，所述高电阻层由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
在所述高电阻层的表面层上形成第一导电型的低电阻区域，第一导电型的低电阻区域由包含第一导电型杂质的半导体形成；
形成源极和漏极，它们与所述高电阻层连接并且在所述低电阻区域夹在其间的位置；
在所述低电阻区域上形成栅绝缘膜；
经由所述栅绝缘膜在所述低电阻区域上形成栅极；和
在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间形成电流阻挡区域。
(11)一种制造半导体装置的方法，包括：
在所述沟道层上形成高电阻层，所述高电阻层由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
形成源极和漏极，它们与所述高电阻层连接；
在所述高电阻层上形成栅绝缘膜；
经由所述栅绝缘膜在所述源极和所述漏极之间的所述高电阻层上形成栅极；和
在所述栅极正下方位置以外的所述源极和所述漏极之间形成电流阻挡区域。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求书或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (11)

1.一种半导体装置，包括：
沟道层；
高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
第一导电型的低电阻区域，它设置在所述高电阻层的表面层上，并且由包含第一导电型杂质的半导体形成；
源极和漏极，它们与所述高电阻层连接，并且在所述低电阻区域夹在其间的位置；
栅绝缘膜，它设置在所述低电阻区域上；
栅极，它经由所述栅绝缘膜设置在所述低电阻区域上；和
电流阻挡区域，它形成在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间。
2.如权利要求1所述的半导体装置，
其中所述电流阻挡区域由耗尽层形成，所述耗尽层通过在所述高电阻层和所述栅绝缘膜中形成的界面态形成在所述高电阻层的表面上。
3.如权利要求2所述的半导体装置，还包括：
在所述电流阻挡区域上的所述栅绝缘膜内的间隙。
4.如权利要求2所述的半导体装置，还包括：
在所述电流阻挡区域上的所述栅绝缘膜内的功函数比所述栅极高的金属层。
5.如权利要求1所述的半导体装置，
其中所述电流阻挡区域由第一导电型杂质的扩散区域形成。
6.如权利要求1所述的半导体装置，
其中不同于所述栅绝缘膜的绝缘膜设置在所述电流阻挡区域上。
7.如权利要求1所述的半导体装置，
其中所述电流阻挡区域的表面层由不同于所述高电阻层的半导体层形成。
8.如权利要求7所述的半导体装置，包括：
在所述栅极正下方位置以外的所述高电阻层和所述栅绝缘膜之间的夹层，
其中所述电流阻挡区域从所述夹层的表面形成在所述栅绝缘膜和所述夹层的界面中。
9.一种半导体装置，包括：
沟道层；
高电阻层，它设置在所述沟道层上，并且由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
源极和漏极，它们与所述高电阻层连接；
栅绝缘膜，它设置在所述高电阻层上；
栅极，它经由所述栅绝缘膜设置在所述源极和所述漏极之间的所述高电阻层上；和
电流阻挡区域，它形成在所述栅极正下方位置以外的所述源极和所述漏极之间。
10.一种制造半导体装置的方法，包括：
在沟道层上形成高电阻层，所述高电阻层由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
在所述高电阻层的表面层上形成第一导电型的低电阻区域，第一导电型的低电阻区域由包含第一导电型杂质的半导体形成；
形成源极和漏极，它们与所述高电阻层连接并且在所述低电阻区域夹在其间的位置；
在所述低电阻区域上形成栅绝缘膜；
经由所述栅绝缘膜在所述低电阻区域上形成栅极；和
在所述低电阻区域和所述源极之间以及所述低电阻区域和所述漏极之间形成电流阻挡区域。
11.一种制造半导体装置的方法，包括：
在所述沟道层上形成高电阻层，所述高电阻层由导带位置比形成所述沟道层的半导体高的高电阻的半导体形成；
形成源极和漏极，它们与所述高电阻层连接；
在所述高电阻层上形成栅绝缘膜；
经由所述栅绝缘膜在所述源极和所述漏极之间的所述高电阻层上形成栅极；和
在所述栅极正下方位置以外的所述源极和所述漏极之间形成电流阻挡区域。
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