CN109979999A - 增强型高电子迁移率晶体管元件 - Google Patents

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Abstract

本发明提供一种增强型高电子迁移率晶体管元件，其包括基板、通道层、第一阻挡层、栅极、源极与漏极。通道层配置于基板上。第一阻挡层配置于通道层上。至少一沟渠穿过第一阻挡层并延伸至通道层中。栅极配置于第一阻挡层上、填入至少一沟渠并与通道层接触。源极与漏极配置于栅极两侧的第一阻挡层以及通道层中。本发明可改善因刻蚀不稳造成的电性不均，并降低元件开启时的通道电阻。

Description

增强型高电子迁移率晶体管元件
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种增强型(enhancementmode)高电子迁移率晶体管(high electron mobility transistor；HEMT)元件。
背景技术
近年来，以III-V族化合物半导体为基础的HEMT元件因为其低阻值、高崩溃电压以及快速开关切换频率等特性，在高功率电子元件领域被广泛地应用。
HEMT元件可分为消耗型或常开型晶体管元件，以及增强型或常关型晶体管元件。增强型晶体管元件因为其提供的附加安全性以及其更易于由简单、低成本的驱动电路来控制，因而在业界获得相当大的关注。一般而言，在增强型晶体管元件中，嵌入式栅极受限于需要精密控制刻蚀深度及刻蚀工艺的不稳定，会造成起始电压较高，且开启时的通道电阻较高。
发明内容
有鉴于此，本发明提供一种增强型HEMT元件，可改善因刻蚀不稳造成的电性不均，并降低元件开启时的通道电阻。
本发明提供一种增强型HEMT元件，其包括基板、通道层、第一阻挡层、栅极、源极与漏极。通道层配置于基板上。第一阻挡层配置于通道层上。至少一沟渠穿过第一阻挡层并延伸至通道层中。栅极配置于第一阻挡层上、填入至少一沟渠并与通道层接触。源极与漏极配置于栅极两侧的第一阻挡层以及通道层中。
在本发明的一实施例中，上述增强型HEMT元件更包括负电区，其配置于通道层中且环绕至少一沟渠的侧壁与底部。
在本发明的一实施例中，上述负电区包括氟离子。
在本发明的一实施例中，上述增强型HEMT元件更包括钝化层，其配置于栅极与第一阻挡层之间。
在本发明的一实施例中，上述钝化层包括氧化硅、氮化硅、氮氧化硅、氧化铝或其组合。
在本发明的一实施例中，上述栅极包括下部栅极以及上部栅极。下部栅极配置于至少一沟渠中。上部栅极配置于下部栅极上，其中介电层配置于下部栅极与上部栅极之间。
在本发明的一实施例中，上述增强型HEMT元件更包括第二阻挡层，其配置于至少一沟渠中，且被下部栅极所环绕。
在本发明的一实施例中，上述第二阻挡层具有闪锌(zinc blende)结构。
在本发明的一实施例中，上述第二阻挡层的材料包括AlxGayIn1-x-yN，x≧0，y≧0，且x+y≦1。
在本发明的一实施例中，上述介电层的材料包括氧化铝。
在本发明的一实施例中，上述介电层更配置于上部栅极与第一阻挡层之间。
在本发明的一实施例中，上述增强型HEMT元件更包括钝化层，其配置于介电层与第一阻挡层之间。
在本发明的一实施例中，上述至少一沟渠包括彼此分开的二沟渠，且二沟渠之间的距离小于或等于1微米。
在本发明的一实施例中，上述增强型HEMT元件更包括负电区，其配置于二沟渠之间的通道层中。
本发明另提供一种增强型HEMT元件，其包括通道层、第一阻挡层、栅极、第二阻挡层、源极与漏极。通道层配置于基板上。第一阻挡层配置于通道层上，其中至少一沟渠穿过第一阻挡层并延伸至通道层中。栅极配置于第一阻挡层上并填入至少一沟渠。第二阻挡层配置于栅极与通道层之间。源极与漏极配置于栅极两侧的第一阻挡层以及通道层中。
在本发明的一实施例中，上述第二阻挡层具有闪锌结构。
在本发明的一实施例中，上述第二阻挡层具有纤锌结构。
在本发明的一实施例中，上述第二阻挡层带有负电。
在本发明的一实施例中，上述第二阻挡层不带电。
在本发明的一实施例中，上述栅极包括下部栅极以及上部栅极。下部栅极配置于至少一沟渠中。上部栅极配置于下部栅极上。介电层配置于下部栅极与上部栅极之间。
基于上述，在一些增强型HEMT元件中，将栅极设计为与通道层实体接触，进一步地说，增强型HEMT元件开启时的电流，通过栅极传导，可改善因刻蚀不稳造成的电性不均，并降低元件开启时的通道电阻。此外，在一些增强型HEMT元件中，于下部栅极周围设置负电区、无极性结构或高阻挡层，可大幅提高临界电压并有效降低漏电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1D是依照本发明一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
图2是依照本发明一实施例所绘示的一种增强型HEMT元件的剖面示意图。
图3A至图3C是依照本发明另一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
图4是依照本发明另一实施例所绘示的一种增强型HEMT元件的剖面示意图。
图5A至图5E是依照本发明又一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
图6是依照本发明又一实施例所绘示的一种增强型HEMT元件的剖面示意图。
图7A至图7F是依照本发明又一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
图8A至图8D是依照本发明一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
图9是依照本发明一实施例所绘示的一种增强型HEMT元件的剖面示意图。
图10是依照本发明另一实施例所绘示的一种增强型HEMT元件的剖面示意图。
附图标号
10、11、12、13、14、15、16、17、18、19：增强型HEMT元件
100：基板
102：缓冲层
104：通道层
105：二维电子气
106、402、500、501：阻挡层
108：钝化层
110、302a、302b：沟渠
200、304a、304b、404、502：下部栅极
204、306、406、504：介电层
206、308、408、506：上部栅极
300：负电区
400：间隙壁
D：漏极
G：栅极
S：源极
具体实施方式
图1A至图1D是依照本发明一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
首先，请参照图1A，于基板100上依序形成通道层104以及阻挡层106。在一实施例中，基板100的材料包括蓝宝石、Si、SiC或GaN。在一实施例中，通道层104的材料包括III族氮化物或III-V族化合物半导体材料。例如，通道层104的材料包括GaN。此外，通道层104可以是经掺杂或未经掺杂的层。在一实施例中，通道层104的形成方法包括进行外延成长工艺。
在一实施例中，于基板100与通道层104之间视情况形成缓冲层102，以减少基板100和通道层104之间的晶格常数差异和热膨胀系数差异。在一实施例中，缓冲层102的材料包括III族氮化物或III-V族化合物半导体材料。例如，缓冲层102的材料包括AlInGaN、AlGaN、AlInN、InGaN、AlN、GaN或其组合。此外，缓冲层102可具有单层或多层结构。在一实施例中，缓冲层102的形成方法包括进行外延成长工艺。
在一实施例中，阻挡层106的材料包括III族氮化物或III-V族化合物半导体材料。例如，阻挡层106的材料包括AlInGaN、AlGaN、AlInN、AlN或其组合。在一实施例中，阻挡层106的材料包括AlxGayIn1-x-yN，x≧0，y≧0，且x+y≦1。在一实施例中，阻挡层106具有闪锌(zinc blende)结构或无极性结构。在另一实施例中，阻挡层106具有纤锌(wurtzite)结构或极性结构。在一实施例中，阻挡层106的形成方法包括进行外延成长工艺。
请继续参照图1A，于阻挡层106以及通道层104中形成源极S与漏极D。在一实施例中，源极S与漏极D形成为穿过阻挡层106以及部分通道层104。在一实施例中，源极S与漏极D的材料包括金属(例如Al、Ti、Ni、Au或其合金)，或其他可与III-V族化合物半导体形成欧姆接触(Ohmic contact)的材料。在一实施例中，源极S与漏极D的形成方法包括先于阻挡层106以及通道层104中形成开口，于开口中填入欧姆金属层，再进行回火工艺。
接着，请参照图1B，于阻挡层106上形成钝化层108。在一实施例中，钝化层108的材料包括氧化硅、氮化硅、氮氧化硅或其组合。此外，钝化层108可具有单层或多层结构。在一实施例中，钝化层108的形成方法包括进行合适的沉积工艺，如化学气相沉积(CVD)工艺。
接着，在钝化层108、阻挡层106以及通道层104中形成沟渠110。在一实施例中，沟渠110穿过钝化层108以及阻挡层106，并延伸至部分通道层104中。此外，沟渠110可具有倾斜侧壁或实质上垂直侧壁。在一实施例中，形成沟渠110的方法包括对钝化层108、阻挡层106以及通道层104进行图案化工艺，例如光刻刻蚀工艺。
然后，请参照图1C，于通道层104中形成负电区112，且负电区112环绕沟渠110的侧壁与底部。在一实施例中，使邻接沟渠110的侧壁与底部的部分通道层104带有负电。也就是说，负电区112仍视为通道层104的一部分。在一实施例中，负电区112也形成于阻挡层106中，亦即，使邻接沟渠110的侧壁的部分阻挡层106带有负电。在一实施例中，形成负电区112的方法包括进行离子植入工艺，其中植入离子包括氟离子。
继之，请参照图1D，于钝化层108上形成栅极G，且栅极G填入沟渠110中。在一实施例中，栅极G包括沟渠110内的下部栅极以及沟渠110外的上部栅极，且下部栅极的宽度小于上部栅极的宽度。下部栅极的宽度例如是介于1纳米至10微米之间(例如介于0.1微米至5微米之间)。在一实施例中，下部栅极与通道层104中的二维电子气(2DEG)105接触，且被通道层104中的负电区112所围绕。在一实施例中，栅极G的材料包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)或其他可与III-V族化合物半导体形成萧特基接触(Schottky contact)的材料。在一实施例中，形成栅极G的方法包括于钝化层108上形成栅极材料层，并对栅极材料层进行图案化工艺(例如光刻刻蚀工艺)。至此，完成本发明的增强型HEMT元件10的制作。
在一实施例中，视工艺需求，也可省略形成负电区112的步骤，而形成增强型HEMT元件11，如图2所示。
图3A至图3C是依照本发明另一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
首先，请参照图3A，提供如图1C的结构。接着，请参照图3B，于沟渠110中形成下部栅极200。在一实施例中，下部栅极200的材料包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)或其他可与III-V族化合物半导体形成萧特基接触(Schottky contact)的材料。在一实施例中，下部栅极200的形成方法包括于钝化层108上形成下部栅极材料层，且下部栅极材料层填满沟渠110。然后，以钝化层108为研磨罩幕，进行化学机械研磨(CMP)工艺，以移除沟渠110外的下部栅极材料层。在一实施例中，下部栅极200的表面低于钝化层108的表面。
然后，请参照图3C，于钝化层108上视情况形成介电层202。在一实施例中，介电层202不仅覆盖钝化层108的表面，更覆盖下部栅极200的表面。在一实施例中，介电层202的材料包括氧化铝、氧化铪、氧化锆等高介电系数材料。此外，介电层202可具有单层或多层结构。在一实施例中，介电层202的形成方法包括进行合适的沉积工艺，如化学气相沉积工艺或原子层沉积(ALD)工艺。
继之，于介电层202上形成上部栅极204。在一实施例中，上部栅极204的材料包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)等材料。在一实施例中，形成上部栅极204的方法包括于介电层202上形成上部栅极材料层，并对上部栅极材料层进行图案化工艺(例如光刻刻蚀工艺)。在一实施例中，上部栅极204、介电层202以及下部栅极200构成栅极G，其中下部栅极200与通道层104中的二维电子气105接触，且被通道层104中的负电区112所围绕。此外，上部栅极204与下部栅极200的材料可相同或不同。至此，完成本发明的增强型HEMT元件12的制作。
在一实施例中，视工艺需求，也可省略形成负电区112的步骤，而形成增强型HEMT元件13，如图4所示。
图5A至图5E是依照本发明又一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
首先，请参照图5A，提供如图1A的结构。接着，请参照图5B，于阻挡层106形成负电区300。在一实施例中，使负电区300对应于后续形成沟渠302a、302b(绘示于图5C)的部分阻挡层106带有负电。也就是说，负电区300仍视为阻挡层106的一部分。在一实施例中，形成负电区300的方法包括进行离子植入工艺，其中植入离子包括氟离子。
然后，请参照图5C，于阻挡层106上形成钝化层108。接着，在钝化层108、阻挡层106以及通道层104中形成沟渠302a、302b。在一实施例中，沟渠302a、302b穿过钝化层108以及阻挡层106，并延伸至部分通道层104中。在一实施例中，沟渠302a、302b彼此分开，且负电区300配置于沟渠302a、302b之间的阻挡层106中。在一实施例中，沟渠302a、302b的宽度例如是介于1纳米至10微米之间(例如介于0.1微米至5微米之间)，且沟渠302a、302b之间的距离小于或等于1微米。在一实施例中，形成沟渠302a、302b的方法包括对钝化层108、阻挡层106以及通道层104进行图案化工艺，例如光刻刻蚀工艺。
继之，请参照图5D，于沟渠302a、302b中形成下部栅极304a、304b。下部栅极304a、304b的材料与形成方法与下部栅极200的材料与形成方法类似，于此不再赘述。
然后，请参照图5E，于钝化层108以及下部栅极304a、304b上视情况形成介电层306。接着，于介电层306上形成上部栅极308。介电层306、上部栅极308的材料与形成方法与介电层202、上部栅极204的材料与形成方法类似，于此不再赘述。在一实施例中，上部栅极308、介电层306以及下部栅极304a、304b构成栅极G，其中下部栅极304a、304b与通道层104中的二维电子气105接触，且下部栅极304a、304b之间夹有负电区300。至此，完成本发明的增强型HEMT元件14的制作。
在一实施例中，视工艺需求，也可省略形成负电区300的步骤，而形成增强型HEMT元件15，如图6所示。
图7A至图7F是依照本发明又一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
首先，请参照图7A，提供如图1B的结构。接着，请参照图7B，于沟渠110的侧壁形成间隙壁400。更具体地说，间隙壁400形成为覆盖沟渠110的侧壁而裸露出沟渠110的底面。在一实施例中，间隙壁400的材料包括氧化硅、氮化硅、氮氧化硅或其组合。此外，间隙壁400可具有单层或多层结构。在一实施例中，间隙壁400的形成方法包括于阻挡层108以及沟渠110的表面上形成间隙壁材料层，再对间隙壁材料层进行非等向性刻蚀工艺。
然后，请参照图7C，于沟渠110中形成阻挡层402。在一实施例中，阻挡层402的材料包括III族氮化物或III-V族化合物半导体材料。在一实施例中，阻挡层402材料包括AlxGayIn1-x-yN，x≧0，y≧0，且x+y≦1。在一实施例中，阻挡层402具有闪锌(zinc blende)结构或无极性结构。在一实施例中，阻挡层402的形成方法包括进行外延再成长工艺。更具体地说，被间隙壁400覆盖的沟渠110的侧壁不会成长或形成任何外延层。因此，未被间隙壁400覆盖的沟渠110的底面(或沟渠110的底面所裸露出的通道层104的表面)可作为形成阻挡层402的再成长表面。
然后，请参照图7D，于上述外延再成长工艺之后，移除间隙壁400。在一实施例中，移除间隙壁400的方法包括进行合适的刻蚀工艺。
之后，请参照图7E，于沟渠110中形成下部栅极404。更具体地说，下部栅极404形成为环绕阻挡层402。在一实施例中，下部栅极404的材料包括金属或金属氮化物(例如Ta、TaN、Ti、TiN、W、Pd、Ni、Au、Al或其组合)、金属硅化物(例如WSix)或其他可与III-V族化合物半导体形成萧特基接触(Schottky contact)的材料。在一实施例中，下部栅极404的形成方法包括于钝化层108以及阻挡层402上形成下部栅极材料层，且下部栅极材料层填满沟渠110。然后，以阻挡层402为研磨罩幕，进行化学机械研磨(CMP)工艺，以移除沟渠110外的下部栅极材料层。在一实施例中，下部栅极404的表面与阻挡层402的表面大致上齐平。在一实施例中，阻挡层402的宽度例如是介于1纳米至10微米之间(例如介于0.1微米至5微米之间)，且呈间隙壁形式的下部栅极404的宽度例如是介于1纳米至10微米之间(例如介于0.1微米至5微米之间)。
然后，请参照图7F，于钝化层108以及下部栅极404上视情况形成介电层406。接着，于介电层406上形成上部栅极408。介电层406、上部栅极408的材料与形成方法与介电层202、上部栅极204的材料与形成方法类似，于此不再赘述。在一实施例中，上部栅极408、介电层406以及下部栅极404构成栅极G，其中下部栅极404与通道层104中的二维电子气105接触，且下部栅极404环绕或具有无极性结构的阻挡层402。至此，完成本发明的增强型HEMT元件16的制作。
在上述的增强型HEMT元件中，将栅极设计为与通道层实体接触，进一步地说，增强型HEMT元件开启时的电流，通过栅极传导，可改善因刻蚀不稳造成的电性不均，并降低元件开启时的通道电阻。此外，于下部栅极周围设置负电区或无极性结构，可大幅提高临界电压并有效降低漏电流。
图8A至图8D是依照本发明一实施例所绘示的一种增强型HEMT元件的形成方法的剖面示意图。
首先，请参照图8A，提供如图1B的结构。接着，请参照图8B，于沟渠110中形成阻挡层500。在一实施例中，阻挡层500的材料包括III族氮化物或III-V族化合物半导体材料。在一实施例中，阻挡层500材料包括AlxGayIn1-x-yN，x≧0，y≧0，且x+y≦1。在一实施例中，阻挡层500具有闪锌(zinc blende)结构或无极性结构。在另一实施例中，阻挡层500具有纤锌(wurtzite)结构或极性结构。在一实施例中，阻挡层500的形成方法包括进行外延再成长工艺。更具体地说，未被钝化层108覆盖的沟渠110的侧壁与底面(或沟渠110的侧壁与底面所裸露出的通道层104与阻挡层106的表面)可作为形成阻挡层402的再成长表面，以再成长阻挡层500于沟渠110的侧壁与底面上。在一实施例中，于外延再成长工艺中，可同步进行离子植入工艺(植入离子包括氟离子)，使阻挡层500再成长为带有负电的阻挡层500。
之后，请参照图8C，于沟渠110中的阻挡层500上形成下部栅极502。下部栅极502的材料与形成方法与下部栅极200的材料与形成方法类似，于此不再赘述。
然后，请参照图8D，于钝化层108以及下部栅极502上视情况形成介电层504。接着，于介电层504上形成上部栅极506。介电层504、上部栅极506的材料与形成方法与介电层202、上部栅极204的材料与形成方法类似，于此不再赘述。在一实施例中，上部栅极506、介电层504以及下部栅极502构成栅极G。至此，完成本发明的增强型HEMT元件17的制作。
在一实施例中，视工艺需求，阻挡层500也可形成为不带电的阻挡层501，而形成增强型HEMT元件18，如图9所示。
在一实施例中，视工艺需求，也可省略形成介电层504的步骤，而形成增强型HEMT元件19，如图10所示。在一实施例中，栅极G与阻挡层500实体接触。
在上述的增强型HEMT元件中，于栅极与通道层之间设置高阻挡层，可大幅提高临界电压并有效降低漏电流。
以下，将参照图1D、图2、图3C、图4、图5E、图6以及图7F说明本发明的一些结构。在一实施例中，本发明提供一种增强型HEMT元件10/11/12/13/14/15/16，其包括基板100、通道层104、阻挡层106、栅极G、源极S与漏极D。通道层104配置于基板100上。阻挡层106配置于通道层104上。至少一沟渠110/302a/302b穿过阻挡层106并延伸至通道层104中。在一实施例中，至少一沟渠110/302a/302b的底面低于通道层104中的二维电子气105。栅极G配置于阻挡层104上、填入至少一沟渠110/302a/302b并与通道层104接触。源极S与漏极D配置于栅极G两侧的阻挡层106以及通道层104中。在一实施例中，源极S与漏极D电连接至通道层104中二维电子气105。
在一实施例中，增强型HEMT元件10/12更包括负电区112，其配置于通道层104中且环绕至少一沟渠110的侧壁与底部。负电区112包括氟离子。
在一实施例中，在增强型HEMT元件14/15中，至少一沟渠包括彼此分开的沟渠302a、302b，且沟渠302a、302b之间的距离小于或等于1微米。在一实施例中，增强型HEMT元件14更包括负电区300，其配置于沟渠302a、302b之间的通道层104中。
在一实施例中，增强型HEMT元件10/11/12/13/14/15/16更包括钝化层108，配置于栅极G与阻挡层104之间。更具体地说，钝化层108配置于栅极G的上部电极与阻挡层104之间。在一实施例中，钝化层108包括氧化硅、氮化硅、氮氧化硅或其组合。
在一实施例中，增强型HEMT元件12/13/14/15/16中，栅极G包括下部栅极200/304a/304b/404、介电层202/306/406以及上部栅极204/308/408，下部栅极200/304a/304b/404配置于至少一沟渠110/302a/302b中，上部栅极204/308/408配置于下部栅极200/304a/304b/404上，且介电层202/306/406配置于下部栅极与上部栅极之间。介电层202/306/406的材料包括氧化铝。在一实施例中，介电层202/306/406更配置于上部栅极204/308/408与阻挡层106之间。此外，钝化层108配置于介电层202/306/406与阻挡层106之间。
在一实施例中，在增强型HEMT元件16更包括阻挡层402，其配置于至少一沟渠110中，且被下部栅极404所环绕。阻挡层402具有闪锌结构。阻挡层402的材料包括AlxGayIn1-x- yN，x≧0，y≧0，且x+y≦1。
以下，将参照图8D、图9以及图10说明本发明的替代性结构。在一实施例中，本发明提供一种增强型HEMT元件17/18/19，其包括基板100、通道层104、阻挡层106、阻挡层500/501、栅极G、源极S与漏极D。通道层104配置于基板100上。阻挡层106配置于通道层104上，其中至少一沟渠110穿过阻挡层106并延伸至通道层104中。栅极G配置于阻挡层106上并填入至少一沟渠110中。在一实施例中，栅极G包括下部栅极502、介电层504以及上部栅极506，下部栅极502配置于至少一沟渠110中，上部栅极506配置于下部栅极502上，且介电层504配置于下部栅极506与上部栅极502之间。
阻挡层500/501配置于栅极G与通道层104之间。阻挡层500/501具有闪锌结构或纤锌结构。阻挡层500/501的材料包括AlxGayIn1-x-yN，x≧0，y≧0，且x+y≦1。在一实施例中，阻挡层500带有负电。在另一实施例中，阻挡层501不带电。源极S与漏极D配置于栅极G两侧的阻挡层106以及通道层104中。在一实施例中，源极S与漏极D电连接至通道层104中二维电子气105。
综上所述，在一些增强型HEMT元件中，将栅极设计为与通道层实体接触，进一步地说，增强型HEMT元件开启时的电流，通过栅极传导，可改善因刻蚀不稳造成的电性不均，并降低元件开启时的通道电阻。此外，在一些增强型HEMT元件中，于下部栅极周围设置负电区、无极性结构或高阻挡层，可大幅提高临界电压并有效降低漏电流。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种增强型高电子迁移率晶体管元件，其特征在于，包括：
一通道层，配置于一基板上；
一第一阻挡层，配置于该通道层上，其中至少一沟渠穿过该第一阻挡层并延伸至该通道层中；
一栅极，配置于该第一阻挡层上、填入该至少一沟渠并与该通道层接触；以及
一源极与一漏极，配置于该栅极两侧的该第一阻挡层以及该通道层中。
2.如权利要求1所述的增强型高电子迁移率晶体管元件，其特征在于，更包括一负电区，其配置于该通道层中且环绕该至少一沟渠的侧壁与底部。
3.如权利要求1所述的增强型高电子迁移率晶体管元件，其特征在于，该栅极包括：
一下部栅极，配置于该至少一沟渠中；以及
一上部栅极，配置于该下部栅极上，
其中一介电层配置于该下部栅极与该上部栅极之间。
4.如权利要求3所述的增强型高电子迁移率晶体管元件，其特征在于，更包括一第二阻挡层，其配置于该至少一沟渠中，且被该下部栅极所环绕。
5.如权利要求4所述的增强型高电子迁移率晶体管元件，其特征在于，该第二阻挡层具有闪锌结构。
6.如权利要求3所述的增强型高电子迁移率晶体管元件，其特征在于，该介电层更配置于该上部栅极与该第一阻挡层之间。
7.如权利要求3所述的增强型高电子迁移率晶体管元件，其特征在于，更包括一钝化层，其配置于该介电层与该第一阻挡层之间。
8.如权利要求1所述的增强型高电子迁移率晶体管元件，其特征在于，该至少一沟渠包括彼此分开的二沟渠，且该二沟渠之间的距离小于或等于1微米。
9.如权利要求8所述的增强型高电子迁移率晶体管元件，其特征在于，更包括一负电区，其配置于该二沟渠之间的该通道层中。
10.一种增强型高电子迁移率晶体管元件，其特征在于，包括：
一通道层，配置于一基板上，其中该通道层包括二维电子气；
一第一阻挡层，配置于该通道层上，其中至少一沟渠穿过该第一阻挡层并延伸至该通道层中；
一栅极，配置于该第一阻挡层上并填入该至少一沟渠；
一第二阻挡层，配置于该栅极与该通道层之间，且位于该至少一沟渠的侧壁以及底部上；以及
一源极与一漏极，配置于该栅极两侧的该第一阻挡层以及该通道层中。
11.如权利要求10所述的增强型高电子迁移率晶体管元件，其特征在于，该第二阻挡层具有闪锌结构或纤锌结构。
12.如权利要求10所述的增强型高电子迁移率晶体管元件，其特征在于，该第二阻挡层带有负电或不带电。
13.如权利要求10所述的增强型高电子迁移率晶体管元件，其特征在于，该栅极包括：
一下部栅极，配置于该至少一沟渠中；以及
一上部栅极，配置于该下部栅极上，
其中一介电层配置于该下部栅极与该上部栅极之间。
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