KR20220005188A - 반도체 다이 형성 방법 및 그의 반도체 소자 - Google Patents

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이종운
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Abstract

본 발명은 레이저 그루빙(grooving) 공정을 생략할 수 있게 하여 실리콘 데브리스(Si debris)가 전혀 발생하지 않도록 하면서 반도체 다이를 형성할 수 있는 방법을 개시한다. 본 발명의 반도체 다이 형성방법은, 반도체 다이 영역, 실링 영역과 스크라이브 라인 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 금속 패드 및 테스트 패드를 형성하는 단계; 상기 층간 절연막, 상기 금속 패드 및 테스트 패드 상에 패시베이션 절연막을 형성하는 단계; 상기 실링 영역과 상기 스크라이브 라인 영역 사이에 존재하는 상기 패시베이션 절연막 및 상기 층간 절연막을 소정 깊이만큼 플라즈마 에칭 공정에 의해 식각하는 제1 식각 단계; 상기 금속 패드와 상기 테스트 패드를 노출하도록 상기 패시베이션 절연막을 패터닝하는 제2 식각 단계; 상기 금속 패드 상에 범프를 형성하는 단계; 및 기계적 소잉(sawing)에 의해 상기 스크라이브 라인 영역을 제거하면서 상기 반도체 기판을 분리하는 단계를 포함하여 수행된다.

Description

반도체 다이 형성 방법 및 그의 반도체 소자{Method for forming semiconductor die and semiconductor device thereof}
본 발명은 반도체 다이(die) 형성 방법에 관한 것으로, 특히 스크라이브 라인(scribe line) 영역의 층간 절연막이 에칭된 반도체 웨이퍼를 제공함으로써 버(burr) 또는 실리콘 데브리스(Si debris)가 전혀 발생하지 않도록 하면서 반도체 다이를 형성할 수 있는 방법에 관한 것이다.
디스플레이 장치의 고해상도에 따라 디스플레이 IC는 미세패턴을 요구하게 되었고, 이러한 미세 패턴을 구현하기 위해서는 패턴 사이의 쇼트 방지는 반드시 필요하다고 할 것이다. 즉 디스플레이 IC의 소형화에 따라 배선 간의 피치(pitch)가 줄어들수록 절연 문제는 매우 중요한 문제이기 때문이다.
도 7은 종래 기술에 따른 블레이드 다이싱 공정 통해 소자를 분리하는 공정이다. 그러나 칩 크기가 작아지고, 반도체 소자에 절연막을 사용하면서, 다이아몬드 블레이드 소잉 공정은 여러가지 문제점이 대두 되었다. 블레이드 다이싱(350) 공정에서는 크랙(140)이 발생하여 반도체 소자 영역까지 영향이 미쳐 추후 소자에 불량이 발생할 수 있다. 또 블레이드 다이싱(350) 공정시 스크라이브 라인(115)의 테스트 패턴에 있는 메탈 및 절연막 영역을 소잉하게 되는데, 이때 소잉 시 발생되는 버(burr) 또는 부산물(130)이 소자영역까지 발생될 수 있어 추후 소자 작동 시 쇼트 및 절연 역할에 문제가 생길 수 있다. 실리콘 데브리스(Si debris) 또는 버(burr)는 패시베이션 절연막(80) 위에 형성되는 잔해나 파편(Si debris), 버(burr) 등을 의미하며, 이는 구리 또는 알루미늄 등의 금속 성분과 실리콘 원소가 결합된 파생물이라 할 수 있다. 이러한 버(burr) 또는 실리콘 데브리스는 후속 공정에서 패키징 불량을 초래할 수 있다.
본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 종래에 블레이드 다이싱 공정에 의한 실리콘 데브리스 또는 버(burr)가 발생하는 것을 완전히 제거하면서 반도체 다이를 형성하는 것이다.
본 발명의 다른 목적은 반도체 다이 형성을 위해 블레이드 다이싱 공정을 진행시 층간 절연막의 액티브 영역에 기계적인 스트레스가 확대되는 문제를 방지하여, 반도체 다이의 불량율을 최소화하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명은, 반도체 다이 영역, 실링 영역과 스크라이브 라인 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 금속 패드 및 테스트 패드를 형성하는 단계; 상기 층간 절연막, 상기 금속 패드 및 테스트 패드 상에 패시베이션 절연막을 형성하는 단계; 상기 실링 영역과 상기 스크라이브 라인 영역 사이에 존재하는 상기 패시베이션 절연막 및 상기 층간 절연막을 소정 깊이만큼 플라즈마 에칭 공정에 의해 식각하는 제1 식각 단계; 상기 금속 패드와 상기 테스트 패드를 노출하도록 상기 패시베이션 절연막을 패터닝하는 제2 식각 단계; 상기 금속 패드 상에 범프를 형성하는 단계; 및 기계적 소잉(sawing)에 의해 상기 스크라이브 라인 영역을 제거하면서 상기 반도체 기판을 분리하는 단계를 포함하는 반도체 다이 형성 방법을 제공한다.
바람직하게, 상기 제1 식각 단계는, 상기 반도체 기판 표면이 노출될 때까지 식각한다.
바람직하게, 상기 제1 식각 단계는, 상기 반도체 기판이 노출되지 않도록 상기 층간 절연막이 일부 남아있도록 에칭한다.
바람직하게, 상기 제1 식각 단계는, 상기 층간 절연막의 깊이가 깊어질수록 에칭되는 폭이 좁아지게 에칭한다.
본 발명의 다른 특징에 따르면, 반도체 기판, 층간 절연막, 금속 패드 및 테스트 패드가 형성되며, 상기 층간 절연막 및 금속 패드, 테스트 패드 상에 패시베이션 절연막이 형성된 반도체 소자이고, 상기 반도체 기판이 노출될 때까지 상기 테스트 패드의 양쪽의 층간 절연막을 플라즈마 식각 공정을 이용하여 식각하는 단계; 상기 금속 패드와 상기 테스트 패드가 일부 노출되도록 상기 패시베이션 절연막을 식각하는 단계; 상기 금속 패드 상에 범프를 형성하는 단계; 및 블레이드 다이싱 공정을 사용하여 상기 반도체 기판을 분리하는 단계를 포함하는 반도체 다이 형성 방법을 제공한다.
바람직하게, 상기 플라즈마 식각 공정은 CF4/O2/N2 가스를 조합하여 식각한다.
바람직하게, 상기 패시베이션 절연막을 식각하는 단계 이후, 상기 테스트 패드를 이용하여 상기 반도체 소자의 성능을 테스트하는 단계를 더 포함한다.
바람직하게, 상기 금속 패드 상에 범프를 형성하는 단계 이후, 상기 범프를 이용하여 상기 범프와 상기 금속 패드 연결 상태를 테스트하는 단계를 더 포함한다.
바람직하게, 상기 패시베이션 절연막은 실리콘 질화막과 산화막을 포함한다.
바람직하게, 상기 제1 식각 단계는, 상기 반도체 기판 표면을 오버 에칭 하여 상기 기판의 일부를 식각한다.
바람직하게, 상기 남아 있는 층간 절연막의 두께는 0.2~3um이다.
바람직하게, 상기 층간 절연막은 저 유전 절연막으로 형성한다.
본 발명의 다른 특징에 따르면, 반도체 기판; 상기 반도체 기판 상에 층간 절연막; 상기 층간 절연막 상에 금속 패드 및 테스트 패드; 상기 층간 절연막, 금속 패드 및 테스트 패드 상에 형성되고, 상기 금속 패드 및 테스트 패드의 일부가 노출되도록 패터닝 된 패시베이션 절연막; 상기 테스트 패드의 양 측에 있는 층간 절연막은 식각되어 상기 반도체 기판이 노출된 반도체 소자를 제공한다.
바람직하게, 상기 층간 절연막은, 상기 반도체 기판에 제1 층간 절연막; 및 상기 제1 층간 절연막 위에 제2 층간 절연막을 포함하고, 상기 제1 층간 절연막에는 금속 배선이 형성된다.
바람직하게, 상기 제1 층간 절연막은 저 유전(low-k) 절연막이다.
바람직하게, 상기 제1 층간 절연막과 제2 층간 절연막은 동일한 절연막이다.
바람직하게, 상기 제2 층간 절연막은 상기 제1 층간 절연막보다 유전 상수 값이 크다.
바람직하게, 상기 금속 패드와 연결되는 범프를 더 포함한다.
바람직하게, 상기 층간 절연막의 식각 공정 후, 상기 층간 절연막은 상기 반도체 기판 상에 일정 두께로 존재한다.
이상과 같은 본 발명의 반도체 다이 형성 방법에 따르면, 블레이드 다이싱 공정을 수행하기 전에 스크라이브 라인 영역의 테스트 패드의 양 쪽 에 형성된 층간 절연막을 플라즈마 에칭 함으로써 블레이드 다이싱만으로 반도체 다이를 분리하는 방법 보다 실리콘 데브리스 또는 버(burr), 실리콘 데미지 또는 크랙 등의 문제를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 바람직한 실시 예에 의한 반도체 소자의 단면도
도 2는 도 1의 평면도
도 3은 본 발명의 실시 예에 의한 범프 형성 후 반도체 소자의 단면도
도 4a 내지 도 4e는 본 발명에 따라 반도체 소자의 제조공정을 보인 단면도
도 5a 및 도 5b는 본 발명의 실시 예에 의한 반도체 다이 형성 방법
도 6a 및 도 6b는 본 발명의 다른 실시 예에 의한 반도체 다이 형성 방법
도 7은 종래 기술에 따른 블레이드 다이싱 공정 통해 소자를 분리하는 공정이다.
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1은 본 발명의 바람직한 실시 예에 의한 반도체 소자의 단면도이고, 도 2는 도 1의 평면도이다. 도시된 바와 같이 반도체 소자는, 반도체 다이 영역(Die region, 101, 102)과 스크라이브 라인(Scribe line, 115) 영역과, 실링(seal-ring, 103, 104) 영역을 포함한다.
반도체 다이 영역(Die region, 101, 102)은 신호 처리를 위한 반도체 소자가 형성되는 영역이다. 그래서 신호 처리를 위해 게이트 절연막, 게이트 전극, 컨택 플러그, 금속 배선(30), 비아, 금속 패드(50, 60, 70) 등이 형성된다. 반도체 다이 영역은 다이 영역 1(Die region 1, 101)과 다이 영역 2(Die region 2, 102)로 편의상 나누었다. 다이 영역 1(Die region 1, 101)과 다이 영역 2(Die region 2, 102)은 동일한 반도체 소자가 형성되는 영역이다.
스크라이브 라인 영역(scribe line region, 115)은 반도체 다이 영역에 형성되는 반도체 소자의 성능을 테스트하기 위한 테스트 패턴이 형성되는 영역이다. 또는 식각 공정 후에 잔막 두께를 측정하거나, 패턴 길이 등을 측정할 수 있는 패턴이 형성되거나, 마스크 얼라인을 위한 패턴이 형성되는 영역이다. 스크라이브 라인 영역은 나중에 소잉 공정에 의해 제거되는 영역이다.
실-링 영역(seal-ring region, 103, 104)은 반도체 소자의 다이싱 작업을 할 때 크랙 방지를 위해 필요하다.
반도체 소자는 기판(10)과, 기판(10) 상에 제1 층간 절연막(20)이 형성된다. 제1 층간 절연막(20)은 저 유전(low-k) 절연막을 이용하여 형성할 수 있다. 여기서 저 유전 절연막은 실리콘 산화막보다 유전 상수 값(3.9-4.2)이 작은 물질을 의미한다. 저 유전 절연막으로 SiOF, Organosilicate glass(OSG) 또는 Carbon-doped oxide (CDO, SiOC(H)), 다공성 산화막(porous silicon dioxide), 다공성 organosilicate glass, 스핀-온 유기 폴리머 절연막(Spin-on organic polymeric dielectric) 등을 사용할 수 있다. 이러한 저 유전 절연막은 RC delay를 줄이기 위해 필요하다. 그리고 제1 층간 절연막(20)에 복수의 금속 배선(30)(multi-layer metal: MLM, 30)을 형성한다. 금속 배선(30)은 구리(Cu) 금속 또는 알루미늄(Al) 금속을 사용할 수 있다. 구리 금속이 알루미늄 금속에 비해 비저항이 작기 때문에 많이 사용된다. 금속 배선의 마지막 금속 배선(30f)은 저항을 작게 하기 위해 다른 금속 배선(30)의 두께에 비해 더 두껍게 형성한다.
또 반도체 소자는 마지막 금속 배선(30f) 및 제1 층간 절연막(20)에 제2 층간 절연막(40)이 형성된다. 상기 제1 층간 절연막과 제2 층간 절연막(40)을 합하여 층간 절연막이라 부를 수 있다.
다시 말해, 본 발명의 실시 예에 의한 반도체 소자의 층간 절연막은 제1 및 제2 층간 절연막(20, 40)을 포함하고 있는 것이다. 제2 층간 절연막(40)은 습기 방지를 위해 필요하며, 금속 패드에 와이어 본딩(wire bonding) 시 충격을 완화하기 위해 필요하다. 제1 층간 절연막(20)보다 유전 상수 값이 큰 유전 상수를 갖는다. 또는 제2 층간 절연막(40)은 RC delay를 줄이기 위해서, 제1 층간 절연막(20)과 동일한 절연막을 그대로 사용할 수 있다. 제2 층간 절연막(40)은 두꺼운 실리콘 산화막(Silicon oxide) 또는 실리콘 질화막(Silicon nitride), 또는 실리콘 산화질화막(Silicon oxynitride)을 사용한다.
반도체 다이 영역, 스크라이브 라인 영역, 및 실링 영역에 각각 금속 패드(50, 60) 및 테스트 패드(70)가 각각 형성된다. 금속 패드(50, 60) 및 테스트 패드(70)는 알루미늄(Al) 금속을 사용한다.
제1 및 제2 층간 절연막(20, 40), 금속 패드(50, 60) 및 테스트 패드(70) 상에 패시베이션 절연막(80)이 형성된다. 패시베이션 절연막(80)은 외부 습기로부터 소자를 보호하기 위해 필요하다. 패시베이션 절연막(80)으로 실리콘 산화막(silicon oxide)과 실리콘 질화막을 연달아 증착하여 형성할 수 있다. 즉, 패시베이션 절연막(80)은 실리콘 산화막(Silicon oxide)과 실리콘 질화막(Silicon nitride)의 이중막(double layer)일 수 있다. 또는 실리콘 질화막을 단독으로 이용할 수 있다. 패시베이션 절연막(80)은 제2 층간 절연막(40)과 직접 접촉하여 형성된다. 패시베이션 절연막(80)은 금속 패드(50, 60), 테스트 패드(70)을 감싸면서 형성된다.
본 발명에 따른 반도체 소자는, 패시베이션 절연막(80)을 패터닝하여, 금속 패드(50, 60) 및 테스트 패드(70)가 노출된다.
도 1에서 보듯이 본 발명에 따른 반도체 소자는, 패시베이션 절연막(80)이 패터닝되어 다이 영역 1(101), 다이 영역 2(102)의 금속 패드(50) 및 스크라이브 라인(115) 영역의 테스트 패드(70)의 일부가 노출되고, 아울러 테스트 패드(70)의 양 옆에 위치하는 층간 절연막이 기판이 드러날 때까지 식각된 구조를 제안한다. 즉 도면부호 90으로 도시한 바와 같이 스크라이브 라인 영역에서 테스트 패드(70) 양 옆의 패시베이션 절연막은 제거되고 층간 절연막(20, 40)이 식각된 상태이다. 스크라이브 라인 영역 내의 패시베이션 절연막(80)을 제거할 때, 제2 층간 절연막(40)과 제1 층간 절연막(20)이 모두 식각되는 것이다.
상기 테스트 패드(70)의 주변을 식각하는 이유는 제조공정에서 반도체 소자의 불량 여부를 판단하는 테스트 공정이 수행되어야 하며, 이러한 테스트 공정에는 테스트 패드(70)가 필요하기 때문이다. 테스트 패드(70)까지 식각되면 이러한 테스트 공정을 수행할 수 없어, 제조된 반도체 소자의 불량 여부를 시험할 수 없게 된다.
또한 상기 테스트 패드와 주변을 모두 식각 할 경우 식각 범위가 증가하여 테스트 패드 하부 영역까지 식각이 제대로 진행 되지 않을 수 있다. 또한 테스트 영역에 다양한 금속 배선(30) 패턴으로 인하여 하나의 식각 가스로 모두 식각되지 않을 수 있다. 다양한 식각 가스 및 조건을 새로 설정해야 하므로, 제조 비용이 증가할 수 있다.
이와 같은 구조에 따르면 본 발명은 반도체 소자의 반도체 다이를 형성하기 위해 실시하는 레이저 그루빙 공정을 생략할 수 있다. 따라서 레이저 그루빙 공정시에 실리콘 데브리스(Si debris)가 형성되어 발생하는 쇼트 불량 등과 같은 문제 등을 방지할 수 있다.
도 2는 본 발명의 실시 예에 따른 평면도이다.
도 2에서 보듯이 스크라이브 라인에 테스트 패드(70)가 형성되어 있고, 그 주변에 패시베이션 절연막(80)이 패터닝되어 있다. 그리고 패시베이션 절연막(80) 주변을 플라즈마 식각 공정에 의해 층간 절연막(20, 40)을 제거한 영역(90)이 있다. 플라즈마 식각 공정 대신에 습식 식각을 사용해서 층간 절연막(20, 40)을 제거할 수도 있다.
도 3은 본 발명의 실시 예에 의한 범프 형성 후 반도체 소자의 단면도이다. 도 3에서 보듯이 본 발명의 실시 예에 의한 반도체 소자는 금(Gold) 물질 등을 이용해서 금속 범프(210, 220)가 반도체 소자 상에 형성된다. 본 발명의 실시 예에 의한 반도체 소자의 금속 범프(210, 220)는 나중에 패키징 공정에서 폴리이미드(polyimide) 위에 형성된 구리 리드(Cu lead) 선들과 일대일 연결하게 된다. 금속 범프(210, 220)는 금속 패드(50)와 직접적으로 연결되어 형성된다. 금속 패드(50) 상에 패시베이션 절연막(80)이 제거되었기 때문에 연결이 가능하다.
도 4a 내지 도 4e는 본 발명에 따라 반도체 소자의 제조공정을 보인 단면도이다. 도 4a에서 보듯이 반도체 소자는, 반도체 다이 영역(101, 102)과 스크라이브 라인(115) 영역과, 실링 영역(103,104)으로 구분된다.
반도체 소자는, 기판(10)과, 기판(10) 상에 제1 층간 절연막(20) 및 제2 층간 절연막(40)을 포함하는 층간 절연막, 층간 절연막 상에 형성된 금속 패드(50, 60) 및 테스트 패드(70)가 형성되고, 그 층간 절연막과 금속패드(50, 60), 테스트 패드(70) 상에는 패시베이션 절연막(80)이 증착되어 있는 상태이다. 즉 반도체 다이 영역과 실링 영역에는 금속 패드(50, 60)가 형성되고, 스크라이브 라인 영역에는 테스트 패드(70)가 형성된다.
도 4b는 테스트 패드(70)의 양 쪽에 대한 패시베이션 절연막의 식각 공정 전의 단면도이다. 도시된 바와 같이 다이 영역 1(101), 다이 영역 2(102), 실링 영역(103,104) 스크라이브 라인(115) 상에 마스크 패턴(85a~c)이 형성 된다. 마스크 패턴(85a~c)은 스크라이브 라인(115) 상 테스트 패드(70) 양쪽 주변 영역을 제외한 부분에 형성된다. 제1 마스크 패턴(85a~c)은 포토 레지스트(Photo resist) 물질로 구성 될 수 있으며, 추후 층간 절연막 식각 공정시 마스크 패턴(85a~c)이 일부가 식각 될 수 있으므로 일정 두께 이상으로 마스크 패턴(85a~c)을 형성 한다.
식각 공정시 습식 식각(Wet etching), 건식 식각(dry etching) 방법이 있는데, 본 실시 예에서는 건식 식각으로 진행 할 수 있다. 다른 실시예 에서는 습식 식각(Wet etching) 공정을 진행 할 수 있다. 습식 식각시 사용하는 물질은 HF(hydrofluoric acid)와 질산(HNO3) 또는 과산화수소(Hydrogen peroxide: H2O2) 또는 탄산(Carbonic acid: CH3COOH)의 혼합물을 사용한다.
건식 식각으로 진행시 플라즈마 에칭(Plasma Etching)으로 진행 할 수 있다. 플라즈마 에칭 시 사용되는 에칭 가스는 CF4, Ar, O2, C4F8, CHF3 등이 있으며 이들을 조합하여 사용할 수 있다.
도 4c는 테스트 패드(70)의 양 쪽 층간 절연막 영역에 대한 식각 공정을 보인 단면도이다. 스크라이브 라인 영역에서 테스트 패드(70)의 양쪽 주변 영역에 대하여 패시베이션 절연막(80)과 그 아래에 있는 층간 절연막(20, 40)을 플라즈마 식각 공정으로 식각한다. 식각은 패시베이션 절연막(80) 및 층간 절연막(20,40)을 식각할 수 있는 에칭 가스(400)를 사용하여 소정 깊이만큼 식각한다.
여기서 패시베이션 절연막(80) 및 층간 절연막(20,40)은 서로 다른 식각 가스를 사용하여 식각할 수 있다. 패시베이션 절연막(80) 및 층간 절연막(20,40)은 서로 다른 물질로 구성되어 있기 때문이다. 패시베이션 절연막(80)은 실리콘 질화막으로 구성되어 있을 경우, CF4/O2 가스를 조합한 플라즈마 식각 공정을 사용할 수 있다.
그리고 제1 및 제2 층간 절연막(20, 40)은 실리콘 산화막 또는 SiOC, SiOCN 등으로 구성되어 있을 경우, CxFy 을 포함하는 가스 혼합물이나 CxHyFz을 포함하는 가스 혼합물을 사용하여 상기 절연막을 식각 할수있다. 예를 들어 CF4/O2/N2/Ar 가스를 조합한 플라즈마 식각 공정을 사용할 수 있다. 식각시 에는 일부 층간 절연막(20)을 오버 에칭(Over-etching) 하여 기판까지 식각 한다. 이때 기판 상면 일부분이 식각 될 수 있다. 오버 에칭이 안 될 경우 층간 절연막이 일부 남아 있을 수 있으며 이로 인해 블레이드 다이싱 공정 진행시 응력으로 크랙이 반도체 소자 영역까지 전이 되어 데미지가 발생 될 수 있다.
다만 상기 식각 공정시 오버 에칭 정도 조절이 어려워 과도하게 기판이 식각 될 수 있으며 이로 인해 반도체 소자 영역 및 실링 영역에 크랙이 발생 될 수 있으며, 식각된 층간 절연막 옆에 배치된 테스트 패드 영역의 응력이 약해져 테스트 패드 영역이 흔들릴 수 있고 이로 인해 블레이드 다이싱 공정시 테스트 패드의 정확한 위치에 얼라인(Align) 하는 것에 어려움이 있을 수 있다. 얼라인이 안될 시 반도체 소자 영역 및 실링 영역에 블레이드 다이싱 공정이 진행 될 때 소자가 파괴되거나 크랙이 유발 될 수 있다. 그러므로 도 6a에 다른 실시예 에서는, 층간 절연막 하부 영역에 약 0.2um 에서 3um까지 얇은 절연막(22) 남기어 소자 파괴 및 크랙을 최소화 할 수 있다
도 4c의 식각 공정에서는 금속 패드(50,60)와 테스트 패드(70)는 패시베이션 절연막(80)에 의해 완전하게 둘러싸여 보호하고 있는 상태이다.
도 4c와 같이 테스트 패드(70)를 남기고 그 테스트 패드(70)의 양쪽 층간 절연막 영역만 패터닝하여 식각하는 것은, 마지막 제조공정에서 테스트 패드(70)를 이용하여 반도체 소자의 성능을 테스트하기 위해서이다.
테스트 패드(70)의 양쪽 층간 절연막 영역을 식각한 후에 제1 마스크 패턴(85a~c)을 제거 해준다.
다음에 도 4d와 같이 테스트 패드(70)의 양쪽 층간 절연막에 대한 식각 공정을 완료한 후에, 제2 마스크 패턴(미 도시)을 금속 패드(50) 및 테스트 패드(70) 상에 형성 해준다. 제2 마스크 패턴(미 도시)은 금속 패드(50) 및 테스트 패드(70) 상에 형성된 패시베이션 영역을 식각하기 위해 형성한다. 패시베이션 절연막을 에칭하여 금속 패드 및 테스트 패드(70) 일부(110,120,130)를 노출시킨다. 즉 실리콘 기판(10)이 노출될 때까지의 제1 식각 단계와, 패드(50, 70)의 일부를 노출시키는 제2 식각 단계를 포함한다. 이 상태에서 테스트 패드(70)를 이용해서 반도체 소자의 성능을 테스트 할 수 있다.
패드(50,70) 일부를 식각 및 노출을 시킨 후에 제2 마스크 패턴을 제거해준다.
도 4e는 2단계의 식각 공정이 완료된 후, 패드(50, 70)의 노출된 부분을 이용하여 금속 범프(210, 220)를 형성하는 것이다. 도시된 바와 같이 금속 범프(210, 220)를 반도체 소자에 형성하는 것이고, 금속 범프(210, 220)는 금속 패드(50)와 직접 연결되어 형성된다. 상술한 바와 같이 금속 패드(50)에 형성된 패시베이션 절연막(80)의 일부가 제거되어 패드(50)가 노출되어 있기 때문에 직접 연결할 수 있다. 테스트 패드(70)는 다이싱 공정에 의해 제거 되기 때문에 금속 범프는 형성하지 않는다.
금속 범프(210,220) 형성시 셀프 얼라인(self-align) 공정을 진행하여 추가적인 마스크 없이 금속 범프(210,220)를 형성 할 수 있다.
본 발명은 이와 같이 제조된 반도체 소자를 이용하여 웨이퍼 내에서 반도체 다이 영역(101, 102)을 형성하게 된다.
다음에는 개별 반도체 다이를 형성하는 공정이 수행된다. 개별 반도체 다이는 블레이드 다이싱 공정에 의해 실리콘 기판을 제거하여 형성할 수 있다. 즉 종래에는 반도체 다이를 분리하기 위하여 레이저 광원을 이용하여 그루빙을 형성하는 레이저 그루빙 공정이 있었지만, 본 발명에 따르면 이러한 레이저 그루빙 공정을 생략할 수 있다. 그래서 구리 또는 알루미늄 등의 금속 성분과 실리콘 원소와 결합된 버(burr) 또는 실리콘 데브리스가 발생하는 것을 막을 수 있는 효과가 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 의한 블레이드 다이싱 공정을 보인 반도체 소자의 단면도, 블레이드 다이싱 공정 후의 반도체 소자의 단면도이다.
금속 범프(210, 220)가 형성된 이후에도 반도체 다이 영역(101, 102)에 형성된 금속 범프(210, 220)을 이용하여 금속 범프(210, 220)가 각각 금속 패드(50)에 잘 연결되었는지 테스트 공정을 진행할 수 있다. 반도체 소자에 대한 정해진 스펙을 만족하면 개별 반도체 다이를 형성하기 위한 공정이 진행된다.
도 5a에 도시한 바와 같이 소정 사이즈의 블레이드(300)를 이용해서 소잉 공정을 수행하여 실리콘 기판까지 제거하도록 한다. 즉 상기 제1 식각 단계에 의하여 테스트 패드(70)의 양쪽 주변이 식각되어 실리콘 기판(10)까지 노출된 상태에서 기계적 소잉(sawing)을 진행한다. 소잉 공정시 실링 영역(103)과 테스트 영역(115) 사이에 존재하는 패시베이션 절연막(80) 및 층간 절연막(20, 40)을 미리 제거가 된 상태이다. 그래서 기계적 소잉(sawing)이 진행되는 동안, 다이 영역(101, 102)에 존재하는 층간 절연막(20, 40)에 대한 손상이 발생하지 않는다. 그래서 다이 영역에 존재하는 층간 절연막(20, 40)의 강도가 그대로 유지될 수 있다.
도 5b는 기계적 소잉 후의 개별 반도체 다이의 단면도이다. 기계적 소잉에 따라 실리콘 기판(10)이 제거되고, 반도체 소자가 분리되어 개별 반도체 다이를 제공할 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시 예에 의한 1단계 식각 공정시의 반도체 소자의 단면도들이다. 본 발명의 실시 예는 스크라이브 라인 영역에서 테스트 패드(70)의 층간 절연막 일부 식각 공정을 할 때, 층간 절연막 하부 영역 일부를 남기는 공정 및 층간 절연막 측벽 기준 상면에서 하면의 끝으로 갈수록 트렌치의 폭이 점점 작아지는 테이퍼드(Tapered) 모양으로 형성 할 수 있는 실시 예 이다.
도 6a는 앞서 설명한 바 있는, 층간 절연막 하부 영역(22) 일부를 남기는 반도체 소자의 단면도를 나타낸다.
도 6b는 실리콘 기판(10)이 노출되도록 식각하면서 층간 절연막(20,40)이 역 사다리꼴 모양으로 식각된 것이다. 또는 에칭 공정 조건에 따라 절연막 하부로 갈수록 폭이 좁아져 절연막 측벽 부가 테이퍼드 모양으로 식각 된다. 즉 절연막이 하부로 갈수록 가늘어지는 테이퍼트(Tapered) 모양으로 식각시 절연막 하부 영역(20b)에 위치한 반도체 소자 구조 예를 들면 트랜지스터 및 메탈 등을 보호 할 수 있는 효과가 있다.
도 6a 및 도 6b와 같이 스크라이브 라인 영역에서 테스트 패드(70)의 양쪽 층간 절연막 영역이 식각된 상태의 반도체 소자를 이용하기 때문에, 블레이드 다이싱 공정에서 개별 반도체 다이를 만들 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 기판
20: 제1 층간 절연막
30: 금속 배선
40: 제2 층간 절연막
50, 60: 금속 패드
70: 테스트 패드
80: 패시베이션 절연막
101, 102: 반도체 다이영역
103: 실링 영역
115: 스크라이브 라인 영역
210, 220: 금속 범프
300: 블레이드
400: 에칭 가스

Claims (19)

  1. 반도체 다이 영역, 실링 영역과 스크라이브 라인 영역을 포함하는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 금속 패드 및 테스트 패드를 형성하는 단계;
    상기 층간 절연막, 상기 금속 패드 및 테스트 패드 상에 패시베이션 절연막을 형성하는 단계;
    상기 실링 영역과 상기 스크라이브 라인 영역 사이에 존재하는 상기 패시베이션 절연막 및 상기 층간 절연막을 소정 깊이만큼 플라즈마 에칭 공정에 의해 식각하는 제1 식각 단계;
    상기 금속 패드와 상기 테스트 패드를 노출하도록 상기 패시베이션 절연막을 패터닝하는 제2 식각 단계;
    상기 금속 패드 상에 범프를 형성하는 단계; 및
    기계적 소잉(sawing)에 의해 상기 스크라이브 라인 영역을 제거하면서 상기 반도체 기판을 분리하는 단계를 포함하는 반도체 다이 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 식각 단계는,
    상기 반도체 기판 표면이 노출될 때까지 식각하는 반도체 다이 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 식각 단계는,
    상기 반도체 기판이 노출되지 않도록 상기 층간 절연막이 일부 남아있도록 에칭하는 반도체 다이 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 식각 단계는, 상기 층간 절연막의 깊이가 깊어질수록 에칭되는 폭이 좁아지게 에칭하는 반도체 다이 형성 방법.
  5. 반도체 기판, 층간 절연막, 금속 패드 및 테스트 패드가 형성되며, 상기 층간 절연막 및 금속 패드, 테스트 패드 상에 패시베이션 절연막이 형성된 반도체 소자이고,
    상기 반도체 기판이 노출될 때까지 상기 테스트 패드의 양쪽의 층간 절연막을 플라즈마 식각 공정을 이용하여 식각하는 단계;
    상기 금속 패드와 상기 테스트 패드가 일부 노출되도록 상기 패시베이션 절연막을 식각하는 단계;
    상기 금속 패드 상에 범프를 형성하는 단계; 및
    블레이드 다이싱 공정을 사용하여 상기 반도체 기판을 분리하는 단계를 포함하는 반도체 다이 형성 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 식각 공정은 CF4/O2/N2 가스를 조합하여 식각하는 것을 특징으로 하는 반도체 다이 형성 방법.
  7. 제 5 항에 있어서,
    상기 패시베이션 절연막을 식각하는 단계 이후,
    상기 테스트 패드를 이용하여 상기 반도체 소자의 성능을 테스트하는 단계를 더 포함하는 반도체 다이 형성 방법.
  8. 제 5 항에 있어서,
    상기 금속 패드 상에 범프를 형성하는 단계 이후,
    상기 금속 범프를 이용하여 상기 금속 범프와 상기 금속 패드 연결 상태를 테스트하는 단계를 더 포함하는 반도체 다이 형성 방법.
  9. 제 5 항에 있어서,
    상기 패시베이션 절연막은 실리콘 질화막과 산화막을 포함하는 것을 특징으로 하는 반도체 다이 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 식각 단계는,
    상기 반도체 기판 표면을 오버 에칭 하여 상기 기판의 일부를 식각하는 반도체 다이 형성 방법.
  11. 제 3 항에 있어서,
    상기 남아 있는 층간 절연막의 두께는 0.2~3um 인 것을 특징으로 하는 반도체 다이 형성 방법.
  12. 제 1 항에 있어서,
    상기 층간 절연막은 저 유전 절연막으로 형성하는 것을 특징으로 하는 반도체 다이 형성 방법.
  13. 반도체 기판;
    상기 반도체 기판 상에 층간 절연막;
    상기 층간 절연막 상에 금속 패드 및 테스트 패드;
    상기 층간 절연막, 상기 금속 패드 및 테스트 패드 상에 형성되고, 상기 금속 패드 및 테스트 패드의 일부가 노출되도록 패터닝 된 패시베이션 절연막; 및
    상기 테스트 패드의 양 측에 있는 층간 절연막은 식각되어 상기 반도체 기판이 노출된 반도체 소자.
  14. 제 13 항에 있어서,
    상기 층간 절연막은,
    상기 반도체 기판에 제1 층간 절연막;
    상기 제1 층간 절연막 위에 제2 층간 절연막을 포함하고,
    상기 제1 층간 절연막에는 금속 배선이 형성된 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제1 층간 절연막은 저 유전(low-k) 절연막인 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제1 층간 절연막과 제2 층간 절연막은 동일한 절연막인 반도체 소자.
  17. 제 14 항에 있어서,
    상기 제2 층간 절연막은 상기 제1 층간 절연막보다 유전 상수 값이 큰 반도체 소자.
  18. 제 13 항에 있어서,
    상기 금속 패드와 연결되는 범프를 더 포함하는 반도체 소자.
  19. 제 13 항에 있어서,
    상기 층간 절연막의 식각 공정 후, 상기 층간 절연막은 상기 반도체 기판 상에 일정 두께로 존재하는 반도체 소자.
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