KR100403065B1 - 집적 회로 웨이퍼 제조 방법 및 집적 회로 웨이퍼 - Google Patents
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Abstract
본 발명은 IC 활성 어레이 내로의 균열 전파가 감소되거나 제거되도록 하여 균열 손상을 조절하기 위하여 웨이퍼 상에 집적 회로(IC)를 제조하는 방법에 관한 것이다. 본 방법은 IC 균열 정지부 또는 IC 에지로부터 IC 게이트 도전체의 규정된 분리부 또는 디바이드(divide)를 제공한다. 본 방법은 IC 웨이퍼 다이싱 프로세스의 결과로서 하나이상의 게이트 도전체 표면 계면의 박리(delamination)를 통하여 유발된 균열 손상을 조절하는 경우에 특히 유용하다. 또한, 본 방법에 따라 제조된 회로 또는 칩이 기술된다.
Description
본 발명은 전반적으로 집적 회로(IC), 메모리 회로 또는 메모리 칩을 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 균열 손상 및 전파(crack damage and propagation), 특히 균열 손상이 IC 웨이퍼 다이싱 프로세스(IC wafer dicing process)동안에 게이트 도전체 표면 계면의 박리(delamination of the gate conductor surface interfaces)에 의해서 유발된 경우에 이를 관리하는 IC 제조 방법에 관한 것이다.
IC 또는 웨이퍼 상에 제조되는 다른 타입의 칩의 풀-스케일(full-scale) 생산은 웨이퍼상에 많은 개별적인 IC를 형성하며, 그런 다음 다이싱(dicing) 또는 절단(cutting) 프로세스에 의해서 IC를 분리하는 단계를 포함한다. IC의 제조는 상이한 방법 및 단계를들 통하여 완성될 수 있으나, 통상적으로 도전성, 반도전성 및 절연성 물질의 층들을 정밀한 패턴으로 기판 또는 웨이퍼 상에 증착하여 원하는 회로 또는 어레이 패턴들을 형성하는 단계를 포함한다. 다이싱 프로세스는 개별적인 IC를 웨이퍼로부터 분리하는 데에 요구된다.
웨이퍼에 가해지는 진동(vibration) 및 충격력(impact force)의 결과로서 박리, 웨이퍼 상에 증착된 몇몇 층들의 스켈러핑(scalloping) 또는 균열(cracking)이 발생할 수 있는 것은 이러한 다이싱 단계 동안이다. 균열이 다이싱 프로세스에 의해서 웨이퍼 내에 직접적으로 생성되지 않는 경우에도, 웨이퍼층들의 박리, 스켈러핑은 나중에 웨이퍼 층들 내에, 또는 웨이퍼 층들 사이에 균열의 전개를 초래할 것이다. 특히, 균열은 웨이퍼 또는 개별적인 IC사이에 형성된 다이싱 채널(dicing channel)에서 증착된 도전성 층 내에 생성될 수 있다.
다이싱 프로세스동안에 IC내에서 균열이 전개되거나, 다이싱 프로세스 이후에 IC내로 전파하는 경우에는 칩의 기능적인 성능이 영향을 받을 것이다. 보다 구체적으로, 웨이퍼 또는 도전성 층 내에 형성된 균열이 활성 어레이 또는 회로로 전파하는 경우에, 기능적인 성능은 불리하게 영향을 받을 것이다. 예를 들면, 균열이 IC, 활성 어레이 또는 회로 내로 전파하는 경우에, IC 층의 피로 장애(fatigue failures) 또는 분리 장애(separation failure)가 발생할 수 있다. 사실, 분리 장애는 IC의 층 또는 층들이 이탈되는 것(break off)을 포함할 수 있다. 자명하게, 이러한 파괴는 칩의 전기적 성능을 손상시킬 수 있어서 용인될 수 없다.
다이싱 프로세스 동안에 IC내의 균열의 전파가 제기되는 동안, 다이싱 프로세스의 완료이후의 균열 전파는 IC의 테스트의 결과로서 발생할 수도 있다. 예를 들면, IC상에 실시되는 표준 신뢰도 테스트인 열 사이클링 테스트(thermal cycling tests)는 균열 전파를 유발할 수 있다. 유사하게, 균열 전파는 IC의 패키징(packaging)의 결과로서 발생할 수 있다. 이러한 추후적인 파괴들은 웨이퍼로부터의 처음의 분리 이후에 기능적으로 나타날 수 있는 동안에 칩 활성 회로로의 균열의 전파에 기인하여 나중에 고장날 수 있기 때문에 문제점이 된다.
IC내의 균열의 전파를 정지시키거나 제어하는 몇몇 메카니즘이 이용가능하며 IC의 제조시에 이용된다. 균열을 제어하는 전통적인 방법은 IC 층 구조내에 특별하게 설계된 에어 갭(air gaps) 또는 충진된 갭(filled gaps) 형태의 균열 정지부(crack stops)의 이용을 통해서이다. 에어 갭은 단순하게 IC내의 외주 공극(perimeter voids)또는 에어 채널(air channel)의 생성인데, 이는 고체 유전체 물질내에, 또는 금속 와이어링(metal wiring)과 유전체 물질 사이에 전파하는 에지 균열(edge cracks)에 대한 자연적인 종료 포인트(termination points)로서 기여한다. 에어 갭은 충분히 깊은 경우에는 게이트 유전체의 박리로부터 생기는 균열을 포함하는 IC 디바이스내의 에지 균열의 수평의 전파(horizontal propagation)를 방지할 수 있다. 그러나, 전형적인 건식 에칭 프로세스 집적은 에어 갭이 게이트 도전체의 상부(top)에서 종료되는 것을 요구하거나 요구할 수 있다. 그런 다음, 결과적인 에어 갭은 게이트 도전체의 상부 막(upper film)의 박리에 의해서 야기된 균열을 정지시키는 데에 효력을 미치지 않는다.
충진된 갭(filled gaps)은 금속 와이어링 물질(metal wiring material)의 외주 벽(perimeter walls)인데, 이는 에지 균열에 대한 차단(blocking) 또는 종료 포인트(terminating point)로도 기여한다. 금속 충진 갭(a metal-filled gap)을 만들기 위하여, 활성 및 커프 측(active and kerf side) 측 상의 IC 와이어링(wiring)은 설계에 의해서 갭까지 연장하지 않아야 한다. 그런 다음, 결과적인 금속 벽은 개재하는(intervening) 유전체 물질 내에 전파하는 에지 균열(edge cracks)을 정지시키는 데에 효과적이다. 그러나, 전형적인 IC 처리가 요구하듯이 금속 충진 갭이 게이트 도전체의 상부에 형성되는 경우에는, 이것은 표면 막의 박리에 의해서 게이트 도전체내에 전개되는 수평 균열을 정지시키는 데에효과적이지 않을 것이다. 더욱이, 게이트 도전체가 설계에 의해서 뒤로 당겨지는 경우에도, 충분히 멀리 당겨지지 않는다면, 게이트 도전체의 단부(end)에서 전파하는 균열은 여전히 금속을 당겨서 떨어지게 하여 칩의 활성 어레이에 진입하여 파괴를 초래함을 알게되었다. 이것은 금속 벽이 알루미늄 및 텅스텐과 같은, 서로의 상부에 적층된(stacked) 비유사 금속 와이어링 소자로 구성되는 경우에 특히 그러하다.
IC내의 균열을 제어하는 프로세스 및 설계의 두 가지 예는 미국 특허 번호 5,530,280 및 미국 특허 번호 5,665,655인데, 이들 모두는 반도체 디바이스상의 균열 정지부를 생성하는 프로세스 및 균열 정지부를 포함하는 디바이스(a Process For Producing Crackstops On Semiconductor Devices And Devices Containing The Crackstops)를 개시하며, 이들 모두는 White에게 허여되었으며, 본 출원인에게 양도되었다. White의 특허 모두는 금속 충진 갭을 생성하는 프로세스, 이어지는 금속, 에어 갭의 에칭의 제거를 개시한다. 미국 특허 번호 5,665,655의 도 20은 전형적인 금속 충진 균열 정지부를 도시하는데, 이는 실리콘 기판의 상부에 형성된다. 활성 디바이스 영역은 전형적으로 게이트 도전체를 포함하지만, 게이트 도전체가 균열 정지부를 형성하기 전에 균열 정지부의 아래로부터 제거되어야만 하는 경우에 게이트 도전체가 균열 정지부 아래로 연장할 것인지, 또는 제거되는 경우에는 균열 정지부로부터 얼마나 멀리 떨어져야 하는지에 관하여는 기술되어있지 않다. 대신에, 두 개의 White의 특허의 전체 범위는 금속 충진 균열 정지부를 어떻게 형성하는가에 관한 것이기 때문에, 게이트 도전체 층은 White의 특어의 도면 어디에서도 도시되지 않는다. 미국 특허 번호 5,665,655의 도 24는 이전에 기술된 금속 벽의 에칭 제거(etch removal)에 의해서 생성된 에어 갭 또는 에어 채널 균열 정지부를 도시한다. 앞서 기술된 바와 같이, 미국 특허 번호 5,665,655에는 기판 상의 게이트 도전체 층에 관하여 기술되지 않는다.
유사하게, White의 미국 특허 번호 5,665,655의 도 25는 게이트 도전체 층이 커프 영역(kerf area)내의 기판 상에 존재하는 경우에 게이트 도전체내의 수평 균열을 정지시키는 데에 효과적인 에어 갭과 금속 벽 실시예를 나타낸다. 그러나, 이 실시예 및 White의 두 특허 모두의 모든 에어 갭 실시예는 실로 비현실적인데, 그것은 이들이 전형적으로 알루미늄 및 텅스텐을 포함하는 상이한 금속을 제거하기 위하여 복잡한 시퀀스의 에칭 단계를 요구하기 때문인데, 이는 외부 또는 커프 측 금속 벽(outer or kerf-side metal wall)을 포함하며, 이것이 에어 갭이 된다. 이것은 보다 많은 와이어링 레벨이 IC 기술에 추가되어 높은 종횡비의 금속 벽을 에칭하는 것이 용이하지 않기 때문에 또한 비현실적이다.
IC내의 균열 전파를 제어하는 다른 방법이 Mitwalsky등에게 허여되었으며, 본 출원인에게 양도된 균열 정지부(Crack Stop)라는 발명의 명칭의 미국 특허 번호5,789,302에 개시된다. Mitwalsky등의 발명은 다이싱 채널(dicing channel)을 따라 형성된 균열이 IC 활성 영역 내로 확산하는 것을 실질적으로 방지하기 위하여 IC내에 균열 정지부를 형성하는 방법을 기술한다. 기술된 균열 정지부는 IC 에지 근방의 다이싱 채널에 유전체 층의 두께내의 불연속부(discontinuities)를 생성함으로써 형성된다. Mitwalsky등에 따르면, 이 불연속부는 유전체 층의 두께를 증가및/또는 감소시킴으로써 형성될 수 있다.
Mitwalsky등은 다이싱 채널 내에서 시작된 균열 전파를 제어하는 방법을 개시하는 반면, 상기 방법은 다이싱 채널 내의 웨이퍼 층들의 박리로부터 전개되는 균열의 문제점을 구체적으로 해결하는 것으로 보여지지는 않는다. 보다 중요한 것은, Mitwalsky등이 IC 활성 어레이의 에지 근방의 다이싱 채널 내에 형성된 불연속부의 이용을 개시하는 반면, 불연속부의 치수 또는 기하 구조, 특히 IC의 높이와 관련하여서는 기술하지 않는다. 예를 들면, IC 활성 어레이의 에지에 매우 근접한 불연속부의 형성은 균열의 전파가 활성 어레이로 진입하는 것을 막지 못할 수도 있음을 알게 되었다. 더욱이, Mitwalsky등의 발명은 유전체 층 내에 균열을 제어하는 수단으로서 불연속부를 형성하는 것에 한정되는 것으로 보인다. 균열이 유전체 층 내에 형성되거나 유전체 층 내로 연장하지 않는 경우에는, 예를 들면 균열이 게이트 도전체의 계면의 박리로서 시작하는 경우에는, Mitwalsky등의 발명은 균열의 전파를 제어하는 데에 아무런 효과도 가지지 않는다.
따라서, IC 웨이퍼 내의 균열 손상을 조절하며, 균열이 IC 활성 어레이 내로 전파하는 것을 막는 IC를 제조하는 방법에 대한 필요성이 남게 된다. 이러한 IC 제조 방법은 특히 균열 손상이 IC 웨이퍼 다이싱 프로세스 동안에 IC 게이트 도전체 표면 계면(IC gateconductor surface interfaces)의 박리에 의해서 유발되는 경우에 균열 전파 및 손상을 막아야 한다. 더욱이, 이러한 방법은 IC 균열 정지부 또는 IC 에지로부터 IC 게이트 도전체 층의 분리 또는 디바이드(divide)를 규정하는 바람직한 치수 및 기하 구조의 기본 규칙을 제공하여야 한다.
종래 기술의 단점을 극복하기 위하여, 본 발명은 목적은 웨이퍼 다이싱 프로세스에 의해서 유발되는 균열 전파 및 균열 손상이 제어되거나 조절되도록 다수의 집적 회로를 웨이퍼 상에 가지는 집적 회로 웨이퍼를 제조하는 방법을 제공하는 것이다.
이러한 목적 및 다른 목적을 달성하기 위하여, 그리고, 본 목적의 견지에서, 본 발명은 다수의 집적 회로를 웨이퍼 상에 가지는 집적 회로 웨이퍼를 제조하는 방법을 제공하는데, 집적 회로 웨이퍼내의 균열의 전파를 조절하기 위하여, 상기 방법은 각각의 다수의 집적 회로들간에 게이트 도전체를 형성하고 이들을 에워싸는 단계를 포함하는데, 여기서 게이트 도전체는 다수의 집적 회로로부터 각기 분리된다.
본 발명의 다른 목적은 웨이퍼 상에 다수의 집적 회로를 가지는 집적 회로 웨이퍼를 제조하는 방법을 제공하는 것인데, 여기서 집적 회로들은 각기 채널에 의해서 분리되며, 상기 채널은 그 안에 형성된 게이트 도전체 층을 가지며, 집적 회로 웨이퍼내의 균열의 전파를 조절하는 상기 방법은 다수의 집적 회로 사이에 게이트 도전체 층을 형성하는 단계를 포함하며, 게이트 도전체 층은 다수의 집적 회로들 각각으로부터 최소 유효 거리만큼 분리된다.
본 발명의 또 다른 목적은 다수의 집적 회로를 웨이퍼 상에 가지는 집적 회로 웨이퍼를 제조하는 방법을 제공하는 것인데, 집적 회로는 각기 채널에 의해서 분리되며, 상기 채널은 그 안에 형성된 게이트 도전체 층을 가지고, 집적 회로 웨이퍼내의 균열의 전파를 조절하는 상기 방법은 각각의 다수의 집적 회로 사이에 게이트 도전체 층을 형성하는 단계를 포함하되, 집적 회로는 임계적인 높이를 가지며, 게이트 도전체 층은 각각의 다수의 집적 회로로부터 최소 유효 거리만큼 분리되며, 최소 유효 거리는 집적 회로 임계 높이의 약 10%보다 크다.
본 발명의 또 다른 목적은 다수의 집적 회로를 웨이퍼 상에 가지는 집적 회로 웨이퍼를 제조하는 방법을 제공하는 것인데, 집적 회로는 게이트 도전체에 의해서 각기 분리되며, 집적 회로 웨이퍼내의 균열의 전파를 조절하는 상기 방법은 각각의 다수의 집적 회로 사이에 게이트 도전체를 형성하고 이들을 에워싸는 단계를 포함하되, 게이트 도전체는 게이트 도전체를 각각의 다수의 집적 회로로부터 최소 유효 거리만큼 분리하는 디바이드(divide)를 가진다.
본 발명의 또 다른 측면은 균열 전파에 저항성이 강한 집적 회로 웨이퍼인데, 이는 웨이퍼 기판, 상기 웨이퍼 기판상에 형성된 다수의 집적 회로, 집적 회로 웨이퍼 내에 형성되어 각각의 다수의 집적 회로를 에워싸는 다수의 균열 정지부, 각각의 다수의 집적 회로 사이에 형성된 게이트 도전체- 상기 게이트 도전체 각각은 각각의 집적 회로로부터 최소 유효 거리만큼 분리됨- 및 웨이퍼 기판 상에 형성되어 각각의 다수의 균열 정지부를 에워싸는 유전체 층을 포함한다.
앞서 전반적으로 기술된 바와 이어지는 상세한 설명은 예시적이며, 본 발명에 대하여 제한적인 것이 아니다.
본 발명은 이어지는 도면과 관련하여 읽혀지는 상세한 설명으로부터 가장 잘 이해된다. 통상적인 관례에 따라, 다양한 특징부들은 실제 치수대로 나타나지 않는다. 반면에, 다양한 특징부의 치수는 이해를 명료하게 하기 위하여 임의로 확장되거나 축소되었다.
도 1a는 게이트 도전체 상부 계면층(gate conductor upper interface layer)을 따라 전파하는 균열을 가지는 종래 기술의 웨이퍼의 측단면도,
도 1b는 게이트 도전체 층상에 형성된 균열 정지부를 가지는 종래 기술의 웨이퍼의 연장된 측단면도,
도 2는 게이트 도전체 계면층의 박리로부터 형성되며 균열 정지부를 통하여 활성 어레이(active array)내로 전파하는 균열을 가지는 웨이퍼의 측단면도,
도 3은 본 발명의 방법에 따라 형성된, 게이트 도전체 계면층의 박리로부터 균열을 나타내며, 웨이퍼 유전체 층내에 전파하는 웨이퍼의 예시적인 실시예의 측단면도,
도 4는 본 발명에 따라 형성된, 게이트 도전체 계면층의 박리로부터 형성된 균열을 나타내며, 웨이퍼 유전체 층내에 전파하고, 균열 정지부의 커프 측(kerf side)에 인접한 게이트 도전체의 연속성을 가지는 웨이퍼의 예시적인 실시예의 측단면도,
도 5는 본 발명의 방법에 따라 형성된, 게이트 도전체 계면층의 박리로부터 형성된 균열을 나타내며, 웨이터 유전 층내에 전파하고, 균열 정지부의 커프 층에 인접한 게이트 도전체의 연속성을 가지며, 게이트 도전체를 통하여 연장하는 유전체 층내에 형성된 에어 갭을 가지는 웨이퍼의 예시적인 실시예의 측단면도,
도 6은 본 발명의 방법에 따라 형성된, 게이트 도전체 계면층의 박리로부터 형성된 균열을 나타내며, 웨이퍼 유전체 층내에 전파하고, 균열 정지부의 커프 측에 인접한 게이트 도전체의 연속성을 가지며, 게이트 도전체를 통하여 연장하고, 게이트 도전체의 스텝 에지(step edge)넘어 연장하는 유전체 층내에 형성된 에어 갭을 가지는 웨이퍼의 예시적인 실시예의 측단면도.
도면의 주요 부분에 대한 부호의 설명
10 : IC 웨이퍼 15 : 활성 어레이
20 : 균열 정지부 21 : 제 1 금속층
23 : 와이어링 레벨 24 : 레벨간 비아
25 : 커프(kerf) 또는 다이싱 채널 32 : 게이트 도전체 에지
30 : 게이트 도전체 31 : 박막
35 : 실리콘 질화물 캡 36 : 도전성 막
37 : 절연성 막 50 : 최소 유효 거리
100 : 균열
본 발명은 도면 전체에서 동일한 숫자는 동일한 소자를 나타내는 도면을 참조하여 설명될 것이다. 이러한 도면은 한정적이지 않고 예증을 위한 것이며, 본 발명의 프로세스 및 구조의 설명을 용이하게 하도록 하기 위한 것이다.
본 발명은 IC내의 균열 손상을 조절하거나 제어하기 위하여 기판 상에 집적 회로(IC)를 제조하는 방법에 관한 것이다. 또한, 본 발명은 본 명세서에 개시된 본 발명의 방법에 따라 제조되며 본 발명의 구조를 가지는 IC 또는 칩에 관한 것이다.
보다 구체적으로, 본 방법은 IC 활성 어레이(IC active array)로의 균열 전파를 조절하거나, 감소시키거나, 제거하기 위하여 IC를 제조하는 것에 관한 것이다. 바람직한 실시예에서, 이 방법은 IC 금속 벽 균열 정지부(IC metal wall crack stop)로부터의 IC 도전성 층 또는 게이트 도전체의 규정된 분리 또는 분할을 제공한다. 본 방법은 IC 웨이퍼 다이싱의 결과로서 IC 게이트 도전체내의 하나 이상의 얇은 표면 막의 박리를 통하여 시작된 균열 손상을 조절하는 데에 특히 유용하다.
본 명세서에서 이용된 바와 같이, 게이트 도전체는 실리콘 고체 상태 트랜지스터의 소스와 드레인을 접속하는 도전성 또는 반도전성 물질, 또는, 보다 일반적으로 수평 분리(horizontal separation) 또는 박리에 노출될 수 있는 게이트 도전체 상에 증착된 얇은 표면 막을 의미함을 이해하여야 한다. 전형적인 IC에서, 게이트 도전체는 도핑된 다결정 실리콘("폴리실리콘(polysilicon)")이다. 게이트 도전체 상에 증착되는 전형적인 표면 막은 텅스텐 실리사이드(tungsten silicide), 실리콘 이산화물 및 실리콘 질화물과 같은 금속 실리사이드(metal silicides)를 포함하며, 이에 한정되지는 않는다.
도 1a 내지 도 6에 도시된 바와 같이, 각각의 도면은 IC 웨이퍼(10)의 측단면도를 나타내는데, 웨이퍼 상의 IC의 제조는 통상적으로 기판상에 형성되거나 증착되어 IC, 칩, 활성 어레이(15) 및 IC의 에지 또는 경계를 형성하는 몇몇 층들을 가진다. 전체 웨이퍼는 그 위에 형성된, 나중에 개별적인 이용을 위하여 분리될 많은 IC를 가지지만, 설명을 위하여 도 1a 내지 도 6은 웨이퍼의 세그먼트(segment)만을 가진다.
도 1a 내지 도 6에 도시된 웨이퍼 세그먼트는 칩의 일부 또는 활성 어레이(15)의 일부, 균열 정지부(20) 및 커프(25) 또는 다이싱 채널(25)의 일부를 가진다. 도 1에 도시된 커프(25) 및 활성 어레이(15)의 세그먼트는 전기적 절연성 유전체 물질 또는 실리콘 질화물, 실리콘 이산화물 또는 포스포실리케이트 유리(phosphosilicate glass("PSG"))와 같은 유전체 물질의 스택 층(stacked layer)을 포함한다. 예를 들면, 프로세스 모니터 구조(process monitor structures)와 같은 활성 어레이(15)내의 전기 소자 및 커프(kerf)내의 전기 소자의 금속 와이어링은 도시된 균열 정지 영역으로부터 떨어져 위치하여 도 1a 내지도 6에는 나타나지 않는다.
도 1a는 전형적인 균열 정지부(20) 및 그 층들을 포함하는 IC 웨이퍼(10)의 제조에 포함된 대표적인 층들을 나타낸다. 다이싱 채널(dicing channel)(25)내에는 게이트 도전체 또는 도전성 층(30) 및 도전성 층(30)상에 증착된 하나이상의 박막(31)이 존재한다. 얇게 처리된 층들(31)은 실리콘 질화물 캡(a silicon nitride cap)(35)을 가지는 텅스텐 실리사이드(tungsten silicide) 또는 유사한 합금이다. 게이트 도전체(30)를 도전성으로 만들기 위하여 전형적으로 붕소 또는 인과 같은 소자로 도핑된 폴리실리콘 물질이다.
상기 기술된 바와 같이, 기판(10)상에 다수의 IC를 형성한 이후에, 개별적인 IC는 커프 또는 다이싱 채널(25)내의 웨이퍼를 절단하는 다이싱(dicing) 또는 절단(cutting) 프로세스에 따라 분리된다. 다이싱 프로세스는 연마 절단 프로세스(a grind cut process) 또는 스크라이브 및 브레이크 방법(a scribe and break method)을 포함할 수 있다. 첨부된 도면에서, 점괘선은 웨이퍼 다이싱 절단(101)의 근사된 위치를 나타낸다. 이들 방법 또는 다른 다이싱 프로세스 중 하나에서, 웨이퍼(10)는 종종 균열, 절단 에지 내의 칩(chips in the cut edge), 또는 웨이퍼 상에 증착된 하나이상의 몇몇 층들의 박리를 생성한다. 웨이퍼 다이싱 프로세스에 의해서 유발되는 기계적인 스트레스에 기인하여, 게이트 도전체 상의 박막(31)은 특히 IC의 절단 에지에서 박리가 쉽다.
도 1a는 균열 정지부(20)내의 제 1의, 또는 최하부의 금속이 게이트 도전체(30)에 부착된 컨택트인 전형적인 종래 기술의 스택 금속 벽 균열정지부(stacked metal wall crack stop)(20)를 도시한다. 보다 구체적으로, 도 1a에서 도시된 바와 같이, 균열 정지부(20)는 와이어링에 이용되는 금속 또는 와이어링 레벨들(wiring levels)(23), 와이어링 레벨들(23)간의 접속에 이용되는 금속 레벨간 비아(metal interlevel vias)(24) 및 게이트 도전체(30)와의 컨택트(contact)에 이용되는 제 1 금속층(21)의 스택 층으로 구성될 수 있다. 와이어링 레벨(23)은 전형적으로 알루미늄으로 만들어진다. 레벨간 비아(24) 또는 스터드(stud)는 전형적으로 텅스텐으로 만들어진다.
도 1b의 확장된 도면에서 나타난 바와 같이, 게이트 도전체(30)상의 박막(31)은 전형적으로 실리콘 질화물과 같은 전기적 절연 막(37)이 씌워진 텅스텐 실리사이드(tungsten silicide)와 같은 전기적 도전성 또는 반도전성 막(36)으로 구성된다. 절연성 막(37)은 금속 컨택트(21)와 막(36)사이의 밀접한 컨택트를 보장하기 위하여 금속 컨택트(21)를 도전성 막(36)상에 증착하기 이전에 제거되어야 한다. 절연성 막(37)의 제거는 전형적으로 에칭 프로세스에 의해서 이루어진다.
도 1a에 도시된 금속 벽 균일 정지부(20)는 커프(25)의 유전체 물질 내에 전파하거나 유전체 물질의 층들 사이에 전파하는 에지 균열을 정지시키는 데에 효과적이다. 그러나, 이러한 균열 정지부(20)는 게이트 도전체 층들의 박리에 기인하여 전파하는 균열을 정지시키는 데에는 효과적이지 않다. 예를 들면, 도 1b에 도시된 도전성 막(36)이 게이트 도전체(30)로부터 박리되는 경우에는, 박리는 금속 벽 균열 정지부(20)에 의해서 정지되지 않을 것이다. 유사하게, 절연성 막(37)의 박리가 발생하여 금속 컨택트(21)의 기저부에 도달하는 경우에, 이러한 박리는 금속 컨택트(21)와 도전성 막(36)사이의 계면에서 기계적 스트레스를 야기할 수 있는데, 이는 차례로 금속 컨택트(21)를 도전성 막(36)으로부터 분리할 수 있다. 이러한 분리가 발생하는 경우에는, 균열(100)은 IC의 활성 어레이(15)내로 전파하여 파괴를 야기할 수 있다.
도 2는 다른 금속 벽 분열 정지부를 도시하는데, 여기서는 제 1 금속층(22)은 기판(11)과 컨택트를 이룬다. 금속 벽 균열 정지 구조(20)가 충분히 강하다면, 또는 보다 구체적으로, 균열 정지부(20)의 구조내의 몇몇 금속 층들간의 부착이 충분히 강한 경우에는, 도 2의 균열 정지부(20)는 도 1a에 도시되고 상기 기술된 균열 전파와 관련된 문제점들을 해결한다.
그러나, SRAM 집적 회로를 포함하는 소정의 애플리케이션에서는, 도 2에 도시된 바와 같이, 게이트 도전체 표면 막들(31) 사이에 형성된 수평 균열(horizontal cracks) 또는 박리(100)는 약한 지점(a weak spot)에 도달할 때까지 균열 정지부(20)의 측면까지 전파될 수 있으며, 그런 다음 이 약한 지점에서 금속 층들을 떨어지도록 할 수 있음을 알게되었다. 약한 지점은 전형적으로 텅스텐과 알루미늄 사이와 같은 스택 금속 균열 정지부(20)내의 두 개의 상이한 금속들의 계면에서 발견된다. 도 2에 도시된 바와 같이, 일단 균열 정지부(20)를 통하면, 균열(100)은 활성 어레이(15)내로 더 멀리 전파하여 IC의 파괴를 초래한다.
균열(100)의 전파 및 IC의 파괴는 전형적으로 패키징된 IC가 인쇄된 회로 보드에 부착되는 납땜 리플로 프로세스(solder reflow process)와 같은 높은 열기계적 스트레스(thermomechanical stress)를 가지는 프로세스 이후에 관찰된다.균열(100)의 전파 및 IC의 파괴는 장비의 온/오프 시퀀스(on/off sequence)에 의해서 야기되는 순환성 온도 요동(cyclic temperature fluctuations) 이후에도 관찰된다. IC 파괴는 전형적으로 일단 균열(100)이 어레이 내로 충분히 멀리 전파되는 경우에 IC 활성 어레이(15)내의 와이어링 금속의 분리(separation) 또는 파손(breakage)에 의해서 야기된다.
본 발명은 커프(25)로부터 IC로의 층 계면(layer interface)을 따른 균열 전파의 메카니즘을 해결하는 IC 웨이퍼(10)를 방법을 제공한다. 도 3에 도시된 바와 같이, 바람직한 실시예에서는 다이싱 채널(25)내에 형성된 게이트 도전체(30)가 균열 정부(20) 또는 IC 에지로부터 거리 "d" 만큼 분리된다. 도 3은 IC의 한 측면 또는 단면도만을 나타내지만, 최적의 결과를 위하여, 균열 정지부(20)로부터의 게이트 도전체(30)의 분리부(separation)(50)의 형성은 IC의 모든 측면을 포함하거나 IC의 전체 주위를 따라 연장하여 IC의 소정의 측상에서 발생하는 어떠한 박리도 전파되어 칩 활성 어레이(15)를 손상하지 못하도록 보장하여야 한다. 그러나, 본 발명의 다른 실시예 또는 본 발명의 소정의 애플리케이션에서, 분리부(50)는 IC를 완전히 에워쌀 필요는 없을 것이다.
본 실시예에서, 인접하는 표면과 계면을 이루는 게이트 도전체(30)내에서 박리가 발생하는 경우에 결과적인 균열(100)은 게이트 도전체의 에지(32)까지 전파되며, 게이트 도전체 에지(32)로부터 수직으로 전파하거나, 그렇지 않고서 IC의 표면과 가파른 각도를 이루며 전파함을 알게되었다. 분리부 "b" 또는 최소 유료 거리(50)는 근사적으로 선택되는 경우에, 게이트 도전체 에지(32)로부터의균열(100)의 전파는 별다른 해를 끼치지 않고 웨이퍼 다이싱 채널 상부 영역(wafer dicing channel top layer) 또는 IC의 표면에서 종료한다. 이 실시예에서 나타난 바와 같이, 균열(100)위의 다이싱 채널 섹션은 완전히 풀려서 다이싱 유체(dicing fluid)내에서 제거되거나 다이싱후 웨이퍼 세정 단계(post-dicing wafer wash step)동안에 안전하게 제거될 수 있다.
본 발명의 바람직한 실시예는 게이트 도전체(30)의 분리부(50)가 균열 정지 벽(20)의 높이의 약 10%보다 큰 최소 유효 거리를 가져야 한다는 사실을 제공한다. 도 3에 도시된 변수를 사용하면, b ≥0.10(h)이며, 여기서 "h"는 균열 정지 벽(20)의 높이이며, "b"는 게이트 도전체의 에지(32)와 균열 정지 벽(20) 사이의 거리이다.
분리부 또는 최소 유효 거리(50)가 실질적으로 균열 정지 벽 높이 "h"의 10% 보다 작은 경우에, 게이트 도전체 에지(32)로부터 전파하는 균열(100)은 다이싱 채널의 상부에서 종료하지 않고서 균열 정지부(20)까지 전파될 수 있음을 알게되었다. 상기 기술된 바와 같이, 도 2를 참조하면, 균열(100)이 균열 정지부(20)까지 전파되는 경우에, 층들간의 약한 계면에서 균열 정지층들을 분리함으로써 균열은 균열 정지부(20)까지 도달하여 균열 정지부(20)를 통하여 연장할 것이다. 상기 기술된 바와 같이, 일단 균열(100)이 균열 정지부(20)를 통하여 연장하면, 균열은 활성 어레이(15)내로 연장하여 칩의 기능적 성능에 다시 불리하게 영향을 미칠 수 있을 것이다.
게이트 도전체(30)를 균열 정지부(20) 또는 IC 에지로 연장할 필요 또는 요구가 있을 수 있기 때문에, 게이트 도전체(30) 균열 정지부(20)까지 지속될 수 있지만, 도전성 층(30)내에 형성된 디바이드(divide)(60)를 가진다. 도4에 도시된 바와 같이, 게이트 도전체(30)는 균열 정지부(20)로부터 최소 유효 거리(50)가 형성된 에지(32)를 여전히 가지지만, 게이트 도전체(30)는 균열 정지부(20)까지 지속된다. 게이트 도전체가 균열 정지부(20)까지 지속되는 경우에도 분리부(50)의 배치 및 사이징(sizing)에 대한 임계 치수 지침은 b ≥0.10(h)임을 알게되었다. 상기 예에서처럼, 분리부 "b" 또는 최소 유효 거리(50)가 적절하게 선택되는 경우에, 게이트 도전체 에지(32)로부터의 균열(100)의 전파는 별다른 해를 끼치지 않고서 웨이퍼 다이싱 채널 상부층 또는 IC의 표면에서 종료한다.
상기 기술된 실시예들은 각기 균열 정지부(20)를 참조하였지만, 다른 실시예에서는, 본 발명에 따른 IC 웨이퍼(10)를 제조하는 방법은 활성 IC 칩의 에지 또는 경계를 균열 정지부(20)로 이용할 수 있다. 이들 구성에서, 균열 정지부(20)는 집적 회로의 에지일 수 있으며, 따라서 IC를 형성하는 도전, 반도전 또는 절연 물질의 층들일 수 있다.
도 5 및 도 6에 도시된 바와 같이, 본 발명의 방법의 다른 실시예에서는 에어 갭(40) 또는 채널은 IC 다이싱 채널(25)내에 추가적인 균열 정지부 또는 주요한 균열 정지부로서 형성될 수 있다. 도 5에 도시된 바와 같이, 에어 갭(40)이 형성되어 게이트 도전체(30)위로만 연장한다. 게이트 도전체(30) 계면에 균열(100)이 유발되는 경우에는 에어 갭(40)을 포함하여 구조내의 약한 포인트까지 전파될 수 있다. 많은 경우에, 균열(100)은 에어 갭(40)에서 종료할 수 있다. 그러나, 도 5에 도시된 바와 같이, 균열(100)이 계속하여 전파하는 경우에도, 인접하는 물질로부터의 지속된 게이트 도전체(30)의 박리에 기인하여, 균열은 게이트 도전체 에지(32)로 전파할 것이며, 에지(32)가 적어도 IC 에지 또는 균열 정지부(20)로부터 최소 유효 거리(50)의 치수를 가지는 경우에는, 균열은 별다른 해를 끼치지 않고서 IC의 표면까지 전파할 것이다. 이러한 메카니즘은 필수적으로 도 3 및 도 4를 참조하여 상기 기술된 메카니즘과 동일하다.
도 6에 도시된 에어 갭 구조의 다른 바람직한 실시예 및 변형은 에어 갭(40)이 형성되어 게이트 도전체(30)위에 부분적으로 연장하며, 디바이드(divide)(60)위에 부분적으로 연장함을 나타낸다. 이 실시예에서, 균열(100)은 게이트 도전체(30)의 박리된 계면을 따라 전파함에 따라 에어 갭(40)으로 전파하며 에어 갭에서 종료할 것이다. 에어 갭(40)은 디바이드(60)내로 부분적으로 연장하므로, 에어 갭(40)에서는 발생하거나 지속할 수 있는 층들간의 박리가 존재하지 않는다는 사실에서 볼 때 균열(100)은 게이트 도전체(30)의 표면을 따른 전파를 지속하지 않을 것이다.
본 발명은 예시적인 실시예들을 참조하여 기술되었지만, 여기에 한정되는 것은 아니다. 예를 들면, 폴리실리콘 게이트 도전체가 얇은 게이트 산화물 층 또는 게이트 절연체일 수 있는 기판으로부터 쉽게 수평 분리 또는 박리되지 않는 경우에는, 전체 게이트 도전체가 아닌, 단지 표면 막만이 본 발명에 따라 설계되어 처리되어 본 발명의 장점을 획득할 필요가 있다. 첨부된 특허 청구의 범위는 본 발명의 진정한 사상 및 범주내에 속하는 것으로서 본 기술 분야의 당업자들에 의해서만들어 질 수 있는 본 발명의 다른 변형 및 실시예를 포함하도록 구성되었음을 또한 이해하여야 한다.
본 발명은 IC 균열 정지부 또는 IC 에지로부터 IC 게이트 도전체의 규정된 분리부 또는 디바이드(divide)를 제공하여, IC 웨이퍼 다이싱 프로세스의 결과로서 하나이상의 게이트 도전체 표면 계면의 박리를 통하여 유발된 균열 손상을 조절하는 효과적인 방법을 제공한다.
Claims (21)
- 웨이퍼(wafer)상에 다수의 집적 회로를 가지는 집적 회로 웨이퍼를 제조하는 방법에 있어서,상기 집적 회로 웨이퍼내의 균열의 전파(propagation of cracks)를 조절하는 상기 방법은 상기 각각의 다수의 집적 회로들 사이에 게이트 도전체(a gate conductor)를 형성하고, 상기 각각의 다수의 집적 회로들을 에워싸는 단계를 포함하되, 상기 게이트 도전체는 상기 각각의 다수의 집적 회로들로부터 분리되는 집적 회로 웨이퍼 제조 방법.
- 웨이퍼 상에 다수의 집적 회로들을 가지는 집적 회로 웨이퍼를 제조하는 방법에 있어서,상기 집적 회로는 각기 채널(channel)에 의해서 분리되며, 상기 채널은 그 안에 형성되는 게이트 도전체 층(a gate conductor layer)을 가지되,상기 집적 회로 웨이퍼내의 균열의 전파를 조절하는 상기 방법은상기 각각의 다수의 집적 회로들 사이에 상기 게이트 도전체 층- 상기 게이트 도전체 층은 상기 각각의 다수의 집적 회로로부터 최소 유효 거리만큼 분리됨 -을 형성하는 단계를 포함하는 집적 회로 웨이퍼 제조 방법.
- 제 1 항에 있어서,상기 게이트 도전체는 상기 게이트 도전체를 상기 각각의 다수의 집적 회로들로부터 최소 유효 거리만큼 분리하는 스텝 불연속부(a step discontinuity)를 가지고 형성되는 집적 회로 웨이퍼 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 집적 회로는 임계 높이를 가지며, 상기 최소 유효 거리는 상기 집적 회로 임계 높이의 약 10%보다 큰 집적 회로 웨이퍼 제조 방법.
- 웨이퍼 상에 다수의 집적 회로를 가지는 집적 회로 웨이퍼를 제조하는 방법에 있어서,상기 집적 회로내의 균열의 전파를 조절하는 상기 방법은① 상기 각각의 다수의 집적 회로들을 둘러싸는 다수의 균열 정지부들(crack stop)을 형성하는 단계와,② 상기 각각의 다수의 집적 회로들 사이에 게이트 도전체- 상기 게이트 도전체는 상기 각각의 균열 정지부들로부터 최소 유효 거리만큼 분리됨-를 형성하는 단계를 포함하는 집적 회로 웨이퍼 제조 방법.
- 제 5 항에 있어서,상기 다수의 균열 정지부들은 임계 높이를 가지며, 상기 최소 유효 거리는 상기 균열 정지부 임계 높이의 약 10%보다 큰 집적 회로 웨이퍼 제조 방법.
- 제 5 항에 있어서,상기 집적 회로를 둘러싸는 상기 다수의 균열 정지부들은 금속 벽(metal walls)인 집적 회로 웨이퍼 제조 방법.
- 제 5 항에 있어서,상기 집적 회로를 둘러싸는 상기 다수의 균열 정지부들은 금속 링(metal rings)인 집적 회로 웨이퍼 제조 방법.
- 제 5 항에 있어서,상기 다수의 균열 정지부들은 스택 금속 와이어 층들(stacked metal wirelayers)로 구성되는 금속 벽인 집적 회로 웨이퍼 제조 방법.
- 제 5 항에 있어서,상기 다수의 균열 정지부들은 상기 각각의 집적 회로들의 에지(edge)에 의해서 각기 규정되는 집적 회로 웨이퍼 제조 방법.
- 웨이퍼 상에 다수의 집적 회로들을 가지는 집적 회로 웨이퍼를 제조하는 방법에 있어서,상기 집적 회로들은 각기 게이트 도전체에 의해서 분리되되,상기 집적 회로 웨이퍼내의 균열의 전파를 조절하는 상기 방법은상기 각각의 다수의 집적 회로들 사이에 상기 게이트 도전체를 형성하고 이를 에워싸는 단계를 포함하되, 상기 게이트 도전체는 상기 게이트 도전체의 세그먼트(a segment of the gate conductor)를 상기 각각의 다수의 집적 회로들로부터 최소 유효 거리만큼 분리하는 디바이드(divide)를 가지는 집적 회로 웨이퍼 제조 방법.
- 제 11 항에 있어서,상기 집적 회로는 임계 높이를 가지며, 상기 최소 유효 거리는 상기 집적 회로 임계 높이의 약 10%보다 큰 집적 회로 웨이퍼 제조 방법.
- 균열 전파에 저항성이 강한 집적 회로 웨이퍼에 있어서,웨이퍼 기판과,상기 웨이퍼 기판 상에 형성되는 다수의 집적 회로들과,상기 집적 회로 웨이퍼 내에 형성되며 상기 각각의 다수의 집적 회로들을 에워싸는 다수의 균열 정지부와,상기 각각의 다수의 집적 회로들 사이에 형성되는 게이트 도전체- 상기 각각의 게이트 도전체는 상기 각각의 집적 회로로부터 최소 유효 거리만큼 분리됨 -와,상기 웨이퍼 기판상에 형성되고 상기 각각의 다수의 균열 정지부들을 둘러싸는 유전체 층을 포함하는 집적 회로 웨이퍼.
- 제 13 항에 있어서,상기 집적 회로는 임계 높이를 가지며, 상기 최소 유효 거리는 상기 집적 회로 임계 높이의 약 10%보다 큰 집적 회로 웨이퍼.
- 제 13 항에 있어서,상기 다수의 균열 정지부는 상기 집적 회로를 통하여 상기 웨이퍼 기판으로 연장하는 집적 회로 웨이퍼.
- 제 13 항에 있어서,상기 다수의 균열 정지부들은 스택 금속 와이어 층들로 구성되는 금속 벽인 집적 회로 웨이퍼.
- 제 13 항에 있어서,상기 각각의 다수의 집적 회로들 사이에 형성되고 상기 집적 호로 웨이퍼를 통하여 상기 게이트 도전체로 연장하는 채널을 더 포함하는 집적 회로 웨이퍼.
- 제 17 항에 있어서,상기 각각의 집적 회로들 사이의 상기 채널들은 상기 게이트 도전체 위에 전적으로(completely) 형성되는 집적 회로 웨이퍼.
- 제 17 항에 있어서,상기 각각의 다수의 집적 회로들 사이에 형성되는 상기 채널들은 상기 게이트 도전체 위에 부분적으로 형성되고, 상기 게이트 도전체와 상기 각각의 집적 회로 사이의 상기 분리부 위에 부분적으로 형성되는 집적 회로 웨이퍼.
- 제 1 항의 방법에 따라 형성되는 집적 회로 웨이퍼.
- 제 2 항의 방법에 따라 형성되는 집적 회로 웨이퍼.
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