KR100479298B1 - 반도체 칩 - Google Patents

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KR100479298B1
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
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Abstract

본 발명에 따른 반도체 칩(100)은 기판(102) 및 크랙 스톱 구조체(300)를 포함한다. 상기 크랙 구조체는 기판 상에 배치된 제 1 도전성 라인(108)과, 상기 기판 및 제 1 도전성 라인에 접속된 적어도 두 개의 제 1 콘택트(104)를 포함한다. 적어도 두 개의 제 1 콘택트는 서로 떨어져 있으며 제 1 도전성 라인의 길이를 따라서 길이 방향으로 연장된다. 제 2 도전성 라인(112)은 제 1 도전성 라인의 일부 상에 배치되며, 적어도 두 개의 제 2 콘택트(116)는 제 1 도전성 라인 및 제 2 도전성 라인에 접속된다. 적어도 두 개의 제 2 콘택트는 서로 떨어져 있으며 제 2 도전성 라인의 길이를 따라서 길이 방향으로 연장된다.

Description

반도체 칩{IMPROVED CHIP CRACK STOP DESIGN FOR SEMICONDUCTOR CHIPS}
본 발명은 반도체 제조에 관한 것으로서, 특히 반도체 칩에서 크랙의 위험을 감소시키는 방법에 관한 것이다.
반도체 칩은 실리콘 기판 상에 형성된다. 칩들은 웨이퍼 상에서 서로 인접하게 위치하며, 제조 공정이 완료된 후에, 금(kerf)을 따라 웨이퍼를 절단함으로써 웨이퍼는 다이싱된다. 이것은 칩을 서로 분리시킨다. 상기 다이싱(dcing) 공정은 칩에 스트레스를 유발할 수도 있다. 이 스트레스로 인해 반도체 칩 구조에 스트레스 크랙이 형성될 수도 있다. 또한 반도체 칩 구조 내의 잠재적인 스트레스로 인해 크랙이 형성될 수도 있다. 크랙은 통상적으로, 예를 들어 금속 구조와 유전체 재료 사이의 계면을 따라 형성된다. 반도체 구조의 일부는 특히 크랙 전달(crack propagation)에 취약하다.
도 1a에는 종래 기술에 따른 금속 구조체의 부분 단면도가 도시되어 있다. 기판(10)은 트랜지스터, 캐패시터, 저항기 등과 같은 디바이스 또는 소자의 일부인 확산 영역(12)을 포함한다. 제 1 레벨 콘택트(14)는 확산 영역(12)을 제 1 금속 라인(16)에 접속한다. 제 1 금속 라인(16)은 도면의 외부로 연장되며, 예를 들어 기판 레벨 상의 소자들 간을 접속하거나 상위 금속층(higher metal layers)에 접속하는데 사용된다. 다른 콘택트(18)는 금속 라인(16)을 금속 라인(20)에 접속시키는데 사용되며, 상기 금속 라인(20)은 도면의 외부로 연장된다. 콘택트(22)는 금속 라인(20)과 상위 금속층 사이를 접속하는데 사용된다. 이 경우에 상위 금속층은 콘택트(22)에 의해 금속 라인(20)에 접속되는 터미널 비아(TV)(24)를 포함한다. 터미널 비아(24)는 통상적으로 칩을 칩 패키지용 리드 프레임에 전기적으로 접속하는 리드 선을 접속하기 위한 영역과 테스트 프로브 콘택트 영역을 제공하는데 이용된다.
도 1a에 도시된 구조체는 크랙 전달에 취약하다. 칩 내에 존재하거나 또는 다이싱과 같은 공정에 의해 유도된 스트레스는 영역(26) 내의 상기 구조체를 따라 크랙을 전달하도록 한다. 크랙은, 예를 들어 실리콘 이산화물과 같은 유전체 재료(28)와 금속 라인/콘택트 사이의 계면에 형성된다. 기판(10) 아래로 전달되는 크랙은 시간이 흐름에 따라 칩의 고장을 일으킬 가능성을 갖고 있다. 크랙은 또한 금속 라인 및 콘택트를 주위 환경에 노출시키는데, 이것은 칩의 성능을 저하시키는 부식/산화를 유발한다.
도 1b는 도 1a의 종래 기술의 구조체의 라인 1B-1B를 따라 절취한 단면의 평면도이다. 콘택트(14)(18 및/또는 22)는 원형이며 금속 라인의 작은 영역(예를 들면, 16 및 20) 및/또는 터미널 비아(24)와 접촉한다. 이 영역의 불일치는 그 자체에 스트레스를 집중시키는데, 이것은 시간이 경과함에 따라 칩의 신뢰도를 저하시킬 수 있다.
따라서, 상이한 기하학적 구조를 갖는 금속 라인들 사이에 부가적인 콘택트를 제공하는 개선된 크랙 스톱 설계(improved crack stop design)가 요구된다. 또한 공기 크랙 스톱을 포함하는 크랙 스톱 설계가 요구된다.
도 1a는 종래 기술에 따른 반도체 칩의 부분 단면도.
도 1b는 종래 기술에 따른 도 1a의 라인 1B-1B를 따라 절취한 반도체 칩의 단면의 평면도.
도 2는 본 발명에 다른 개선된 크랙 스톱 구조체를 갖는 반도체 칩의 부분 단면도.
도 3a 및 도 3b는 본 발명에 따른 도 2의 라인 3-3을 따라 절취한, 연속하는 콘택트를 갖는 반도체 칩(도 3a) 및 분리된 콘택트 부분을 갖는 반도체 칩(도 3b)의 단면의 평면도.
도 4는 본 발명의 다른 실시예에 따른 칩의 상이한 레벨에서의 상이한 수의 콘택트 라인의 조합을 갖는 반도체 칩의 부분 단면도.
도 5는 본 발명에 따른 꾸불꾸불한 콘택트 구성을 포함하는 반도체 칩의 평면도.
도 6은 본 발명에 따른 반 공기/반 금속(semi-air/semi-metal) 크랙 스톱 구조를 갖는 반도체 칩의 부분 단면도.
본 발명에 따른 반도체 칩은 기판 및 크랙 스톱 구조체를 포함한다. 크랙 구조체는 기판 상에 배치된 제 1 도전성 라인과 기판 및 제 1 도전성 라인에 접속된 적어도 두 개의 제 1 콘택트를 포함한다. 상기 적어도 두 개의 제 1 콘택트는 서로 공간적으로 분리되어 제 1 도전성 라인의 길이를 따라 길이 방향으로 연장된다. 제 2 도전성 라인이 제 1 도전성 라인의 일부 상에 배치되며, 적어도 두 개의 제 2 콘택트가 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인에 접속된다. 적어도 두 개의 제 2 콘택트는 서로 공간적으로 분리되어 제 2 도전성 라인의 길이를 따라 길이 방향으로 연장된다. 크랙 스톱 구조체는 크랙 저항을 개선하기 위해 각 레벨에서 다수의 콘택트를 제공한다.
본 발명의 다른 반도체 칩은 기판 및 크랙 스톱 구조체를 포함한다. 크랙 스톱 구조체는 기판 상에 배치된 제 1 도전성 라인을 포함하며, 적어도 두 개의 제 1 콘택트가 상기 기판 및 제 1 도전성 라인에 접속된다. 적어도 두 개의 제 1 콘택트는 공간적으로 서로 분리되어 제 1 콘택트 라인의 길이를 따라 길이 방향으로 연장된다. 제 2 도전성 라인이 제 1 도전성 라인의 일부 상에 배치되고, 적어도 두 개의 제 2 콘택트가 상기 기판에 접속된다. 상기 적어도 두 개의 제 2 콘택트는 서로 공간적으로 분리되어 제 1 도전성 라인의 길이를 따라 길이 방향으로 연장된다. 유전체 재료가 크랙 스톱 구조체를 둘러싸며, 상기 유전체 재료는 크랙 성장 저항을 개선시키기 위해 제 2 도전성 라인 상에 공기로 충진된 트렌치를 포함한다.
다른 실시예에서, 적어도 두 개의 제 1 콘택트는 세 개의 콘택트를 포함한다. 적어도 두 개의 제 2 콘택트는 세 개의 콘택트를 포함할 수도 있다. 칩은 크랙 스톱 구조체를 둘러싸는 유전체 재료를 포함할 수도 있으며, 상기 유전체 재료는 제 2 도전성 라인 상에 공기로 충진된 트렌치를 포함할 수도 있다. 제 2 도전성 라인은 칩을 테스트하기 위한 터미널 비아를 포함할 수도 있다.
칩은 제 2 도전성 라인의 일부 상에 배치된 제 3 도전성 라인과, 제 2 도전성 라인 및 제 3 도전성 라인에 접속된 적어도 두 개의 제 3 콘택트를 더 포함할 수도 있으며, 상기 적어도 두 개의 제 3 콘택트는 공간적으로 서로 분리되어 제 3 도전성 라인의 길이를 따라서 길이 방향으로 연장된다. 제 3 도전성 라인은 터미널 비아를 포함할 수도 있다. 제 1 및 제 2 금속 라인 및 적어도 두 개의 제 1 콘택트 및 적어도 두 개의 제 2 콘택트는 꾸불꾸불한(serpentine) 구조체를 형성할 수도 있다. 상기 꾸불꾸불한 구조체는 바람직하게는 칩의 다이싱 채널에 인접하게 위치한다. 적어도 두 개의 제 1 콘택트 및 적어도 두 개의 제 2 콘택트는 제 1 금속 라인의 전체 길이 상에서 연장될 수도 있다.
본 발명의 상기 및 다른 목적, 특징들 및 이점들은 첨부한 도면과 관련된 하기의 상세한 설명 및 실시예로부터 명확해질 것이다.
본 발명은 크랙 전달을 감소시키기 위한 반도체 디바이스 내에 형성된 구조체를 포함한다. 잠재적인 스트레스 또는 다이싱에 의해 유도된 스트레스로 인한 크랙은 칩의 고장을 일으키며 칩의 수율을 감소시킬 수도 있다. 본 발명은 종래의 단일 콘택트 대신에 추가적인 콘택트 라인을 이용함으로써 크랙 스톱 저항을 증가시킨다. 또한, 꾸불꾸불하거나 서로 엇갈리는 콘택트 구조체가 이용될 수도 있다. 본 발명은 또한 공기 스톱 구조체를 이용하는데, 이것은 잠재적인 크랙 문제를 줄이기 위해 공기로 충진된 트렌치를 제공한다.
이하에서는 도면을 참조하여 본 발명을 상세히 설명한다. 몇몇 도면에 있어서 유사한 참조 부호는 유사하거나 동일한 구성요소를 나타낸다. 도 2는 본 발명의 일실시예에 따른 반도체 칩(100)의 부분 단면도이다. 반도체 칩(100)은 예를 들어 DRAM(dynamic random access memory) 디바이스, SRAM(static RAM), SDRAM(synchronous DRAM) 등과 같은 메모리 칩을 포함할 수도 있다. 반도체 칩(100)은 또한 매립된 DRAM 디바이스, 프로세스, 애플리케이션 특정 칩, 또는 기타 반도체 디바이스를 포함할 수도 있다.
칩(100)은 기판(102)을 포함한다. 기판(102)은 단결정 실리콘, 갈륨 비화물(gallium arsenide), 게르마늄, 실리콘 온 절연체(SOI) 또는 기타 기판 재료를 포함할 수도 있다. 기판(102)은 통상적으로 기판 재료로 형성된 웨이퍼 상에 포함된다. 웨이퍼는 당해 분야에서 공지되어 있는 바와 같이, 복수의 칩(100)을 제조하도록 처리된다. 기판(102)이 도핑 및/또는 에칭되고 충진되어 그 내부에 복수의 상이한 디바이스(103)가 형성된다. 예를 들면, 디바이스(103)는 트랜지스터, 캐패시터, 절연 트렌치, 저항기, 다이오드, 또는 집적 회로를 이용한 기타 구성요소 또는 디바이스를 포함할 수도 있다.
공지된 방법에 의해 기판(102) 상에 유전체층(106)이 형성되어 본 발명에 따라 패터닝된다. 기판(102) 상에 형성된 동일 디바이스 또는 상이한 디바이스에 둘 이상의 콘택트를 형성하도록 유전체층(106)을 패터닝함으로써 콘택트(104)가 형성된다. 일실시예에서, 유전체층(106)은 실리콘 이산화물과 같은 산화물을 포함한다. 콘택트(104)는 바람직하게는 알루미늄, 텅스텐, 구리 등과 같은 금속의 증착으로 형성된다. 콘택트 및/또는 금속 라인은 당해 기술 분야에서 공지되어 있는 확산 장벽층을 포함할 수도 있으며, 금속이 증착되기 전에 TaN 박층이 라인 콘택트 홀 또는 금속 라인 트렌치에 증착될 수도 있다.
다른 유전체층(114)이 증착되고 패터닝되어 금속 라인(108)을 증착시키기 위한 트렌치가 형성된다. 금속 라인(108)은 도면의 외부로 연장된다. 예를 들어, 메모리 디바이스 내의 비트 라인과 같은 금속 라인(108)이 이용될 수도 있다.
다른 유전체층(115)이 형성되고 패터닝되어 콘택트(116)를 형성하기 위한 콘택트 홀 또는 트렌치가 형성된다. 콘택트(116)는 금속 라인(108)에 접속되는 둘 이상의 콘택트를 포함한다. 또 다른 유전체 층(120)이 형성되고 패터닝되어 금속 라인(112)을 증착하기 위한 트렌치가 형성된다. 금속 라인(112)은 도면의 외부로 연장되며, 콘택트(116)에 접속된다. 마찬가지로 유전체층(122, 126)이 형성되어 패터닝된다. 콘택트(124) 및 금속 라인(128)이 증착되어 구조체가 완성된다. 바람직하게는, 크랙 스톱 구조체로서 기능하도록 복수의 콘택트 라인이 상기 구조체의 각 레벨에서 사용된다. 전술한 바와 같이, 금속 라인 및 콘택트의 에지는 표면적을 증가시키고 크랙 전달 위험을 감소시키기 위해 오프셋되는 것이 바람직하다. 금속 라인(108, 112, 128) 및 콘택트(104, 116, 124)는, 예를 들어 알루미늄, 텅스텐, 구리 등과 같은 금속으로 형성되는 것이 바람직하다. 한편, 콘택트 및 금속 라인은 도핑된 폴리실리콘과 같은 도전성 재료로 형성될 수도 있다. 유전체층은 실리콘 이산화물과 같은 산화물을 포함할 수도 있다.
금속 라인(128)은, 바람직하게는 칩(100)을 칩패키징(도시되어 있지 않음)에 접속하거나 칩(100)을 테스트하기 위해 프로브 터미널을 제공하는데 사용된 터미널 비아(TV)(130)를 포함한다. 윈도우(123)(TV 윈도우)는 TV(130)에 대한 액세스를 허용할 때까지 오픈되어 칩의 테스팅을 제공한다.
도 3a 및 3b는 라인 3-3을 따라 절취한 칩(100)의 평면도이다. 도 3a에 도시된 바와 같이, 두 개의 콘택트(116)는 서로 인접하게 형성되어, 금속 라인(108, 112)을 따라 길이 방향으로 연장된다. 만약 (예를 들어, 금속 라인(108, 112) 사이에 있는)인접한 금속 라인이, 예를 들어 도 4에 콘택트들(222)에 대해 도시된 바와 같이, 여분의 콘택트를 지원하기에 충분한 폭(예를 들어, W1 또는 W2)을 가지면, 본 발명은 또한 둘 이상의 콘택트 라인을 이용할 수도 있다. 금송층들은 각각의 금속층 사이의 얇은 콘택트 라인과 비교하여 보다 넓은 것이 바람직하다. 이에 대한 한가지 이유는 제조 동안에 콘택트의 하부가 잠재적으로 충진되는 것을 회피하기 위한 것이다. 크랙 스톱 저항을 더욱 향상시키기 위해 제 2 또는 심지어 제 3의 콘택트 라인이 사용된다(만약, 이들 콘택트 라인이 상부 금속(112) 및 하부 금속(108) 라인의 폭(W1, W2) 내에 합치되면). 콘택트(116) 및 금속 라인(108)은 금속 라인(112) 아래에 있음을 나타내기 위해 일점 쇄선으로 도시되어 있다.
콘택트들(116)은 거리 d만큼 떨어져 있다. d는 콘택트들에 의해 전기적으로 접속될 필요가 있는 기판(102) 상의 구조물들 및 금속 라인들(위쪽 또는 아래쪽)을 수용할 수 있도록 조절될 수도 있다. 유전체층 사이의 표면적을 증가시키기 위해 콘택트들(116) 사이에 거리 d가 존재하는 것이 바람직하다(예를 들면, 도 2의 유전체층들(106, 115, 122) 및 도 2의 콘택트들(104, 116, 124)). 표면적이 증가하면, 크랙 전달의 위험이 감소한다.
금속 라인(108)은 콘택트들(116)에 접속된다. 바람직하게는, 콘택트들(116)의 단면(end surface)(111)이 금속 라인(108)의 단면(113)(또는 금속 라인(112)의 단면(115))과 일치한다. 이 불일치는 콘택트 및 금속 라인(들)을 둘러싸는 유전체 재료 사이에 부가적인 표면적을 허용하며, 칩의 층들을 통해 크랙 전달의 위험을 감소시킨다.
각 레벨의 콘택트의 수는 변할 수도 있음에 주의하라. 예를 들면, 도 4에 도시된 바와 같이, 제 1 레벨이 두 개의 콘택트 라인(220)을 포함할 수도 있고, 다음 레벨이 세 개의 콘택트 라인(222)을 포함할 수도 있고, 제 3 레벨이 두 개의 콘택트 라인(224)을 포함할 수도 있다. 유전체 재료(209)는 크랙 스톱 구조체를 둘러싼다. 각 레벨 또는 다른 레벨 상에서 콘택트들의 수의 다른 조합도 가능하다. 또한, 도 3a 및 3b에 도시된 바와 같이, 콘택트들이 접속되어 있는 금속 라인의 길이 방향을 따라서 이들 콘택트들이 연장된다는 것에 주목하라. 이들 콘택트들은 금속 라인의 전체 길이 상에서 연장될 수도 있고(도 3a 및 도 5 참조), 또는 작은 부분 또는 부분들 상에서 연장될 수도 있다(도 3b 참조).
도 5에는 금속 라인(208) 및 콘택트들(202, 204)이 도시되어 있는데, 꾸불꾸불한 패턴이 나타나도록 상위층들이 제거되어 있다. 바람직한 실시예에서, 콘택트들은 엇갈리거나 꾸불꾸불한 패턴으로 형성된다. 콘택트들(202, 204)은 칩(100)에 대해 금속 라인(208)의 상부에 도시되어 있다. 도 5에서, 금속 라인(208)은 칩(100)의 표면을 따라 꾸불꾸불하며, 콘택트(202)는 콘택트(204)로부터 거리 d 만큼 떨어져 있다. 유전체 재료(209)는 크랙 스톱 구조체(210)를 둘러싼다. 바람직한 실시예에서, 콘택트(202, 204)는 금속 라인(208)의 크기의 변화에도 불구하고 서로간에 거리 d를 유지한다. 이 꾸불꾸불한 구성은 크랙 전달 위험을 감소시키며 본 발명의 임의의 실시예 및 모든 실시예와 함께 사용될 수도 있다. 바람직한 실시예에서, 꾸불꾸불한 구조체는 다이싱 채널 또는 금(kerf)(207) 또는 그 근방에서 사용될 수도 있다. 이런 방법으로, 크랙 스톱 구조체는 크래킹 위험이 가장 높은 위치에서 사용된다. 꾸불꾸불한 구조체는 또한 칩 전체에 걸쳐 사용될 수도 있다. 꾸불꾸불한 구조체는 규칙적인 주기 또는 불규칙적인 주기를 포함할 수도 있고, 근방에 위치한 구조체 또는 특징부 칩(100)을 수용할 수도 있다.
도 6에는 본 발명의 다른 바람직한 실시예에 따른 반 금속(semi-metal)/반 공기(semi air)로 채워진 크랙 스톱(300)이 도시되어 있다. 공기로 채워진 크랙 스톱 구조체(300)(예를 들어, 반 금속/반 공기 크랙 스톱)의 일부를 형성하기 위해 터미널 비아 에칭이 이용될 수도 있다. 바람직하게는, 콘택트층 및 금속층이 구조체로부터 제거된다(예를 들어 도 2와 비교하라). 제거된 콘택트 및 금속 라인 구조체가 차지하고 있던 깊이가 이제 공기로 채워져서 공기 크랙 스톱(306)을 형성한다. 공기 크랙 스톱(306)은 크랙 저항을 크게 개선시킨다. 도 2와 비교하면, 도 6의 구조체는 금속 라인(128) 및 콘택트(124)를 제거하여 TV가 금속 라인(112)까지 아래로 에칭될 수 있도록 하고 있다. 이제 금속 라인(112)은 터미널 비아로서 기능한다. TV 에칭은 금속 라인(112)의 금속의 일부를 에칭하는데 이용되며, 따라서 금속 라인(112)의 상부에 산화물이 남을 염려는 없다. 이 에칭 공정은 레이저 퓨즈로부터 패시베이션을 제거하는데 이용되는 TV 에칭을 포함할 수도 있다.
반도체 칩에 있어서의 개선된 칩 크랙 스톱 설계에 대해 설명하였지만(이들은 예시일 뿐 한정사항은 아님), 전술한 설명에 비추어 당업자들에 의해 변형 및 수정이 이루어질 수 있음에 유의하라. 따라서, 첨부한 청구범위에 의해 기술된 본 발명의 사상 및 범주 내에 있는 변형들이 전술한 본 발명의 특정 실시예에서 만들어질 수도 있다. 이상 본 발명을 특허법이 요구하는 바에 따라 상세하게 설명하였으며, 특허로서 보호받고자 하는 권리범위는 첨부한 청구범위에 개시되어 있다.

Claims (18)

  1. 반도체 칩에 있어서,
    기판(103)과,
    유전체 재료(106, 114, 115, 120, 209)로 둘러싸인 크랙 스톱 구조체(a crack stop structure)를 포함하고,
    상기 크랙 스톱 구조체는
    상기 기판(103) 상에 배치된 제 1 도전성 라인(108)과,
    상기 기판(103) 및 상기 제 1 도전성 라인(108)에 접속되어 있으며, 상기 제 1 도전성 라인(108)의 길이를 따라서 길이 방향으로 연장되며 상기 제 1 도전성 라인(108)의 길이와 직교하는 방향으로 서로 떨어져 있는 적어도 두 개의 제 1 콘택트(104)와,
    상기 제 1 도전성 라인(108)의 일부 상에 배치된 제 2 도전성 라인(112)과,
    상기 제 1 도전성 라인(108) 및 상기 제 2 도전성 라인(112)에 접속되어 있으며, 상기 제 2 도전성 라인(112)의 길이를 따라서 길이 방향으로 연장되며 상기 제 2 도전성 라인(112)의 길이와 직교하는 방향으로 서로 떨어져 있는 적어도 두 개의 제 2 콘택트(116)를 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 적어도 두 개의 제 1 콘택트(104)는 세 개의 콘택트를 포함하는 반도체 칩.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 두 개의 제 2 콘택트는 세 개의 콘택트(222)를 포함하는 반도체 칩.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 크랙 스톱 구조체는 상기 제 1 콘택트(104)가 내부에 형성되어 있는 제 1 유전체층(114)과, 상기 제 1 도전성 라인(108)이 내부에 형성되어 있는 제 2 유전체층과, 상기 제 2 콘택트(116)가 내부에 형성되어 있는 제 3 유전체층과, 상기 제 2 도전성 라인(112)이 내부에 형성되어 있는 제 4 유전체층을 포함하는 반도체 칩.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체 재료는 상기 제 2 도전성 라인(112) 상에 공기로 채워진 트렌치(306)를 포함하는 반도체 칩.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도전성 라인(112)은 터미널 비아(terminal via)를 포함하는 반도체 칩.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도전성 라인(112)의 일부 상에 배치된 제 3 도전성 라인(130)과,
    상기 제 2 도전성 라인(112) 및 상기 제 3 도전성 라인(130)에 접속되어 있으며, 상기 제 3 도전성 라인의 길이를 따라서 길이 방향으로 연장되며 상기 제 3 도전성 라인(130)의 길이와 직교하는 방향으로 서로 떨어져 있는 적어도 두 개의 제 3 콘택트(224)를 더 포함하는 반도체 칩.
  8. 제 7 항에 있어서,
    상기 제 3 도전성 라인은 터미널 비아를 포함하는 반도체 칩.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 금속 라인(108) 및 제 2 금속 라인(112)과 상기 적어도 두 개의 제 1 콘택트(104) 및 상기 적어도 두 개의 제 2 콘택트(116)는 꾸불꾸불한(serpentine) 구조체를 형성하는 반도체 칩.
  10. 제 9 항에 있어서,
    상기 꾸불꾸불한 구조체는 상기 칩의 다이싱 채널(dicing channel)에 인접하게 위치하는 반도체 칩.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 두 개의 제 1 콘택트(104) 및 상기 적어도 두 개의 제 2 콘택트(116)는 상기 제 1 금속 라인(108)의 전체 길이에 걸쳐서 연장되는 반도체 칩.
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