KR20170122494A - 반도체 장치, 반도체 칩 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 칩 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 기술적 사상은 메인 칩 영역과 상기 메인 칩 영역를 둘러싸는 스크라이브 레인 영역을 포함하고, 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싸는 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판 상의 절연막, 상기 제1 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴, 상기 제2 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴, 및 상기 제1 영역 내의 상기 절연막 내에 형성되며, 상기 절연막의 두께 방향으로 연장하고 상기 제1 엠보싱 구조체들과 상기 절연막의 두께 방향으로 정렬되는 댐 구조체들을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치, 반도체 칩 및 반도체 장치의 제조 방법 {Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device}
본 발명의 기술적 사상은 반도체 장치, 반도체 칩, 및 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 칩은 집적 회로가 형성된 반도체 웨이퍼를 절삭하는 다이 소오잉 공정을 거쳐 만들어진다. 다이 소오잉 공정 동안, 소오잉 블레이드는 스크라이브 레인 영역을 따라 반도체 웨이퍼를 절삭하고, 그 결과 다수의 반도체 칩들은 물리적으로 분리된다.
집적회로 소자의 대용량화 및 고집적화가 요구됨에 따라, 반도체 웨이퍼에서 스크라이브 레인 영역이 차지하는 면적이 감소하고 있으며, 다이 소오잉 공정 동안 반도체 장치에 가해지는 스트레스로 인하여 집적 회로가 손상될 위험이 증가하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 다이 소오잉 공정 동안 발생되는 스트레스가 집적 회로로 전달되는 것을 차단할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 칩을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 과제 다이 소오잉 공정 동안 발생되는 스트레스가 집적 회로로 전달되는 것을 차단할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 메인 칩 영역과 상기 메인 칩 영역를 둘러싸는 스크라이브 레인 영역을 포함하고, 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싸는 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판 상의 절연막, 상기 제1 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴, 상기 제2 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴, 및 상기 제1 영역 내의 상기 절연막 내에 형성되며, 상기 절연막의 두께 방향으로 연장하고 상기 제1 엠보싱 구조체들과 상기 절연막의 두께 방향으로 정렬되는 댐 구조체들을 포함하는 반도체 장치를 제공한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 길이는, 상기 제2 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 길이보다 긴 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 구조체는 상기 메인 칩 영역의 가장자리를 따라 연장된 바(bar) 형상을 가지고, 상기 제2 엠보싱 구조체는 도트(dot) 형상을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 댐 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 제1 길이는 상기 제1 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 길이에 대응되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메인 칩 영역의 가장자리와 수직하는 방향으로 이웃하는 제1 엠보싱 구조체들은 상기 메인 칩 영역의 가장자리를 따라 소정 간격 오프셋되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 패턴은 상기 메인 칩 영역의 가장자리를 불연속적으로 둘러싸는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 패턴 사이로 노출된 상기 절연막의 일부 및 상기 제2 엠보싱 패턴 사이로 노출된 상기 절연막의 일부에는 상기 절연막의 상면으로부터 소정 깊이만큼 트렌치가 형성된 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 트렌치는 하부로 갈수록 좁아지는 형태를 가지며, 라운드된 형태의 말단을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 댐 구조체들은 상기 절연막의 하면으로부터 상기 절연막의 상면까지 연장하며, 상기 제1 엠보싱 구조체들에 접속되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 댐 구조체는, 상기 절연막 내에 배치된 다층의 더미 배선층들과, 상기 더미 배선층들을 연결시키는 제1 더미 비아와, 상기 더미 배선층들 중 최상층의 더미 배선층과 상기 제1 엠보싱 구조체를 연결하는 제2 더미 비아와, 상기 절연막의 하면으로부터 연장하며, 상기 더미 배선층들 중 최하층의 더미 배선층과 연결되는 더미 비아 컨택을 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 댐 구조체는 상기 절연막의 하면으로부터 상기 절연막의 상면으로부터 소정 거리 이격된 지점까지 연장하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 구조체들의 일부는 상기 메인 칩 영역의 모서리와 인접한 부분에서 상기 메인 칩 영역의 모서리를 따라 절곡된 형상을 가지는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제2 엠보싱 구조체들은, 상기 제2 영역의 중심부를 제외한 상기 제2 영역의 가장자리부에 배열되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 절연막 상에 형성되고, 상기 제1 엠보싱 패턴 및 상기 제2 엠보싱 패턴의 적어도 일부를 덮는 패시베이션층을 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 절연막 내에서 상기 댐 구조체들과 상기 메인 칩 영역 사이에 배치되고, 상기 메인 칩 영역의 가장자리를 따라 연속적으로 형성되는 가드링 구조체를 더 포함한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 메인 칩 영역과 상기 메인 칩 영역의 가장자리를 둘러싸는 잔류 스크라이브 레인 영역을 가지는 반도체 기판, 상기 반도체 기판 상의 절연막, 상기 잔류 스크라이브 레인 영역 내에서, 상기 절연막 상에 배치된 엠보싱 구조체들을 포함하는 엠보싱 패턴, 및 상기 잔류 스크라이브 레인 영역 내의 상기 절연막 내에서, 상기 엠보싱 구조체들의 적어도 일부와 상기 절연막의 두께 방향으로 정렬된 댐 구조체들을 포함하고, 상기 엠보싱 패턴 사이로 노출된 상기 절연막의 일부에는 트렌치가 형성된 것을 특징으로 하는 반도체 칩을 제공한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 엠보싱 패턴은, 상기 메인 칩 영역의 가장자리의 적어도 일부를 둘러싸는 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴 및 상기 제1 엠보싱 패턴을 둘러싸는 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴을 포함하며, 상기 댐 구조체들은 상기 제1 엠보싱 구조체들의 하측에 배치되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 구조체는 상기 메인 칩 영역의 가장자리를 따라 연장하는 라인 형상을 가지며, 상기 댐 구조체는 상기 제1 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장하는 길이만큼 상기 메인 칩 영역의 가장자리를 따라 연장하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 댐 구조체들은, 상기 절연막의 하면으로부터 상면까지 연장하며 상기 제1 엠보싱 구조체들에 접속되는 제1 댐 구조체들 및 상기 절연막의 하면으로부터 상기 상면으로부터 소정 거리 이격된 지점까지 연장하는 제2 댐 구조체들을 포함하며, 상기 제1 댐 구조체들은 상기 제2 댐 구조체들 보다 상기 메인 칩 영역에 인접하도록 배치되는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 절연막 상에 형성되고, 상기 엠보싱 패턴의 적어도 일부를 덮는 패시베이션층을 더 포함하며, 상기 트렌치는 상기 엠보싱 패턴에 의하여 노출된 절연막 중 상기 패시베이션층에 의하여 덮이지 않은 부분에만 형성된 것을 특징으로 한다.
나아가, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 메인 칩 영역과 상기 메인 칩 영역의 가장자리를 둘러싸는 스크라이브 레인 영역을 포함하고, 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싸는 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 반도체 기판을 준비하는 단계,상기 반도체 기판 상에 배치되는 절연막 및 상기 제1 영역 내에서 상기 절연막의 두께 방향으로 연장하는 댐 구조체들을 형성하는 단계, 및 상기 절연막 상에 엠보싱 패턴을 형성하는 단계를 포함하고, 상기 엠보싱 패턴을 형성하는 단계는, 상기 제1 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴을 형성하는 단계와, 상기 제2 영역 내의 상기 절연막 상에 형성되며, 상기 제1 엠보싱 패턴을 둘러싸는 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 패턴을 형성하는 단계는, 상기 제1 엠보싱 구조체들이 상기 댐 구조체들과 상기 절연막의 두께 방향으로 정렬되도록 상기 제1 엠보싱 패턴을 형성하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 엠보싱 패턴을 형성하는 단계 이후에, 상기 엠보싱 패턴을 식각 마스크로 사용하여, 상기 절연막의 일부분을 제거하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 트렌치를 형성하는 단계는, 상기 절연막 상에 상기 엠보싱 패턴의 적어도 일부를 덮는 패시베이션층을 형성하는 단계, 상기 패시베이션층의 일부분을 노출시키는 마스크층을 형성하는 단계, 및 상기 마스크층 및 상기 엠보싱 패턴을 함께 식각 마스크로 사용하여, 노출된 상기 패시베이션층 및 그 아래의 절연막의 일부분을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 패턴을 형성하는 단계는 상기 제1 엠보싱 구조체들이 상기 메인 칩 영역의 가장자리를 따라 연장하는 바 형상을 갖도록 형성하며, 상기 제2 엠보싱 패턴을 형성하는 단계는 상기 제2 엠보싱 구조체들이 도트 형상을 갖도록 형성하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 엠보싱 패턴을 형성하는 단계는, 상기 메인 칩 영역의 가장자리와 수직하는 방향으로 이웃보는 제1 엠보싱 구조체들이 상기 메인 칩 영역의 가장자리를 따라 소정 간격 오프셋되도록 하는 것을 특징으로 한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제2 엠보싱 패턴을 형성하는 단계는, 상기 제2 엠보싱 구조체들이 상기 제2 영역의 중심부를 제외한 상기 제2 영역의 가장자리부에 배열되도록 상기 제2 엠보싱 패턴을 형성하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 장치는 스크라이브 레인 영역에 다이 소오잉 공정 동안 발생되는 크랙이 메인 칩 영역으로 진전되는 것을 차단할 수 있는 엠보싱 패턴 및/또는 댐 구조체들을 포함한다.
따라서, 다이 소오잉 공정 동안 스크라이브 레인 영역에서 발생된 크랙이 메인 칩 형성 영역으로 진전하여 집적 회로의 불량을 야기하는 것을 방지할 수 있으며, 또한 반도체 장치가 분리되어 제조된 반도체 칩들의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치의 개략적인 평면도이고, 도 1b는 도 1a의 “S”로 표시한 영역을 확대하여 나타낸 반도체 장치의 개략적인 평면도이고, 도 1c는 도 1b의 A - A' 선에 따르는 반도체 장치의 개략적인 수직 단면도이다.
도 2a 및 도 2b는 다이 소오잉 공정 동안 스크라이브 레인 영역 내에서 발생된 크랙이 진전되는 양태를 개략적으로 나타내는 도면들이다.
도 3 및 도 4는 본 발명의 기술적 사상의 일 실시예에 따른 댐 구조체를 설명하기 위한 도면들로서, 도 3 및 도 4는 각각 도 1b의 A - A' 선에 따르는 반도체 장치의 개략적인 수직 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제1 엠보싱 패턴을 설명하기 위한 평면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제1 엠보싱 패턴을 설명하기 위한 평면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제2 영역의 수직 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제2 엠보싱 패턴을 설명하기 위한 평면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 댐 구조체의 일부분 및 제1 엠보싱 구조체를 개략적으로 나타내는 사시도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 엠보싱 패턴 및 절연막 상부에 형성된 트렌치를 나타낸 단면도이다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치를 설명하기 위한 도면들로서, 도 11a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치의 개략적인 평면도이고, 도 11b는 도 11a의 B - B' 선에 따르는 반도체 장치의 개략적인 수직 단면도이다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치를 설명하기 위한 도면들로서, 도 12a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치의 개략적인 평면도이고, 도 12b는 도 12a의 C - C' 선 및 D - D' 선에 따르는 반도체 장치의 개략적인 수직 단면도이다.
도 13a 내지 도 13f는 본 발명의 기술적 사상의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 및 도 14b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 단면도이다
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 하나의 구성요소가 다른 구성요소 "상에", 또는 "연결되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", 또는 "직접 연결되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 하나의 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다.
이하에서 설명하는 반도체 장치 및 반도체 칩은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치(100)의 개략적인 평면도이고, 도 1b는 도 1a의 “S”로 표시한 영역을 확대하여 나타낸 반도체 장치(100)의 개략적인 평면도이고, 도 1c는 도 1b의 A - A' 선에 따르는 반도체 장치(100)의 개략적인 수직 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 장치(100)는 메인 칩 영역(MC)과 상기 메인 칩 영역(MC) 사이의 스크라이브 레인 영역(SL)을 구비하는 반도체 기판(102), 상기 반도체 기판(102) 상의 절연막(104), 상기 스크라이브 레인 영역(SL) 내에서 상기 절연막(104) 상에 배치된 엠보싱 패턴(120), 및 상기 스크라이브 레인 영역(SL) 내에서 상기 절연막(104) 내에 배치된 댐 구조체(110)들을 포함할 수 있다. 여기서, 반도체 장치(100)는 다수의 집적 회로 소자들을 포함하는 반도체 웨이퍼일 수 있다.
상기 반도체 기판(102)은 반도체 물질을 포함할 수 있으며, 예를 들어, 실리콘(Si, silicon)을 포함할 수 있다. 또는, 상기 반도체 기판(102)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 다른 예에서, 반도체 기판(102)은 silicon on insulator와 같은 SOI(semiconductor on insulator) 구조를 가질 수 있다. 반도체 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 절연막(104)은 상기 반도체 기판(102)의 일면 상에 배치될 수 있다. 상기 절연막(104)은 다수의 층간 절연막(104)들이 적층되어 형성될 수 있다. 상기 절연막(104)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
도 1a에 도시된 것과 같이, 반도체 장치(100)는 메인 칩 영역(MC)과 스크라이브 레인 영역(SL)을 포함할 수 있다.
반도체 장치(100)는 복수개의 메인 칩 영역(MC)을 포함할 수 있으며, 이웃하는 메인 칩 영역(MC)은 스크라이브 레인 영역(SL)을 사이에 두고 이격될 수 있다. 메인 칩 영역(MC)에는 반도체 소자가 형성될 수 있다. 상기 반도체 소자는 메모리 소자 또는 로직 소자를 포함할 수 있다. 또한, 상기 반도체 소자는 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자, 예를 들면, CMOS 트랜지스터 등과 같은 MOSFET, 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS, 능동 소자, 수동 소자 등을 포함할 수 있다.
상기 스크라이브 레인 영역(SL)은 이웃하는 메인 칩 영역(MC)들 사이에 배치될 수 있으며, 메인 칩 영역(MC)을 둘러쌀 수 있다. 스크라이브 레인 영역(SL)은 다이 소오잉(die sawing) 공정이 진행되는 동안 소오잉 블레이드(도 2a의 BL 참고)에 의하여 절삭될 수 있다.
상기 스크라이브 레인 영역(SL)은 상기 메인 칩 영역(MC)과 인접한 부분에서 상기 메인 칩 영역(MC)의 가장자리를 둘러싸는 제1 영역(P1)과 상기 제1 영역(P1)을 둘러싸는 제2 영역(P2)을 포함할 수 있다. 즉, 제2 영역(P2)은 제1 영역(P1)을 사이에 두고 메인 칩 영역(MC)과 이격될 수 있다. 여기서, 제1 영역(P1)은 다이 소오잉 공정 동안 소오잉 블레이드(BL)가 지나가지 않는 부분일 수 있고, 제2 영역(P2)은 다이 소오잉 공정 동안 소오잉 블레이드(BL)가 지나가며 절삭되는 부분을 포함할 수 있다. 즉, 소오잉 블레이드(BL)는 제2 영역(P2)을 따라서 반도체 장치(100)를 절삭할 수 있다.
상기 다이 소오잉 공정에 의하여 상기 반도체 기판(102) 및 상기 반도체 기판(102) 상에 형성된 다양한 물질막 등이 절삭됨에 따라, 상기 반도체 장치(100)는 복수개의 반도체 칩(300)들로 분리될 수 있다.
한편, 본 발명의 실시예들에서, 반도체 칩(300)은 메인 칩 영역(MC)과 상기 메인 칩 영역(MC) 주변의 잔류 스크라이브 레인 영역(도 15의 RSL 참고)을 포함할 수 있다. 여기서, 잔류 스크라이브 레인 영역은 반도체 장치(100)에 대하여 다이 소오잉 공정이 수행된 후 메인 칩 영역(MC) 주변에 남아있는 스크라이브 레인 영역(SL)을 의미할 수 있다. 예를 들어, 상기 잔류 스크라이브 레인 영역은 제1 영역(P1)과 상기 제1 영역(P1)과 인접한 제2 영역(P2)의 일부분을 포함할 수 있다.
도 1c에 도시된 것과 같이, 상기 엠보싱 패턴(120)은 스크라이브 레인 영역(SL) 내의 절연막(104) 상에 배치될 수 있다. 상기 엠보싱 패턴(120)은 절연막(104)의 상면으로부터 돌출된 형상을 가지는 엠보싱 구조체(122, 124)들로 구성될 수 있다. 엠보싱 구조체(122, 124)들은 예를 들어 알루미늄, 또는 알루미늄 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
엠보싱 패턴(120) 사이로 노출된 절연막(104)에는 트렌치(125)가 형성될 수 있다. 일부 실시예들에서, 상기 트렌치(125)는 상기 엠보싱 패턴을 식각 마스크를 이용하여, 상기 절연막(104)의 일부분을 제거하여 형성될 수 있다. 상기 트렌치(125)는 엠보싱 구조체(122, 124)들의 저면으로부터 그 보다 낮은 레벨까지 연장된 깊이를 가질 수 있다. 일부 실시예들에서, 상기 엠보싱 패턴(120)은 제1 영역(P1)에 배치된 제1 엠보싱 구조체(122)들로 이루어진 제1 엠보싱 패턴(121) 및 제2 영역(P2)에 배치된 제2 엠보싱 구조체(124)들로 이루어진 제2 엠보싱 패턴(123)을 포함할 수 있다.
상기 댐 구조체(110)들은 상기 스크라이브 레인 영역(SL) 내의 상기 절연막(104) 내에 배치될 수 있다. 댐 구조체(110)들은 상기 절연막(104)의 하면으로부터 시작하여, 상기 절연막(104)의 두께 방향(예를 들어, 제3 방향(D3))으로 연장할 수 있다. 또, 상기 댐 구조체(110)들은 상기 메인 칩 영역(MC)의 가장자리를 불연속적으로 둘러쌀 수 있다. 상기 엠보싱 구조체(122, 124)들의 적어도 일부와 상기 절연막(104)의 두께 방향(예를 들어, 제3 방향(D3))에 대하여 정렬될 수 있다. 예를 들어, 상기 댐 구조체(110)들은 도전성 물질을 포함할 수 있다.
도 2a 및 도 2b는 다이 소오잉 공정 동안 스크라이브 레인 영역(SL) 내에서 발생된 크랙(CR)이 진전되는 양태를 개략적으로 나타내는 도면들이다.
도 1a, 도 2a 및 도 2b를 참조하면, 소오잉 블레이드(BL)는 절연막(104)의 상면으로부터 하면을 향하는 방향으로 절연막(104) 및 반도체 기판(102)을 절삭하게 된다. 소오잉 블레이드(BL)가 스크라이브 레인 영역(SL)을 따라 반도체 장치(100)를 절삭하는 동안, 소오잉 블레이드(BL)와 절연막(104) 간의 물리적인 마찰 등으로 인하여 스트레스가 발생하게 된다. 이러한 스트레스는 반도체 장치(100) 내부에서 진전하는 크랙(CR)을 유발하게 되며, 크랙(CR)이 메인 칩 영역(MC)으로 진전되면 집적 회로의 신뢰성을 저하시키게 된다.
도 2a에 도시된 것과 같이, 소오잉 블레이드(BL)는 절연막(104)의 상부로부터 하강하여 반도체 장치를 절삭하게 되는데, 소오잉 블레이드(BL)는 엠보싱 패턴(120)과 접하게 된다. 이때, 엠보싱 패턴(120) 주변에서 시작된 크랙(CR)은 엠보싱 패턴(120)과 절연막(104)의 계면을 따라 이동하다가 트렌치(125)를 만나면서 스트레스가 분산되어 크랙(CR)이 소멸될 수 있고, 또는 트렌치(125)의 깊이 방향으로 크랙(CR)이 진전되면서 크랙(CR)이 메인 칩 영역(MC)으로 진전하지 않고 반도체 기판(102)의 하측으로 진행하게 된다.
도 2b에 도시된 것과 같이, 소오잉 블레이드(BL)와 절연막(104) 또는 반도체 기판(102)이 접하는 부분에서 시작되어 메인 칩 영역(MC)을 향하여 진전하는 크랙(CR)은 댐 구조체(110)와 만나게 된다. 상기 댐 구조체(110)는 크랙(CR)이 메인 칩 영역(MC)을 향하여 진전하는 것을 차단할 수 있다.
다시 도 1c를 참조하면, 댐 구조체(110)들은 상기 절연막(104)의 하면으로부터 절연막(104)의 상면까지 연장할 수 있다. 상기 댐 구조체(110)들은 상기 절연막(104)의 두께 방향(예를 들어, 제3 방향(D3))으로 정렬될 수 있고, 절연막(104)의 상부로 노출되어 엠보싱 패턴(120)의 일부에 접속될 수 있다.
예시적인 실시예들에서, 상기 댐 구조체(110)들은 상기 절연막(104) 내에 다른 높이 레벨로 배치되어 다층의 더미 배선층을 형성하는 제1 더미 배선층(113a) 및 제2 더미 배선층(113b), 상기 다층의 더미 배선층을 연결시키는 제1 더미 비아(115a), 상기 다층의 더미 배선층들 중 최상층인 제2 더미 배선층(113b)과 상기 제1 엠보싱 구조체(122)를 연결하는 제2 더미 비아(115b), 및 절연막(104)의 하면으로부터 연장하여 상기 다층의 더미 배선층들 중 최하층인 상기 제1 더미 배선층(113a)과 연결되는 더미 비아 컨택(111)을 포함할 수 있다.
또한, 도면에서는 도시되지 않았으나, 댐 구조체(110)는 더미 비아 컨택(111)의 하측으로 연결되어, 상기 더미 비아 컨택(111)을 지지하는 지지 패턴을 가질 수 있다. 일부 실시예들에서, 상기 지지 패턴은 반도체 기판(102)에 매립된 형태로 제공될 수 있으나. 이에 한정되는 것은 아니며 반도체 기판(102)의 일면으로부터 돌출된 형태로 제공될 수 있다. 상기 지지 패턴은 예를 들어 폴리실리콘으로 이루어질 수 있으나, 상기 지지 패턴의 구성이 이에 한정되는 것은 아니다.
한편, 도 1c에서는 댐 구조체(110)가 2개의 층으로 이루어진 더미 배선층을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 댐 구조체(110)는 2층 보다 많은 층들로 이루어질 수 있으며, 예를 들어 4층, 또는 8층의 더미 배선층들로 이루어질 수 있다. 또는 상기 댐 구조체(110)는 단층의 더미 배선층으로 이루어질 수 있다.
도 3 및 도 4은 본 발명의 기술적 사상의 일 실시예에 따른 댐 구조체를 설명하기 위한 도면들로서, 도 3 및 도 4는 각각 도 1b의 A - A' 선에 따르는 반도체 장치의 개략적인 수직 단면도들이다.
도 3를 참조하면, 댐 구조체(110a)는 상기 절연막(104)의 하면으로부터 연장하되, 상기 절연막(104)의 상면으로부터 소정 거리 이격될 수 있다. 그에 따라, 댐 구조체(110a)들은 엠보싱 패턴(120)으로부터 분리될 수 있다.
예를 들어, 댐 구조체(110a)는 도 3에 도시된 것과 같이 상기 절연막(104)의 하면으로부터 소정 높이까지 연장하는 더미 비아 컨택(111)만으로 구성될 수 있다. 다만, 댐 구조체(110a)의 구성이 이에 한정되는 것은 아니며, 댐 구조체(110a)는 도 3에 도시된 것과 다르게, 도 1에 도시된 제1 더미 배선층(113a), 제1 더미 비아(115a), 및 제2 배선층(213b) 중 적어도 어느 하나를 더 포함할 수도 있다.
도 4을 참조하면, 댐 구조체(110b)들은 상기 절연막(104)의 하면으로부터 상면까지 연장하는 제1 댐 구조체(110_1)들 및 상기 절연막(104)의 하면으로부터 연장하되 상기 절연막(104)의 상면으로부터 소정 거리 이격되는 제2 댐 구조체(110_2)들로 이루어질 수 있다. 상기 제1 댐 구조체(110_1)들은 적어도 일부의 엠보싱 패턴(120)과 연결되는 반면, 상기 제2 댐 구조체(110)들은 엠보싱 패턴(120)으로부터 떨어질 수 있다.
일부 실시예들에서, 상기 제1 댐 구조체(110_1)들은 상기 제2 댐 구조체(110_2)들보다 메인 칩 영역(MC)에 인접하도록 배치될 수 있다.
다시, 도 1a 내지 1c를 참조하면, 상기 엠보싱 패턴(120)은 다수의 제1 엠보싱 구조체(122)들을 가지는 제1 엠보싱 패턴(121) 및 다수의 제2 엠보싱 구조체(124)들을 가지는 제2 엠보싱 패턴(123)을 포함할 수 있다.
제1 엠보싱 패턴(121)은 스크라이브 레인 영역(SL)의 제1 영역(P1) 내에 배치될 수 있으며, 메인 칩 영역(MC)의 가장자리의 적어도 일부를 둘러쌀 수 있다. 또한, 제2 엠보싱 패턴(123)은 스크라이브 레인 영역(SL)의 제2 영역(P2) 내에 배치될 수 있으며, 제1 엠보싱 패턴(121)을 둘러쌀 수 있다. 바꿔 말해서, 제2 엠보싱 패턴(123)은 제1 엠보싱 패턴(121)을 사이에 두고 메인 칩 영역(MC)과 이격될 수 있다.
일부 실시예들에서, 제1 엠보싱 패턴(121)을 구성하는 제1 엠보싱 구조체(122)와 제2 엠보싱 패턴(123)을 구성하는 제2 엠보싱 구조체(124)는 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 엠보싱 구조체(122)가 메인 칩 영역(MC)의 가장자리를 따라 연장하는 길이(예를 들어, 제1 엠보싱 구조체(122)가 제1 방향(D1)으로 연장된 길이)는 제2 엠보싱 구조체(124)가 메인 칩 영역(MC)의 가장자리를 따라 연장하는 길이(예를 들어, 제2 엠보싱 구조체(124)가 제1 방향(D1)으로 연장된 길이)보다 길도록 구성될 수 있다.
제1 엠보싱 패턴(121)을 구성하는 제1 엠보싱 구조체(122)는 메인 칩 영역(MC)의 가장자리를 따라 연장하는 라인 형상 또는 메인 칩 영역(MC)의 가장자리를 따르는 방향으로 장축을 가지는 바(bar) 형상을 가질 수 있다.
제2 엠보싱 패턴(123)을 구성하는 제2 엠보싱 구조체(124)는 도트(dot) 형상을 가질 수 있다.
또한, 일부 실시예들에서, 제1 엠보싱 구조체(122) 및/또는 제2 엠보싱 구조체(124)는 경사진 측면을 가질 수 있다. 바꿔 말해서, 상기 제1 엠보싱 구조체(122) 및/또는 제2 엠보싱 구조체(124)는 높이 방향으로 좁아지는 형태를 가질 수 있다.
한편, 메인 칩 영역(MC)의 가장자리를 따라 연장하는 라인 형상 또는 바 형상을 가지는 다수의 제1 엠보싱 구조체(122)들은 메인 칩 영역(MC)의 가장자리를 따라 서로 소정 간격 이격되면서 나열되고, 불연속적으로 메인 칩 영역(MC)을 둘러쌀 수 있다. 또한, 상기 다수의 제1 엠보싱 구조체(122)들은 메인 칩 영역(MC)의 가장자리로부터 멀어지는 방향으로 여러 겹 배치되어 메인 칩 영역(MC)을 겹겹이 둘러싸는 형태로 배치될 수 있다.
도트(dot) 형상을 가지는 다수의 제2 엠보싱 구조체(124)들은 메인 칩 영역(MC)의 가장자리를 따라 나열되고, 동시에 상기 메인 칩 영역(MC)으로부터 멀어지는 방향으로 나열될 수 있다. 예를 들어, 다수의 제2 엠보싱 구조체(124)들은 매트릭스(matrix) 형태로 배치될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제1 엠보싱 패턴(121)을 설명하기 위한 평면도이다.
도 5를 도 1a와 함께 참조하면, 다수의 제1 엠보싱 구조체(122)들은 메인 칩 영역(MC)의 가장자리를 따르는 방향(예를 들어, 제1 방향(D1))으로 배열되고, 또한 메인 칩 영역(MC)의 가장자리와 수직한 방향(예를 들어, 제2 방향(D2))으로 배열될 수 있다. 상기 제1 방향(D1)으로 이웃하는 제1 엠보싱 구조체(122)들은 상기 제1 방향(D1)으로 소정 간격 이격되고, 상기 제2 방향(D2)으로 이웃하는 제1 엠보싱 구조체(122)들은 상기 제2 방향(D2)으로 소정 간격 이격될 수 있다. 상기 제1 엠보싱 구조체(122)들은 여러 겹 메인 칩 영역(MC)을 둘러싸며, 메인 칩 영역(MC)의 가장자리를 불연속적으로 둘러쌀 수 있다.
한편, 메인 칩 영역(MC)의 가장자리와 수직한 방향(예를 들어, 제2 방향(D2))으로 이웃하는 제1 엠보싱 구조체(122)들은 메인 칩 영역(MC)의 가장자리를 따르는 방향(예를 들어, 제1 방향(D1))을 따라 제1 간격(x1) 만큼 오프셋되도록 배치될 수 있다. 그 결과, 제1 엠보싱 구조체(122)들은 계단 형태를 가지면서 상기 제2 방향(D2)으로 배열될 수 있다.
상기 제1 방향(D1)으로 소정 간격 오프셋되면서 상기 제2 방향(D2)으로 나열된 3개의 제1 엠보싱 구조체(122)들이 하나의 그룹을 형성한다고 할 때, 제1 엠보싱 구조체(122)들 복수개의 그룹을 형성하여 제1 방향(D1) 및 상기 제2 방향(D2)으로 배열될 수 있다. 예를 들어, 제1 그룹의 제1 엠보싱 구조체들(G1) 및 제2 그룹의 제1 엠보싱 구조체들(G2)은 상기 제2 방향(D2)으로 배열되고, 제3 그룹의 제1 엠보싱 구조체들(G3) 및 제4 그룹의 제1 엠보싱 구조체들(G4)은 상기 제2 방향(D2)으로 배열될 수 있다. 또한, 제1 그룹의 제1 엠보싱 구조체들(G1) 및 제3 그룹의 제1 엠보싱 구조체들(G3)은 상기 제1 방향(D1)으로 배열되고, 제2 그룹의 제1 엠보싱 구조체들(G2) 및 제4 그룹의 제1 엠보싱 구조체들(G4)은 상기 제1 방향(D1)으로 배열될 수 있다.
여기서는, 3개의 제1 엠보싱 구조체(122)들이 상기 제1 방향(D1)으로 오프셋 되면서 하나의 그룹을 형성되는 것으로 도시되었으나, 하나의 그룹을 형성하는 제1 엠보싱 구조체(122)들의 수가 이에 한정되는 것은 아니다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제1 엠보싱 패턴(121a)을 설명하기 위한 평면도이다.
도 6을 도 1a와 함께 참조하면, 제1 엠보싱 패턴(121)은 메인 칩 영역(MC)의 모서리와 인접한 부분에서, 메인 칩 영역(MC)의 모서리를 따라 절곡된 형태를 가지는 제1 엠보싱 구조체(122b)들을 포함할 수 있다.
상기 절곡된 형태를 가지는 제1 엠보싱 구조체(122b)들은 메인 칩 영역(MC)의 모든 모서리 부분에 배치되어야만 하는 것은 아니며, 메인 칩 영역(MC)의 모서리 중 일부에만 배치될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제2 영역의 수직 단면도이다.
도 7을 참조하면, 제2 엠보싱 구조체(124)들은 상기 제2 영역(P2)의 중심부(P2_c)를 제외한 상기 제2 영역(P2)의 가장자리부(P2_e)에 배열될 수 있다. 여기서, 제2 영역(P2)의 가장자리부(P2_e)는 제2 영역(P2) 중 제1 영역(P1)과 제2 영역(P2)의 경계에 인접된 영역을 의미할 수 있다. 즉, 제2 영역(P2)의 중심부(P2_c)의 양측은 제2 영역(P2)의 가장자리부(P2_e)와 접하게 된다.
블레이드 영역은 다이 소오잉 공정이 수행되는 동안 소오잉 블레이드(BL)에 의하여 직접 절삭되는 부분을 의미할 수 있는데, 본 발명의 일부 실시예들에서 상기 블레이드 영역은 상기 제2 영역(P2)의 중심부(P2_c) 및 상기 제2 영역(P2)의 중심부(P2_c)에 인접한 상기 제2 영역(P2)의 가장자리부(P2_e) 일부를 포함할 수 있다. 바꿔 말해서, 블레이드 영역의 폭(BL_w)은 제2 영역(P2)의 중심부(P2_c)의 폭보다 클 수 있다.
그에 따라, 다이 소오잉 공정이 수행되는 동안 소오잉 블레이드(BL)는 상기 제2 영역(P2)의 중심부(P2_c)를 따라 반도체 장치(100)를 절삭하게 되는데, 소오잉 블레이드(BL)의 양측 부분은 제2 엠보싱 구조체(124)와 접하게 되고, 소오잉 블레이드(BL)의 중심부 부분은 제2 엠보싱 구조체(124)와 접촉하지 않고 절연막(104)을 직접 절삭할 수 있다.
소오잉 블레이드(BL)가 주로 접촉되는 제2 영역(P2)의 중심부(P2_c)에는 제2 엠보싱 구조체(124)가 배치되지 않기 때문에, 제2 엠보싱 구조체(124)가 파괴되면서 발생되는 파티클의 발생을 줄이게 된다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 제2 엠보싱 패턴(123a)을 설명하기 위한 평면도이다.
도 8을 참조하면, 제2 엠보싱 패턴(123)을 구성하는 제2 엠보싱 구조체(124)는 도트(dot) 형상을 가질 수 있다. 이때, 제2 엠보싱 구조체(124)들은 도 1b에서와 다르게 지그재그 형태로 배열될 수 있다. 즉, 제2 엠보싱 구조체(124)들은 제1 방향(D1)을 따라서 지그재그 형태로 배치될 수 있다. 또는, 제2 엠보싱 구조체(124)들은 제2 방향(D2)을 따라서 지그재그 형태로 배열될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 댐 구조체(110)의 일부분 및 제1 엠보싱 구조체(122)를 개략적으로 나타내는 사시도이다.
도 1a 내지 도 1c 및 도 9 참조하면, 댐 구조체(110)들은 제2 영역(P2)에 배치되며, 상기 제1 엠보싱 구조체(122)들과 상기 절연막(104)의 두께 방향으로 정렬될 수 있다.
일부 실시예들에서, 제1 엠보싱 구조체(122)가 메인 칩 영역(MC)의 가장자리를 따라 연장하는 라인 형상 또는 바 형상을 가지며, 상기 제1 엠보싱 구조체(122)의 하측에 배치되는 댐 구조체(110)는 상기 제1 엠보싱 구조체(122)와 마찬가지로 메인 칩 영역(MC)의 가장자리를 따라 연장하는 라인 형상 또는 바 형상을 가질 수 있다.
이때, 상기 댐 구조체(110)는 메인 칩 영역(MC)의 가장자리를 따라 제1 길이(L1) 만큼 연장할 수 있고, 상기 댐 구조체(110)의 제1 길이(L1)는 제1 엠보싱 구조체(122)가 상기 메인 칩 영역(MC)의 가장자리를 따라 연장하는 길이에 대응할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 장치의 엠보싱 패턴 및 절연막(104) 상부에 형성된 트렌치(125)를 나타낸 단면도이다.
도 1c와 도 10을 참조하면, 제1 엠보싱 구조체(122)들 또는 제2 엠보싱 구조체(124)들은 절연막(104) 상에 배치되며, 이웃하는 제1 엠보싱 구조체(122)들 사이 또는 제2 엠보싱 구조체(124)들 사이에는 트렌치(125)가 형성될 수 있다.
일부 실시예들에서, 트렌치(125)는 절연막(104)의 상면으로부터 하측 방향으로 소정 깊이 만큼 형성될 수 있는데, 트렌치(125)는 하부로 갈수록 좁아지는 형태를 가질 수 있고, 라운드된 형태의 말단을 가질 수 있다. 상기 라운드된 형태를 가지는 트렌치(125)는 크랙을 보다 균등하게 분산시킬 수 있으므로, 크랙을 보다 효과적으로 제거할 수 있다.
한편, 상기 메인 칩 영역(MC)의 가장자리와 수직한 방향(예를 들어, 제2 방향(D2))에 대하여, 제1 엠보싱 구조체(122)들 또는 제2 엠보싱 구조체(124)들은 제1 폭(w1)을 가질 수 있으며, 이웃하는 제1 엠보싱 구조체(122)들 사이 또는 제2 엠보싱 구조체(124)들 사이는 제2 폭 만큼 이격될 수 있다.
여기서, 상기 제1 폭(w1)은 제1 엠보싱 구조체(122)들 또는 제2 엠보싱 구조체(124)들의 저면에서의 폭을 의미할 수 있다. 상기 제2 폭(w2)은 상기 제1 엠보싱 구조체(122)들 또는 제2 엠보싱 구조체(124)들의 저면과 동일한 높이 레벨에서 이웃하는 제1 엠보싱 구조체(122) 간의 간격 또는 이웃하는 제2 엠보싱 구조체(124) 간의 간격을 의미할 수 있다. 일부 실시예들에서, 상기 제1 폭(w1)은 상기 제2 폭(w2) 보다 클 수 있다. 예를 들어, 상기 제1 폭(w1)은 상기 제2 폭(w2)의 약 2배 일 수 있다.
한편, 다시 도 1a 내지 도 1c를 참조할 때, 일부 실시예들에서, 상기 엠보싱 패턴(120) 사이로 노출된 절연막(104)의 일부가 제거되어 형성된 트렌치(125)는 전체적으로 이어져 연통하여 형성될 수 있다.
또는, 다른 실시예들에서, 상기 트렌치(125)는 절연막(104)의 특정 영역에만 형성될 수 있다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100c)를 설명하기 위한 도면들로서, 도 11a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치(100c)의 개략적인 평면도이고, 도 11b는 도 11a의 B - B' 선에 따르는 반도체 장치(100c)의 개략적인 수직 단면도이다.
도 11a 및 도 11b에 도시된 반도체 장치(100c)는 가드링 구조체 형성 영역(GR) 및 가드링 구조체 형성 영역(GR)에 배치된 가드링 구조체(130)들을 더 포함한다는 점을 제외하고는 도 1a 내지 도 1c에 도시된 반도체 장치(100)와 대체로 동일한 구성을 가질 수 있다. 도 11a 및 도 11b에 있어서, 도 1a 내지 도 1c와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 11a 및 도 11b를 참조하면, 스크라이브 레인 영역(SL)은 제1 영역(P1) 및 제2 영역(P2)을 포함할 수 있으며, 상기 제1 영역(P1)은 가드링 구조체(130)가 배치되는 가드링 구조체 형성 영역(GR)을 포함할 수 있다. 상기 가드링 구조체 형성 영역(GR)은 메인 칩 영역(MC)의 가장자리를 둘러쌀 수 있다.
상기 가드링 구조체(130)는 댐 구조체(110)들과 메인 칩 영역(MC) 사이에 배치될 수 있다. 상기 가드링 구조체(130)는 메인 칩 영역(MC)의 가장자리를 따라 연속적으로 둘러싸는 형태로 형성될 수 있으며, 링 형상 또는 루프 형상을 가질 수 있다.
도 11b에서는, 상기 가드링 구조체(130)는 상기 메인 칩 영역(MC)의 가장자리를 두 겹으로 둘러싸는 것으로 도시되었으나, 가드링 구조체(130)의 수가 이에 한정되는 것은 아니다.
상기 가드링 구조체(130)는 절연막(104) 내에 배치될 수 있다. 상기 가드링 구조체(130)는 절연막(104)의 하면으로부터 시작하여, 상기 절연막(104)의 두께 방향으로 연장할 수 있다.
일부 실시예들에서, 상기 가드링 구조체(130)들이 형성되는 가드링 구조체 형성 영역(GR)에는 엠보싱 패턴(120)이 배치되지 않을 수 있다.
또는, 다른 실시예들에서, 상기 가드링 구조체 형성 영역(GR)에는 제1 엠보싱 패턴(121)이 형성될 수 있으며, 제1 엠보싱 구조체(122)는 가드링 구조체(130)와 절연막(104)의 두께 방향으로 정렬될 수 있다. 이때, 상기 가드링 구조체 형성 영역(GR)에 배치된 제1 엠보싱 구조체(122)는 상기 가드링 구조체(130)와 마찬가지로 메인 칩 영역(MC)의 가장자리를 따라 연속적으로 형성되거나, 또는 상기 가드링 구조체(130)와 다르게 불연속적으로 형성될 수 있다.
한편, 일부 실시예들에서, 상기 가드링 구조체(130)는 상기 절연막(104)의 하면으로부터 절연막(104)의 상면까지 연장할 수 있다. 상기 가드링 구조체(130)는 도 1c에 도시된 댐 구조체(110)와 실질적으로 동일하게 구성될 수 있다. 즉, 상기 가드링 구조체(130)는 더미 비아 컨택, 더미 배선층들 및 더미 비아로 이루어질 수 있다. 다만, 가드링 구조체(130)의 구성이 이에 한정되는 것은 아니며, 도 1c에 도시된 댐 구조체(110)와 상이하게 구성될 수 있다.
다른 실시예들에서, 가드링 구조체(130)는 상기 절연막(104)의 하면으로부터 연장하되, 상기 절연막(104)의 상면으로부터 소정 거리 이격될 수 있다. 상기 가드링 구조체(130)는 도 3에 도시된 댐 구조체(110)와 같이, 더미 비아 컨택만으로 구성될 수 있다. 다만, 가드링 구조체(130)의 구성이 이에 한정되는 것은 아니다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100c)를 설명하기 위한 도면들로서, 도 12a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치(100c)의 개략적인 평면도이고, 도 12b는 도 12a의 C - C' 선 및 D - D' 선에 따르는 반도체 장치(100c)의 개략적인 수직 단면도이다.
도 12a 및 도 12b에 도시된 반도체 장치(100c)는 패시베이션층(140)을 더 포함한다는 점을 제외하고는 도 1a 내지 도 1c에 도시된 반도체 장치(100)와 대체로 동일한 구성을 가질 수 있다. 도 12a 및 도 12b에 있어서, 도 1a 내지 도 1c와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 12a 및 도 12b를 참조하면, 반도체 장치(100)는 절연막(104) 상에 형성되며, 엠보싱 패턴(120)의 적어도 일부를 덮는 패시베이션층(140)을 더 포함할 수 있다. 일부 실시예들에서, 상기 패시베이션층(140)은 상기 절연막(104)과는 상이한 물질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(140)은 실리콘 질화막으로 이루어질 수 있다.
일부 실시예들에서, 패시베이션층(140)은 스크라이브 레인 영역(SL)의 일부분에만 형성될 수 있다. 그에 따라, 패시베이션층(140)은 엠보싱 패턴(120)의 일부를 덮고, 엠보싱 패턴(120)의 또 다른 일부는 노출시킬 수 있다.
이때, 상기 절연막(104) 상에 패시베이션층(140)이 형성된 부분에는 트렌치(125)가 형성되지 않을 수 있고, 이에 반해 상기 절연막(104) 상에 패시베이션층(140)이 형성되지 않은 부분에는 트렌치(125)가 형성될 수 있다.
도 13a 내지 도 13f는 본 발명의 기술적 사상의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13f에서는 도 1a 내지 도 1c에 도시된 반도체 장치(100)의 제조 방법을 예로 들어 설명하기로 한다. 도 13a 내지 도 13f는 반도체 장치(100)의 스크라이브 레인 영역(SL) 및 메인 칩 영역(MC)을 함께 나타낸다.
도 13a를 참조하면, 스크라이브 레인 영역(SL)과 메인 칩 영역(MC)을 가지는 반도체 기판(102)을 준비한다.
이어서, 스크라이브 레인 영역(SL) 내에 반도체 기판(102)의 일면 상에 더미 비아 컨택(111)을 형성하고, 상기 반도체 기판(102)의 일면 상에 더미 비아 컨택(111) 주변을 채우는 제1 층간 절연막(104a)을 형성한다. 또한, 메인 칩 영역(MC) 내에 반도체 기판(102)의 일면 상에 비아 컨택(211) 및 적어도 하나의 트랜지스터(TR)를 형성하고, 상기 반도체 기판(102)의 일면 상에 비아 컨택(211) 및 트랜지스터(TR)를 감싸는 제1 층간 절연막(104a)을 형성한다.
일부 실시예들에서, 도면에서는 도시되지 않았으나, 더미 비아 컨택(111) 및 비아 컨택(211)은 각각 그 하측에 구비된 지지 패턴 상에 형성될 수 있다. 상기 지지 패턴은, 예를 들어, 반도체 기판(102)에 매립된 형태로 제공될 수 있으나. 이에 한정되는 것은 아니며 반도체 기판(102)의 일면으로부터 돌출된 형태로 제공될 수 있다. 상기 지지 패턴은 예를 들어 폴리실리콘으로 이루어질 수 있으나, 상기 지지 패턴의 구성이 이에 한정되는 것은 아니다.
상기 제1 층간 절연막(104a)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다.
상기 트랜지스터(TR)는 반도체 기판(102)의 일면 상에 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 위치하는 상기 반도체 기판(102) 내부에 불순물을 도핑함으로써 형성될 수 있다.
또한, 일부 실시예들에서, 상기 스크라이브 레인 영역(SL) 내에 배치된 더미 비아 컨택(111) 및 상기 메인 칩 영역(MC) 내에 배치된 비아 컨택(211)은 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 더미 비아 컨택(111) 및 상기 비아 컨택(211)은 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
이어서, 메인 칩 영역(MC)과 스크라이브 레인 영역(SL)에 걸쳐 상기 제1 층간 절연막(104a) 상에 제2 층간 절연막(104b)을 형성한다. 상기 제2 층간 절연막(104b)은 스크라이브 레인 영역(SL) 내에 배치된 제1 더미 배선층(113a)을 포함할 수 있고, 메인 칩 영역(MC) 내에 배치된 제1 배선층(213a)을 포함할 수 있다. 상기 제1 더미 배선층(113a)은 상기 더미 비아 컨택(111)과 연결될 수 있고, 상기 제1 배선층(213a)은 상기 비아 컨택(211)과 연결될 수 있다.
상기 제2 층간 절연막(104b)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 더미 배선층(113a) 및 제1 배선층(213a)을 형성하기 위하여, 상기 제1 층간 절연막(104a), 더미 비아 컨택(111), 및 비아 컨택(211)을 덮는 제2 층간 절연막(104b)을 기판 상에 형성한 후, 상기 제2 층간 절연막(104b) 중 일부를 제거하여 제2 층간 절연막(104b)을 통해 상기 더미 비아 컨택(111) 및 비아 컨택(211)을 노출시키는 복수의 라인 형상의 개구들을 형성할 수 있다. 그 후, 다마신 공정을 이용하여 상기 복수의 라인 형상의 개구들을 채우는 제1 더미 배선층(113a) 및 제1 배선층(213a)을 각각 스크라이브 레인 영역(SL) 및 메인 칩 영역(MC)에 형성할 수 있다.
도 13b를 참조하면, 제2 층간 절연막(104b) 상에 제3 층간 절연막(104c), 제4 층간 절연막(104d) 및 제5 층간 절연막(104e)이 순차적으로 적층된다. 제3 층간 절연막(104c)은 스크라이브 레인 영역(SL) 내에 제1 더미 비아(115a)를 포함할 수 있고, 메인 칩 영역(MC) 내에 제1 비아(215a)를 포함할 수 있다. 제4 층간 절연막(104d)은 스크라이브 레인 영역(SL) 내에 제2 더미 배선층(113b)을 포함할 수 있고, 메인 칩 영역(MC) 내에 제2 배선층(213b)을 포함할 수 있다. 제5 층간 절연막(104e)은 스크라이브 레인 영역(SL) 내에 제2 더미 비아(115b)를 포함할 수 있고, 메인 칩 영역(MC) 내에 제2 비아(215b)를 포함할 수 있다.
보다 구체적으로, 메인 칩 영역(MC)과 스크라이브 레인 영역(SL)에 걸쳐 제2 층간 절연막(104b) 상에 제3 층간 절연막(104c)을 형성한다. 제3 층간 절연막(104c) 내에 제1 더미 배선층(113a) 및 제1 배선층(213a)을 노출시키는 개구들을 형성한 후, 도전성 물질로 상기 개구들을 채워 제1 더미 비아(115a)와 제1 비아(215a)를 형성할 수 있다.
이어서, 메인 칩 영역(MC)과 스크라이브 레인 영역(SL)에 걸쳐 제3 층간 절연막(104c) 상에 제4 층간 절연막(104d)을 형성한다. 이후, 다마신 공정을 이용하여, 제2 더미 배선층(113b) 및 제2 배선층(213b)을 형성할 수 있다.
다음으로, 메인 칩 영역(MC)과 스크라이브 레인 영역(SL)에 걸쳐 제4 층간 절연막(104d) 상에 제5 층간 절연막(104e)을 형성한다. 제5 층간 절연막(104e) 내에 제2 더미 배선층(113b) 및 제2 배선층(213b)을 노출시키는 개구들을 형성한 후, 도전성 물질로 상기 개구들을 채워 제2 더미 비아(115b)와 제2 비아(215b)를 형성할 수 있다.
상기 제3 층간 절연막(104c) 내지 상기 제5 층간 절연막(104e)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다.
일부 실시예들에서, 상기 댐 구조체(110)를 구성하는 상기 더미 비아 컨택(111), 제1 더미 배선층(113a), 제1 더미 비아(115a), 제2 더미 배선층(113b), 및 제2 더미 비아(115b)는 메인 칩 영역(MC)의 가장자리를 따라 연장하는 라인 형상 또는 바 형상을 가지도록 형성될 수 있다
도 13c를 참조하면, 상기 절연막(104) 상에 금속층(120L)을 형성한다. 상기 금속층(120L)은 스크라이브 레인 영역(SL)과 메인 칩 영역(MC) 모두에 형성될 수 있다. 예를 들어, 상기 금속층(120L)은 알루미늄 또는 알루미늄 합금으로 이루어질 수 있으나, 상기 예시한 것에 한정되는 것은 아니다.
도 13d를 참조하면, 상기 금속층(120L)을 패터닝하여, 스크라이브 레인 영역(SL) 내에 엠보싱 패턴(120)을 형성하고, 메인 칩 영역(MC) 내에 랜딩 패드(220)를 형성할 수 있다.
일부 실시예들에서, 도 13d를 도 1b와 함께 참고할 때, 상기 엠보싱 패턴(120)은 제1 영역(P1)에 형성되는 제1 엠보싱 패턴(121) 및 제2 영역(P2)에 형성된 제2 엠보싱 패턴(123)을 포함하도록 형성될 수 있다. 제1 엠보싱 구조체(122)들과 댐 구조체(110)들은 상기 절연막(104)의 두께 방향으로 오버랩되는 위치에 형성될 수 있다.
일부 실시예들에서, 제1 엠보싱 패턴(121)을 이루는 제1 엠보싱 구조체(122)들과 제2 엠보싱 패턴(123)을 이루는 제2 엠보싱 구조체(124)들은 서로 다른 형상을 가지도록 패터닝될 수 있다. 예를 들어, 제1 엠보싱 구조체(122)들과 제2 엠보싱 구조체(124)들이 상기 메인 칩 영역(MC)의 가장자리를 따라 연장하는 길이는 서로 상이하게 형성될 수 있다. 또는, 제1 엠보싱 구조체(122)들은 메인 칩 영역(MC)의 가장자리를 따라 연장하는 라인 형상 또는 바 형상을 가지도록 형성될 수 있고, 제2 엠보싱 구조체(124)들은 도트 형상을 가지도록 형성될 수 있다.
도 13e를 참조하면, 엠보싱 패턴(120)을 식각 마스크로 이용하여 상기 엠보싱 패턴(120) 사이로 노출된 절연막(104)의 일부를 제거하여 트렌치(125)를 형성할 수 있다. 상기 트렌치(125)는 상기 트렌치(125)는 상기 엠보싱 패턴(120)의 저면으로부터 그 보다 낮은 레벨까지 연장되도록 형성될 수 있다. 한편, 도 13e에서는 상기 트렌치(125)가 제4 층간 절연막(104d)의 상면까지 형성되는 것처럼 도시되었으나, 이는 예시적인 것이며 상기 트렌치(125)의 깊이는 다양하게 조절될 수 있다.
도 13f를 참조하면, 다이 소오잉 공정이 수행되며, 반도체 기판(102) 및 반도체 기판(102) 상에 형성된 다양한 물질막이 소오잉 블레이드(BL)에 의하여 절삭된다. 그 결과, 반도체 장치는 다수의 반도체 칩들로 분리될 수 있다. 상기 반도체 칩은 메인 칩 영역(MC) 및 상기 메인 칩 영역(MC) 주변에 잔류하는 스크라이브 레인 영역(SL)을 포함할 수 있다.
한편, 도 13a 내지 도 13f에서는 스크라이브 레인 영역(SL) 및 메인 칩 영역(MC)에서 진행되는 제조 공정이 함께 이루어지는 것으로 도시되었으나, 이와 다르게 스크라이브 레인 영역(SL) 및 메인 칩 영역(MC)에서 진행되는 제조 공정은 각각 별개로 이루어질 수 있다.
이상, 도 13a 내지 도 13f를 참조하여 반도체 장치(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 도 13a 내지 도 13f를 참조하여 설명한 바로부터 다양한 변형 및 변경을 가하여 다양한 구조의 반도체 장치(100)들을 형성할 수 있다.
도 14a 및 도 14b는 본 발명의 기술적 사상의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 14a 및 도 14b는 반도체 장치의 스크라이브 레인 영역(SL) 및 메인 칩 영역(MC)을 함께 나타낸다.
도 14a를 참조하면, 도 13a 내지 도 13d와 실질적으로 동일한 과정을 거친 반도체 장치(100)가 준비된다.
이어서, 상기 절연막(104) 상에 상기 엠보싱 패턴(120) 및 랜딩 패드(220)를 덮는 패시베이션층(140)을 형성하고, 상기 패시베이션층(140) 상에 상기 패시베이션층(140)의 일부분을 노출시키는 마스크층(150)을 형성한다.
상기 마스크층(150)은 엠보싱 패턴(120)이 형성된 부분의 패시베이션층(140)을 노출시키고, 랜딩 패드(220) 상에 형성된 패시베이션층(140)의 일부를 노출시킬 수 있다.
상기 패시베이션층(140)은 상기 절연막(104)과는 상이한 물질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(140)은 실리콘 질화막으로 이루어질 수 있다.
도 14b를 참조하면, 상기 마스크층(150) 및 상기 엠보싱 패턴(120)을 함께 식각 마스크로 이용하여 마스크층(150) 사이로 노출된 패시베이션층(140) 및 그 아래의 절연막(104)의 일부분을 식각할 수 있다. 스크라이브 레인 영역(SL) 내에서, 상기 마스크층(150) 및 상기 엠보싱 패턴(120)을 함께 식각 마스크로 이용되어, 절연막(104)의 일부를 식각하여 트렌치(125)를 형성한다. 메인 칩 영역(MC) 내에서, 마스크층(150) 사이로 노출된 패시베이션층(140)이 제거되면서, 상기 랜딩 패드(220)를 노출시키는 패드 창(140w)을 형성할 수 있다. 이후, 마스크층(150)은 제거될 수 있다.
한편, 도 12a 및 도 12b에 도시된 반도체 장치(100)를 형성하기 위한 일부 실시예들에서 다음의 공정들이 수행될 수 있다.
상기 절연막(104) 상에 패시베이션층(140)을 형성한 후, 상기 패시베이션층(140) 상에 상기 패시베이션층(140)의 일부분을 노출시키는 마스크층을 형성한다. 이때, 상기 마스크층은 엠보싱 패턴(120)의 적어도 일부의 상측에만 형성될 수 있다.
이어서, 상기 마스크층을 식각 마스크로 이용하여 식각 공정을 수행한다. 상기 식각 공정의 결과, 마스크층 사이로 노출된 패시베이션층(140) 및 그 아래의 절연막(104)의 일부가 제거되면서 트렌치(125)가 형성되고, 마스크층에 의하여 덮인 패시베이션층(140) 및 그 아래의 절연막(104)은 식각되지 않을 수 있다. 이후, 마스크층은 제거될 수 있다.
이상 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 예시적인 제조 방법들을 예를 들어 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 설명한 바로부터 다양한 변형 및 변경을 가하여, 도 1a 내지 도 12b에 예시한 반도체 장치들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가해진 다양한 구조들을 가지는 반도체 장치들을 제조할 수 있음은 당업자들에 자명할 것이다.
도 15은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(1000)의 단면도이다.
도 15을 참조하면, 반도체 패키지(1000)는 패키지 기판(1100), 패키지 기판(1100)의 일면에 실장되는 반도체 칩(1200), 접속 부재(1300), 몰딩 부재(1400), 및 외부 접속 부재(1500)를 포함할 수 있다. 상기 반도체 칩(1200)은 도 1a 내지 도 14b를 통하여 설명된 반도체 장치에 대하여 다이 소오잉 공정을 수행하여 제조될 수 있다.
상기 패키지 기판(1100)은 상부 배선층(1110), 하부 배선층(1120), 및 상기 상부 배선층(1110)과 하부 배선층(1120)을 연결하는 내부 배선(1130)을 포함할 수 있다. 상기 상부 배선층(1110)은 접속 부재(1300)를 통하여 칩 패드(1210)와 연결되고, 상기 하부 배선층(1120)은 외부 접속 부재(1500)와 연결될 수 있다. 이러한, 상부 배선층(1110), 하부 배선층(1120) 및 내부 배선(1130)은 접속 부재(1300) 및 외부 접속 부재(1500)와 함께 패키지 기판(1100) 상에 실장된 반도체 칩(1200)과 외부 장치를 전기적으로 연결하는 매개체 기능을 할 수 있다.
상기 반도체 칩(1200)은 그 중심부에 반도체 소자가 형성된 메인 칩 영역을 포함할 수 있으며, 그 주변부에 잔류 스크라이브 레인 영역(RSL)을 포함할 수 있다. 여기서, 잔류 스크라이브 레인 영역(RSL)은 집적회로 소자가 형성된 반도체 장치에 대하여 다이 소오잉 공정이 수행된 후 메인 칩 영역 주변에 남아있는 스크라이브 레인 영역을 의미할 수 있다. 상기 잔류 스크라이브 레인 영역(RSL)에는 메인 칩 영역으로 크랙이 진전되는 것을 방지하기 위한 댐 구조체 및/또는 엠보싱 패턴이 형성될 수 있다.
반도체 칩(1200)은 패키지 기판(1100)의 일면에 실장될 수 있으며, 패키지 기판(1100)과 반도체 칩(1200) 사이에 배치된 접속 부재(1300)에 의해 전기적으로 연결될 수 있다. 일부 실시예들에서, 반도체 칩(1200)은 메모리 소자, 로직 소자(예를 들면, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor)), 또는 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 상기 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 또는 알램(RRAM) 등을 포함할 수 있다.
또한 반도체 칩(1200)은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를 갖는 멀티-칩(multi-chip)일 수도 있다. 예를 들어, 적어도 두 개 이상의 반도체 칩들이 모두 동일한 종류의 메모리 소자일 수도 있고, 두 개 이상의 반도체 칩 중 하나는 메모리 소자이고, 다른 하나는 마이크로 컨트롤러(Micro-controller) 소자일 수 있다.
접속 부재(1300)는 상부 배선층(1110) 상에 형성되어, 반도체 칩(1200)과 패키지 기판(1100)을 전기적으로 연결하는 기능을 수행할 수 있다. 접속 부재(1300)는 도전성 재질, 구리(Cu), 알루미늄(Al), 솔더(solder), 은(Ag), 주석(Sn), 금(Au) 등으로 형성될 수 있다. 예를 들어 접속 부재(1300)는 솔더 볼(solder ball), 솔더 범프(solder bump), 금속 필러(pillar) 및 솔더로 이루어진 범프 또는 와이어 본딩 장치에 의해 형성되는 와이어일 수 있다.
한편, 일부 실시예들에서, 반도체 칩(1200)의 잔류 스크라이브 레인 영역(RSL)에는 집적회로 소자가 형성되지 않을 수 있으며, 따라서 접속 부재(1300)는 반도체 칩(1200)의 잔류 스크라이브 레인 영역(RSL) 하측에 배치된 더미 접속 부재(1300a)를 포함할 수 있다. 다만, 다른 실시예들에서, 상기 더미 접속 부재(1300a)는 생략될 수도 있다.
몰딩 부재(1400)는 패키지 기판(1100) 상에서 반도체 칩(1200)을 감싸도록 형성될 수 있다. 몰딩 부재(1400)는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 칩(1200)은 다이 소오잉 공정 동안 스크라이브 레인 영역에서 발생된 크랙이 메인 칩 형성 영역으로 진전되는 것을 방지하여, 상기 크랙으로 인하여 집적 회로의 신뢰성이 저하되는 것을 방지할 수 있다. 나아가, 반도체 칩(1200)은 잔류 스크라이브 레인 영역(RSL)에 댐 구조체 및/또는 엠보싱 패턴을 구비하므로, 반도체 패키지(1000)의 조립 과정에서 반도체 칩(1200)에 가해질 수 있는 스트레스로 인하여 메인 칩 형성 영역 내의 집적 회로를 손상시키는 것을 방지할 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 장치 102: 반도체 기판
104: 절연막 110: 댐 구조체
120: 엠보싱 패턴 121: 제1 엠보싱 패턴
122: 제1 엠보싱 구조체 123: 제2 엠보싱 패턴
124: 제2 엠보싱 구조체 125: 트렌치
130: 가드링 구조체 140: 패시베이션층
300: 반도체 칩 MC: 메인 칩 영역
SL: 스크라이브 레인 영역 P1: 제1 영역
P2: 제2 영역

Claims (20)

  1. 메인 칩 영역과 상기 메인 칩 영역를 둘러싸는 스크라이브 레인 영역을 포함하고, 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싸는 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상의 절연막;
    상기 제1 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴;
    상기 제2 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴; 및
    상기 제1 영역 내의 상기 절연막 내에 형성되며, 상기 절연막의 두께 방향으로 연장하고 상기 제1 엠보싱 구조체들과 상기 절연막의 두께 방향으로 정렬되는 댐 구조체들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 길이는, 상기 제2 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 길이보다 긴 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 엠보싱 구조체는 상기 메인 칩 영역의 가장자리를 따라 연장된 바(bar) 형상을 가지고, 상기 제2 엠보싱 구조체는 도트(dot) 형상을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 댐 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 제1 길이는 상기 제1 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장된 길이에 대응되는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 메인 칩 영역의 가장자리와 수직하는 방향으로 이웃하는 제1 엠보싱 구조체들은 상기 메인 칩 영역의 가장자리를 따라 소정 간격 오프셋되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제1 엠보싱 패턴은 상기 메인 칩 영역의 가장자리를 불연속적으로 둘러싸는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제1 엠보싱 패턴 사이로 노출된 상기 절연막의 일부 및 상기 제2 엠보싱 패턴 사이로 노출된 상기 절연막의 일부에는 상기 절연막의 상면으로부터 소정 깊이만큼 트렌치가 형성된 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 트렌치는 하부로 갈수록 좁아지는 형태를 가지며, 라운드된 형태의 말단을 가지는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 댐 구조체들은 상기 절연막의 하면으로부터 상기 절연막의 상면까지 연장하며, 상기 제1 엠보싱 구조체들에 접속되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 댐 구조체는,
    상기 절연막 내에 배치된 다층의 더미 배선층들과,
    상기 더미 배선층들을 연결시키는 제1 더미 비아와,
    상기 더미 배선층들 중 최상층의 더미 배선층과 상기 제1 엠보싱 구조체를 연결하는 제2 더미 비아와,
    상기 절연막의 하면으로부터 연장하며, 상기 더미 배선층들 중 최하층의 더미 배선층과 연결되는 더미 비아 컨택을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 댐 구조체는 상기 절연막의 하면으로부터 상기 절연막의 상면으로부터 소정 거리 이격된 지점까지 연장하는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제1 엠보싱 구조체들의 일부는 상기 메인 칩 영역의 모서리와 인접한 부분에서 상기 메인 칩 영역의 모서리를 따라 절곡된 형상을 가지는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제2 엠보싱 구조체들은, 상기 제2 영역의 중심부를 제외한 상기 제2 영역의 가장자리부에 배열되는 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 절연막 상에 형성되고, 상기 제1 엠보싱 패턴 및 상기 제2 엠보싱 패턴의 적어도 일부를 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 1 항에 있어서,
    상기 절연막 내에서 상기 댐 구조체들과 상기 메인 칩 영역 사이에 배치되고, 상기 메인 칩 영역의 가장자리를 따라 연속적으로 형성되는 가드링 구조체를 더 포함하는 반도체 장치.
  16. 메인 칩 영역과 상기 메인 칩 영역의 가장자리를 둘러싸는 잔류 스크라이브 레인 영역을 가지는 반도체 기판;
    상기 반도체 기판 상의 절연막;
    상기 잔류 스크라이브 레인 영역 내에서, 상기 절연막 상에 배치된 엠보싱 구조체들을 포함하는 엠보싱 패턴; 및
    상기 잔류 스크라이브 레인 영역 내의 상기 절연막 내에서, 상기 엠보싱 구조체들의 적어도 일부와 상기 절연막의 두께 방향으로 정렬된 댐 구조체들을 포함하고,
    상기 엠보싱 패턴 사이로 노출된 상기 절연막의 일부에는 트렌치가 형성된 것을 특징으로 하는 반도체 칩.
  17. 제 16 항에 있어서,
    상기 엠보싱 패턴은, 상기 메인 칩 영역의 가장자리의 적어도 일부를 둘러싸는 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴 및 상기 제1 엠보싱 패턴을 둘러싸는 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴을 포함하며,
    상기 댐 구조체들은 상기 제1 엠보싱 구조체들의 하측에 배치되는 것을 특징으로 하는 반도체 칩.
  18. 제 17 항에 있어서,
    상기 제1 엠보싱 구조체는 상기 메인 칩 영역의 가장자리를 따라 연장하는 라인 형상을 가지며,
    상기 댐 구조체는 상기 제1 엠보싱 구조체가 상기 메인 칩 영역의 가장자리를 따라 연장하는 길이만큼 상기 메인 칩 영역의 가장자리를 따라 연장하는 것을 특징으로 하는 반도체 칩.
  19. 메인 칩 영역과 상기 메인 칩 영역의 가장자리를 둘러싸는 스크라이브 레인 영역을 포함하고, 상기 스크라이브 레인 영역은 상기 메인 칩 영역을 둘러싸는 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 배치되는 절연막 및 상기 제1 영역 내에서 상기 절연막의 두께 방향으로 연장하는 댐 구조체들을 형성하는 단계; 및
    상기 절연막 상에 엠보싱 패턴을 형성하는 단계를 포함하고,
    상기 엠보싱 패턴을 형성하는 단계는,
    상기 제1 영역 내의 상기 절연막 상에 형성되며, 상기 메인 칩 영역의 가장자리를 따라 배열된 제1 엠보싱 구조체들을 포함하는 제1 엠보싱 패턴을 형성하는 단계와,
    상기 제2 영역 내의 상기 절연막 상에 형성되며, 상기 제1 엠보싱 패턴을 둘러싸는 제2 엠보싱 구조체들을 포함하는 제2 엠보싱 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제1 엠보싱 패턴을 형성하는 단계는,
    상기 제1 엠보싱 구조체들이 상기 댐 구조체들과 상기 절연막의 두께 방향으로 정렬되도록 상기 제1 엠보싱 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
CN109979333B (zh) * 2019-05-17 2022-01-28 京东方科技集团股份有限公司 一种显示面板及其制作方法、显示装置
KR20210032843A (ko) 2019-09-17 2021-03-25 삼성전자주식회사 반도체 메모리 소자
US11133321B2 (en) * 2019-09-26 2021-09-28 Nanya Technology Corporation Semiconductor device and method of fabricating the same
US11373962B2 (en) * 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced seal ring structure and method of making the same
KR20220033551A (ko) 2020-09-07 2022-03-17 삼성전자주식회사 반도체 패키지
KR20220070641A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 반도체 장치

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018643A (ko) * 2001-08-30 2003-03-06 주식회사 하이닉스반도체 번-인 테스트용 프루빙 패드의 연결 구조
KR20040088974A (ko) * 2003-04-14 2004-10-20 주식회사 하이닉스반도체 반도체소자
KR20060051136A (ko) * 2004-09-10 2006-05-19 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
KR20060084649A (ko) * 2005-01-20 2006-07-25 삼성전자주식회사 반도체 칩
KR20060086038A (ko) * 2005-01-25 2006-07-31 삼성전자주식회사 스크라이브 라인들 및 그 형성방법들
JP2007500944A (ja) * 2003-07-28 2007-01-18 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｉｃチップ用のクラック・ストップおよびそれを形成するための方法（低ｋ誘電体用のクラック・ストップ）
KR20080086389A (ko) * 2007-03-22 2008-09-25 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20100036241A (ko) * 2007-05-10 2010-04-07 인터내셔널 비지네스 머신즈 코포레이션 다이싱 및 ｂｅｏｌ로부터의 손상방지
KR20110025526A (ko) * 2009-09-04 2011-03-10 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
JP2011134893A (ja) * 2009-12-24 2011-07-07 Renesas Electronics Corp 半導体装置
KR20140035783A (ko) * 2012-09-14 2014-03-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼의 스크라이브 라인
JP2014165403A (ja) * 2013-02-26 2014-09-08 Renesas Electronics Corp 半導体装置および半導体ウェハ
US20140264767A1 (en) * 2013-03-14 2014-09-18 Infineon Technologies Ag Wafer, Integrated Circuit Chip and Method for Manufacturing an Integrated Circuit Chip
KR20160004182A (ko) * 2014-07-02 2016-01-12 삼성전자주식회사 반도체 칩, 패키지 및 그 제조 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW303982U (en) * 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
JP2007067372A (ja) 2005-08-03 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
KR20070078589A (ko) 2006-01-27 2007-08-01 삼성전자주식회사 스크라이브 레인에 부분적으로 폴리머막이 형성된 웨이퍼
WO2008007173A1 (en) 2006-07-06 2008-01-17 Freescale Semiconductor, Inc. Wafer and method of forming alignment markers
KR100817402B1 (ko) 2006-12-27 2008-03-27 동부일렉트로닉스 주식회사 반도체 소자의 가드 구조물 및 이의 제조 방법
KR100870602B1 (ko) 2007-08-24 2008-11-25 주식회사 동부하이텍 반도체 다이의 제조 방법
JP5235378B2 (ja) * 2007-10-24 2013-07-10 パナソニック株式会社 半導体装置
KR101349174B1 (ko) 2007-11-05 2014-01-09 삼성전자주식회사 반도체 웨이퍼의 절단 방법, 반도체 칩 및 웨이퍼 절단챔버
KR20090046993A (ko) 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8648444B2 (en) 2007-11-29 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer scribe line structure for improving IC reliability
US8373254B2 (en) * 2008-07-29 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for reducing integrated circuit corner peeling
US8125053B2 (en) * 2009-02-04 2012-02-28 Texas Instruments Incorporated Embedded scribe lane crack arrest structure for improved IC package reliability of plastic flip chip devices
US8368180B2 (en) 2009-02-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line metal structure
JP5532867B2 (ja) 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP2011134824A (ja) * 2009-12-24 2011-07-07 Elpida Memory Inc 半導体ウエハ、半導体ウエハの製造方法、および半導体装置
US9117831B2 (en) * 2011-01-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure for integrated circuit chips
KR20130011386A (ko) 2011-07-21 2013-01-30 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR101440308B1 (ko) 2013-02-21 2014-09-18 옵토팩 주식회사 반도체 장치 및 그 제조 방법
KR20150025802A (ko) 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 반도체 장치의 가드링 구조
CN104701271A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102276546B1 (ko) * 2014-12-16 2021-07-13 삼성전자주식회사 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018643A (ko) * 2001-08-30 2003-03-06 주식회사 하이닉스반도체 번-인 테스트용 프루빙 패드의 연결 구조
KR20040088974A (ko) * 2003-04-14 2004-10-20 주식회사 하이닉스반도체 반도체소자
JP2007500944A (ja) * 2003-07-28 2007-01-18 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｉｃチップ用のクラック・ストップおよびそれを形成するための方法（低ｋ誘電体用のクラック・ストップ）
KR20060051136A (ko) * 2004-09-10 2006-05-19 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
KR20060084649A (ko) * 2005-01-20 2006-07-25 삼성전자주식회사 반도체 칩
KR20060086038A (ko) * 2005-01-25 2006-07-31 삼성전자주식회사 스크라이브 라인들 및 그 형성방법들
KR20080086389A (ko) * 2007-03-22 2008-09-25 후지쯔 가부시끼가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20100036241A (ko) * 2007-05-10 2010-04-07 인터내셔널 비지네스 머신즈 코포레이션 다이싱 및 ｂｅｏｌ로부터의 손상방지
KR20110025526A (ko) * 2009-09-04 2011-03-10 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
JP2011134893A (ja) * 2009-12-24 2011-07-07 Renesas Electronics Corp 半導体装置
KR20140035783A (ko) * 2012-09-14 2014-03-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼의 스크라이브 라인
JP2014165403A (ja) * 2013-02-26 2014-09-08 Renesas Electronics Corp 半導体装置および半導体ウェハ
US20140264767A1 (en) * 2013-03-14 2014-09-18 Infineon Technologies Ag Wafer, Integrated Circuit Chip and Method for Manufacturing an Integrated Circuit Chip
KR20160004182A (ko) * 2014-07-02 2016-01-12 삼성전자주식회사 반도체 칩, 패키지 및 그 제조 방법

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