KR20060051136A - 반도체 장치 - Google Patents

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KR20060051136A
KR20060051136A KR20050083989A KR20050083989A KR20060051136A KR 20060051136 A KR20060051136 A KR 20060051136A KR 20050083989 A KR20050083989 A KR 20050083989A KR 20050083989 A KR20050083989 A KR 20050083989A KR 20060051136 A KR20060051136 A KR 20060051136A
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sacrificial pattern
chip
sacrificial
sealing
semiconductor device
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KR20050083989A
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다께시 후루사와
노리꼬 미우라
긴야 고또
마사즈미 마쯔우라
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체 장치는, 비유전율이 3.5 미만인 저유전율막을 포함하는 반도체 장치로서, 평면적으로 보아 폐루프형으로 되는 수분 차폐벽인 시일링(123)을 1개 이상 구비하고, 시일링(123) 중 적어도 1개는, 칩 코너(4) 근방에 있어서 내측 방향으로 볼록 형상으로 되는 시일링 볼록형부(10)를 포함한다.
저유전율막, 비유전율, 크랙, 희생 패턴, 시일링, 수분 차폐벽

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 발명자들이 발견한 크랙의 진행 상태를 설명하기 위해 도시한 반도체 장치의 부분 단면도.
도 2는 발명자들이 발견한 크랙의 진행 상태를 설명하기 위해 도시한 반도체 장치의 부분 평면도.
도 3은 발명자들이 발견한 크랙의 성질의 제1 설명도.
도 4는 발명자들이 발견한 크랙의 성질의 제2 설명도.
도 5는 본 발명에 기초한 제1 실시예에 있어서의 반도체 장치의 부분 평면도.
도 6은 본 발명에 기초한 제1 실시예에 있어서의 반도체 장치의 부분 단면도.
도 7은 본 발명에 기초한 제1 실시예에 있어서의 반도체 장치의 다른 예의 부분 단면도.
도 8은 본 발명에 기초한 제1 실시예에 있어서의 반도체 장치의 또 다른 예의 부분 평면도.
도 9는 본 발명에 기초한 제2 실시예에 있어서의 반도체 장치의 부분 평면도.
도 10은 본 발명에 기초한 제3 실시예에 있어서의 반도체 장치의 부분 평면도.
도 11은 본 발명에 기초한 제4 실시예에 있어서의 반도체 장치의 부분 평면도.
도 12는 본 발명에 기초한 제5 실시예에 있어서의 반도체 장치의 부분 평면도.
도 13은 본 발명에 기초한 제6 실시예에 있어서의 반도체 장치의 부분 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 크랙
2 : (수축 방향을 나타내는) 화살표
3, 12, 14, 17, 19 : 희생 패턴군
4 : 칩 코너
5, 6 : 칩 단부면(端面)
7 : 제1 변
8 : 제2 변
9 : 시일링 사변(斜邊)
10 : 시일링 볼록형부
11 : 희생 패턴 사변
13, 26 : (직선 형상의) 희생 패턴
15 : L자형 희생 패턴
16 : 내부 희생 패턴군
25 : 외부 시일
18 : 연결층
20,21 : (크랙의 진행을 나타내는) 화살표
22 : (크랙 선단을 나타내는) 직선
23 : (폐루프 형상의) 희생 패턴
24a, 24b : (크랙 선단을 나타내는) 절선(折線)
25 : 외부 시일링
100 : 반도체 기판
101, 103, 106, 107a, 107b : 산화 규소막
102, 104a, 104b, 104c, 104d, 104e : 탄질화 규소막
105a, 105b, 105c : 저유전율막
108 : 질화 규소막
110 : 콘택트
111, 113, 115, 117, 119 : 구리 배선
112, 114, 116, 118, 120 : 층간 접속부
121 : 알루미늄 배선
122 : 질화 규소막 박리 방지홈
123, 123a, 123b : 시일링
124 : (절선형의) 희생 패턴
본 발명은 저유전율막(low dielectric constant film)을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 미세화가 진행됨에 따라서, 구리 배선의 기생 용량(parasitic capacitance)이 트랜지스터 자체의 입출력 용량과 동등한 크기로 되게 되어, 소자 동작의 고속화를 방해하고 있다. 그래서, 종래의 산화 규소(SiO2, 비유전율 k≒4)보다 비유전율(relative dielectric constant)이 낮은 절연막을 도입하는 것이 활발하게 검토되고 있다. 그러나, 비유전율 k가 작아지면, 절연막의 기계적 강도(strength)가 뒤떨어진다. 특히, 비유전율 k가 3.5보다 작아지면, 충분한 기계적 강도를 확보할 수 없게 되기 때문에 문제가 되게 된다. 이하, 본 발명에서는, 비유전율 k가 3.5보다 작은 막을 「저유전율막」이라고 부르는 것으로 한다.
반도체 장치를 패키지화한 후의 열 사이클 시험(heat cycle testing)에서는, 예를 들어 -65℃ 내지 150℃까지 온도를 변화시키기 때문에, 저유전체막은 수지(resin) 부분으로부터 스트레스(stress)를 받고, 그 결과, 저유전체막이 박리(剝離) 되게 되는 경우가 있었다. 저유전체막의 기계적 강도가 약할수록 박리는 현저해진다. 또한, 장소에 관하여 말하면, 특히 스트레스가 집중하는 칩 코너(chip corner) 근방에서 박리가 현저하다.
일반적으로, 반도체 장치의 칩은, 내부에 수분이 침입하면 디바이스의 동작 특성을 열화시켜 버리기 때문에, 칩 외주측면(外周側面)으로부터의 수분 침입을 방지하기 위해 시일링(seal ring)("가드링(guard ring)"이라고도 함)이라고 불리는 패턴이 형성되어 있다. 시일링으로서는, 칩 내에 이용되고 있는 콘택트(contact), 배선 등의 금속 부분이 상하방향으로 배열하고, 이들 각 층 사이를 역시 금속의 홈 형상(trench form) 구조로 연결하여 금속 벽과 같이 구성한 것이 평면적으로 보아 폐루프(closed loop) 형상으로 되도록 배치되어 있다. 시일링은, 평면적으로 보아 칩의 외주로부터 일정 간격을 두고 외주를 따르는 사각형으로 된다.
상술한 바와 같이 수지로부터 받는 스트레스에 의해 저유전율막이 파괴되면, 결국 크랙은 진전하여 시일링에 도달한다. 크랙이 시일링에 도달하면, 시일링은 쉽게 파괴되어 버린다. 시일링이 일단 파괴되면, 칩 내부에 수분이 침투하여, 디바이스의 동작에 지장을 초래한다. 또한, 극단적인 예로, 크랙은 500㎛나 진행하여, 칩 내부의 배선을 직접 절단하는 경우도 있다.
크랙이 시일링을 파괴하는 것을 방지하기 위해, 몇 가지 기술이 제안되어 있다. 예를 들면, 미국 특허 US 6,365,958 B1호에는, 격자 배선(lattice wire)이 상하 방향으로 중첩되어 복수층 배치되고, 상하에 인접하는 격자 배선끼리는 금속으로 이루어지는 비아(via)에 의해 접속된 구조의 부재(部材)를, 크랙 진행을 멈추는 희생 패턴(sacrifice pattern)으로서 시일링보다 외측에 배치하는 것이 개시되어 있다. 미국 특허 US 5,572,067호에는, 칩의 코너로부터 중심을 향하는 방향과 평 행한 하층 배선과 이것과 수직인 방향의 상층 배선이 교차하고, 상호 비아에 의해서 접속된 희생 코너 구조를 칩 코너부에 배치하는 것이 개시되어 있다. 미국 특허 출원 공개 US 2004/0002198 A1호에는, 비사각형의 시일링(non-quadrilateral seal ring)을 이용하고, 또한 시일링의 칩 코너부에 있어서, 하층 배선과 상층 배선을 격자 형상으로 접속한 더미(dummy) 금속 패턴을 시일링 양측에 배치하는 것이 개시되어 있다.
일본 특허 공개 공보 2004-172169호에는, 하층 배선과 상층 배선을 비아에 의해서 접속한 보강 패턴(reinforcing pattern)이나, 구리로 이루어지는 벽 형상의 보강 패턴을 칩 코너 부근에 배치하는 것이 개시되어 있다.
상술한 바와 같이 각각 제안되어 있는 기술에 의해서 칩 코너 근방에 희생 패턴으로 되는 구조를 배치했다고 하더라도 크랙에 의해서 시일링이 파괴되는 것을 충분히 방지할 수 없었다. 또한, 희생 패턴을 너무 크게 하면 회로 등을 배치하는 면적이 좁아진다고 하는 문제도 있었다.
본 발명은, 크랙에 의한 시일링 파괴를 보다 효율적으로 강력하게 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 기초한 반도체 장치는, 비유전율이 3.5 미만인 저유전율막을 포함하는 반도체 장치로서, 평면적으로 보아 폐루프형으로 되는 수분 차폐벽(moisture blocking wall)인 시일링을 1개 이상 구비하고, 시일링 중 적어도 1개는, 칩 코너 근방에 있어서 내측 방향으로 볼록 형상으로 되는 시일링 볼록형부(seal ring protrusion portion)를 포함한다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확하게 될 것이다.
우선, 본 발명을 이루기에 앞서서, 발명자들은 크랙이 어떻게 발생하고 있는지를 상세하게 검증하였다. 그 결과 알게 된 실제의 크랙의 발생 상태를, 도 1 및 도 2를 참조하여 설명한다. 도 1에서는, 반도체 장치의 칩 코너 근방의 단면도를 나타낸다. 반도체 장치 기판(100)의 상측에, 밑에서부터 순서대로 산화 규소막(101), 탄질화 규소막(102), 산화 규소막(103), 탄질화 규소막(104a), 저유전율막(105a), 탄질화 규소막(104b), 저유전율막(105b), 탄질화 규소막(104c), 저유전율막(105c), 탄질화 규소막(104d), 산화 규소막(106), 탄질화 규소막(104e), 산화 규소막(107a), 산화 규소막(107b), 질화 규소막(108)이 적층되어 있다. 산화 규소막(101)을 관통하도록 콘택트(110)가 배치되어 있다. 산화 규소막(101)의 상측에 구리 배선(111)이 배치되어 있다. 저유전율막(105a)을 관통하여 구리 배선(111)에 대하여 위에서부터 접속하도록 층간 접속부(112)가 설치되어 있다. 층간 접속부(112)의 상측에서 저유전율막(105a) 내에 매립되도록 구리 배선(113)이 배치되어 있다. 또한, 위쪽을 향해서 마찬가지로 반복하면서, 층간 접속부(114), 구리 배선(115), 층간 접속부(116), 구리 배선(117)이 순서대로 배치되어 있다. 산화 규소막(106)을 관통하여 구리 배선(117)에 대하여 위에서부터 접속하도록 층간 접속부(118)가 배치되어 있다. 층간 접속부(118)의 상측에서 산화 규소막 내에 매립되도 록 구리 배선(119)이 배치되어 있다. 산화 규소막(107a)을 관통하여 구리 배선(119)에 대하여 위에서부터 접속하도록 층간 접속부(120)가 배치되어 있다. 층간 접속부(120)의 상측에 알루미늄 배선(121)이 배치되어 있다. 알루미늄 배선(121)은 산화 규소막(107a)의 상측에 놓이도록 배치되어, 산화 규소막(107b)에 의해서 피복되어 있다. 칩의 끝에 가까운 곳에는 산화 규소막(107b) 및 질화 규소막(108)을 굴착한 듯이 질화 규소막 박리 방지홈(122)이 형성되어 있다. 콘택트(110)로부터 알루미늄 배선(121)까지가 벽형상으로 되어 있어, 수분 침입을 방지하기 위한 시일링(123)을 구성하고 있다.
열 사이클 시험에서는 상측을 피복하는 수지(도시 생략)의 수축에 이끌려 화살표(2)의 방향으로 힘이 가해진다. 저유전율막은 기계적 강도가 약하기 때문에, 칩 코너를 기점으로 해서 크랙 1이 발생한다. 발명자들은 저유전율막의 크랙을 상세히 조사한 결과, 이하의 것을 발견하였다.
우선, 첫째로, 크랙 1은 특히 저유전율막의 하측의 계면에서 발생하기 쉽다는 것을 발견하였다. 또한, 발명자들은, 크랙 1은 복수의 저유전율막 중의 가장 아래에 있는 저유전율막에 있어서 발생할 확률이 가장 높다는 것을 밝혀내었다.
둘째로, 평면적으로 본 크랙의 진행시의 형상의 실태를 명확하게 하였다. 이 반도체 장치의 평면도를 도 2에 도시한다. 종래의 견해에서는, 칩 코너(4)를 기점으로 하는 크랙의 선단은 칩 코너(4)를 사이에 두는 2개의 변에 대하여 각각 45°의 각도를 이루는 직선(22)의 상태로 화살표(20)의 방향으로 진행한다고 생각되고 있었지만, 발명자들은, 실제로는 크랙의 선단은 단순한 직선이 아니고, 화살 표(21)의 방향으로 절선(24a)으로부터 절선(24b)으로 넓어지도록 진행한다는 것을 발견하였다.
셋째로, 크랙은, 도 3에 도시하는 바와 같이 저유전율막(105a)의 하측의 계면에서 발생한 그대로 이 계면을 따라서 진행할 뿐만 아니라, 도 4에 도시하는 바와 같이 진행한 선단에서 저유전율막(105a)을 완전히 가로막는 구리 배선(111)과 만난 경우에는, 구리 배선(111)의 상측을 타고 넘어 저유전율막(105b)을 따라 더 진행한다는 것도 발견하였다.
이들 발견에 기초하여, 본 발명은 이루어졌다.
(제1 실시예)
도 5 및 도 6을 참조하여, 본 발명에 기초한 제1 실시예에 있어서의 반도체 장치에 대하여 설명한다. 이 반도체 장치는, 비유전율이 3.5 미만인 저유전율막(105a, 105b, 105c)을 포함하는 반도체 장치로서, 평면적으로 보아 폐루프형으로 되는 수분 차폐벽인 시일링(123)을 1개 이상 구비하고, 시일링(123) 중 적어도 1개는, 칩 코너(4) 근방에 있어서 내측 방향으로 볼록 형상으로 되는 시일링 볼록형부(10)를 포함한다. 시일링 볼록형부(10)는, 칩 코너(4) 근방에 있어서 내측 방향으로 볼록형상으로 되어 있는 것만으로도 일단 효과는 얻어지지만, 여기서는 보다 바람직한 구성으로서, 칩 코너(4)를 사이에 두는 2개의 칩 단부면(5, 6)에 대하여 대략 동일한 각도를 이루고 또한 칩 코너(4)에 대향하는 시일링 사변(9)을 갖는다. 시일링 볼록형부(10)는, 시일링 사변(9)을 갖는 것만으로도 일단 효과는 얻어지지만, 여기서는 보다 바람직한 구성으로서, 칩 코너(4)를 사이에 두는 2개의 칩 단부 면(5, 6)과 각각 평행한 제1 변(7) 및 제2 변(8)을 갖는다.
이 반도체 장치는, 칩 중심으로부터 보아 시일링 볼록형부(10)보다 외측에, 크랙의 진전을 방지하기 위한 벽형상 구조물인 희생 패턴(124)을 구비한다. 도 5의 VI-VI선에 관한 화살표 방향에서 본 단면도를 도 6에 도시한다. 희생 패턴(124)은, 시일링(123)의 상부를 없앤 구성, 즉, 저유전율막(105a, 105b, 105c)의 층에 대응하는 부분에만 시일링(123)과 마찬가지의 벽을 쌓은 구성이면 된다. 크랙의 진행을 방지하는 벽으로 되어야 할 희생 패턴(124)은, 복수의 배선층을 층간 접속부에서 상하로 접속한 구조로 되어 있다. 희생 패턴(124)에 포함되는 각각의 층간 접속부는 구멍 형상의 부재가 아니고 홈 형상의 부재로 이루어진다.
또한, 희생 패턴(124)은, 도 7에 도시하는 바와 같이, 시일링(123)과 동일한 높이, 즉 알루미늄 배선의 층까지 도달하는 구조라도 된다. 혹은, 예를 들면, 도 6의 구성에 있어서 희생 패턴(124)을 위쪽으로 연장해서 배선(119)의 높이와 동일한 부분까지 존재하는 구성, 즉, 도 6과 도 7의 중간의 구성으로 해도 된다.
희생 패턴(124)은 1개 이상 있으면 본 발명의 효과는 일단 얻어지지만, 복수 있는 것이 바람직하기 때문에, 도 5의 예에서는 복수의 희생 패턴(124)이 설치되는 것에 의해서 희생 패턴군(3)을 구성하고 있다. 희생 패턴군(3)에는, 복수의 절선 형상의 희생 패턴(124) 외에 직선 형상의 희생 패턴(13)도 포함되어 있다. 절선 형상의 희생 패턴(124)의 각각은, 칩 코너(4)를 사이에 두는 2개의 칩 단부면(5, 6)에 대하여 대략 동일한 각도를 이루고 또한 칩 코너(4)에 대향하는 희생 패턴 사변(11)을 갖는다. 희생 패턴 사변(11)은, 칩 중심에 가까운 것일수록 길게 되어 있다.
본 실시예에서는, 시일링(123) 중 적어도 1개는, 칩 코너(4) 근방에 있어서 내측 방향으로 볼록 형상으로 되는 시일링 볼록형부(10)를 포함하는 형태로 되어 있기 때문에, 칩 코너(4)를 기점으로 해서 진행하는 크랙에 대하여 실제의 크랙 선단이 그리는 형상에 보다 가까운 형태로 시일링이 부딪히게 되고, 그 결과, 더욱 효율적으로 크랙의 진행을 방해하는 것이 가능하게 된다. 또한, 본 실시예에서는, 시일링 볼록형부(10)가 시일링 사변(9)을 갖기 때문에, 진행하는 크랙 선단의 중앙의 사변 부분에 대하여 평행하게 시일링(123)이 가로놓이게 된다. 따라서, 시일링(123)이 크랙에 의해서 파괴되기 어렵게 된다. 또한, 본 실시예에서는, 시일링 볼록형부(10)가 제1 변(7) 및 제2 변(8)을 갖기 때문에, 시일링(123)은 도 2에 도시한 절선(24a, 24b)과 같이 진행하는 크랙에 대하여 각 처에서 평행하게 배치되어 있게 되어, 크랙에 대하여 더욱 강고해진다.
본 실시예에서는, 희생 패턴(124)이 배치되어 있기 때문에, 칩 코너(4)로부터 넓어지도록 진행해 오는 크랙은 시일링(123)에 도달하기 전에 희생 패턴(124)에 도달하여 진행을 방해받게 된다. 희생 패턴(124)은 홈 형상의 층간 접속부를 이용하여 전체적으로 벽 형상으로 형성되어 있는 금속제의 구조물이기 때문에, 어느 하나의 저유전율막의 하측 계면을 따라 진행해 온 크랙이 희생 패턴(124)의 임의의 높이의 배선층과 충돌하여 1개 상측의 저유전율막을 타고 오른 경우에도, 그 이상의 진행을 방해할 수 있다.
본 실시예에서는, 도 5에 도시하는 바와 같이 희생 패턴(124)이 복수 설치되 어 있지만, 이와 같이 복수 설치되어 있으면, 가령 크랙이 일부의 희생 패턴(124)을 파괴하고 더욱 내측으로 진행해 왔다고 하더라도, 크랙이 시일링(123)에까지 도달하기 전에 크랙의 진행을 저지받을 확률이 높아진다. 또한, 본 실시예에서는 바람직하게, 희생 패턴(124)의 각각이 희생 패턴 사변(11)을 갖기 때문에, 희생 패턴(124)은 크랙 선단이 그리는 선에 대하여 평행하게 가로놓이게 된다. 따라서, 희생 패턴(124)은 크랙의 진행을 보다 유효하게 방해할 수 있다. 또한, 크랙은 칩 중심을 향해서 진전함에 따라서 도 2에 도시하는 바와 같이 크랙 선단이 이루는 사변 부분도 길어져 가는데, 본 실시예에 있어서의 반도체 장치와 같이, 희생 패턴 사변(11)이, 칩 중심에 가까운 것일수록 길어지도록 배치해 두면, 크랙이 진전함에 따라서 크랙 선단의 사변에 대하여 보다 길어진 희생 패턴 사변(11)이 차례차례 부딪히게 되므로, 크랙의 진행을 보다 효과적으로 방해할 수 있게 된다.
특히, 도 5에 도시한 바와 같은 바람직한 구성에 있어서는, 크랙이 시일링(123)에 도달하는 것은 모든 희생 패턴(124)이 파괴된 후로 한정되기 때문에, 한정된 면적에 배치되는 희생 패턴(124)의 기능을 가장 유효하게 이용할 수 있게 된다.
또한, 도 5에 도시한 예에서는, 희생 패턴군(3)이 복수의 직선 형상의 희생 패턴(13)과 복수의 절선 형상의 희생 패턴(124)을 포함하고 있었지만, 희생 패턴군(3) 대신에, 도 8에 도시하는 바와 같이 직선 형상의 희생 패턴(13)만을 평행하게 복수 배치한 희생 패턴군(14)으로 해도 된다. 이 경우, 진전하는 크랙의 선단이 그리는 선과 희생 패턴의 형상은 반드시 완전하게는 일치하지 않지만, 진행하는 크랙에 대하여 복수의 희생 패턴(13)이 차례차례 가로놓이는 것에 의해서 진행을 방 해한다고 하는 효과는 얻어지고, 또한 설계가 용이하게 된다고 하는 장점이 있다. 희생 패턴(13)도 희생 패턴 사변(11)을 갖고 있다.
시일링 볼록형부(10)로 둘러싸이는 영역 내에, 희생 패턴군 대신에, 직선 형상의 희생 패턴(13)을 1개만 배치한 구성이나, 절선 형상의 희생 패턴(124)을 1개만 배치한 구성이나, 직선 형상의 희생 패턴(13)을 1개, 절선 형상의 희생 패턴(124)을 1개로 합계 2개만을 배치한 구성도, 상술한 예와 비교하면 크랙 진행 억지 효과는 작아지지만, 본 발명의 기술적 사상이 의도하는 범위 내이다.
또한, 희생 패턴군(3)에 포함되는 복수의 희생 패턴(124)은, 칩 중심에 가까운 희생 패턴(124)일수록 희생 패턴 사변(11)이 길어지도록 배치되어 있는 것이 바람직하지만, 희생 패턴군(3)에 포함되는 모든 희생 패턴(124)이 이 순서에 따라서 배열되어 있는 경우에 한정되지 않고, 희생 패턴군(3)에 포함되는 복수의 희생 패턴(124) 중의 일부만이 이 순서에 따라서 배열되어 있는 경우에도 어느 정도의 효과는 얻을 수 있다. 따라서, 복수의 희생 패턴 중 적어도 일부에 대해서는, 칩 중심에 가까운 희생 패턴일수록 희생 패턴 사변이 길어지도록 배치되어 있는 것이 바람직하다고 할 수 있다.
(제2 실시예)
도 9를 참조하여, 본 발명에 기초한 제2 실시예에 있어서의 반도체 장치에 대하여 설명한다. 이 반도체 장치에서는, 칩 중심으로부터 보아 시일링 볼록형부(10)보다 외측의 영역 내에 복수의 희생 패턴으로 이루어지는 희생 패턴군(12)이 배치되어 있다. 희생 패턴군(12)은, 폐루프 형상의 희생 패턴(23)을 포함한다. 도 9에 도시한 예에서는, 특히 바람직하게, 희생 패턴군(12)은 복수의 폐루프 형상의 희생 패턴(23)을 포함하고, 이들 복수의 폐루프 형상의 희생 패턴(23)은 동심 형상(concentric form)으로 배치되어 있다. 희생 패턴군(12)에 포함되는 희생 패턴은, 시일링(123) 근처에서는 시일링(123)과 평행하게 되어 있다. 희생 패턴군(12)에 포함되는 복수의 희생 패턴 중 칩 코너(4)에 가까운 부분의 것은, 직선 형상의 희생 패턴(13)으로 되어 있다. 다른 부분의 구성은, 제1 실시예에서 설명한 것과 마찬가지이다.
본 실시예에서는, 폐루프 형상의 희생 패턴(23)이 포함되어 있으므로, 희생 패턴(23)으로 둘러싸인 영역에의 수분의 침입을 방지할 수 있다. 저유전율막은 산화 규소막 등과 비교하면 수분을 매우 침투시키기 쉽다. 저유전율막은 만일 수분이 침입하면 기계적 강도가 더욱 열화하지만, 폐루프 형상의 희생 패턴(23)의 내부에서는 희생 패턴(23)이 파괴되지 않는 한 수분이 침입하지 않기 때문에, 저유전율막의 기계적 강도의 열화를 방지할 수 있어, 크랙의 진행을 억제할 수 있다. 특히 복수의 폐루프 형상의 희생 패턴(23)이 동심 형상으로 배치되어 있는 경우, 가장 외측의 희생 패턴(23)에 의해서 일괄해서 넓은 범위를 수분이 침입하지 않는 영역으로 할 수 있기 때문에 바람직하다. 만약, 외측의 폐루프 형상의 희생 패턴이 파괴되었다고 하더라도 내측에 폐루프 형상의 희생 패턴이 1개 이상 남아 있으면 일부의 영역에 대해서는 수분 침입을 방지할 수 있다.
또한, 본 실시예에서는, 반도체 장치는 희생 패턴군(12)을 구비하는 것으로 하였지만, 희생 패턴군(12) 대신에 1개의 폐루프 형상의 희생 패턴을 배치할 뿐이 라도, 상술한 예와 비교하면 효과가 떨어지지만 어느 정도의 효과는 얻어진다.
(제3 실시예)
도 10을 참조하여, 본 발명에 기초한 제3 실시예에 있어서의 반도체 장치에 대하여 설명한다. 이 반도체 장치는, 제1 실시예에서 도 8에 도시한 예에 있어서 시일링을 2중으로 한 것에 상당한다. 즉, 이 반도체 장치는, 시일링(123a)과 시일링(123b)을 구비한다. 칩 중심으로부터 보아 시일링(123a)의 외측에는 직선 형상의 희생 패턴(13)을 평행하게 복수 배치한 희생 패턴군(14)이 배치되어 있다. 각 희생 패턴(13)은, 칩 코너(4)를 사이에 두는 2개의 칩 단부면(5, 6)에 대하여 대략 동일한 각도를 이루고 또한 칩 코너(4)에 대향하도록 배치되어 있다.
본 실시예에서는, 시일링이 다중으로 되어 있기 때문에 크랙이 진행했을 때에 가장 칩 중심에 가까운 측의 시일링이 파괴되어 디바이스의 동작에 지장을 초래할 확률을 낮게 억제할 수 있다.
본 실시예에서는, 시일링을 2중으로 하였지만, 2중으로 한정하지 않고 3중 이상으로 해도 된다. 단, 시일링의 수를 증가시키면 시일링의 내부에서 이용할 수 있는 면적이 감소한다는 것을 유의할 필요가 있다. 본 실시예에서는, 도 8의 예에 있어서 시일링을 다중으로 한 구성을 나타냈지만, 마찬가지의 견해는 다른 구성에도 적용할 수 있다. 예를 들면, 도 5, 도 9의 예에 있어서 시일링을 다중으로 해도 된다. 후술하는 도 11∼도 13의 예에 있어서 시일링을 다중으로 해도 된다.
(제4 실시예)
도 11을 참조하여, 본 발명에 기초한 제4 실시예에 있어서의 반도체 장치에 대하여 설명한다. 이 반도체 장치는, 복수의 희생 패턴으로 이루어지는 희생 패턴군(17)을 구비한다. 희생 패턴군(17)은, 칩 코너(4)를 사이에 두는 2개의 칩 단부면(5, 6)에 대하여 대략 동일한 각도를 이루고 또한 칩 코너(4)에 대향하는 희생 패턴 사변(11)을 포함하는 복수의 희생 패턴(13)으로 이루어지는 내부 희생 패턴군(16)과, 내부 희생 패턴군(16)을 외측으로부터 둘러싸도록 배치되고, 칩 코너(4)를 사이에 두는 2개의 칩 단부면(5, 6)에 대하여 각각 평행한 2변을 포함하고 대략 L자형인 L자형 희생 패턴(15)을 포함한다.
본 실시예에서는, L자형 희생 패턴(15)을 구비하고 있기 때문에, 웨이퍼를 다이싱할 때에 칩 단부면(5, 6)에서 초기 크랙이 발생했다고 하더라도 L자형 희생 패턴(15)에 의해서 어느 정도 억제할 수 있다. 만일 그 초기 크랙이 기점으로 되어, 열 사이클 시험 중에 칩 중심을 향해서 크랙이 진행한 경우, 내부 희생 패턴군(16)에 포함되는 복수의 희생 패턴(13)이 크랙의 진행을 억제한다. 이와 같이 L자형 희생 패턴(15)과 내부 희생 패턴군(16)의 조합에 의해서 크랙의 진행 억제에 유효하게 된다. 또한, 도 11의 예에서는, L자형 희생 패턴(15)을 1개로 하였지만, L자형 희생 패턴(15)은 2중 이상으로 해도 된다. 또한, 도 11의 예는, 도 8의 예에 L자형 희생 패턴(15)을 조합한 구성으로 되어 있지만, 다른 실시예에 대하여 L자형 희생 패턴을 조합해도 된다.
(제5 실시예)
도 12를 참조하여, 본 발명에 기초한 제5 실시예에 있어서의 반도체 장치에 대하여 설명한다. 이 반도체 장치는, 제1 실시예에서 도 8에 도시한 예에 있어서 외부 시일링(25)을 추가한 구성에 상당한다. 즉, 이 반도체 장치는, 복수의 희생 패턴(13)으로 이루어지는 희생 패턴군(14)을 구비하지만, 이 희생 패턴군(14)보다 외측으로부터 희생 패턴군(14) 및 시일링(123)을 둘러싸도록, 평면적으로 보아 폐루프형으로 되는 수분 차폐벽인 외부 시일링(25)을 구비한다. 도 12에서는 반도체 장치의 일부분밖에 표시하고 있지 않지만, 외부 시일링(25)은 도시하지 않는 부분에 있어서도 연결되어 있고, 반도체 장치 전체의 외형선을 따라서 폐루프형으로 배치되어 있다.
본 실시예에서는, 외부 시일링(25)을 구비하기 때문에, 웨이퍼를 다이싱할 때에 칩 단부면(5, 6)에서 초기 크랙이 발생했다고 하더라도 외부 시일링(25)에 의해서 어느 정도 억제할 수 있다. 그 때문에, 제4 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 외부 시일링(25)은, 그 내측의 영역을 수분 침입으로부터 지키는 역할도 하기 때문에, 외부 시일링(25)보다 내측의 영역의 기계적 강도가 수분 침입에 의해서 저하하는 것을 방지할 수도 있다.
또한, 도 12의 예에서는, 외부 시일링(25)은 희생 패턴군(14) 및 시일링(123)을 둘러싸고 있지만, 희생 패턴군(14) 대신에 희생 패턴이 1개밖에 없는 경우에도, 마찬가지로 외부 시일링을 설치해도 된다.
또한, 도 12의 예에서는, 외부 시일링(25)을 1개로 하였지만, 외부 시일링(25)은 2중 이상으로 해도 된다. 또한, 도 12의 예는, 도 8의 예에 외부 시일링(25)을 조합한 구성으로 되어 있지만, 다른 실시예에 대하여 외부 시일링을 조합해도 된다.
(제6 실시예)
도 13을 참조하여, 본 발명에 기초한 제6 실시예에 있어서의 반도체 장치에 대하여 설명한다. 이 반도체 장치는, 희생 패턴군(19)을 구비한다. 이 반도체 장치는, 도 12의 예에 있어서 희생 패턴군(14)을 희생 패턴군(19)으로 치환한 것에 상당한다. 희생 패턴군(19)은, 희생 패턴군(14)과 비슷하지만, 서로 접속되어 있는 연결층(18)을 포함한다. 희생 패턴군(19)도 기본적으로는 개개의 희생 패턴의 집합이다. 도 13의 예에서는 희생 패턴군(19)은 직선 형상의 희생 패턴(26)이 복수 모인 것이다. 희생 패턴(26)은 두께 방향으로 봤을 때 복수의 배선층을 포함하고 있지만, 도 13의 예에서는 그와 같이 복수 존재하는 배선층 중의 적어도 1개의 층에 있어서 희생 패턴(26)끼리가 연결되어 있다. 이와 같이 희생 패턴끼리가 접속되어 있는 층을 「연결층」(18)이라고 부르는 것으로 한다. 희생 패턴군(19)은 연결층(18)을 개재하여 상호 연결한 상태의 복수의 희생 패턴(26)의 집합체라고 말할 수 있다.
본 실시예에서는, 희생 패턴(26)끼리가 연결층(18)에 의해서 서로 접속되어 있기 때문에, 희생 패턴군(19) 전체로서는 강도를 높일 수 있어, 크랙의 진행에 대항하는 능력이 더욱 향상한다.
연결층(18)은, 도 13에 도시한 예와 같이 평면적으로 보아 메쉬(mesh) 형상으로 되어 있는 것이 바람직하다. 이와 같이 되어 있는 것에 의해서 효율적으로 전체의 강도를 높일 수 있기 때문이다. 또한, 연결층은 1개의 층뿐이라도 좋고 복수의 층이라도 된다.
또한, 지금까지의 실시예 전체에 걸쳐서 공통해서 말할 수 있는 것으로서, 희생 패턴은, 저유전율막 중 최하층에 있는 것을 가로막도록 배치되어 있는 것이 바람직하다. 「저유전율막 중 최하층에 있는 것」이라 함은, 저유전율막이 1층밖에 없는 경우에는 그 1층을 가리키는 것으로 한다. 크랙은, 저유전율막 중 최하층에 있어서 발생하기 쉽기 때문에, 저유전율막 중 최하층에 있는 것을 가로막도록 희생 패턴이 배치되어 있으면, 도 3에 있어서 크랙이 저유전율막의 하측의 계면을 따라 진전한 끝에 시일링(123)에 도달하는 현상과 동일한 것이, 크랙과 희생 패턴 사이에서 발생하게 된다. 즉, 크랙의 진행을 억지하는 데에 있어서 특히 효과가 현저하게 된다. 희생 패턴은, 특히 저유전율막 중 최하층에 있는 것의 하측의 계면을 가로막도록 배치되어 있는 것이 바람직하다.
저유전율막이 복수 포함되어 있는 반도체 장치에 있어서도 본 발명은 현저한 효과를 얻을 수 있다. 저유전율막이 복수 포함되어 있는 반도체 장치에 있어서 희생 패턴은, 복수의 저유전율막을 모두 가로막도록 배치되어 있는 것이 바람직하다. 도 4를 참조하여 설명한 바와 같이, 크랙은 진행 중에 배선층과 같은 것에 도달하면 1개 상측의 층으로 타고 올라가 계속해서 진행하려고 한다. 그러나, 희생 패턴이, 복수의 저유전율막을 모두 가로막도록 배치되어 있으면, 가령 크랙이 1개 상측으로 타고 올라갔다고 하더라도 효과적으로 억지할 수 있기 때문에 바람직하다.
또한, 지금까지의 실시예 전체에 걸쳐서 공통해서 말할 수 있는 것으로서, 희생 패턴은, 평면적으로 보아 시일링과는 분리해서 배치되어 있는 것이 바람직하다. 지금까지 도시한 것은 모두 희생 패턴이 평면적으로 보아 시일링으로부터 분 리해서 배치되어 있지만, 이와 같이 되어 있는 것에 의해서, 희생 패턴이 만일 파괴되어 박리되었을 때에 그 박리 부분의 변위에 이끌려 시일링도 박리되는 사태가 발생할 확률을 저감할 수 있다.
또한, 상기 각 실시예에 있어서, 시일링 사변(9), 희생 패턴 사변(11) 등의 자세에 대해 언급할 때에 「칩 코너(4)를 사이에 두는 2개의 칩 단부면(5, 6)에 대하여 대략 동일한 각도를 이루고…」라는 표현을 이용하였지만, 이것은 예를 들면 칩 코너(4)가 직각의 각인 경우, 2개의 칩 단부면(5, 6)에 대하여 각각 45°의 각도를 이루는 자세인 경우를 의미할 뿐만 아니라, 40∼50°의 각도를 이루는 경우도 포함되는 것으로 한다. 즉, 예를 들면, 칩 단부면(5)에 대하여 40°기울어져 있고 칩 단부면(6)에 대하여 50°기울어져 있는 상황도 포함된다. 단, 칩 단부면(5, 6)의 양쪽에 대하여 대략 45°의 각도를 이루는 경우가 가장 바람직하다. 왜냐하면, 그와 같이 되어 있으면, 진행해 오는 크랙에 대하여 보다 정확하게 바로 정면으로부터 대향할 수 있기 때문이다.
본 발명을 상세하게 설명하여 나타내었지만, 이것은 예시를 위한 것일 뿐이고, 한정적으로 취해서는 안 되며, 본 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정된다는 것이 명확하게 이해될 것이다.
본 발명에 따르면, 칩 코너를 기점으로 해서 넓어지도록 진행해 오는 크랙에 대하여, 실제의 크랙 선단이 그리는 형상에 보다 가까운 형태로 시일링이 부딪히게 되므로, 크랙의 진행을 보다 효율적으로 방지할 수 있다.

Claims (18)

  1. 비유전율이 3.5 미만인 저유전율막을 포함하는 반도체 장치로서, 평면적으로 보아 폐루프형으로 되는 수분 차폐벽인 시일링(seal ring)을 1개 이상 포함하고,
    상기 시일링 중 적어도 1개는, 칩 코너 근방에 있어서 내측 방향으로 볼록 형상으로 되는 시일링 볼록형부(seal ring protrusion portion)를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 시일링 볼록형부는, 상기 칩 코너를 사이에 두는 2개의 칩 단부면에 대하여 대략 동일한 각도를 이루고 또한 상기 칩 코너에 대향하는 시일링 사변을 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 시일링 볼록형부는, 상기 칩 코너를 사이에 두는 2개의 칩 단부면에 대하여 각각 평행한 제1 변 및 제2 변을 갖는 반도체 장치.
  4. 제1항에 있어서,
    칩 중심으로부터 보아 상기 시일링 볼록형부보다 외측에, 크랙의 진전을 방지하기 위한 벽형상 구조물인 희생 패턴(sacrifice pattern)을 포함하는 반도체 장 치.
  5. 제4항에 있어서,
    상기 희생 패턴은, 상기 칩 코너를 사이에 두는 2개의 칩 단부면에 대하여 대략 동일한 각도를 이루고 또한 상기 칩 코너에 대향하는 희생 패턴 사변(斜邊)을 갖는 반도체 장치.
  6. 제4항에 있어서,
    상기 희생 패턴은 폐루프 형상의 희생 패턴인 반도체 장치.
  7. 제4항에 있어서,
    상기 희생 패턴을 복수 포함하는 희생 패턴군을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 희생 패턴군에 포함되는 복수의 희생 패턴이, 상기 칩 코너를 사이에 두는 2개의 칩 단부면에 대하여 대략 동일한 각도를 이루고 또한 상기 칩 코너에 대향하는 희생 패턴 사변을 각각 갖는 반도체 장치.
  9. 제8항에 있어서,
    상기 복수의 희생 패턴 중 적어도 일부에 대해서는, 칩 중심에 가까운 상기 희생 패턴일수록 상기 희생 패턴 사변이 길어지도록 배치되어 있는 반도체 장치.
  10. 제7항에 있어서,
    상기 희생 패턴군은 폐루프 형상의 희생 패턴을 포함하는 반도체 장치.
  11. 제7항에 있어서,
    상기 희생 패턴군은 복수의 폐루프 형상의 희생 패턴을 포함하고, 상기 복수의 폐루프 형상의 희생 패턴은 동심 형상(concentric form)으로 배치되어 있는 반도체 장치.
  12. 제7항에 있어서,
    상기 희생 패턴군은, 상기 칩 코너를 사이에 두는 2개의 칩 단부면에 대하여 대략 동일한 각도를 이루고 또한 상기 칩 코너에 대향하는 희생 패턴 사변을 포함하는 내부 희생 패턴군과, 상기 내부 희생 패턴군을 외측으로부터 둘러싸도록 배치되고, 상기 칩 코너를 사이에 두는 2개의 칩 단부면에 대하여 각각 평행한 2변을 포함하고 대략 L자형인 L자형 희생 패턴을 포함하는 반도체 장치.
  13. 제7항에 있어서,
    상기 복수의 희생 패턴은, 서로 접속되어 있는 연결층을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 연결층은, 평면적으로 보아 메쉬(mesh) 형상으로 되어 있는 반도체 장치.
  15. 제4항에 있어서,
    상기 희생 패턴은, 상기 저유전율막 중 최하층에 있는 것을 가로막도록 배치되어 있는 반도체 장치.
  16. 제4항에 있어서,
    상기 저유전율막은 복수 포함되어 있고, 상기 희생 패턴은, 상기 복수의 저유전율막을 모두 가로막도록 배치되어 있는 반도체 장치.
  17. 제4항에 있어서,
    상기 희생 패턴보다 외측으로부터 상기 희생 패턴 및 상기 시일링을 둘러싸도록, 평면적으로 보아 폐루프형으로 되는 수분 차폐벽인 외부 시일링을 포함하는 반도체 장치.
  18. 제4항에 있어서,
    상기 희생 패턴은, 평면적으로 보아 상기 시일링과는 분리해서 배치되어 있 는 반도체 장치.
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