KR100674206B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100674206B1
KR100674206B1 KR1020060005943A KR20060005943A KR100674206B1 KR 100674206 B1 KR100674206 B1 KR 100674206B1 KR 1020060005943 A KR1020060005943 A KR 1020060005943A KR 20060005943 A KR20060005943 A KR 20060005943A KR 100674206 B1 KR100674206 B1 KR 100674206B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
sealing ring
plan
view
corner
Prior art date
Application number
KR1020060005943A
Other languages
English (en)
Other versions
KR20060086276A (ko
Inventor
신야 히라타
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20060086276A publication Critical patent/KR20060086276A/ko
Application granted granted Critical
Publication of KR100674206B1 publication Critical patent/KR100674206B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

집적회로부(102)를 둘러싸고 직사각형 장치의 외부주변을 따라 기판(104)상에 형성된 금속으로 된 실링링(106)을 가지는 반도체장치가 제공된다. 실링링의 적어도 하나의 모서리부(108)는 실링링(106)의 다른 부위보다 더 큰 폭을 가지도록 형성되어서, 실링링(106)의 모서리부의 견고함 및 강도를 증가시킨다. 따라서, 실링링의 모서리부의 강도는 향상된다.
또한, 실링링의 모서리부가 상실되더라도, 집적회로면내로 수분의 침투가 방지된다.
집적회로부, 실링링, 반도체장치, 모서리부

Description

반도체 장치{Semiconductor device}
상기 및 다른 목적, 본 발명의 잇점 및 특징은 도면을 수반하여 관련된 이하설명으로부터 더욱 명백해 질것이다.
도 1은 본 발명의 한 실시예를 나타내는 반도체장치의 모델 평면도이다.
도 2는 도 1의 선 A-A에 따른 횡단면도이다.
도 3은 폴리이미드 덮개 및 절연중간층을 기초로 하지 않은, 기판상에 형성된 실링링의 부분 투시도이다.
도 4는 각 반도체장치가 다이싱되기 전 웨이퍼의 부분 평면도이다.
도 5는 폴리이미드덮개 및 절연중간층이 채용되지 않은, 모서리부가 손실된 상태를 나타내는 실링링의 부분 투시도이다.
도 6은 변형예를 나타내는 실링링의 부분평면도이다.
도 7은 변형예를 나타내는 실링링의 부분평면도이다.
도 8은 변형예를 나타내는 실링링의 부분평면도이다.
도 9는 변형예를 나타내는 실링링의 부분평면도이다.
*도면의 주요부분에 대한 부호의 설명
100 반도체장치
102 집적회로부
104 기판
106 실링링
108 모서리부
110 절연중간층
112 전도층
본 발명은 장치의 외부주변를 따라 기판상에 형성되는 실링링이 제공되어진 반도체장치에 관한 것이다.
반도체장치는 수많은 회로소자가 형성된 기판을 가지고, 소정의 작동, 기능 및 그와 유사한 것들을 수행하기 위한 회로소자들의 상호연결에 의해 구성된다. 최근, 반도체장치는 매우 집적되고, 회로소자 및 상호접속들은 크기가 감소되어서 상호연결의 피치는 더 작아지는 경향이다. 상호접속의 피치가 작아지는 경우, 상호연결저항이 증가하여, 낮은 저항율을 가진 구리 상호연결선의 채택을 필요로 하고 낮은 유전율을 가진 중간막을 절연한다.
이러한 구리 상호연결선은 부식에 민감하고, 인단 부식되면 상호연결저항에서 증가와 같은 현상이 일어나며, 따라서 회로의 장기간 신뢰성이 상당히 나빠진다. 이러한 부식은 반도체장치의 제조단계에서 발생되지 않지만, 제품의 장기간 사용동안 절연중간층을 따라 집적회로면내로 수분이 침투하여 발생된다.
낮은 유전율을 가진 절연중간층은 비교적 높은 수분흡수율을 가져서, 장치는 일반적으로 이 실링링에 의해 내부로 수분이 침투하지 않도록, 장치의 외부주변을 따라 기판상에 직사각형형태로 형성된 금속으로 구성된 실링링이 제공되어 진다.
여기서, 칩모양의 반도체장치는 직사각형모양으로 형성되기 때문에, 스트레스는 장치취급시 외부력이 장치에 적용될 경우 장치의 모서리부분(각진부분)에 집중된다.
그러므로, 장치의 모서리부분의 손실을 방지하기 위해 실링링 모서리부분을 강화하기 위한 여러 가지 방법들이 제안된다.(예를들어, 일본공개특허공보 제2003-338504호 및 2004-253773호 참조)
또한, 일본공개특허공보 제2003-338504호에서 개시된 반도체장치에서는, 실링링에 유사한 벽부(wall part)를 실링링으로부터 간격을 띄우기 위하여 실링링 모서리부의 내부에 형성한다. 일본공개특허공보 제2004-253773호에서 개시된 반도체장치에서는, 내부로 돌출된 직사각부를 실링링 모서리부에 계속적으로 형성한다. 이러한 기술에 따라, 장치의 모서리부상에 스트레스는 다수의 금속벽들이 장치의 모서리부에 형성되기 때문에 분산될 것이다.
그러나, 일본공개특허공보 제2003-338504호 및 제2004-253773호에서 개시된 반도체장치에 따르면, 반도체장치의 모서리부가 강화됨에 따라, 실링링은 거의 일정한 폭을 갖도록 형성된다. 즉, 실링링에 관하여, 부하를 받기 쉬운 모서리부는 장치의 다른 부분과 비교하여 여전히 약하다. 일단 실링링 모서리부가 손실되면, 절연중간층은 노출될 것이어서, 수분이 절연중간층을 통하여 통합된 회로면내로 침 투한다.
본 발명에 따르면, 집적회로부를 둘러싸고 직사각형 장치의 외부주변을 따라 기판상에 형성된 금속으로 된 실링링을 포함하는 반도체장치가 제공되어지는데, 여기서 적어도 하나의 실링링 모서리부는 실링링의 다른 부위보다 더 큰 폭을 가지도록 형성된다.
이러한 반도체장치로, 실링링에서 더 큰 폭을 가지도록 형성된 모서리부는 현저히 향상된 견고함과 강도를 가질 것이다. 견고함 및 강도가 향상되기 때문에, 장치의 취급시 부하가 기판 및 실링링에 적용될 경우, 장치에서 실링링 모서리부 주위의 변형은 제한되어, 전체 장치의 견고함 및 강도는 향상될 것이다.
여기서, 다수의 반도체장치를 웨이퍼의 한 장 위에 형성한다. 집적회로부, 실링링 및 이와 유사한 것들의 형성후, 웨이퍼의 다이싱 및 각각 반도체장치의 패키징과 같은 소위 후공정단계가 수행된다. 이러한 후공정단계에서, 충격 및 이와 유사한 것이 분리된 직사각형 반도체장치에 적용되어, 반도체장치의 말단부분, 특히 모서리부는 변형되기 쉽다.
이러한 방식에서, 부하는 후공정단계에서 장치취급시 실링링의 모서리부에 적용될 것이다. 실링링 모서리부는 상기처럼 향상된 견고함 및 강도를 가지기 때문에, 실링링 모서리부의 손실은 확실히 방지된다.
또한, 모서리부는 비교적 큰 폭을 가지도록 형성된다. 그러므로, 과도한 부 하가 장치에 적용되고 실링링 모서리부가 기판과 함께 손실되더라도, 폭방향으로 보이는 모서리부의 외부만이 손실되어, 폭 방향으로 보이는 모서리부의 내부부분은 손실되지 않을 것이다. 따라서, 모서리부가 손실될지라도, 실링링에 의한 밀폐도는 확실해져, 집적회로면 내부로의 수분의 침투는 방지될 것이다.
본 발명의 반도체장치에 따라, 실링링 모서리부의 강도는 향상된다. 또한, 실링링 모서리부가 손실될지라도, 집적회로면 내부로의 수분의 침투는 방지된다.
[실시예]
본 발명은 여기 설명적인 실시예들과 관련하여 기술될 것이다. 당업자들은 많은 실시예들이 본 발명의 명세서내용을 사용하여 수행될 수 있음을 인정할 것이고 본 발명은 설명적 목적으로 기술된 실시예들에 한정되지 않는다.
이후에, 본 발명에 따른 반도체장치의 바람직한 실시예는 첨부된 도면과 관련하여 설명될 것이다. 다음 실시예에서, 예는 실링링에서 더 큰 폭을 가지도록 형성된 모서리부가 평면도에서 삼각형모양을 가지도록 형성된다고 기술될 것이다. 여기 도면들의 설명에서, 동일한 소자들은 동일한 부호로 표시될 것이고, 그것들의 설명은 중복해서 나타나지 않을 것이다.
도 1은 본 발명의 한 실시예를 나타내는 반도체장치의 모델 평면도이다. 도 2 는 도 1의 선 A-A에 따른 횡단면도이다.
도 1에 관하여, 이 반도체장치(100)는 집적회로부(102)를 둘러싸고 직사각형장치의 외부주변을 따라 기판(104)상에 형성된 금속으로 구성되고, 실링링(106)의 적어도 하나의 모서리부(108)은 실링링(106)의 다른 부분보다 더 큰 폭을 가지도록 형성된 것을 특징으로 하는 실링링(106)를 포함한다.
"반도체칩"으로 불리는 이 반도체장치(100)은 평면도에서 직사각형형상을 가지도록 형성된다. 여기서 언급된 "직사각형형상" 은 직각의 사변형을 나타낸다. 도 2를 참조하면, 반도체장치(100)은 실리콘으로 된 기판(104), 그 기판(104)위에 다수의 절연중간층(110) 및 절연중간층(110)에 매립된 전도층(112)를 포함한다. 본 실시예에서 총10인 전도층(112)가 형성된다. 가장 낮은 전도층(112)는 집적회로부(102)에서 콘택트플러그를 형성하며 텅스텐으로 구성된다. 다른 전도층(112)들은 구리로 구성되며, 상호연결층(112a) 및 경유플러그층(112b)는 교대로 적층된다. 또한, 알루미늄으로된 패드는 가장 위쪽 절연중간층(110)의 윗면상에 놓여진다. 장치의 상위표면을 덮는 폴리이미드덮개(114)는 패드의 더 윗면상에 놓여진다.
여러 가지 소자들사이에 전기적 연결을 수행하는 전도층(112)은 집적회로부(102)주위로 뻗치고, 상호연결들 사이 틈은 낮은 유전율 필름으로 된 절연중간층(110)으로 채워진다. 낮은 유전율 필름은 예를들어, SiOC필름, 수소화된 폴리실록산 필름, 메틸폴리실록산 필름, 수소화된 메틸폴리실록산 필름, 이러한 필름을 만드는 것에 의해 획득된 다공성 필름, 또는 이와 유사한 것들이 될 수 있다. 낮은 유전율 필름은 유기폴리머가 될 수 있다. 도 1을 참조하면, 직사각형형상을 가진 실링링(106)은 집적회로부(102) 외부상에 형성된다.
도 3은 폴리이미드덮개 및 절연중간층이 없는, 기판상에 형성된 실링링의 부분 투시도이다.
도 2를 참조하면, 실링링(106)은 계속적으로 수직방향으로 형성된 전도층 (112)를 가지며, 수직방향으로 절연중간층(110)을 따라 연장되는 벽형상을 나타낸다. 즉, 실링링(106)는 집적회로부(102)에서 중간연결층(112a) 및 경유플러그층(112b)에 상당하는 다수의 금속층을 축적하여 구성된다. 실링링(106)의 전도층(112)는 집적회로부(102)의 것들로부터 독립적으로 형성되며, 집적회로부(102)와 전기적으로 연결되지 않았다(도 1참조). 본 실시예에서, 반도체장치(100)은 다마신법(the damascene process)에 의해 제조되는데, 여기서 집적회로부(102)의 전도층(112) 및 실링링(106)은 하나 및 동일단계를 통해 동시에 제조된다.
도 3을 참조하면, 실링링(106)의 벽형상부는 수직방향을 따라 동일한 폭치수를 가지도록 형성된다. 본 실시예에서, 실링링(106)은 계속적으로 전도층(112)에 형성되고 집적회로부(102)에 알루미늄패드에 상당하는 알루미늄층(116)을 가진다.
실링링(106)의 각 모서리부(108)은 실링링(106)의 다른 부분보다 더 큰 폭을 가지도록 형성된다. 본 실시예에서, 각 모서리부(108)은 평면도에서 보이는 것처럼, 내부에서 직각삼각형방향으로 직각 이등변 삼각형형상으로 형성된다. 도 1을 참조하면, 실링링(106)의 외부주변는 평면도에서 직각사각형 형상을 나타내고 실링링(106)의 내부주변는 모서리부(108)에서 내부로 돌출되는 형상을 가진다. 즉, 더 큰 폭을 가지도록 형성된 모서리부(108)의 내부주위면을 평면도에서 직각보다 더 큰 각을 가지도록 형성된 두 개의 모서리간격(각진 간격)(118)을 가지고 다른 간격들은 직선형상을 가지도록 형성된다. 본 실시예에서, 각 모서리간격(118)은 평면도에서 대략 130°각을 가지도록 형성된다.
또한, 도 2를 참조하면, 더 큰 폭을 갖도록 형성된 각 모서리부(108)에서, 벽형상을 가지도록 형성된 다른 부분에서와 동일한 방식으로, 상호연결층(112a) 및 경유플러그층(112b)에 상당하는 각각의 금속층은 수직방향으로 동일한 폭치수를 가지도록 형성된다. 여기서, 각 모서리부(108)에서, 알루미늄층(116)은 각 전도층(112)에 대해 계속적으로 동일한 폭 치수를 가지도록 형성된다.
상기 나타난 것으로서 구성된 반도체장치(100)에 따라서, 기판(104)상에서 집적회로부(102)의 밀폐도는 최상부에서는 폴리이미드덮개(114)에 의해 그리고 측면에서는 실링링(106)에 의해 보장된다.
본 실시예의 반도체장치(100)로서, 실링링(106)에서 더 큰 폭을 가지도록 형성된 모서리부(108)은 현저하게 향상된 견고함 및 강도를 가진다. 모서리부(108)에서 견고함 및 강도가 향상되기 때문에, 장치에서 실링링(106)의 모서리부(108) 주위의 변형은 장치취급시 부하가 기판(104) 및 실링링(106)에 적용할 경우 제한되어서, 전체 장치의 견고함 및 강도가 향상될 것이다.
여기서, 도 4를 참조하면, 다수의 반도체장치(100)은 집적회로부(102), 실링링(106) 및 다른것들이 형성된, 한 장 웨이퍼상에 계속적으로 제작된다. 도 4는 각 반도체장치가 다이싱되기 전에 웨이퍼의 부분평면도이다.
이에 따라서, 웨이퍼는 그어진 선(120)을 따라서 다이싱되어서 각 반도체장치(100)은 분리될 것이다.
웨이퍼의 다이싱후, 각 반도체장치(100)은 트레이상에 탑재되어 운송되고, 포장과 같은 단계로 들어간다. 이러한 소위 후공정단계에서, 충격 및 이와 유사한 것들이 분리된 직사각형 반도체장치(100)에 적용되어서, 반도체장치(100)의 말단 부, 특히 모서리부는 변형되기 쉽다.
이러한 방식으로, 부하는 후공정단계에서 장치의 취급시 실링링(106)의 모서리부(108)에 적용될 것이다. 실링링(106)의 모서리부(108)가 상기 기술된 것처럼 향상된 견고함 및 강도를 가지기 때문에, 실링링(106)의 모서리부(108)의 손실은 확실히 방지된다.
또한, 모서리부(108)은 비교적 큰 폭을 가지도록 형성된다. 그러므로, 과도한 부하가 장치에 적용되고 실링링(106)의 모서리부(108)가 기판(104)와 함께 손실될지라도, 모서리부(108)의 오직 외부부분(폭방향으로 보이진 것처럼)은 도 5에서 보여진 것처럼 손실되어서, 모서리부(108)의 내부부분은 손실되지 않을 것이다. 도5는 실링링(106)의 모서리부(108)이 손실된 상태를 나타내는 실링링(106)의 부분 투시도이며 여기서 폴리이미드덮개 및 절연중간층은 적용되지 않는다. 따라서, 모서리부(108)가 손실될지라도, 실링링(106)에 의해 밀폐도가 보장되어서, 집적회로(102)내로의 수분의 침투는 방지될 것이다. 이 경우, 모서리부(108)가 더 넓을 수록, 손실시 가장자리는 더 커질것이다.
또한, 본 실시예의 반도체장치(100)에 따라서, 모서리부(108)가 기판상에서 수직방향으로 계속적으로 전체표면을 따라 금속으로 구성되기 때문에, 모서리부(108)의 강도는 현저히 향상될 수 있다. 특히, 본 실시예에서, 절연중간층(110)은 비교적 낮은 기계강도를 가진 낮은 유전율 필름으로 구성되기 때문에, 절연중간층(110)의 부분에서 파손용이함은 효율적으로 보상될 수 있다.
여기서, 전도층(112)이 모서리부(108)의 전체표면을 따라 형성되더라도, 이 것은 집적회로부(102)와 비교하여 높은 정확성을 요구하지 않는 개략적인 양식이다. 그러므로, 전도층(112)이 모서리부(108)에서 CMP에 의해 조금 많이 광택이 나더라도, 특별한 불편은 일어나지 않는다.
또한, 본 실시예의 반도체장치(100)에 따라서, 모서리부(108)은 내부향한 직각삼각형을 가진 삼각형 형상을 가지도록 형성되기 때문에, 각 집적회로(102)상의 공간은 비교적 넓게 보장될 수 있다.
여기서, 상기 기술된 실시예에서, 반도체장치는 모든 모서리부(108)가 더 큰 폭을 가지도록 형성되도록 보여진다. 그러나, 적어도 하나의 모서리부(108)가 더 큰 폭을 가지도록 형성되어 지는 한, 모서리부(108) 주위의 견고함 및 강도는 향상될 수 있다. 즉, 모서리부(108)가 더 큰 폭을 가지도록 만들어질 것인지 아니면 부하가 후공정단계 및 그와 유사한 것에서 모서리부(108)에 적용되는 방법인 집적회로부(102)의 설계를 따르지 않을 것인지가 임의로 결정될 수 있다. 또한 각 모서리부(108)의 폭 치수는 임의적이다.
상기 실시예에서, 반도체장치는 모서리부(108)가 평면도에서 삼각형 형상을 가지도록 형성되도록 보여진다. 선택적으로, 모서리부(208)는 예를들어 도 6에서 보여지는 것처럼 사변형형상을 가지도록 형성될 수 있거나, 모서리부(308)의 내부주변면은 예를들어 도 7에서 보여진 것처럼 원형 아치 모양을 가지도록 형성될 수 있다.
모서리부(208)가 일반적으로 사각형형상을 가지도록 형성되는 경우, 모서리부(208)의 부분은 비교적 클것이어서, 모서리부(208)의 손실시 가장자리는 크도록 보장될 수 있으므로, 집적회로부(102)의 밀폐도를 유지하기 위한 장점을 제공한다.
또한, 모서리부(308)의 내부원주표면은 도 7에서 나타난 것처럼 원형 아치 형태 간격(318)을 가지도록 형성되는 경우, 각(모서리)이 내부원주표면상에 형성되지 않아서, 횡단면계수는 원주방향을 향해 매끄럽게 변화하여, 스트레스 집중을 피하기 위해 효과적이다. 여기서, 집적회로부(102)의 설계 또는 이와 유사한 것과 상응하여, 상기 기술된 실시예에서과 같은 모서리간격(118) 및 원형 아치형태의 간격(318)은 모서리부의 내부원주표면을 형성하도록 결합될 수 있다.
또한, 도 8에서 실시예를 위해 나타난 것처럼, 인식패턴(222)이 더 큰 폭을 가지도록 형성된 모서리부(208)에서 형성될 수 있다. 이것은 모서리부(208)가 집적회로부(102)내로 수분침투의 방지기능 및 다른 장치들에 대한 모서리부의 인식 기능 둘다를 가지게 하여, 실제적인 사용에서 매우 유익하다. 도 8은 인식패턴(222)로서, 전도층(112)는 모서리부(208)의 중앙면상에 형성되는 것은 아니지만, 절연중간층(110)으로 채워진 컷아웃 부위(224)가 형성되는 경우를 나타낸다. 이 모서리부(208)는 사각형 형상을 가지도록 형성되는데, 여기서 일반적으로 L-형상 컷아웃 부위(224)는 모서리부(208)의 내부주변에 평행하도록 형성된다.
이 인식패턴(222)은 후공정단계에서 반도체장치(100) 취급시 다른 장치들에서 반도체장치(100)의 상태를 유지하기 위한 것이다. 예를들어, 웨이퍼를 다이싱할 때, 다이싱장치는 웨이퍼를 잘라내기 위하여, 광학기술에 의한 인식패턴(222)의 사용으로 각 반도체장치(100)의 위치 및 상태를 인식한다.
여기서, 이 인식패턴(222)를 형성하기 위하여, 모든 전도층(112)의 형성의 부재 대신에 상층면으로부터 적어도 하나의 전도층(112)이 형성되지 않은 부위를 형성하는 것은 충분하다. 즉, 충분히 인식패턴(222)은 모서리부(208)의 상위부분에서 형성된 구멍형태의 컷아웃부위를 가진다. 또한, 인식패턴(222)는 임의형태를 가질 수 있고 전도층(112)이 형성되지 않은 다수의 컷오프부위(224)가 예를들어 도 9에서 보여진 것처럼 존재할 수 있다. 도 9는 세가지 일반적으로 L형상의 컷오프부위(226)가 사각형형태를 가지도록 형성된 모서리부(208)에서 형성되는 경우를 나타낸다.
상기 실시예에서, 상호접속의 전도층(112)은 구리로 이루어지나, 전도층(112)는 다른 금속으로 이루어질 수 있다.
또한, 특정 미세구조 및 그와 유사한 것들은 적당하게 변형되거나 변화될 수 있다.
명백하게 본 발명은 상기 실시예들에 제한되지 않으며, 본 발명의 범위로부터 벗어남이 없이 변형되거나 변화될 수 있다.
반도체장치는 후공정단계에서 장치취급시 부하가 실링링의 모서리부에 적용되는데, 본 발명에 의한 실링링 모서리부는 향상된 견고함 및 강도를 가지기 때문에, 실링링 모서리부의 손실이 확실히 방지된다.

Claims (19)

  1. 집적회로부를 둘러싸고 직사각형 장치의 외부주변을 따라 기판상에 형성된 금속으로 된 실링링을 포함하는 반도체장치에 있어서,
    상기 실링링의 적어도 하나의 모서리부는 실링링의 다른 부위보다 더 큰 폭을 가지도록 형성되는 반도체장치.
  2. 제1항에 있어서, 상기 실링링은 상호접속층에 상당하는 다수의 금속층 및 상기 집적회로부내에서의 경유플러그층들을 적층하여 형성되고,
    상기 실링링에서 더 큰 폭을 가지도록 형성되는 모서리부는 각각 상기 상호접속층에 상당하는 금속층들 및 상기 경유플러그층이 상하방향을 따라서 동일한 폭치수를 가지도록 형성되는 방식으로 형성되는 반도체장치.
  3. 제2항에 있어서, 모서리부의 인식을 위한 인식패턴은 상기 실링링에서 더 큰 폭을 가지도록 형성되는 모서리부에서 형성되는 반도체장치.
  4. 제3항에 있어서, 상기 인식패턴은 상기 모서리부의 상위부분에서 형성되는 구멍 형태의 컷아웃 부위를 가지는 반도체장치.
  5. 제4항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부는 평면도에서 사각형형태를 가지도록 형성되는 반도체장치.
  6. 제4항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부는 평면도에서 삼각형형태를 가지도록 형성되는 반도체장치.
  7. 제4항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부의 내부원주표면은 평면도에서 원형 아치 형태의 간격을 가지는 반도체장치.
  8. 제5항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부의 내부원주표면은 평면도에서 직각보다 더 큰 각을 가지도록 형성되는 모서리간격을 가지는 반도체장치.
  9. 제6항에 있어서, 더 큰 폭을 가지도록 형성된 상기 모서리부의 내부원주표면은 평면도에서 직각보다 더 큰 각을 가지도록 형성되는 모서리간격을 가지는 반도체장치.
  10. 제1항에 있어서, 모서리부의 인식을 위한 인식패턴은 상기 실링링내에서 더 큰 폭을 가지도록 형성되는 모서리부에서 형성되는 반도체장치.
  11. 제10항에 있어서, 상기 인식패턴은 상기 모서리부의 상위부분에서 형성된 구 멍 형태의 컷아웃 부위를 가지는 반도체장치.
  12. 제11항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부는 평면도에서 사각형형상을 가지도록 형성되는 반도체장치.
  13. 제11항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부는 평면도에서 삼각형형상을 가지도록 형성되는 반도체장치.
  14. 제11항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부의 내부원주표면은 평면도에서 원형 아치 형태의 간격을 가지는 반도체장치.
  15. 제12항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부의 내부원주표면은 평면도에서 직각보다 더 큰 각을 가지도록 형성되는 모서리간격을 가지는 반도체장치.
  16. 제13항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부의 내부원주표면은 평면도에서 직각보다 더 큰 각을 가지도록 형성된 모서리간격을 가지는 반도체장치.
  17. 제1항에 있어서, 더 큰 폭을 가지도록 형성되는 상기 모서리부는 평면도에서 사각형형상을 가지도록 형성되고,
    더 큰 폭을 가지도록 형성된 상기 모서리부의 내부원주표면은 평면도에서 직각보다 더 큰 각을 가지도록 형성되는 모서리 간격을 가지는 반도체장치.
  18. 제1항에 있어서, 더 큰 폭을 가지도록 형성된 상기 모서리부는 평면도에서 삼각형형상을 가지도록 형성되고,
    더 큰 폭을 가지도록 형성된 상기 모서리부의 내부원주표면은 평면도에서 직각보다 더 큰 각을 가지도록 형성되는 모서리 간격을 가지는 반도체장치.
  19. 제1항에 있어서, 더 큰 폭을 가지도록 형성된 상기 모서리부의 내부원주표면은 평면도에서 원형 아치 형태의 간격을 가지는 반도체장치.
KR1020060005943A 2005-01-25 2006-01-19 반도체 장치 KR100674206B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005017483A JP2006210439A (ja) 2005-01-25 2005-01-25 半導体装置
JPJP-P-2005-0017483 2005-01-25

Publications (2)

Publication Number Publication Date
KR20060086276A KR20060086276A (ko) 2006-07-31
KR100674206B1 true KR100674206B1 (ko) 2007-01-25

Family

ID=36695918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060005943A KR100674206B1 (ko) 2005-01-25 2006-01-19 반도체 장치

Country Status (4)

Country Link
US (1) US20060163720A1 (ko)
JP (1) JP2006210439A (ko)
KR (1) KR100674206B1 (ko)
TW (1) TWI298528B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2009081351A (ja) * 2007-09-27 2009-04-16 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8293581B2 (en) * 2009-02-18 2012-10-23 Globalfoundries Inc. Semiconductor chip with protective scribe structure
JP5830843B2 (ja) * 2010-03-24 2015-12-09 富士通セミコンダクター株式会社 半導体ウエハとその製造方法、及び半導体チップ
US8338917B2 (en) * 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8373243B2 (en) * 2011-01-06 2013-02-12 Omnivision Technologies, Inc. Seal ring support for backside illuminated image sensor
JP5893287B2 (ja) * 2011-08-10 2016-03-23 ルネサスエレクトロニクス株式会社 半導体装置および基板
WO2014017110A1 (ja) * 2012-07-27 2014-01-30 京セラ株式会社 配線基板およびパッケージ、ならびに電子装置
US10421275B2 (en) 2014-10-30 2019-09-24 Hewlett-Packard Development Company, L.P. Fluid ejection device
JP2016178329A (ja) * 2016-05-26 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR20220009738A (ko) * 2020-07-16 2022-01-25 엘지이노텍 주식회사 이미지 센서 패키지 및 이를 포함하는 카메라 장치
KR20220028539A (ko) * 2020-08-28 2022-03-08 에스케이하이닉스 주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950012696A (ko) * 1993-10-15 1995-05-16 가네꼬 히사시 반도체 패키지
JPH09116040A (ja) * 1995-10-20 1997-05-02 Toshiba Microelectron Corp 半導体装置用リードレス外囲器
KR20000000675A (ko) * 1998-06-02 2000-01-15 윤종용 전하결합소자 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
US6861754B2 (en) * 2003-07-25 2005-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with anchor type seal ring
JP2005129717A (ja) * 2003-10-23 2005-05-19 Renesas Technology Corp 半導体装置
US7265436B2 (en) * 2004-02-17 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Non-repeated and non-uniform width seal ring structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950012696A (ko) * 1993-10-15 1995-05-16 가네꼬 히사시 반도체 패키지
JPH09116040A (ja) * 1995-10-20 1997-05-02 Toshiba Microelectron Corp 半導体装置用リードレス外囲器
KR20000000675A (ko) * 1998-06-02 2000-01-15 윤종용 전하결합소자 패키지

Also Published As

Publication number Publication date
US20060163720A1 (en) 2006-07-27
TWI298528B (en) 2008-07-01
KR20060086276A (ko) 2006-07-31
JP2006210439A (ja) 2006-08-10
TW200711071A (en) 2007-03-16

Similar Documents

Publication Publication Date Title
KR100674206B1 (ko) 반도체 장치
US7235864B2 (en) Integrated circuit devices, edge seals therefor
KR100721492B1 (ko) 반도체 장치 및 그 제조 방법
US7777304B2 (en) Semiconductor device
JP4675159B2 (ja) 半導体装置
US20050087878A1 (en) Semiconductor device
US7538433B2 (en) Semiconductor device
KR20060051136A (ko) 반도체 장치
US9620431B2 (en) Chip package including recess in side edge
TWI505365B (zh) 裂縫停止結構
US7956439B2 (en) Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same
KR20070044785A (ko) 반도체 장치 및 그 제조 방법
US10804150B2 (en) Semiconductor structure
JP4383274B2 (ja) 半導体装置および半導体ウエハの製造方法
KR20240023584A (ko) 반도체 장치
JP2011023516A (ja) 半導体装置
JP4777899B2 (ja) 半導体装置
US6043551A (en) Metal locking structures to prevent a passivation layer from delaminating
JP2009218504A (ja) 半導体装置
US9275963B2 (en) Semiconductor structure having stage difference surface and manufacturing method thereof
CN114944364A (zh) 半导体器件及其制造方法
JP4361517B2 (ja) 半導体装置およびその製造方法
KR20060097442A (ko) 그루브들을 갖는 본딩패드 및 그 제조방법
JP3957694B2 (ja) 半導体パッケージ及びシステムモジュール
JP2009218503A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111216

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee