KR20070044785A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20070044785A
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노보루 모리모토
마사히코 후지사와
다이스케 고다마
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

시일링(seal ring)의 구조를 최적화하여, 다이싱부의 절단면으로부터의 수분의 침입이나 크랙의 신장에 대한 장벽으로서의 기능을 확보한 시일링을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판(1) 상의 회로 형성 영역과 다이상 영역 사이에 시일링(100)이 배치되어 있다. 시일링(100)은 단면 형상이 T자형을 이루는 시일(seal)층이 적층된 부분과, 단면 형상이 직사각형을 이루는 시일층이 적층된 부분을 갖고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF}
도 1은 본 발명에 따른 실시예의 반도체 장치의 구성을 나타내는 단면도,
도 2는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 3은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 4는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 5는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 6은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 7은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 8은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 9는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 10은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 11은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 12는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 13은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 14는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도,
도 15는 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 평면도,
도 16은 본 발명에 따른 실시예의 반도체 장치의 제조 공정을 설명하는 평면도,
도 17은 종래의 반도체 장치의 구성을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
100 : 시일링 4b~11b, 21, 22 : 시일층
ES : 에칭 스토퍼막 4~11 : 층간 절연막
B1, B2 : 수지층 R1, R2 : 레지스트 마스크
OP1, OP2 : 개구부
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 반도체 집적 회로의 주위를 둘러싸도록 배치된 시일링(seal ring)을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 프로세스에서는 반도체 기판 상에 복수의 반도체 소자를 형성한 후에, 반도체 기판을 다이싱 라인부를 따라 절단함으로써 각각의 LSI칩으로 분리한다. 이 때, 다이싱 라인부의 절단면에는, 반도체 소자의 형성 과정에서 적층된 다층의 층간 절연막이 노출하게 된다.
이 층간 절연막 및 층간 절연막 계면은 수분의 침입 경로로 되어, 반도체 장치의 오동작의 원인으로 되는 등 신뢰성의 점에서 문제로 될 가능성이 있다.
또한, 다이싱시의 응력이나, LSI칩을 패키징할 때에 사용하는 봉지 수지와의 열팽창 계수차에 기인하는 응력 등에 의해, 층간 절연막에 크랙이 발생하고, 이 크랙이 수분의 침입 경로로 되는 일도 있다.
이들의 대책으로서, 시일링 또는 가드링(guard ring)으로 호칭되는 루프 형 상 구조체를, 반도체 집적 회로의 형성 영역의 주위를 둘러싸도록 배치하는 구성을 채용하고 있다.
시일링은 반도체 집적 회로 형성 영역에 형성되는 배선층이나 콘택트부의 형성 공정을 이용하여 형성되고, 배선층이나 콘택트부와 동일한 재료가 사용된다.
도 17은 본 발명의 배경 기술의 시일링의 구성을 나타내는 단면도이다.
도 17에 나타내는 바와 같이 시일링(90)은 반도체 기판(1) 상의 회로 형성 영역과 다이싱 영역 사이에 배치되어 있다.
도 17에서는, 실리콘 기판 등의 반도체 기판(1) 상에 배치되는 반도체 소자의 일례로서, 소자 분리 절연막(2)으로 규정되는 활성 영역에 MOS 트랜지스터 Q1이 배치된 구성을 나타내고 있다.
MOS 트랜지스터 Q1은 반도체 기판(1) 상에 게이트 절연막(31)을 사이에 두고서 배치된 게이트 전극(32)과, 게이트 전극(32)의 측면에 배치된 사이드월(side wall) 절연막(33)과, 케이드 전극(32)의 게이트 길이 방향의 양측면 바깥쪽의 반도체 기판(1)의 표면 내에 각각 배치된 소스ㆍ드레인층(34)을 갖고서 구성되어 있다.
그리고, MOS 트랜지스터 Q1을 덮도록 반도체 기판(1) 상에 층간 절연막(4)이 배치되고, 그 위에는 층간 절연막(5, 6, 7, 8, 9, 10, 11)이 순서대로 배치되어 다층 구조를 이루고 있다. 또한, 각 층간 절연막간에는 에칭 스토퍼막 ES가 배치되어 있다.
그리고, 이들 층간 절연막(4~11)에는, 회로 형성 영역에 있어서는, MOS 트랜지스터 Q1에 전기적으로 접속되는 배선층이나, 콘택트부가 마련되어 다층 배선층을 구성하고 있다.
즉, 층간 절연막(4)을 관통하여 소스ㆍ드레인층(34)에 이르도록 2개의 콘택트부(4a)가 마련되어 있다.
또한, 층간 절연막(5) 및 층간 절연막(4) 상의 에칭 스토퍼막 ES를 관통하도록 복수의 배선층(5a)이 마련되어 있다. 복수의 배선층(5a) 중 2개는 층간 절연막(4) 중에 마련된 2개의 콘택트부(4a)에 접속되도록 형성되어 있다.
또한, 층간 절연막(6) 및 층간 절연막(5) 상의 에칭 스토퍼막 ES를 관통하도록 복수의 콘택트부(6a)가 마련되어 있으며, 복수의 콘택트부(6a) 중 2개는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(5a)에 접속되도록 형성되어 있다.
그리고, 복수의 콘택트부(6a) 중, MOS 트랜지스터 Q1의 한쪽의 소스ㆍ드레인층(34)에 전기적으로 접속되는 하나는, 층간 절연막(6) 중에 배치되는 배선층(7a)에 접속되어 있다. 배선층(7a)은 콘택트부(6a)의 상부에 배치되고, 배선층(7a) 및 콘택트부(6a)는 듀얼 다마신(dual damascene)법에 의해 형성되어 있다.
또한, 층간 절연막(7) 및 층간 절연막(6) 상의 에칭 스토퍼막 ES를 관통하도록 2개의 콘택트부(8a)가 마련되어 있고, 한쪽의 콘택트부(8a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 콘택트부(6a)에 접속되도록 형성되어 있다.
그리고, 2개의 콘택트부(8a)는 층간 절연막(7) 중에 배치되는 배선층(9a)에 접속되어 있다. 배선층(9a)은 콘택트부(8a)의 상부에 배치되고, 배선층(9a) 및 콘 택트부(8a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(8) 및 층간 절연막(7) 상의 에칭 스토퍼막 ES를 관통하도록 콘택트부(10a)가 마련되어 있고, 당해 콘택트부(10a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(9a)에 접속되도록 형성되어 있다.
그리고, 콘택트부(10a)는 층간 절연막(8) 중에 배치되는 배선층(11a)에 접속되어 있다. 배선층(11a)은 콘택트부(10a)의 상부에 배치되고, 배선층(11a) 및 콘택트부(10a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(9) 및 층간 절연막(8) 상의 에칭 스토퍼막 ES를 관통하도록 콘택트부(12a)가 마련되어 있고, 당해 콘택트부(12a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(11a)에 접속되도록 형성되어 있다.
그리고, 콘택트부(12a)는 층간 절연막(9) 중에 배치되는 배선층(13a)에 접속되어 있다. 배선층(13a)은 콘택트부(12a)의 상부에 배치되고, 배선층(13a) 및 콘택트부(12a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(10) 및 층간 절연막(9) 상의 에칭 스토퍼막 ES를 관통하도록 콘택트부(14a)가 마련되어 있고, 당해 콘택트부(14a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(13a)에 접속되도록 형성되어 있다.
그리고, 콘택트부(14a)는 층간 절연막(10) 중에 배치되는 배선층(15a)에 접속되어 있다. 배선층(15a)은 콘택트부(14a)의 상부에 배치되고, 배선층(15a) 및 콘택트부(14a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 이상 설명한 콘택트부 및 배선층에 있어서는, 층간 절연막과의 사이에 배리어 메탈층 BM1을 갖고 있어, 콘택트부 및 배선층을 구성하는 재료가 직접적으로 층간 절연막과 접촉하지 않는 구성으로 되어 있다.
또한, 층간 절연막(11) 상에는 패시베이션막(19)이 배치되고, 패시베이션막(19) 상에는 폴리이미드막(20)이 배치되어 있다.
시일링(90)은 상술한 각 층간 절연막에 형성되는 콘택트부 및 배선층의 형성 공정을 이용하여 형성된다.
즉, 층간 절연막(4) 중에 있어서는 콘택트부(4a)의 형성 공정에서 시일(seal)층(4b)을 형성하고, 층간 절연막(5) 중에 있어서는 배선층(5a)의 형성 공정에서 시일층(5b)을 형성하고, 층간 절연막(6) 중에 있어서는 콘택트부(6a) 및 배선층(7a)의 듀얼 다마신 공정에서 각각 시일층(6b, 7b)을 형성하고, 층간 절연막(7) 중에 있어서는 콘택트부(8a) 및 배선층(9a)의 듀얼 다마신 공정에서 각각 시일층(8b, 9b)을 형성하고, 층간 절연막(8) 중에 있어서는 콘택트부(10a) 및 배선층(11a)의 듀얼 다마신 공정에서 각각 시일층(10b, 11b)을 형성하고, 층간 절연막(9) 중에 있어서는 콘택트부(12a) 및 배선층(13a)의 듀얼 다마신 공정에서 각각 시일층(12b, 13b)을 형성하고, 층간 절연막(10) 중에 있어서는 콘택트부(14a) 및 배선층(15a)의 듀얼 다마신 공정에서 각각 시일층(14b, 15b)을 형성한다.
여기서, 시일층(4b, 6b, 8b, 10b, 12b, 14b)의 폭은 각각의 상부에 형성되는 시일층(5b, 7b, 9b, 11b, 13b, 15b)의 폭보다도 좁게 형성되기 때문에, 시일층(4b, 5b), 시일층(6b, 7b), 시일층(8b, 9b) 및 시일층(10b, 11b), 시일층(12b, 13b), 시일층(14b, 15b)의 각각의 조합의 단면 형상은 T자형을 이루고 있다.
또한, 층간 절연막(11) 및 층간 절연막(10) 상의 에칭 스토퍼막 ES를 관통하여 시일층(15b)에 이르는 시일층(16b)이 배치되고, 층간 절연막(11) 상에는 시일층(16b)의 상부를 덮도록 시일층(17b)이 배치되어 있다.
시일층(17b)은 회로 형성 영역에서의 최상층의 배선층(도시하지 않음)의 형성 공정에서 형성되고, 예를 들면 알루미늄(Al)으로 구성되어 있다.
또한, 시일층(16b)은 회로 형성 영역에서의 최상층의 배선층과, 배선층(15a)을 전기적으로 접속하는 콘택트부(도시하지 않음)의 형성 공정에서 형성되고, 시일층(16b)과 층간 절연막 사이에는 배리어 메탈층 BM2를 갖고 있다.
또한, 시일층(4b~17b)은 연속해서 적층되도록 배치되고, 시일링(90)은 다이싱에 의해서 노출된 층간 절연막(4~11)의 절단면으로부터 침입한 수분이나, 응력에 의해서 발생한 크랙의 신장에 대한 장벽으로서 기능한다.
또한, 상술한 시일링(90) 이외의 구성으로서, 예컨대 특허 문헌 1에는 시일링을 2중 구조로 하여, 다이싱부에 가까운 바깥쪽의 시일링은 최상층부터 최하층까지 동일한 폭의 도체층이 적층된 구성을 채용하고, 안쪽의 시일링은 배선층 및 콘택트부의 형성 공정을 이용하여 형성된 구성이 개시되어 있다.
또한, 특허 문헌 2에서는, 다이싱부의 근방에 최상층부터 최하층까지 동일한 폭의 도체층이 적층된 시일링이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2000-277465호 공보(도 5)
[특허 문헌 2] 일본 특허 공개 제2004-296904호 공보(도 3, 도 13)
최근에는, 반도체 장치의 구조의 미세화 및 고집적화, 동작의 고속화가 진행하고, 그에 따라 배선의 낮은 저항화의 중요성이 높아져, 배선 재료로서 비교적 저항이 작은 구리(Cu)가 이용되고 있다.
배선 재료로서 Cu를 이용하는 경우, 듀얼 다마신법을 이용하여 배선층 및 콘택트부를 형성하는 것이 일반적이며, 도 17을 이용하여 설명한 바와 같이, 시일링(90)을 구성하는 시일층(4b~15b) 중, 시일층(6b~15b)은 듀얼 다마신법을 이용하여 형성되게 된다.
여기서, 듀얼 다마신법에서는, 뒤에 콘택트부로 될 홀을 층간 절연막을 관통하도록 형성한 후, 일단, 당해 홀에 수지재를 충전하고, 그 상태에서 배선층으로 되는 홈을 에칭에 의해 형성한다. 이는 이미 형성된 하층의 배선층이 에칭되는 것을 방지하기 위함이다.
그러나, 시일링(90)을 구성하는 시일층(6b~15b)의 용적은 대응하는 콘택트부나 배선층의 용적에 비해서 크다. 이는 시일층(6b~15b)이 회로 형성 영역을 둘러싸도록 형성되어 있기 때문이다.
특히, 콘택트부와 동일한 공정에서 형성되는 시일층의 용적은 콘택트부에 비해서 극히 크기 때문에, 당해 시일층을 형성하기 위한 홈을 수지재로 채우는 것은 기술적으로 곤란하다. 수지재의 충전이 불충분한 상태에서 배선층으로 되는 홈을 형성하기 위한 에칭을 실행하면, 이미 형성된 하층의 시일층이 부분적으로 에칭에 의해 제거될 가능성이 있고, 그 경우에는 상층의 시일층과 하층의 시일층 사이에 보이드가 발생하여, 양쪽의 접속 부분이 취약하게 되어, 시일링으로서의 기능이 저하할 가능성이 있다.
또한, 층간 절연막의 비유전률을 낮게 하는 경향이 있는 요즘에는, 비유전률의 저하에 따라 층간 절연막끼리의 밀착성도 저하하는 경향이 있다. 여기서, 시일링(90)과 같은 단면 형상이 T자형인 시일층을 적층한 구성은 층간 절연막끼리 박리하는 것을 방지하는 효과도 갖고 있지만, 특허 문헌 2에 개시되는 바와 같이, 최상층부터 최하층까지 동일한 폭의 도체층을 적층한 구조의 시일링을 채용하면, 이러한 효과가 저하할 가능성이 있다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 시일링의 구조를 최적화하여, 다이싱부의 절단면으로부터의 수분의 침입이나 크랙의 신장에 대한 장벽으로서의 기능을 확보한 시일링을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 청구항 1에 기재된 반도체 장치는, 반도체 기판 상에 마련된 반도체 집적 회로와, 그 위쪽에 마련된 다층 배선층과, 상기 반도체 집적 회로 및 상기 다층 배선층의 주위를 둘러싸도록 배치된 시일링을 구비한 반도체 장치로서, 상기 시일링은 상기 다층 배선층을 구성하는 복수의 층간 절연막 중에 각각 배치된 도전성 시일층의 적층체로 구성되고, 상기 시일층의 적층체는 그 단면 형상이 T자형인 제 1 시일층을 복수 연속해서 적층한 부분과, 그 단면 형상이 직사각형인 제 2 시일층을 복수 연속해서 적층한 부분을 갖고 있다.
본 발명에 따른 청구항 6에 기재된 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 반도체 집적 회로의 위쪽에 배치된 제 1 층간 절연막 상에, 에칭 스토퍼막 및 제 2 층간 절연막을 순서대로 형성하는 공정 (a)와, 상기 제 2 층간 절연막의 상기 반도체 집적 회로의 위쪽에 대응하는 영역에, 상기 제 2 층간 절연막을 관통하여 상기 에칭 스토퍼막에 이르는 홀을 형성하고, 또한, 상기 제 2 층간 절연막의 상기 반도체 집적 회로의 위쪽에 대응하는 영역의 주위를 둘러싸며, 상기 제 2 층간 절연막을 관통하여 상기 에칭 스토퍼막에 이르는 홈을 형성하는 공정 (b)와, 상기 홀 및 상기 홈 내에 수지층을 형성하는 공정 (c)와, 상기 공정 (c)의 후에, 상기 홀 위가 개구부로 된 배선 패턴을 갖고, 또한, 상기 홈 위를 덮는 레지스트 마스크를 형성하는 공정 (d)와, 상기 레지스트 마스크를 마스크로 하여, 상기 제 2 층간 절연막을 소정 깊이까지 에칭에 의해 제거하여 배선 홈을 형설하는 공정 (e)와, 상기 레지스트 마스크 및 상기 홀 및 상기 홈 내의 상기 수지층을 제거한 후, 상기 홀 바닥부 및 상기 홈 바닥부의 상기 에칭 스토퍼막을 제거하는 공정 (f)와, 상기 공정 (f)의 후에, 연통한 상기 배선 홈 및 상기 홀 내와, 상기 홈 내에 도체층을 충전하는 공정 (g)를 구비하고 있다.
(실시예)
<장치구성>
도 1에 본 발명에 따른 실시예의 반도체 장치의 단면도를 나타낸다.
도 1에서는, 실리콘 기판 등의 반도체 기판(1) 상에 배치되는 반도체 집적 회로를 구성하는 반도체 소자의 일례로서, 소자 분리 절연막(2)으로 규정되는 활성 영역에 MOS 트랜지스터 Q1이 배치된 구성을 나타내고 있다. 그리고, 반도체 기판(1) 상의 회로 형성 영역과 다이싱 영역 사이에 시일링(100)이 배치되어 있다.
MOS 트랜지스터 Q1은 반도체 기판(1) 상에 게이트 절연막(31)을 거쳐서 배치된 게이트 전극(32)과, 게이트 전극(32)의 측면에 배치된 사이드월 절연막(33)과, 게이트 전극(32)의 게이트 길이 방향의 양측면 바깥쪽의 반도체 기판(1)의 표면 내에 각각 배치된 소스ㆍ드레인층(34)을 갖고서 구성되어 있다.
그리고, MOS 트랜지스터 Q1을 덮도록 반도체 기판(1) 상에 층간 절연막(4)이 배치되고, 그 위에는 층간 절연막(5, 6, 7, 8, 9, 10, 11)이 순서대로 배치되어 다층 구조를 이루고 있다.
여기서, 층간 절연막(4)은 TEOS(tetra ethyl orthosilicate)을 이용하여 형성된 실리콘 산화막(TEOS 산화막)으로 형성되고, 층간 절연막(9~11)은 예를 들어 CVD법에 의해 형성된 비유전률 3.5 정도의 FSG(Fluorinated Silica Glass)막으로 구성되며, 층간 절연막(5, 6~8)은 예를 들어 플라즈마 CVD법에 의해 형성된 비유전률 3.0 이하의 SiOC(카본 함유 SiO2)막으로 구성되어 있다. 또한, 각 층간 절연막 에는 비유전율 9.0 정도의 실리콘 질화막으로 구성된 에칭 스토퍼막 ES가 배치되어 있다.
그리고, 이들 층간 절연막(4~11)에는, 회로 형성 영역에서는, MOS 트랜지스터 Q1에 전기적으로 접속되는 배선층이나 콘택트부가 마련되어 있다.
먼저, 층간 절연막(4)에서는, 층간 절연막(4)을 관통하여 소스ㆍ드레인층(34)에 이르도록 2개의 콘택트부(4a)가 마련되어 있다.
그리고, 층간 절연막(5) 및 층간 절연막(4) 상의 에칭 스토퍼막 ES를 관통하도록 복수의 배선층(5a)(제 1 층 배선)이 마련되고, 복수의 배선층(5a) 중 2개는 층간 절연막(4) 중에 마련된 2개의 콘택트부(4a)에 접속되도록 형성되어 있다.
또한, 층간 절연막(6) 및 층간 절연막(5) 상의 에칭 스토퍼막 ES를 관통하도록 복수의 콘택트부(6a)가 마련되어 있고, 복수의 콘택트부(6a) 중 2개는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(5a)에 접속되도록 형성되어 있다.
그리고, 복수의 콘택트부(6a) 중, MOS 트랜지스터 Q1의 한쪽의 소스ㆍ드레인층(34)에 전기적으로 접속되는 하나는, 층간 절연막(6) 중에 배치되는 배선층(7a)(제 2 층 배선)에 접속되어 있다. 배선층(7a)은 콘택트부(6a)의 상부에 배치되고, 배선층(7a) 및 콘택트부(6a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(7) 및 층간 절연막(6) 상의 에칭 스토퍼막 ES를 관통하도록 2개의 콘택트부(8a)가 마련되고 있고, 한쪽의 콘택트부(8a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 콘택트부(6a)에 접속되도록 형성 되어 있다.
그리고, 2개의 콘택트부(8a)는 층간 절연막(7) 중에 배치되는 배선층(9a)(제 3 층 배선)에 접속되어 있다. 배선층(9a)은 콘택트부(8a)의 상부에 배치되고, 배선층(9a) 및 콘택트부(8a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(8) 및 층간 절연막(7) 상의 에칭 스토퍼막 ES를 관통하도록 콘택트부(10a)가 마련되고 있고, 당해 콘택트부(10a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(9a)에 접속되도록 형성되어 있다.
그리고, 콘택트부(10a)는 층간 절연막(8) 중에 배치되는 배선층(11a)(제 4 층 배선)에 접속되어 있다. 배선층(11a)은 콘택트부(10a)의 상부에 배치되고, 배선층(11a) 및 콘택트부(10a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(9) 및 층간 절연막(8) 상의 에칭 스토퍼막 ES를 관통하도록 콘택트부(12a)가 마련되고 있고, 당해 콘택트부(12a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(11a)에 접속되도록 형성되어 있다.
그리고, 콘택트부(12a)는 층간 절연막(9) 중에 배치되는 배선층(13a)(제 5 층 배선)에 접속되어 있다. 배선층(13a)은 콘택트부(12a)의 상부에 배치되고, 배선층(13a) 및 콘택트부(12a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 층간 절연막(10) 및 층간 절연막(9) 상의 에칭 스토퍼막 ES를 관통하도록 콘택트부(14a)가 마련되고 있고, 당해 콘택트부(14a)는 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 전기적으로 접속되는 배선층(13a)에 접속되도록 형성되어 있 다.
그리고, 콘택트부(14a)는 층간 절연막(10) 중에 배치되는 배선층(15a)(제 6 층 배선)에 접속되어 있다. 배선층(15a)은 콘택트부(14a)의 상부에 배치되고, 배선층(15a) 및 콘택트부(14a)는 듀얼 다마신법에 의해 형성되어 있다.
또한, 이상 설명한 콘택트부 및 배선층은 구리(Cu)로 구성되고, 콘택트부 및 배선층과 층간 절연막 사이에는, 예를 들면 TaN으로 구성되는 배리어 메탈층 BM1을 갖고 있어, 콘택트부 및 배선층을 구성하는 재료가 직접적으로 층간 절연막과 접촉하지 않는 구성으로 되어 있다.
또한, 층간 절연막(11) 상에는 플라즈마 질화에 의해 형성한 실리콘 질화막으로 구성되는 패시베이션막(19)이 배치되고, 패시베이션막(19) 상에는 폴리이미드막(20)이 배치되어 있다.
한편, 시일링부에서는, 층간 절연막(4~11) 및 패시베이션막(19) 중에 시일링(100)이 배치되어 있다.
시일링(100)은 상술한 각 층간 절연막에 형성되는 콘택트부 및 배선층의 형성 공정을 이용하여 형성된다.
즉, 층간 절연막(4) 중에 있어서는 콘택트부(4a)의 형성 공정에서 시일층(4b)을 형성하고, 층간 절연막(5) 중에 있어서는 배선층(5a)의 형성 공정에서 시일층(5b)을 형성하고, 층간 절연막(6) 중에 있어서는 콘택트부(6a) 및 배선층(7a)의 듀얼 다마신 공정에서 각각 시일층(6b, 7b)을 형성하고, 층간 절연막(7) 중에 있어서는 콘택트부(8a) 및 배선층(9a)의 듀얼 다마신 공정에서 각각 시일층(8b, 9b)을 형성하고, 층간 절연막(8) 중에 있어서는 콘택트부(10a) 및 배선층(11a)의 듀얼 다마신 공정에서 각각 시일층(10b, 11b)을 형성한다.
그리고, 시일층(4b, 6b, 8b, 10b)의 폭은 각각의 상부에 형성되는 시일층(5b, 7b, 9b, 11b)의 폭보다도 좁게 형성되기 때문에, 시일층(4b, 5b), 시일층(6b, 7b), 시일층(8b, 9b) 및 시일층(10b, 11b)의 각각의 조합의 단면 형상은 T자형을 이루고 있다. 또한, 시일층(6b, 7b), 시일층(8b, 9b) 및 시일층(10b, 11b)과 같이, 듀얼 다마신 공정에서 동시에 형성되어 일체로 되어 있는 것을, 하나의 시일층으로서 취급하는 경우도 있다.
여기서, 시일층(4b, 6b, 8b, 10b)의 폭은 0.3㎛ 이하로 설정되지만, 이는 콘택트부(4a, 6a, 8a, 10a)와 동일한 공정에서 형성하기 때문에, 콘택트부의 폭은 배선 룰에 의해서 규정되어 있다.
이와 같이 T자형 시일층의 각부에 상당하는 부분의 폭을 콘택트부의 폭과 동일하게 함으로써, 제조가 용이해진다고 하는 이점이 있다.
또한, 시일층(5b, 7b, 9b, 11b)의 폭은 시일층(4b, 6b, 8b, 10b)의 폭의 2배 이상으로 설정하는 것이 바람직하다.
또한, 층간 절연막(9) 중에 있어서는 콘택트부(12a) 및 배선층(13a)을 듀얼 다마신법으로 형성하는 공정의 일부를 이용하여 시일층(21)을 형성하고, 층간 절연막(10) 중에 있어서는 콘택트부(14a) 및 배선층(15a)을 듀얼 다마신법으로 형성하는 공정의 일부를 이용하여 시일층(22)을 형성한다.
여기서, 시일층(21, 22)의 단면 형상은 직사각형을 이루고, 그 폭은 0.3㎛ 정도로 설정되지만, 이는 콘택트부(12a, 14a)와 동일한 공정에서 형성하기 때문에, 콘택트부의 폭은 배선 룰에 의해서 규정되어 있다.
또한, 이상 설명한 시일층은 구리(Cu)로 구성되고, 시일층과 층간 절연막 사이에는, 예를 들어 TaN으로 구성되는 배리어 메탈층 BM1을 갖고 있어, 콘택트부 및 배선층을 구성하는 재료가 직접적으로 층간 절연막과 접촉하지 않는 구성으로 되어 있다.
또한, 층간 절연막(11) 및 층간 절연막(10) 상의 에칭 스토퍼막 ES를 관통하여 시일층(15b)에 이르는 시일층(16b)이 배치되고, 층간 절연막(11) 상에는 시일층(16b)의 상부를 덮도록 시일층(17b)이 배치되어 있다.
시일층(17b)은 회로 형성 영역에서의 최상층의 배선층(도시하지 않음)의 형성 공정에서 형성되고, 예를 들면 알루미늄(Al)으로 구성되어 있다.
또한, 시일층(16b)은 회로 형성 영역에 있어서의 최상층의 배선층과, 배선층(15a)을 전기적으로 접속하는 콘택트부(도시하지 않음)의 형성 공정에서 형성되어, 텅스텐(W)으로 구성되고, 시일층(16b)과 층간 절연막 사이에는, 예를 들어 TiN으로 구성되는 배리어 메탈층 BM2를 갖고 있다.
또한, 시일층(4b~11b, 21, 22, 16b, 17b)은 연속해서 적층되도록 배치되고, 시일링(100)은 다이싱에 의해서 노출된 층간 절연막(4~11)의 절단면으로부터 침입한 수분이나, 응력에 의해서 발생한 크랙의 신장에 대한 장벽으로서 기능한다.
<제조 방법>
다음에, 도 1에 나타낸 반도체 장치의 제조 방법에 대해서, 제조 공정을 순서대로 나타내는 도 2~도 14를 이용하여 설명한다.
먼저, 도 2에 나타내는 공정에서, 반도체 기판(1)의 주면 내에 층간 절연막(2)을 마련하여 활성 영역을 규정하고, MOS 트랜지스터 Q1 등의 반도체 집적 회로를 구성하는 반도체 소자를 형성한다. 또한, MOS 트랜지스터 Q1 등의 반도체 소자는 주지된 기술에 의해 형성하기 때문에, 제조 방법의 설명은 생략한다.
다음에, 반도체 기판(1) 상에, 예를 들어 CVD법에 의해 비유전률 3.5 정도의 TEOS 산화막을 형성하여 층간 절연막(4)을 마련한다.
그리고, 회로 형성 영역에서는 층간 절연막(4)을 관통하여 MOS 트랜지스터 Q1의 소스ㆍ드레인층(34)에 이르는 홀(4c)을 마련하고, 또한, 시일링부에서는 층간 절연막(4)을 관통하여 반도체 기판(1)에 이르는 홈(4d)을 마련한다. 여기서, 홈(4d)은 회로 형성 영역을 둘러싸도록 배치된다.
그 후, 스퍼터링법에 의해 홀(4c) 및 홈(4d)의 내면을 덮도록 TaN을 형성하여 배리어 메탈층 BM1을 마련하고, 계속해서, 홀(4c) 및 홈(4d) 내에 CVD법 또는 도금법에 의해 텅스텐(W)을 충전하여, 각각 콘택트부(4a) 및 시일층(4b)을 형성한다.
다음에, 예를 들면 CVD법에 의해 층간 절연막(4)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 플라즈마 CVD법에 의해 SiOC막을 형성하여 층간 절연막(5)을 마련한다.
그리고, 회로 형성 영역에서는 층간 절연막(5) 및 층간 절연막(4) 상의 에칭 스토퍼 ES를 관통하는 복수의 홈(5c)을 마련하고, 또한, 시일링부에서는 층간 절연막(5) 및 층간 절연막(4) 상의 에칭 스토퍼 ES를 관통하여 시일층(4b)에 이르는 홈(5d)을 마련한다. 여기서, 홈(5d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 복수의 홈(5c)의 몇개(도면에서는 2개)는 콘택트부(4a)에 이르도록 마련된다.
그 후, 스퍼터링법에 의해 홈(5c) 및 홈(5d)의 내면을 덮도록 TaN을 형성하여 배리어 메탈층 BM1으로 하고, 계속해서 홈(5c) 및 홈(5d) 내에 CVD법 또는 도금법에 의해 Cu를 충전하여, 각각 배선층(5a) 및 시일층(5b)을 형성한다.
다음에, 도 3에 나타내는 공정에서, 예를 들면 CVD법에 의해 층간 절연막(5)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 플라즈마 CVD법에 의해 SiOC막을 형성하여 층간 절연막(6)을 마련한다.
그리고, 층간 절연막(6) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 SiOC막을 에칭하며, 회로 형성 영역에서는 층간 절연막(6)을 관통하는 복수의 홀(6c)을 마련하고, 또한, 시일링부에서는 층간 절연막(6)을 관통하는 홈(5d)을 마련한다. 여기서, 홈(5d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 복수의 홈(5c)의 몇개(도면에서는 2개)는 배선층(5a)의 위쪽에 마련되고, 홈(5d)은 시일층(4b)의 위쪽에 마련된다.
다음에, 도 4에 나타내는 공정에서, 층간 절연막(6) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 SiOC막을 에칭하며, 회로 형성 영역에서는 복수의 홀(6c) 중, 소정의 홀(6c)에 연통하는 홈(7c)을 형성하고, 시일링부에서는 홈(6d)에 연통하는 홈(7d)을 형성한다. 여기서, 홈(7c)은 소정의 배선 패턴에 합치하는 배선 홈이며, 홈(7d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다.
여기서, 홀(6c), 홈(7c, 6d, 7d)이 형성된 상태의 층간 절연막(6)을 위쪽에서 본 경우의 평면도를 도 15에 나타낸다. 또한, 도 15에서의 A-A선에서의 단면도가 도 4에 상당한다.
다음에, 도 5에 나타내는 공정에서, SiN막을 에칭하는 조건으로, 홀(6c) 및 홈(6d)의 바닥부에 노출하는 에칭 스토퍼막 ES를 제거하여, 홀(6c) 및 홈(6d)이 각각 배선층(5a) 및 시일층(5b)에 이르도록 한다.
그 후, 스퍼터링법에 의해 홀(6c), 홈(7c, 6d, 7d)의 내면을 덮도록 TaN을 형성하여 배리어 메탈층 BM1을 마련하고, 계속해서 홀(6c), 홈(7c, 6d, 7d) 내에 CVD법 또는 도금법에 의해 Cu를 충전하여, 각각 콘택트부(6a), 배선층(7a), 시일층(6b, 7b)을 형성한다. 이와 같이 콘택트부와 배선층을 동시에 형성하는 방법이 듀얼 다마신법이다.
다음에, 도 6에 나타내는 공정에서, 예를 들면 CVD법에 의해 층간 절연막(6)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 플라즈마 CVD법에 의해 SiOC막을 형성하여 층간 절연막(7)을 마련한다.
그리고, 층간 절연막(7) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 SiOC막을 에칭하며, 회로 형성 영역에서는 층간 절연막(7)을 관통하는 복수의 홀(8c)을 마련하고, 또한, 시일링부에서는 층간 절연막(7)을 관통하는 홈(8d)을 마련한다. 여기서, 홈(8d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 복수의 홀(8c)의 몇개(도면에서는 2개)는 콘택트부(6a)의 위쪽에 마련되고, 홈(8d)은 시일층(7b)의 위쪽에 마련된다.
다음에, 층간 절연막(7) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 SiOC막을 에칭하며, 회로 형성 영역에서는 복수의 홀(8c) 중, 소정의 홀(8c)에 연통하는 홈(9c)을 형성하고, 시일링부에서는 홈(8d)에 연통하는 홈(9d)을 형성한다. 여기서, 홈(9c)은 소정의 배선 패턴에 합치하는 배선 홈이며, 홈(9d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다.
다음에, SiN막을 에칭하는 조건으로, 홀(8c) 및 홈(8d)의 바닥부에 노출하는 에칭 스토퍼막 ES를 제거하여, 홀(8c) 및 홈(8d)이 각각 콘택트부(6a) 및 시일층(7b)에 이르도록 한다.
그 후, 스퍼터링법에 의해 홀(8c), 홈(9c, 8d, 9d)의 내면을 덮도록 TaN을 형성하여 배리어 메탈층 BM1을 마련하고, 계속해서 홀(8c), 홈(9c, 8d, 9d) 내에 CVD법 또는 도금법에 의해 Cu를 충전하여, 각각 콘택트부(8a), 배선층(9a), 시일층(8b, 9b)을 형성한다.
다음에, 도 7에 나타내는 공정에서, 예를 들면 CVD법에 의해 층간 절연막(7)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 플라즈마 CVD법에 의해 SiOC막을 형성하여 층간 절연막(8)을 마련한다.
그리고, 층간 절연막(8) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 SiOC막을 에칭하며, 회로 형성 영역에서는 층간 절연막(8)을 관통하는 홀(10c)을 마련하고, 또한, 시일링부에서는 층간 절연막(8)을 관통하는 홈(10d)을 마련한다. 여기서, 홈(10d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 홀(10c)은 배선층(9a)의 위쪽에 마련되고, 홈(10d)은 시일층(9b)의 위쪽에 마련된다.
다음에, 층간 절연막(8) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)을 패터닝하고, 당해 레지스트 마스크를 이용하여 SiOC막을 에칭하며, 회로 형성 영역에서는 홀(10c)에 연통하는 홈(11c)을 형성하고, 시일링부에서는 홈(10d)에 연통하는 홈(11d)을 형성한다. 여기서, 홈(11c)은 소정의 배선 패턴에 합치하는 배선 홈이며, 홈(11d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다.
다음에, SiN막을 에칭하는 조건으로, 홀(10c) 및 홈(10d)의 바닥부에 노출하는 에칭 스토퍼막 ES를 제거하여, 홀(10c) 및 홈(10d)이 각각 배선층(9a) 및 시일 층(9b)에 이르도록 한다.
그 후, 스퍼터링법에 의해 홀(10c), 홈(11c, 10d, 11d)의 내면을 덮도록 TaN을 형성하여 배리어 메탈층 BM1을 마련하고, 계속해서 홀(10c), 홈(11c, 10d, 11d) 내에 CVD법 또는 도금법에 의해 Cu를 충전하여, 각각 콘택트부(10a), 배선층(11a), 시일층(10b, 11b)을 형성한다.
다음에, 도 8에 나타내는 공정에서, 예를 들면 CVD법에 의해 층간 절연막(8)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 CVD법에 의해 FSG막을 형성하여 층간 절연막(9)을 마련한다. 여기서, 층간 절연막(9)의 두께는 층간 절연막(6~8)의 2배 이상의 두께로 설정된다.
그리고, 층간 절연막(9) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 FSG막을 에칭하며, 회로 형성 영역에서는 층간 절연막(9)을 관통하는 홀(12c)을 마련하고, 또한, 시일링부에서는 층간 절연막(9)을 관통하는 홈(21a)을 마련한다. 여기서, 홈(21a)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 홀(12c)은 배선층(11a)의 위쪽에 마련되고, 홈(21a)은 시일층(11b)의 위쪽에 마련된다.
그 후, 층간 절연막(9) 상에 수지재를 도포하여 홀(12c) 및 홈(21a) 내에 수지층 B1을 충전하지만, 홈(21a)의 용적은 홀(12c)에 비해서 극히 크기 때문에, 홈(21a)을 수지층 B1으로 채우는 것은 기술적으로 곤란하여, 홈(21a) 내에는 수지층 B1이 완전하게는 충전되지 않는 상태로 된다.
다음에, 층간 절연막(9) 상에 사진 제판 공정을 거쳐서 레지스트 마스크 R1을 패터닝한다. 레지스트 마스크 R1은 뒤에 형성될 배선층(13a)의 패턴에 합치하는 배선 패턴을 갖고, 홀(12c)의 상부에 대응하는 위치에 개구부 OP1이 마련되어 있다. 한편, 홈(21a)에는 레지스트 마스크 R1이 충전된다.
다음에, 레지스트 마스크 R1을 이용하여 FSG막을 에칭하여, 도 9에 나타내는 바와 같이, 회로 형성 영역에서는 배선 홈으로 되는 홈(13c)을 마련한다. 또한, 홈(13c)의 형성에 있어서는, 홀(12c) 내에 수지층 B1이 충전되어 있기 때문에, 하층의 에칭 스토퍼막 ES나 배선층(11a)이 에천트에 노출되는 일은 없다.
그 후, 레지스트 마스크 R1 및 수지층 B1을 제거함으로써, 회로 형성 영역에서는 홀(12c)과 홈(13c)이 연통하고, 시일링부에서는 홈(21a)이 다시 나타난다.
또한, 수지층 B1을 구성하는 수지재는 레지스트재로부터 감광 성분을 제거한 것으로서, 레지스트 마스크 R1의 제거 공정에서 애싱 등을 이용하여 제거할 수 있다.
여기서, 홀(12c), 홈(13c, 21d)이 형성된 상태의 층간 절연막(9)을 위쪽에서 본 경우의 평면도를 도 16에 나타낸다. 또한, 도 16에서의 B-B선에서의 단면도가 도 9에 상당한다.
다음에, 도 10에 나타내는 공정에서, SiN막을 에칭하는 조건으로, 홀(12c) 및 홈(21a)의 바닥부에 노출하는 에칭 스토퍼막 ES를 제거하여, 홀(12c) 및 홈(21a)이 각각 배선층(11a) 및 시일층(11b)에 이르도록 한다.
그 후, 스퍼터링법에 의해 홀(12c), 홈(13c, 21a)의 내면을 덮도록 TaN을 형 성하여 배리어 메탈층 BM1을 마련하고, 계속해서 홀(12c), 홈(13c, 21a) 내에 CVD법 또는 도금법에 의해 Cu를 충전하여, 각각 콘택트부(12a), 배선층(13a) 및 시일층(21)을 형성한다.
다음에, 도 11에 나타내는 공정에서, 예를 들면 CVD법에 의해 층간 절연막(8)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 CVD법에 의해 FSG막을 형성하여 층간 절연막(9)을 마련한다. 여기서, 층간 절연막(10)의 두께는 층간 절연막(6~8)의 2배 이상의 두께로 설정된다.
그리고, 층간 절연막(10) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 FSG막을 에칭하며, 회로 형성 영역에서는 층간 절연막(10)을 관통하는 홀(14c)을 마련하고, 또한, 시일링부에서는 층간 절연막(10)을 관통하는 홈(22a)을 마련한다. 여기서, 홈(22a)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 홀(14c)은 배선층(13a)의 위쪽에 마련되고, 홈(22a)은 시일층(21)의 위쪽에 마련된다.
그 후, 층간 절연막(10) 상에 수지재를 도포하여 홀(14c) 및 홈(22a) 내에 수지층 B2를 충전하지만, 홈(22a)의 용적은 홀(14c)에 비해서 극히 크기 때문에, 홈(22a)을 수지층 B2로 채우는 것은 기술적으로 곤란하여, 홈(22a) 내에는 수지층 B2가 완전하게는 충전되지 않은 상태로 된다.
다음에, 층간 절연막(10) 상에 사진 제판 공정을 거쳐서 레지스트 마스크 R2 를 패터닝한다. 레지스트 마스크 R2는 뒤에 형성될 배선층(15a)의 패턴에 합치하는 배선 패턴을 갖고, 홀(14c)의 상부에 대응하는 위치에 개구부 OP2가 마련되어 있다. 한편, 홈(22a)에는 레지스트 마스크 R2가 충전된다.
다음에, 레지스트 마스크 R2를 이용하여 FSG막을 에칭하고, 도 12에 나타내는 바와 같이, 회로 형성 영역에서는 배선 홈으로 되는 홈(15c)을 마련한다. 또한, 홈(15c)의 형성에 있어서는, 홀(14c) 내에 수지층 B2가 충전되어 있기 때문에, 하층의 에칭 스토퍼막 ES나 배선층(13a)이 에천트에 노출되는 일은 없다.
그 후, 레지스트 마스크 R2 및 수지층 B2를 제거함으로써, 회로 형성 영역에서는 홀(14c)과 홈(15c)이 연통하고, 시일링부에서는 홈(22a)이 다시 나타난다.
다음에, 도 13에 나타내는 공정에서, SiN막을 에칭하는 조건으로, 홀(14c) 및 홈(22a)의 바닥부에 노출하는 에칭 스토퍼막 ES를 제거하여, 홀(14c) 및 홈(22a)이 각각 배선층(13a) 및 시일층(13b)에 이르도록 한다.
그 후, 스퍼터링법에 의해 홀(14c), 홈(15c, 22a)의 내면을 덮도록 TaN을 형성하여 배리어 메탈층 BM1을 마련하고, 계속해서 홀(14c), 홈(15c, 22a) 내에 CVD법 또는 도금법에 의해 Cu를 충전하여, 각각 콘택트부(14a), 배선층(15a) 및 시일층(22)을 형성한다.
다음에, 도 14에 나타내는 공정에서, 예를 들면 CVD법에 의해 층간 절연막(10)의 주면 전면을 덮도록 SiN막을 형성하여 에칭 스토퍼막 ES를 마련한다.
그 후, 에칭 스토퍼막 ES 상에, 예를 들면 CVD법에 의해 FSG막을 형성하여 층간 절연막(11)을 마련한다.
그리고, 층간 절연막(11) 상에 사진 제판 공정을 거쳐서 레지스트 마스크(도시하지 않음)를 패터닝하고, 당해 레지스트 마스크를 이용하여 FSG막을 에칭하며, 시일링부에서는 층간 절연막(11)을 관통하는 홈(16d)을 마련한다. 여기서, 홈(16d)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다. 또한, 홈(16d)은 시일층(15b)의 위쪽에 마련된다.
다음에, SiN막을 에칭하는 조건으로, 홈(16d)의 바닥부에 노출하는 에칭 스토퍼막 ES를 제거하여, 홈(16d)이 시일층(15b)에 이르도록 한다.
또한, 회로 형성 영역에서도, 도 14에서는 도시하고 있지 않은 부분에서, 홈(16d)과 동일한 공정을 거쳐서 배선층(15a)에 이르는 홀이 형성된다.
그 후, 스퍼터링법에 의해 홈(16d)의 내면을 덮도록 TiN을 형성하여 배리어 메탈층 BM2를 마련하고, 계속해서 홈(16d) 내에, 예를 들면 스퍼터링법에 의해 텅스텐을 충전하여 시일층(16b)을 형성한다.
다음에, 시일층(16b) 위를 덮도록 층간 절연막(11) 상에, 예를 들면 스퍼터링법에 의해 알루미늄으로 시일층(17b)을 형성한다. 여기서, 시일층(17b)은 시일층(4b)과 마찬가지로 회로 형성 영역을 둘러싸도록 배치된다.
또한, 회로 형성 영역에서도, 도 14에서는 도시하고 있지 않은 부분에서, 시일층(17b)과 동일한 공정을 거쳐서 최상층의 배선층(제 7 층 배선)이 형성된다.
그 후, 시일층(17b)을 포함해서 층간 절연막(11) 위를 덮도록, 예를 들면 플라즈마 질화에 의해 실리콘 질화막을 형성하여 패시베이션막(19)을 배치하고, 패시베이션막(19) 상에는 폴리이미드막(20)을 배치함으로써, 시일링(100)을 갖는 반도 체 장치가 완성된다.
<효과>
이상 설명한 시일링(100)을 갖는 반도체 장치에 있어서는, 제 4 층 배선이 형성되는 층간 절연막(8)까지는 종래부터 사용되고 있는 단면 형상이 T자형인 시일층을 적층한 구성으로 하고, 제 5 및 제 6 층 배선이 형성되는 층간 절연막(9, 10)에 있어서는, 단면 형상이 직사각형인 시일층을 적층한 구성으로 하고 있다.
즉, 시일링의 기능으로서는 다이싱부의 절단면으로부터의 수분의 침입이나 크랙의 신장에 대한 장벽으로서의 기능이 요구되기 때문에, 수평 방향, 즉 반도체 기판(1)의 주면과 평행한 방향의 치수가 크고, 기계적인 강도가 큰 편이 바람직하며, 시일층(4b, 6b, 8b, 10b)보다도 각각의 상부에 형성되는 시일층(5b, 7b, 9b, 11b)의 폭을 넓게 하고 있다.
제 4 층 배선 이하는 로컬 배선 룰 및/또는 중간 배선 룰에 의해 설계되어 있어, 콘택트부의 폭은 0.3㎛ 이하로 되기 때문에, 시일층(5b, 7b, 9b, 11b)의 폭을 넓게 하여 기계적 강도를 높이는 것이 특히 바람직하다.
또한, 제 2~4 층 배선이 각각 형성되는 층간 절연막(6~8)은 비유전률 3.0 이하의 SiOC막으로 형성되어 있지만, 이와 같이 비유전률이 낮으면, 층간 절연막끼리의 밀착성도 낮아, 다이싱부의 절단면에서 층간 절연막의 박리가 일어나기 쉽다.
그러나, 이 층간 절연막(6~8)에 있어서, 시일층(5b, 7b, 9b, 11b)의 폭을 넓게 하여 충전될 Cu의 부피를 늘림으로써 층간 절연막(6~8)의 박리를 방지하는 효과 가 높아진다.
한편, 제 5 및 제 6 층 배선은 세미 글로벌(semi-global) 배선 룰 및/또는 글로벌 배선 룰에 의해 설계되어 있어, 콘택트부의 폭은 0.3㎛ 이상으로 되기 때문에, 시일층(21, 22)의 단면 형상을 직사각형으로 하고, 그 폭을 콘택트부의 폭과 동일하게 함으로써, 수분의 침입이나 크랙의 신장에 대항하기에 충분한 기계적 강도를 얻을 수 있다.
또한, 시일층(21, 22)의 형성에 있어서는, 도 8 및 도 11을 이용하여 설명한 바와 같이, 홈(21a, 22a)을 수지재로 채우는 것이 기술적으로 곤란하다. 특히, 층간 절연막(9, 10)의 두께는 층간 절연막(6~8)의 2배 이상으로 되어 있기 때문에, 홈(21a, 22a)의 용적이 극히 커서, 수지재로 채울 수 없다고 하는 현상은 층간 절연막(6~8)에 형성되는 시일층(6b, 8b, 10b)과 비교해서 현저히 발생한다.
이 상태에서, 듀얼 다마신법을 적용하여 홈(21a, 22a)보다도 더욱 폭이 넓은 홈을 연통시키고자 하면, 홈(21a, 22a) 내를 수지재가 채우지 않은 상태에서는, 하층의 에칭 스토퍼막이나 시일층이 에천트에 노출되어, 이미 형성된 하층의 시일층이 부분적으로 에칭에 의해 제거될 가능성이 있다.
그러나, 시일층(21, 22)의 형성에는 듀얼 다마신법의 일부 공정을 이용할 뿐이므로, 상층의 시일층과 하층의 시일층 사이의 접속 부분이 취약해지는 일은 없어, 시일링으로서의 기능이 저하하는 일도 없다.
또한, 제 5, 제 6 층 배선이 각각 형성되는 층간 절연막(9, 10)은 비유전률 3.5 정도의 FSG막으로 형성되어 있기 때문에, 층간 절연막(6~8)보다는 층간 절연막 끼리의 밀착성은 높아, 층간 절연막의 박리도 일어나기 어렵다. 따라서, 시일층(21, 22)의 단면 형상이 직사각형이더라도, 층간 절연막(9, 10)의 박리를 방지하는 것이 가능하다.
또한, 이상의 설명에서는, 배선층을 7층 구조로 한 예를 나타내고, 로컬 배선 룰 및/또는 중간 배선 룰에 의해 형성되는 배선층이 배치된 층간 절연막 중에는 단면 형상이 T자형인 시일층을 배치하고, 세미 글로벌 배선 룰 및/또는 글로벌 배선 룰에 의해 형성되는 배선층이 배치된 층간 절연막 중에는 단면 형상이 직사각형인 시일층을 배치하는 예를 설명했지만, 본 발명의 적용은 이에 한정되는 것이 아니라, 단면 형상이 T자형인 시일층(제 1 시일층)은 단면 형상이 직사각형인 시일층(제 2 시일층)의 아래에 배치하는 것이면, 배선층 수나 배선 룰에 한정되지 않고, 상술한 효과를 나타내게 된다.
본 발명에 따른 청구항 1에 기재된 반도체 장치에 의하면, 시일링이 다층 배선층을 구성하는 복수의 층간 절연막 중에 각각 배치된 도전성 시일층의 적층체로 구성되고, 시일층의 적층체는 단면 형상이 T자형인 제 1 시일층을 복수 연속해서 적층한 부분과, 단면 형상이 직사각형인 제 2 시일층을 복수 연속해서 적층한 부분을 갖고 있기 때문에, 다층 배선층의 하층 쪽에 제 1 시일층을 복수 연속해서 적층하고, 상층 쪽에 제 2 시일층을 복수 연속해서 적층한 구성으로 함으로써, 시일링의 구조가 최적화되어 기계적인 강도가 향상하고, 다이싱부의 절단면으로부터의 수 분의 침입이나 크랙의 신장에 대한 장벽으로서의 기능을 확보할 수 있다.
본 발명에 따른 청구항 6에 기재된 반도체 장치의 제조 방법에 의하면, 반도체 집적 회로의 위쪽에 배치된 제 2 층간 절연막 중에 듀얼 다마신법에 의해 배선층 및 콘택트부를 형성하는 공정의 일부를 이용하여, 제 2 층간 절연막의 반도체 집적 회로의 위쪽에 대응하는 영역의 주위를 둘러싸도록, 단면 형상이 직사각형 형상인 시일링을 형성할 수 있다.

Claims (7)

  1. 반도체 기판 상에 마련된 반도체 집적 회로와, 그 위쪽에 마련된 다층 배선층과, 상기 반도체 집적 회로 및 상기 다층 배선층의 주위를 둘러싸도록 배치된 시일링(seal ring)을 구비한 반도체 장치로서,
    상기 시일링은, 상기 다층 배선층을 구성하는 복수의 층간 절연막 중에 각각 배치된 도전성의 시일(seal)층의 적층체로 구성되고,
    상기 시일층의 적층체는, 그 단면 형상이 T자형인 제 1 시일층을 복수 연속해서 적층한 부분과, 그 단면 형상이 직사각형인 제 2 시일층을 복수 연속해서 적층한 부분을 갖는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 시일층은, 상기 다층 배선층 중, 제 1 배선층이 배치된 제 1 층간 절연막 중에 상기 제 1 배선층과 동일한 재질로 형성되고,
    상기 제 2 시일층은, 상기 다층 배선층 중, 제 1 배선층보다 상층인 제 2 배선층이 배치된 제 2 층간 절연막 중에 상기 제 2 배선층과 동일한 재질로 형성되는
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 시일층의 T자의 각부(脚部)에 상당하는 부분의 폭은 0.3㎛ 이하이고,
    상기 제 2 시일층의 폭은 상기 제 1 시일층의 상기 T자의 각부의 폭의 2배 이상인
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 층간 절연막의 비유전률은 3.5보다 작고,
    상기 제 2 층간 절연막의 비유전률은 3.5 이상인
    반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 시일층의 T자의 각부에 상당하는 부분의 폭은, 상기 다층 배선층 중, 상기 제 1 배선층간을 접속하는 콘택트부의 폭과 동일하게 설정되고,
    상기 제 2 시일층의 폭은, 상기 다층 배선층 중, 제 2 배선층간을 접속하는 콘택트부의 폭과 동일하게 설정되는
    반도체 장치.
  6. (a) 반도체 기판 상에 형성된 반도체 집적 회로의 위쪽에 배치된 제 1 층간 절연막 상에, 에칭 스토퍼막 및 제 2 층간 절연막을 순서대로 형성하는 공정과,
    (b) 상기 제 2 층간 절연막의 상기 반도체 집적 회로의 위쪽에 대응하는 영역에, 상기 제 2 층간 절연막을 관통하여 상기 에칭 스토퍼막에 이르는 홀을 형성하고, 또한, 상기 제 2 층간 절연막의 상기 반도체 집적 회로의 위쪽에 대응하는 영역의 주위를 둘러싸며, 상기 제 2 층간 절연막을 관통하여 상기 에칭 스토퍼막에 이르는 홈을 형성하는 공정과,
    (c) 상기 홀 및 상기 홈 내에 수지층을 형성하는 공정과,
    상기 공정 (c)의 후에,
    (d) 상기 홀 위가 개구부로 된 배선 패턴을 갖고, 또한, 상기 홈 위를 덮는 레지스트 마스크를 형성하는 공정과,
    (e) 상기 레지스트 마스크를 마스크로 하여, 상기 제 2 층간 절연막을 소정 깊이까지 에칭에 의해 제거하여 배선홈을 형성하는 공정과,
    (f) 상기 레지스트 마스크 및 상기 홀 및 상기 홈 내의 상기 수지층을 제거한 후, 상기 홀 바닥부 및 상기 홈 바닥부의 상기 에칭 스토퍼막을 제거하는 공정과,
    상기 공정 (f)의 후에,
    (g) 연통한 상기 배선 홈 및 상기 홀 내와, 상기 홈 내에 도체층을 충전하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 공정 (a)는, 비유전률 3.5 이상의 절연막으로 상기 제 2 층간 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
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