JP2009021474A - 半導体装置 - Google Patents

Abstract

【課題】ダイシング工程等で発生する基板クラックの影響を半導体装置の回路素子形成領域に及ばないようにする。
【解決手段】Ｓｉ基板１３に回路素子形成領域１４と当該回路素子形成領域を覆う表面保護膜１６が形成されている。表面保護膜１６の端部における膜厚Ａが、回路素子形成領域１４上の膜厚Ｂよりも厚くなっている。
【選択図】図１

Description

本発明は半導体装置に関する。

近年、半導体装置の高性能化・多様化に伴い、その製造プロセスにおいて、様々な材料が用いられている。新規材料の中には、比誘電率がＳｉＯ_２より低い、いわゆる「low-k膜」と呼ばれる低誘電率の層間絶縁膜を採用している。この「low-k膜」はＳｉＯ_２に比べて、吸湿性が高く、かつ機械的強度が低いという特徴を有している。そのため、吸湿性の問題に関しては、半導体チップ毎に回路素子形成領域を取り囲むように、「シールリング」と呼ばれる吸湿防止用のダミーメタルを配置して、外部からの水分の浸入を防止することが一般的に行なわれている。

また、low-k膜の機械的強度が低いために、特に半導体ウエハを個片化するダイシング工程において発生するクラックの影響を受けやすく、当該クラックが回路素子形成領域に及ばないようにすることが、半導体装置の信頼性を維持する上で重要な課題となっている。

特許文献１から３には、ダイシング工程におけるクラック防止に関する技術が開示されている。

特許文献１や特許文献２に記載されている半導体装置の断面図を図１２に示す。図はダイシング工程後における半導体チップ端を示す断面模式図であり、回路素子形成領域１４とスクライブライン領域１２の境界近傍を示している。回路素子形成領域１４を覆うように表面保護膜１６が形成され、回路素子形成領域１４外側の層間絶縁膜２１中にはシールリング１５が形成されている。ダイシング工程により、層間絶縁膜２１端にクラック１０２が発生するが、スクライブライン領域１２に溝１０１を形成することで、回路素子形成領域１４へのクラック１０２の伝搬を防止している。

特許文献３は、図１３に示すように、スクライブライン領域１２にレーザにより膜を除去した箇所１０３を設け、その内側にダイシングすることで、クラックを回路素子形成領域１４に及ばないようにしている。

なお、ダイシング工程におけるクラックを防止するための技術ではないが、特許文献４では、チップ外周部にシリコン窒化膜による障壁絶縁膜１０４が、カバー絶縁膜１０５と分離するように形成されている（図１４）。当該障壁絶縁膜１０４により、半導体チップを樹脂封止した際の樹脂応力を吸収している。図１４における１０７は熱酸化膜である。

特開平6-5701公報 特開平9-306872公報 特開2005-142398公報 特開昭63-037623公報

ダイシング工程においては、半導体基板中にクラックが発生する場合がある。ブレードにより半導体ウエハを切断する際に発生する場合や切断後の半導体チップをダイシングテープからピックアップする際に当該チップ同士が接触または干渉することにより発生する場合等がある。図１５はダイシング工程後の半導体チップ端を示す断面模式図であり、回路素子形成領域１４端とスクライブライン領域１２の境界近傍を示している。回路素子形成領域１４を覆うように表面保護膜１６が形成され、表面保護膜１６の端部と回路素子形成領域１４の間の層間絶縁膜２１中にはシールリング１５が形成されている。Ｓｉ基板１３端には、クラック１８が発生している。このようなクラック１８は、図１６に示すように、ダイシング工程後において、半導体チップの中央部に引っ張られるように緩やかな角度で進行する。クラック１８の進行は、特に熱処理を含む工程において顕著に生じるが、室温で放置しておいた場合においても生じることがある。結果として、図１７に示すように、クラック１８はシールリング１５を超えて、回路素子形成領域１４にまで到達することになり、回路動作に不具合を生じさせる。特に、層間絶縁膜２１としてlow-k膜を用いた場合は、low-k膜自身の機械的強度が低いため、クラックも入り易い。

特許文献１から特許文献３が開示する層間絶縁膜に形成する溝の深さは、製造プロセス上、特許文献１または２では5〜10μｍ、特許文献３では15μｍ程度が限界である。したがって、これらの技術は層間絶縁膜中に発生するクラックの伝搬防止に対しては有効であるが、Ｓｉ基板中に発生するクラックに対しては有効ではなかった。Ｓｉ基板中に当該溝の下を通過するようなクラックが生じると、溝の有無に関わらず、図１７と同様なクラック伝播１９が生じ、回路素子形成領域１４が破壊されることになる。

本発明によれば、半導体基板に形成された回路素子形成領域と、前記回路素子形成領域を覆う表面保護膜と、を有する半導体装置において、前記表面保護膜の端部における膜厚が、前記回路素子形成領域上の膜厚よりも厚くなっている半導体装置、が提供される。

表面保護膜の端部における膜厚が、回路素子形成領域上の膜厚よりも厚くなっているため、当該表面保護膜の応力により、半導体基板端に発生したクラックの進行方向が半導体装置（半導体チップ）の上面端に誘導される形で上向きに変わる。よって、クラックが回路素子形成領域内に伝搬することが防止される。

また、前記半導体装置において、前記回路素子形成領域と前記表面保護膜の端部との間にシールリングを有し、前記表面保護膜の膜厚が前記シールリングの内側よりも外側において厚くなっている半導体装置、が提供される。

このような構成とすることにより、クラックの伝搬はシールリングの外側に誘導される。よって、シールリングへのダメージが防止されるため、当該シールリングの吸湿防止機能を害することにはならない。

さらに、前記半導体装置において、前記表面保護膜の熱膨張係数が前記半導体基板の熱膨張係数よりも高い半導体装置、が提供される。

表面保護膜の熱膨張係数が前記半導体基板の熱膨張係数よりも高いため、本発明の作用効果をより有効に引き出すことができる。例えば、表面保護膜として、半導体基板（Ｓｉ）よりも熱膨張係数の高いポリイミド膜を用いることができる。

本発明によれば、ダイシング工程等において発生した半導体基板のクラックが回路素子形成領域内に到達することがないため、信頼性に優れた半導体装置を提供することができる。

以下、本発明の各実施の形態について、図面を用いて説明する。

（第１の実施の形態）
図１から図４を用いて、本発明の第１の実施の形態について説明する。

図１は、本発明の第１の実施の形態に係る半導体装置（半導体チップ１１）の断面模式図である。図１はダイシング工程後の半導体チップ端を示す断面模式図であり、回路素子形成領域１４端とスクライブライン領域１２の界面近傍を示している。回路素子形成領域１４を覆うように表面保護膜１６が形成され、表面保護膜１６の端部と回路素子形成領域１２の間の層間絶縁膜２１中にはシールリング１５が形成されている。なお、本明細書では、ダイシング工程前の半導体装置を半導体ウエハ、ダイシング工程後の個片化された半導体装置を半導体チップと呼ぶ。

例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)（不図示）が形成されたＳｉ基板１３上に、層間絶縁膜２１と金属配線からなる配線を含む回路素子形成領域１４が形成されている。図では明らかでないが、当該配線はＭＯＳＦＥＴに接続されている。また、層間絶縁膜２１は配線層数に応じた多層構造となっている。層間絶縁膜２１はエッチングストッパ膜等を含む場合がある。層間絶縁膜２１にはlow-k膜を用いることができ、配線にはCuを主成分とする金属を用いることができる。図２に示す半導体チップ１１全体の平面図のように、シールリング１５は回路素子形成領域（不図示）を取り囲むように形成されている。なお、図２では、最外周のシールリング１７のみを示している。また、表面保護膜１６の外側にはスクライブライン領域１２がある。なお、図１は、図２におけるＸ−Ｘ´断面を示している。

表面保護膜１６の端部の膜厚（図１において「Ａ」と表示）は、回路素子形成領域１４上の表面保護膜の膜厚（同じく「Ｂ」と表示）よりも厚くなっている。なお、当該回路素子形成領域１４上の表面保護膜１６の膜厚は、図１の「Ｂ」で示すように、回路素子形成領域１４の最外部上における膜厚を指すものとする。図１でのＡとＢにおける表面保護膜１６の膜厚差は、例えば5〜25μmとすることができる。特に表面保護膜１６にポリイミドを用いた場合には、全膜厚（Ａ）が30μmを超えると膜中にクラックが生じる場合があるためである。また、膜厚差が５μm未満であると本発明の効果が十分に得られないためである。回路素子形成領域１４上での表面保護膜１６の膜厚（Ｂ）は5〜10umとすることができる。

さらに、表面保護膜１６の膜厚が、シールリング１５の内側よりも外側において厚くなっている構成とすることもできる。後述するように、このような構成により、シールリング１５へのクラック伝播へのダメージを防止することができる。なお、図１にようにシールリング１５が複数列ある場合は、最外周のシールリング１７の最外端を当該内側と外側の境界とする。

表面保護膜１６は、Ｓｉ基板１３よりも熱膨張係数が高い材料を用いることができる。例えば、Ｓｉ基板の熱膨張係数が３ppm/℃であるのに対し、30〜60ppm/℃であるポリイミド膜を用いることができる。このような構成とすることにより、本発明の作用効果をより有効に引き出すことができる。

次に本発明の作用効果について説明する。図３はダイシング工程後の半導体チップの端部を示す模式図である。１８はダイシング工程でＳｉ基板端に発生したクラックを示す。

図４は、その後の熱処理工程等により、クラック伝播１９が進行した状態を示している。ここでは、表面保護膜１６の端部における膜厚が、回路素子形成領域１４上の膜厚よりも厚くなっているため、当該端部の表面保護膜には矢印の方向に応力が働くことになる。したがって、図４のように、半導体チップの端部は矢印の方向に変形し、クラック１８の進行方向は半導体チップの上面端に誘導される形で、上向きに変わる。よって、クラック１８が回路素子形成領域に伝搬することが防止される。

また、表面保護膜１６の膜厚が、シールリング１５のうち最外周のシールリング１７（最外端）の内側よりも外側（スクライブライン領域１２側）で厚くなっていることが好ましい。このようにすることで、クラック伝搬１９はシールリング１５の外側を伝って進行するため、シールリング１５にダメージは加わらず、シールリング１５の吸湿防止機能を害することにはならないからである。

さらに、表面保護膜１６の熱膨張係数は、Ｓｉ基板１３の熱膨張係数よりも高いことが好ましい。両者の熱膨張係数の差が大きいほど、端部の表面保護膜に加わる応力が大きくなるため、本発明の作用効果をより有効に引き出すことができる。言い換えれば、熱膨張係数が高い表面保護膜を用いれば、熱膨張係数が低い表面保護膜を用いた場合よりも、表面保護膜１６の端部と回路素子形成領域上での膜厚差（段差）を少なくすることができる。

なお、low-k膜は層間絶縁膜２１内の下層部分のみに用いられ、また、シールリング１５も当該下層部分のみに形成される場合があるが、このような場合でも、本願発明の作用効果を得ることできる。

本構造の製造方法には、例えば以下の方法を用いることができる（不図示）。まず、既知の製造プロセスによりＳｉ基板上１３にＭＯＳＦＥＴを形成し、Low-k膜、ＳｉＯ２等の層間絶縁膜２１を形成する。次いで、既知のCu等を用いたダマシン配線の形成プロセスを用いて、所望の層数の配線を含む回路素子形成領域１４を形成する。シールリング１５は当該配線形成と同時に行なうことができる。また、ボンディングパッド（不図示）にはＡｌを用いることができる。

当該半導体ウエハ上に、表面保護膜１６として、例えば、感光性ポリイミド膜をコーティングする。膜厚は、端部での表面保護膜１６の設計膜厚とする（図１におけるＡの膜厚）。その後、既知のフォトリソグラフィ−技術により、第１のマスクを用いて、スクライブライン領域１２のポリイミド膜が完全に除去される露光量照射を行う。次いで、第２のマスクを用いて、回路素子形成領域１４上に５〜10μm程度の残膜が得られるような比較的低い露光量照射を行なう。その後、現像、加熱硬化する。このような工程により、部分的にポリイミド膜厚に差をつけた半導体ウエハを形成することができる。その後、ダイシング工程により、当該半導体ウエハを個片化して、図１、図２に示すような半導体チップを得ることができる。

（第２の実施の形態）
図５から図９を用いて、本実施の形態に係る半導体装置について説明する。本実施の形態は、表面保護膜の形成方法が異なる点で、第１の実施の形態と相違する。

図５は、本発明の第２の実施の形態に係る半導体装置の断面模式図である。図５はダイシング工程後の半導体チップ端を示す断面模式図であり、回路素子形成領域１４端とスクライブライン領域１２の境界近傍を示している。回路素子形成領域１４を覆うように表面保護膜１６が形成され、表面保護膜１６の端部と回路素子形成領域１２の間の層間絶縁膜２１中にはシールリング１５が形成されている。

例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)（不図示）が形成されたＳｉ基板１３上に、層間絶縁膜２１と金属配線からなる配線を含む回路素子形成領域１４が形成されている。図では明らかでないが、当該配線はＭＯＳＦＥＴに接続されている。また、層間絶縁膜２１は配線層数に応じた多層構造となっている。層間絶縁膜２１はエッチングストッパ膜等を含む場合がある。層間絶縁膜２１にはlow-k膜を用いることができ、配線にはCuを主成分とする金属を用いることができる。シールリング１５は、平面視で回路素子形成領域１４を取り囲むように形成されている。

表面保護膜１６の端部上には追加の表面保護膜２０が形成されており、表面保護膜の端部における膜厚（図５において「Ａ」と表示）は、回路素子形成領域１４上の表面保護膜１６の膜厚（同じく「Ｂ」と表示）よりも厚くなっている。なお、当該回路素子形成領域１４上の表面保護膜１６の膜厚は、「Ｂ」で示すように、回路素子形成領域の最外部上における膜厚を指すものとする。図５での追加の表面保護膜２０の膜厚は、例えば5〜30μmとすることができる。特に表面保護膜１６にポリイミドを用いた場合には、膜厚が30μmを超えると膜中にクラックが生じる場合があるためである。また、膜厚が５μm未満であると本発明の効果が十分に得られないためである。回路素子形成領域１４上での表面保護膜１６の膜厚（Ｂ）は5〜10umとすることができる。

さらに、図５では、表面保護膜１６の膜厚が、シールリング１５のうち最外周のシールリング１７の内側よりも外側において厚くなっている構成としている。このような構成により、シールリング１５へのクラック伝播へのダメージを防止することができる。なお、図５にようにシールリング１５が複数列ある場合は、最外周のシールリング１７の最外端を当該内側と外側の境界とする。

図６から図８を用いて、表面保護膜１６、２０の形成方法を説明する。図６、７は半導体ウエハの工程断面の模式図であり、図８は表面保護膜１６、２０形成後の平面図である。図６、７に示す工程断面は、図８に示すＹ-Ｙ´断面に対応する。

ＭＯＳＦＥＴ（不図示）が形成されたＳｉ基板１３上に層間絶縁膜２１が形成され、ＭＯＳＦＥＴに接続される多層配線構造が形成される(不図示)。図６（a）に示すように、当該層間絶縁膜２１が形成されたＳｉ基板１３上に、表面保護膜１６として、例えば感光性ポリイミド膜（ポジ型）を５〜１０μｍ形成する。その後、図６(ｂ)に示すように、スクライブライン領域１２のみが開口された第１のマスク２３を用いて、露光、現像を行なう。これにより、図６（ｃ）に示すように、スクライブライン領域１２の表面保護膜１６のみが除去される。その後、図６(ｄ)に示すように、例えば感光性ポリイミド膜２２（ネガ型）を５〜３０μｍ塗布する。次いで、図７(a)に示すように、チップ外縁部のみが開口された第２のマスク２４を用いて、露光、現像を行なう。すると、感光性ポリイミド膜２２のうち感光した部分のみが残り（２０）、図７（ｂ）に示すような形状が得られる。その後、加熱硬化を行なう。次いで、ダイシング工程により、当該半導体ウエハ２５を個片化し、図９に示すような半導体チップ１１を得る。

図９はダイシング工程後の半導体チップ１１の端部を示す断面模式図である。図中の１８はダイシング工程中にＳｉ基板１３中に発生したクラック１８を示す。図１０は、クラック１８がさらに進行した状態を示している。この場合、追加の表面保護膜２０が形成されていることに加え、表面保護膜１６、２０とＳｉ基板１３の間の熱膨張係数の差により、追加の表面保護膜２０には矢印の方向に応力が働くことになる。したがって、図１０のように、半導体チップの端部は矢印の方向に変形し、クラック１８の進行方向は半導体チップの上面端に誘導される形で、上向きに変わる。追加の表面保護膜２０は最外周のシールリング１７の外側に形成されているため、クラック１８は最外周のシールリング１７の外側に伝搬する。よって、クラック１８が回路素子形成領域１４に伝搬することが防止される。この場合、シールリング１５にもダメージは加わらないため、シールリング１５の吸湿防止機能を害することにもならない。

なお、本実施の形態においては、表面保護膜１６と追加の表面保護膜２０にはいずれもポリイミドを用いたが、追加の表面保護膜２０のみに熱膨張係数の高いポリイミド膜を用い、他の表面保護膜１６はＳｉＯＮ等の比較的熱膨張係数の小さな膜を用いてもよい。

（第３の実施の形態）
図１１を用いて、本実施の形態の係る半導体装置について説明する。本実施の形態は、表面保護膜が厚くなっている領域が半導体チップ外周の角部近傍のみである点において、他の実施の形態と異なる。

図１１は本実施の形態に係る半導体装置（半導体チップ１１）の平面図である。追加の表面保護膜２０は半導体チップ１１の角部近傍のみに形成している。ダイシング時の応力は特に半導体チップの角部近傍に集中するため、本実施形態では、角部からのクラック伝搬が回路素子形成領域１４に及ぶことを防止することができる。追加の表面保護膜２０の形状は、図のようにＬ字型とすることができるが、この形状に限定されるものではない。半導体チップ１１の角部を覆うように形成されていればよく、半円状であってもよい。なお、図１１において、シールリング１５は最外周のシールリング１７のみを記載し、回路素子形成領域１４の記載は省略している。

製造方法は、例えば、表面保護膜の露光時に用いるマスクパターンを変更するだけで対応することができ、他の実施の形態で説明したいずれの方法も用いることができる。第２の実施の形態における製造方法においては、図７における第２のマスク２４として、半導体チップ１１の外縁部であって角部近傍のみが開口されたものを用いることができる。

本発明の第１の実施の形態に係る半導体装置を示す。 本発明の第１の実施の形態に係る半導体装置を示す。 本発明の第１の実施の形態に係る半導体装置を示す。 本発明の第１の実施の形態に係る半導体装置を示す。 本発明の第１の実施の形態に係る半導体装置を示す。 本発明の第２の実施の形態に係る半導体装置の製造方法を示す。 本発明の第２の実施の形態に係る半導体装置の製造方法を示す。 本発明の第２の実施の形態に係る半導体装置を示す。 本発明の第２の実施の形態に係る半導体装置を示す。 本発明の第２の実施の形態に係る半導体装置を示す。 本発明の第３の実施の形態に係る半導体装置を示す。 本発明を説明するための従来例を示す。 本発明を説明するための従来例を示す。 本発明を説明するための従来例を示す。 本発明を説明するための従来例を示す。 本発明を説明するための従来例を示す。 本発明を説明するための従来例を示す。

符号の説明

１１ 半導体チップ
１２ スクライブライン領域
１３ Ｓｉ基板
１４ 回路素子形成領域
１５ シールリング
１６ 表面保護膜
１７ 最外周のシールリング
１８ クラック
１９ クラック伝搬
２０ 追加の表面保護膜
２１ 層間絶縁膜
２２ 感光性ポリイミド膜
２３ 第１のマスク
２４ 第２のマスク
２５ 半導体ウエハ
１０１ 溝
１０２ クラック
１０３ レーザにより膜を除去した箇所
１０４ 障壁保護膜
１０５ カバー絶縁膜
１０６ 電極金属
１０７ 熱酸化膜

Claims (7)

1. 半導体基板に形成された回路素子形成領域と、
   前記回路素子形成領域を覆う表面保護膜と、を有する半導体装置において、
   前記表面保護膜の端部における膜厚が、前記回路素子形成領域上の膜厚よりも厚くなっている半導体装置。
2. 請求項１に記載の半導体装置において、
   前記回路素子形成領域と前記表面保護膜の端部との間にシールリングを有し、
   前記表面保護膜の膜厚が、前記シールリングの内側よりも外側において厚くなっている半導体装置。
3. 請求項1または２に記載の半導体装置において、
   前記表面保護膜の熱膨張係数が前記半導体基板の熱膨張係数よりも高い半導体装置。
4. 請求項１乃至３のいずれかに記載の半導体装置において、
   前記回路素子形成領域はトランジスタおよびそれに接続された配線を含む半導体装置。
5. 請求項1乃至４のいずれかに記載の半導体装置において、
   前記表面保護膜がポリイミドである半導体装置。
6. 請求項１乃至５のいずれかに記載の半導体装置において、
   前記表面保護膜が厚くなっている領域が半導体装置の角部近傍である半導体装置。
7. 請求項１乃至６のいずれかに記載された半導体装置において、
   前記回路素子形成領域を構成する層間絶縁膜のうち少なくとも１層の比誘電率がＳｉＯ_２よりも低い膜である半導体装置。

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