JP2004079596A - 半導体装置 - Google Patents
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Abstract
【課題】最上層に銅の層を有するシールリングの酸化および腐食を防止しつつ、ダイシングの際の回路形成領域におけるクラック発生を防止する。
【解決手段】パッシベーション膜１２０には、層間絶縁膜１０９にまで到達する開口部１２３が形成されている。開口部１２３はシールリング１１０の外側を囲むよう配置されている。つまり、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。よって、第２配線層１１４が酸化、腐食し、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。さらに、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜１２０にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【選択図】 図１
【解決手段】パッシベーション膜１２０には、層間絶縁膜１０９にまで到達する開口部１２３が形成されている。開口部１２３はシールリング１１０の外側を囲むよう配置されている。つまり、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。よって、第２配線層１１４が酸化、腐食し、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。さらに、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜１２０にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の保護構造であるパッシベーション膜およびダイエッジシールに関するものである。
【０００２】
【従来の技術】
半導体装置の回路形成領域を外界の雰囲気からの水分やイオンの影響から保護するために、ダイシングラインの内側、即ちチップ（ダイ）のエッジ部近傍に、ダイエッジシール（Ｄｉｅ Ｅｄｇｅ Ｓｅａｌ）あるいはガードリング、シールリングと呼ばれる保護構造が設けられる。シールリングは、回路形成領域と同様の配線層およびコンタクトによって形成され、半導体装置の回路形成領域を囲むように形成される。さらに、半導体装置の表面を保護し外界の雰囲気の影響を避ける手段として、当該表面をパッシベーション膜と呼ばれる保護膜が設けられる。
【０００３】
ところで近年、半導体装置における構造の微細化並びに高集積化、動作の高速化が進むにつれ、配線の低抵抗化の重要性が高まっている。それに伴い、比較的抵抗の小さい銅（Ｃｕ）が、配線材料として多く用いられるようになっている。即ち、上記のシールリング構造にも銅が使用されるケースが増加しつつある。
【０００４】
図２９は、従来の半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。上記したように、シールリングはダイシングラインの内側に形成されるものであり、図２９に示した領域の左側に回路形成領域、右側にダイシング領域がそれぞれ存在する。なお、同図において半導体装置の回路部分の図示は省略している。
【０００５】
同図に示すように、シールリング１１０は、第１コンタクト１１１、第１配線層１１２、第２コンタクト１１３、第２配線層１１４により構成されている。素子分離膜１０２が形成されたリコン基板１０１上には、第１コンタクト１１１が形成された層間絶縁膜１０３、銅を材料とする第１配線層１１２が形成された層間絶縁膜１０５、第２コンタクト１１３が形成された層間絶縁膜１０７、銅を材料とする第２配線層１１４が形成された層間絶縁膜１０９が形成されている。また、層間絶縁膜１０３と層間絶縁膜１０５との間にはエッチングストッパ膜１０４が、層間絶縁膜１０５と層間絶縁膜１０７との間にはエッチングストッパ膜１０６が、層間絶縁膜１０７と層間絶縁膜１０９との間にはエッチングストッパ膜１０８が、それぞれ形成されている。
【０００６】
第１コンタクト１１１および第２コンタクト１１３の材料は、例えばタングステン（Ｗ）であり、層間絶縁膜１０３，１０５，１０７，１０９の材料は、例えばプラズマ酸化膜である。また、エッチングストッパ膜１０４，１０６，１０８の材料は、例えばプラズマ窒化膜である。
【０００７】
また、最上層の層間絶縁膜状にはパッシベーション膜１２０が形成されている。この例では、パッシベーション膜１２０は、プラズマ窒化膜層１２１とポリイミド層１２２との２層構造である。
【０００８】
シールリング１１０およびパッシベーション膜１２０の存在により、半導体装置の回路形成領域は外界の雰囲気からの水分やイオンの影響から保護され、長期間に渡って当該半導体装置の特性を安定させることができる。
【０００９】
また、シールリング１１０は、ダイシング領域をダイシングする際に回路形成領域にクラックが発生するのを抑える作用も有している。ダイシングの際にはダイシング領域にクラックが発生することがあるが、ダイシング領域と回路形成領域との間にシールリング１１０が存在するため、そのクラックが回路形成領域にまで達することが防止されるからである。
【００１０】
【発明が解決しようとする課題】
パッシベーション膜１２０は、シールリング１１０の回路形成領域側にのみ形成されており、ダイシング領域側は層間絶縁膜１０９上面が露出している。その理由は、パッシベーション膜１２０をダイシング領域を含むウェハ表面全体に形成したままの場合、ダイシング領域をダイシングする際にダイシングに起因する応力（あるいはクラック）がパッシベーション膜１２０を介して回路形成領域にまで伝わりやすく、回路形成領域にクラックが発生してしまう恐れがあるからである。
【００１１】
よって、従来の半導体装置においては、図２９に示すようにシールリング１１０の最上層である第２配線層１１４の上面が露出した構造となっていた。即ち、第２配線層１１４の上面は外気に曝されていた。銅は他の金属配線材料（例えばアルミニウム）よりも比較的酸化、腐食しやすい。よって、この例のように、シールリング構造の最上層である第２配線層１１４が銅である場合、第２配線層１１４が酸化、腐食してしまう。そして、当該シールリング１１０による半導体装置の保護効果の劣化を招いてしまう。
【００１２】
本発明は以上のような課題を解決するためになされたものであり、最上層に銅を材料とする層を有するシールリングの酸化および腐食を防止しつつ、ダイシングの際の回路形成領域におけるクラック発生を防止できる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第１の開口部を有しており、前記シールリング部の最上層の上面は、前記パッシベーション膜に覆われていることを特徴とする。
【００１４】
請求項２に記載の半導体装置は、半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、前記シールリング部上に形成されたアルミ配線層と、前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第１の開口部を有し、前記シールリング部の最上層の上面は、前記アルミ配線層に覆われていることを特徴とする。
【００１５】
請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記半導体チップのダイシング領域において、前記層間絶縁膜は、前記シールリング部を囲む第２の開口部を有することを特徴とする。
【００１６】
請求項４に記載の半導体装置は、半導体チップの回路形成領域を囲むように、前記半導体チップのエッジ部近傍に形成されたシールリング部と、前記半導体チップの表面を覆うように前記シールリング部の上層に形成され、前記シールリング部の最上層の上面を露出する第１の開口部を有する第１のパッシベーション膜と、前記第１の開口部に形成されたアルミ配線層と、前記第１のパッシベーション膜および前記アルミ配線を覆うように形成され、前記第１のパッシベーション膜に対してエッチング選択性を有する第２のパッシベーション膜とを備え、前記第２のパッシベーション膜は、前記第１のパッシベーション膜の上面を露出する第２の開口部を備えることを特徴とする。
【００１７】
請求項５に記載の半導体装置は、請求項１から請求項４のいずれかに記載の半導体装置であって、前記シールリング部の最上層は銅であることを特徴とする。
【００１８】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。この図において、図２９に図示したものと同一の要素には同一符号を付してあるので、それらの詳細な説明は省略する。なお、図１においても、図示した領域の左側に回路形成領域、右側にダイシング領域がそれぞれ存在する。また、第１配線層１１２および第２配線層１１４は共に銅を材料としている。
【００１９】
本実施の形態において、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達する開口部１２３（プラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂ）が形成されている。即ち、開口部１２３においてパッシベーション膜１２０は完全に除去されており、言い換えれば、開口部１２３はパッシベーション膜１２０が形成されていない領域である。
【００２０】
開口部１２３はスリット形状を有しており、シールリング１１０の外側を囲むよう配置されている。つまり、開口部１２３の位置と第２配線層１１４上面の位置とは互いにずれており、開口部１２３の方がチップの外側（即ちダイシング領域側）に位置している。従って、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。よって、第２配線層１１４が酸化、腐食し、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。
【００２１】
さらに、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜１２０にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００２２】
図２〜図７は、図１に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００２３】
シリコン基板１０１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で例えば厚さ３００ｎｍのトレンチ分離（素子分離膜１０２）を形成する。次に、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を１０００ｎｍ堆積して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により３００ｎｍ研磨することによって、層間絶縁膜１０３を形成する。そして層間絶縁膜１０３を、例えば０．１０μｍ径のレジストマスクを用いたドライエッチングにより、第１コンタクト１１１を形成するための開口を形成する。このとき、シリコン基板１０１と、層間絶縁膜１０３とは充分エッチング選択比のある条件でエッチングしている。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えばＴｉＮおよびＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（不図示）を形成した後、同じくＣＶＤ法により第１コンタクト１１１の材料であるタングステンを堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１０３上のタングステンおよびバリアメタルを除去することで、第１コンタクト１１１が形成される（図２）。
【００２４】
次に、例えばプラズマ窒化膜を５０ｎｍ堆積させることで、エッチングストッパ層１０４を形成する。さらに、例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０５を形成する。そして、層間絶縁膜１０５をレジストマスク１３１をマスクとしてドライエッチングすることにより、第１配線層１１２を形成するための開口を形成する（図３）。
【００２５】
レジストマスク１３１を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて第１配線層１１２の材料となる銅をめっき法で４００ｎｍ堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜１０５上の銅およびバリアメタルを除去することで、第１配線層１１２が形成される。
【００２６】
さらに、例えばプラズマ窒化膜を５０ｎｍ堆積させることで、エッチングストッパ層１０６を形成する。続いて例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０７を形成する。その後、層間絶縁膜１０７を、例えば０．１０μｍ径のレジストマスクを用いたドライエッチングにより、第２コンタクト１１３を形成するための開口を形成する。そして、ＣＶＤ法により、例えばＴｉＮおよびＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（不図示）を形成した後、同じくＣＶＤ法により第１コンタクト１１１の材料であるタングステンを２００ｎｍ堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１０７に形成された開口の外のタングステンおよびバリアメタルを除去することで、第２コンタクト１１３が形成される。
【００２７】
そして、プラズマ窒化膜を３０ｎｍ堆積させることで、エッチングストッパ層１０８を形成し、例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０９を形成する。その後、レジストマスク１３２をマスクとするドライエッチングにより、第２配線層１１４を形成するための開口を形成する（図４）。
【００２８】
レジストマスク１３２を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて第２配線層１１４の材料となる銅をめっき法で４００ｎｍ堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜１０９上の銅およびバリアメタルを除去することで、第２配線層１１４が形成される（図５）。以上の工程で、シールリング１１０の形成が完了する。
【００２９】
次に、パッシベーション膜１２０のプラズマ窒化膜層１２１を８００ｎｍ堆積する（図６）。そして、プラズマ窒化膜層１２１上にレジストマスク１３３を形成し、レジストマスク１３３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される。開口部１２３ａは、例えば１μｍのスリット状に形成される（図７）。
【００３０】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図１に示した本実施の形態に係る半導体装置が形成される。
【００３１】
なお、上記の説明において、層間絶縁膜１０３，１０５，１０７，１０９は、プラズマ酸化膜としたが、例えば、ＦＳＧ（Ｆ−ｄｏｐｅｄ ＳｉｌｉｃａｔｅＧｌａｓｓ）膜や、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦ等の低誘電率膜（ｌｏｗ−ｋ膜）であってもよい。またそれら層間絶縁膜の厚さは上で示したものに限定されるものではなく、例えば０〜２００ｎｍであってもよい。また、エッチングストッパ層１０４，１０６，１０８はプラズマ窒化膜としたが、例えばＳｉＣ、ＳｉＯＮであってもよい。またの厚さ上で示したものに限定されるものではない。さらに、第１および第２コンタクト１１１，１１２の材料は、タングステン以外の例えばＡｌ、ＴｉＮ、Ｒｕ等のメタルやポリシリコンなどでもよい。
【００３２】
パッシベーション膜１２０は、プラズマ窒化膜１２１およびポリイミド膜１２２の２層構造としたが、単層構造であってもよいし２層以上の多層構造であってもよい。また、パッシベーション膜１２０の材料としては、プラズマ窒化膜およびポリイミド以外にも、例えばＳｉＣＦや、またＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦ等の低誘電率材料であってもよい。パッシベーション膜１２０に形成される開口部１２３の幅は１μｍに限定されるものではない。
【００３３】
パッシベーション膜１２０にはシールリング構造の外側の開口部１２３だけでなく、レイアウト可能であればシールリング１１０の内側にも回路形成領域を囲むスリット状の開口を形成してもよい。その場合、回路形成領域でのクラックの発生を抑える効果はさらに向上される。但しその場合、パッシベーション膜１２０による保護効果が劣化する恐れがあるので注意が必要である。
【００３４】
また、開口部１２３は、スリット形状でなくてもよく、例えば、ダイシング領域側のパッシベーション膜が全て除去される構成であってもよい。
【００３５】
さらにまた、図１において、開口部１２３を構成するプラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂの幅はほぼ同じ大きさで示したが、レイアウト可能であればプラズマ窒化膜層１２１の開口部１２３ａの幅をより大きく（あるいは、露光可能であれば、ポリイミド層１２２の開口部１２３ｂをより小さく）形成してもよい。それにより、開口部１２３ａと開口部１２３ｂとの位置合わせずれに対するマージンを大きくとることができる。
【００３６】
また、開口部１２３の形成工程は、プラズマ窒化膜層１２１の開口部１２３ａを形成した後にポリイミド層１２２を堆積し、開口部１２３ｂを形成することによって行われるように説明したが、次のように行ってもよい。即ち、まずプラズマ窒化膜層１２１およびポリイミド層１２２を堆積し、ポリイミド層１２２に開口部１２３ｂを形成した後、そのポリイミド層をマスクとして自己整合的にプラズマ窒化膜層１２１に開口部１２３ａを形成してもよい。その場合、開口部１２３ａと開口部１２３ｂとの位置合わせを行う必要がなくなると共に製造工程数を削減することができる。
【００３７】
なお、本実施の形態においては、２層配線構造を有する半導体装置について説明したが、例えば単層構造や３層以上の多層配線構造の場合でも、上記と同様の効果を得ることができることは明らかである。
【００３８】
＜実施の形態２＞
実施の形態１では、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、主回路領域における回路形成工程に応じて、デュアルダマシン法を用いるものであってもよい。図８はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。同図において、図１と同様の要素には同一符号を付してある。デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。
【００３９】
本実施の形態においても、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達するスリット形状の開口部１２３が、シールリング１１０の外側を囲むよう形成されている。また、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。
【００４０】
よって、実施の形態１と同様に、第２配線層１１４が酸化、腐食し、シールリングによる半導体装置の保護効果が劣化するのを防止することができる。また、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００４１】
図９〜図１１は、図８に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００４２】
まず、素子分離膜１０２が形成されたシリコン基板１０１上に、層間絶縁膜１０３、エッチングストッパ層１０４、層間絶縁膜１０５、第１コンタクト１１１および第１配線層１１２を形成する。なお、それらの工程は実施の形態１と同様であるので、ここでの説明は省略する。
【００４３】
そして、例えばプラズマ窒化膜のエッチングストッパ層１０６を形成し、続いて例えばプラズマ酸化膜の層間絶縁膜１０７を形成する。その後、層間絶縁膜１０７上に、第２コンタクト１１３を形成する領域が開口されたレジストマスク１３４を形成する。そして、レジストマスク１３４をマスクとするドライエッチングにより、第２コンタクト１１３を形成するための開口を形成する（図９）。
【００４４】
レジストマスク１３４を除去した後、さらに第２配線層１１４を形成する領域が開口されたレジストマスク１３５を形成し、それをマスクとするドライエッチングにより層間絶縁膜１０７に第２配線層１１４を形成するための開口を形成する（図１０）。
【００４５】
レジストマスク１３５を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて銅をめっき法で堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜１０７上の銅およびバリアメタルを除去することで、層間絶縁膜１０７に第２コンタクト１１３並びに第２配線層１１４が形成される（図１１）。
【００４６】
そして、実施の形態１と同様の工程で、開口部１２３を有するパッシベーション膜１２０を形成することで、図８に示した本実施の形態に係る半導体装置が形成される。
【００４７】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンを小さくできるので、シールリング１１０をより確実に形成することができる。
【００４８】
＜実施の形態３＞
図１２は、実施の形態３に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。同図に示すように、シールリング１１０の最上層である第２配線層１１４上に、当該第２配線層１１４上面を覆うアルミ配線層１４１を形成する。
【００４９】
なお、本実施の形態においても、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達するスリット形状の開口部１２３が、シールリング１１０の外側を囲むよう形成されている。また第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。
【００５０】
よって、実施の形態１と同様に、第２配線層１１４が酸化、腐食して、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。また、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００５１】
また、例えば実施の形態１において、開口部１２３が位置合わせのずれにより第２配線層１１４の上方に形成されてしまった場合、第２配線層１１４は開口部１２３に露出してしまう。しかし、本実施の形態では、開口部１２３が第２配線層１１４の上方に形成された場合、アルミ配線層１４１が開口部１２３に露出するが、その下の第２配線層１１４は露出しない。アルミは銅に比較して酸化および腐食は生じ難いため、結果としてシールリング１１０による半導体装置の保護効果の劣化は防止される。よって、開口部１２３形成の際に高精度な位置合わせ精度を得ることができない場合に有効である。
【００５２】
さらに、ダイシング領域とシールリング１１０との間に、開口部１２３を形成するためのスペースを確保できない場合、開口部１２３を意図的にアルミ配線層１４１上方に形成してもよい。即ち、開口部１２３をシールリング１１０の上方や内側に形成しても、当該開口部１２３がアルミ配線層１４１の上に位置していれば、当該開口部１２３に第２配線層１１４やシールリング１１０の内側の層間絶縁膜１０９が露出しないので、シールリング１１０およびパッシベーション膜１２０による半導体装置の保護効果の劣化は生じない。
【００５３】
図１３〜図１５は、図１２に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００５４】
まず、実施の形態１で図２〜図５に示したものと同様の工程で、シールリング１１０を形成する。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。その後、シールリング１１０の第２配線層１１４および層間絶縁膜１０９上にアルミ配線層１４１を形成する（図１３）。
【００５５】
そして第２配線層１１４の上方に、レジストマスク１４２を形成し、それをマスクとしてアルミ配線層１４１をエッチングする。その結果、第２配線層１１４の上面を覆うアルミ配線層１４１が形成される（図１４）。このとき、第２配線層１１４とアルミ配線層１４１との位置合わせずれを考慮し、アルミ配線層１４１は第２配線層１１４よりもひと回り大きい幅で形成する。即ち、アルミ配線層１４１を第２配線層１１４よりも位置合わせずれ量以上大きい幅に形成することで、アルミ配線層１４１は第２配線層１１４の上面を完全に覆うことができる。
【００５６】
レジストマスク１４２を除去した後、パッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する。そして、プラズマ窒化膜層１２１上にレジストマスク１４３を形成し、レジストマスク１４３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される（図１５）。
【００５７】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図１２に示した本実施の形態に係る半導体装置が形成される。
【００５８】
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。図１６はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。図１６に示したシールリング１１０の製造工程については、実施の形態２と同様であるのでここでの説明は省略する。
【００５９】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
【００６０】
＜実施の形態４＞
例えば実施の形態１において、開口部１２３が位置合わせのずれにより第２配線層１１４の上方に形成された場合、第２配線層１１４は開口部１２３に露出してしまう。そこで実施の形態３において、それを防止するために第２配線層１１４を覆うアルミ配線層１４１を有する構成を示した。しかしその場合、上述したようにアルミ配線層１４１を第２配線層１１４よりもひと回り大きく形成する必要があり、半導体装置の小型化の妨げとなる。
【００６１】
一方、開口部１２３に第２配線層１１４が露出してしまうのを防止するために、第２配線層１１４および層間絶縁膜１０９上に、プラズマ窒化膜層１２１とのエッチング選択性を有する保護膜を形成することが考えられる。しかしその場合、ダイシングの際のクラックが当該保護膜を介して回路構成領域にまで達してしまう恐れが生じる。
【００６２】
図１７は、実施の形態４に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。本実施の形態においては、シールリング１１０上方のパッシベーション膜１２０は、ポリイミド層１２２、プラズマ窒化膜層１２１およびプラズマ酸化膜層１５１の３層構造となっている。プラズマ酸化膜層１５１は、プラズマ窒化膜層１２１に対するエッチング選択性を有している。また、プラズマ酸化膜層１５１は第２配線層１１４上に開口部１５１ａを有しており、開口部１５１ａにはアルミ配線層１５２が形成されている。
【００６３】
本実施の形態によれば、開口部１２３が第２配線層１１４の上方に形成された場合でも、プラズマ窒化膜層１２１に対するエッチング選択性を有するプラズマ酸化膜層１５１あるいはアルミ配線層１５２が第２配線層１１４を覆っているため、第２配線層１１４は露出しない。よって、開口部１２３形成の際に高精度な位置合わせ精度を得ることができない場合に有効である。
【００６４】
また、実施の形態３と異なり、アルミ配線層１５２は第２配線層１１４よりも大きく形成する必要はないので、装置の小型化に寄与できる。さらに、プラズマ酸化膜層１５１にはアルミ配線層１５２が形成された開口部１５１ａを有しているので、ダイシングの際のクラックがプラズマ酸化膜層１５１を介して回路構成領域にまで達することを防止できる。
【００６５】
さらに、開口部１２３をシールリング１１０の上方や内側に形成しても、当該開口部１２３に第２配線層１１４やシールリング１１０の内側の層間絶縁膜１０９が露出しないので、シールリング１１０およびパッシベーション膜１２０による半導体装置の保護効果の劣化は生じない。
【００６６】
本実施の形態においては、図１７で参照部号１５１で示した第１のパッシベーション膜としての層はプラズマ酸化膜、１２１で示した第２のパッシベーション膜としての層はプラズマ窒化膜という組合せについて説明する。しかし、第１のパッシベーション膜と第２のパッシベーション膜との間にエッチング選択性を有する組合せであれば、他の組合せでもよい。
【００６７】
図１８〜図２０は、図１７に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００６８】
まず、実施の形態１で図２〜図５に示したものと同様の工程で、シールリング１１０を形成する。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。
【００６９】
その後、シールリング１１０の第２配線層１１４および層間絶縁膜１０９上にプラズマ酸化膜層１５１を形成し、第２配線層１１４上方を開口したレジストマスク１５３を形成し、当該レジストマスク１５３をマスクとしてプラズマ酸化膜層１５１をエッチングすることで、開口部１５１ａを形成する（図１８）。このとき、開口部１５１ａの幅は第２配線層１１４の幅よりも狭いものでよい。
【００７０】
次に、プラズマ酸化膜層１５１上にアルミ配線層１５２を堆積させる。そして、開口部１５１ａの上方にレジストマスク１５４を形成し、レジストマスク１５４をマスクとしてアルミ配線層１５２をエッチングする（図１９）。このとき、レジストマスク１５４は開口部１５１ａの幅よりもひと回り大きく形成すればよく、必ずしも第２配線層１１４の幅よりも大きくする必要は無い。アルミ配線層１５２の幅はレジストマスク１５４の幅により規定されるので、レジストマスク１５４を第２配線層１１４の幅よりも狭くすれば、実施の形態３よりもシールリング１１０が形成される領域の幅を狭くレイアウトすることが可能になり、半導体装置の小型化に寄与できる。
【００７１】
レジストマスク１５４を除去した後、パッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する。そして、プラズマ窒化膜層１２１上にレジストマスク１４３を形成し、レジストマスク１４３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される（図２０）。
【００７２】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図１７に示した本実施の形態に係る半導体装置が形成される。
【００７３】
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。図２１はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。図２１に示したシールリング１１０の製造工程については、実施の形態２と同様であるのでここでの説明は省略する。
【００７４】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
【００７５】
＜実施の形態５＞
図２２は、実施の形態５に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。同図に示すように、開口部１２３はエッチングストッパ層１０８にまで到達している。即ち、開口部１２３は、ポリイミド層１２２の開口部１２３ｂ、プラズマ窒化膜層１２１の開口部１２３ａおよび層間絶縁膜１０９の開口部１２３ｃとから成る。この場合、ダイシング領域をダイシングする際の応力は、図１の場合よりもさらに回路形成領域へ伝わりにくくなる。よって、回路形成領域にクラックが入ってしまうことを防止される効果は実施の形態１よりもさらに向上される。
【００７６】
また、本実施の形態は、層間絶縁膜として上記したような低誘電率膜（ｌｏｗ−ｋ膜）を使用したケースに特に有効である。一般に、低誘電率膜はポーラスなものが多く、そのため加熱処理等における収縮が大きいものが多い。従って、例えば層間絶縁膜として１０９としてそのような低誘電率膜を使用した場合、その収縮によるストレス（応力）が層間絶縁膜１０９自身に加わり、クラックが発生しやすくなる。よって、層間絶縁膜１０９が開口部１２３ｃを有することで、その収縮による応力を緩和することができ、クラック発生を防止することができる。
【００７７】
図２３および図２４は、図２２に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００７８】
まず、実施の形態１で図２〜図６に示したものと同様の工程で、シールリング１１０を形成し、その上にパッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する（図２３）。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。
【００７９】
そして、プラズマ窒化膜層１２１上にレジストマスク１５６を形成し、レジストマスク１５６をマスクとしてプラズマ窒化膜層１２１をエッチングしてシールリング構造の外側を囲む開口部１２３ａを形成すると共に、層間絶縁膜１０９をエッチングして開口部１２３ｂを形成する（図２４）。
【００８０】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図２２に示した本実施の形態に係る半導体装置が形成される。
【００８１】
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。その場合、図８において開口部１２３が層間絶縁膜１０７の下のエッチングストッパ層１０６にまで達する構成となる。
【００８２】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
【００８３】
＜実施の形態６＞
例えば、主回路領域における回路形成工程にデュアルダマシン法が用いられる場合、実施の形態２のように、シールリング１１０の形成にもデュアルダマシン法を用いればよい。しかし、シールリングの各層はデュアルダマシンフローのうちのコンタクト形成工程のみによっても形成することができる。
【００８４】
図２５は本実施の形態に係る半導体装置の構成を示す図である。同図において、図１と同様の要素には同一符号を付してある。ここで、当該半導体装置は配線の材料として銅を用いるものと仮定する。
【００８５】
同図に示すように、シールリング２１０は、第１コンタクト２１１、第１配線層２１２、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５から構成されている。第１コンタクト２１１および第１配線層２１２はシングルダマシン法で形成され、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５はデュアルダマシンのコンタクト形成工程で形成されている。デュアルダマシン法では、コンタクトは配線層と同じ材料で形成されるので、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５は銅で形成される。
【００８６】
素子分離膜１０２が形成されたシリコン基板１０１上には、第１コンタクト２１１が形成された層間絶縁膜２０１、第１配線層２１２が形成された層間絶縁膜２０３、第２コンタクト２１３が形成された層間絶縁膜２０５、第３コンタクト２１４が形成された層間絶縁膜２０７、第４コンタクト２１５が形成された層間絶縁膜２０９が形成されている。また、層間絶縁膜２０１と層間絶縁膜２０３との間にはエッチングストッパ膜２０２、層間絶縁膜２０３と層間絶縁膜２０５との間にはエッチングストッパ膜２０４が、層間絶縁膜２０５と層間絶縁膜２０７との間にはエッチングストッパ膜２０６が、層間絶縁膜２０７と層間絶縁膜２０９との間にはエッチングストッパ層２０８がそれぞれ形成されている。
【００８７】
パッシベーション膜１２０には、層間絶縁膜２０９にまで到達する開口部１２３（プラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂ）が形成されている。即ち、開口部１２３においてパッシベーション膜１２０は完全に除去されている。よって、実施の形態１と同様に、ダイシング時に回路形成領域にクラックが入ってしまうことを防止することができる。また、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第４コンタクト２１５が酸化、腐食してシールリング２１０による半導体装置の保護効果が劣化するのを防止することができる。
【００８８】
図２６〜図２８は、図２５に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００８９】
まず、素子分離膜１０２が形成されたシリコン基板１０１上に、層間絶縁膜２０１、エッチングストッパ層２０２、層間絶縁膜２０３、第１コンタクト２１１および第１配線層２１２を形成する。なお、それらの工程は実施の形態１と同様であるので、ここでの説明は省略する。
【００９０】
その後、例えばプラズマ窒化膜によるエッチングストッパ層２０４を形成し、続いて例えばプラズマ酸化膜により層間絶縁膜２０５を形成する。その後、層間絶縁膜２０５上に、第２コンタクト２１３を形成する領域が開口されたレジストマスク２２１を形成する。そして、レジストマスク２２１をマスクとするドライエッチングにより、第２コンタクト２１３を形成するための開口を形成する（図２６）。レジストマスク２２１を除去した後、回路形成領域においては配線のためのトレンチ形成が行われるが、このときシールリング２１０を形成する領域においては何の処理も行わない。
【００９１】
そして、バリアメタル（不図示）を形成した後、銅をめっき法で堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜２０５上の銅およびバリアメタルを除去することで、層間絶縁膜２０５に第２コンタクト２１３が形成される（図２７）。このように、第２コンタクト２１３は、デュアルダマシンフローのうちのコンタクト形成工程のみによって形成される。
【００９２】
その後、上と同様にデュアルダマシンフローのうちのコンタクト形成工程のみを使用して、エッチングストッパ層２０６、層間絶縁膜２０７、第３コンタクト２１４を形成し、さらにその上にエッチングストッパ層２０８、層間絶縁膜２０９、第４コンタクト２１５を形成する（図２８）。以上の工程で、シールリング２１０の形成が完了する。
【００９３】
そして、実施の形態１と同様の工程で、開口部１２３を有するパッシベーション膜１２０を形成することで、図２５に示した本実施の形態に係る半導体装置が形成される。
【００９４】
このように、本実施の形態においては、シールリング２１０を構成する所定の層（第２コンタクト２１３、第３コンタクト２１４、第４コンタクト２１５）は、デュアルダマシンフローのうちのコンタクト形成工程のみによって形成される。その場合、デュアルダマシンフローのコンタクト形成工程と配線形成工程との両方を用いる場合と異なり、シールリング２１０の配線層とコンタクトとの位置合わせを行わないため、当該位置合わせずれに対するマージンをとる必要がない。よって、上記した他の実施の形態よりも、シールリングの幅を狭く構成できる。
【００９５】
なお、以上説明では、シールリング２１０を構成する層のうちの一部が、デュアルダマシンフローのうちのコンタクト形成工程のみにより形成されるものとして説明したが、回路形成領域のコンタクトおよび配線の形成手法に応じて、全ての層がデュアルダマシンフローのうちのコンタクト形成工程のみによって形成されるものであってもよい。
【００９６】
【発明の効果】
請求項１に記載の半導体装置によれば、シールリング部の最上層の上面は、パッシベーション膜に覆われているので、シールリングの最上層の上面は外気に曝されない。よって、例えばシールリングの最上層に銅が使用された場合でも、それが酸化、腐食し、当該シールリングによる半導体装置の保護効果が劣化するのを防止することができる。さらに、パッシベーション膜が形成されていない領域の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００９７】
請求項２によれば、シールリングの最上層の上面は、アルミ配線層に覆われているので、シールリングの最上層の上面は外気に曝されない。また、パッシベーション膜が形成されていない領域にアルミ配線層が露出してしまったとしても、アルミは酸化、腐食が生じ難いため、シールリングによる半導体装置の保護効果の劣化は防止される。よって、高精度な位置合わせ精度を得ることができない場合や、ダイシング領域とシールリングとの間に、パッシベーション膜が形成されていない領域を形成するためのスペースを確保できない場合に有効である。
【００９８】
請求項３に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、層間絶縁膜は、半導体チップのダイシング領域に、シールリング部を囲む開口部を有するので、ダイシング領域をダイシングする際の応力は、さらに回路形成領域へ伝わりにくくなる。よって、回路形成領域にクラックが入ってしまうことを防止される効果はさらに向上される。特に、層間絶縁膜として加熱処理による収縮が大きい材料が使用されるケースに特に有効である。
【００９９】
請求項４に記載の半導体装置によれば、第１のパッシベーションの第１の開口部にアルミ配線層が形成されているため、シールリング部の最上層上面は外気に曝されない。また、第２の開口部がシールリングの最上層の上方に形成された場合でも、アルミ配線の存在により当該シールリングの最上層は露出しない。さらに、アルミ配線層はシールリングの最上層の幅よりも大きく形成する必要はないので、装置の小型化に寄与できる。また、第２のパッシベーション膜は、第１のパッシベーション膜の上面を露出する第２の開口部を備えるので、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【０１００】
請求項５に記載の半導体装置によれば、請求項１から請求項４のいずれかに記載の半導体装置において、シールリングの最上層は銅であるので、配線の低抵抗化を図ることができる。また、銅は酸化、腐食しやすいが、シールリングの最上層の上面は外気に曝されないので、シールリングの最上層の酸化、腐食を抑えることができ、当該シールリングによる半導体装置の保護効果が劣化するのを防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図３】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図４】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図５】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図６】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図７】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図８】実施の形態２に係る半導体装置の構成を示す図である。
【図９】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図１０】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図１１】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図１２】実施の形態３に係る半導体装置の構成を示す図である。
【図１３】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１４】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１５】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１６】実施の形態３に係る半導体装置の変形例を示す図である。
【図１７】実施の形態４に係る半導体装置の構成を示す図である。
【図１８】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１９】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図２０】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図２１】実施の形態４に係る半導体装置の変形例を示す図である。
【図２２】実施の形態５に係る半導体装置の構成を示す図である。
【図２３】実施の形態５に係る半導体装置の製造工程を説明するための図である。
【図２４】実施の形態５に係る半導体装置の製造工程を説明するための図である。
【図２５】実施の形態６に係る半導体装置の構成を示す図である。
【図２６】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図２７】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図２８】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図２９】従来の半導体装置の構成を示す図である。
【符号の説明】
１０１ シリコン基板、１０２ 素子分離膜、１０３，１０５，１０７，１０９，２０１，２０３，２０５，２０９ 層間絶縁膜、１０４，１０６，１０８，２０２，２０４，２０６，２０８ エッチングストッパ層、１１０，２１０ シールリング、１１１，２１１ 第１コンタクト、１１２，２１２ 第１配線層、１１３，２１３ 第２コンタクト、１１４ 第２配線層、１２０ パッシベーション膜、１２１ プラズマ窒化膜層、１２２ ポリイミド層、１２３ 開口部、１４１ アルミ配線層、２１４ 第３コンタクト、２１５ 第４コンタクト。
【発明の属する技術分野】
本発明は、半導体装置の保護構造であるパッシベーション膜およびダイエッジシールに関するものである。
【０００２】
【従来の技術】
半導体装置の回路形成領域を外界の雰囲気からの水分やイオンの影響から保護するために、ダイシングラインの内側、即ちチップ（ダイ）のエッジ部近傍に、ダイエッジシール（Ｄｉｅ Ｅｄｇｅ Ｓｅａｌ）あるいはガードリング、シールリングと呼ばれる保護構造が設けられる。シールリングは、回路形成領域と同様の配線層およびコンタクトによって形成され、半導体装置の回路形成領域を囲むように形成される。さらに、半導体装置の表面を保護し外界の雰囲気の影響を避ける手段として、当該表面をパッシベーション膜と呼ばれる保護膜が設けられる。
【０００３】
ところで近年、半導体装置における構造の微細化並びに高集積化、動作の高速化が進むにつれ、配線の低抵抗化の重要性が高まっている。それに伴い、比較的抵抗の小さい銅（Ｃｕ）が、配線材料として多く用いられるようになっている。即ち、上記のシールリング構造にも銅が使用されるケースが増加しつつある。
【０００４】
図２９は、従来の半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。上記したように、シールリングはダイシングラインの内側に形成されるものであり、図２９に示した領域の左側に回路形成領域、右側にダイシング領域がそれぞれ存在する。なお、同図において半導体装置の回路部分の図示は省略している。
【０００５】
同図に示すように、シールリング１１０は、第１コンタクト１１１、第１配線層１１２、第２コンタクト１１３、第２配線層１１４により構成されている。素子分離膜１０２が形成されたリコン基板１０１上には、第１コンタクト１１１が形成された層間絶縁膜１０３、銅を材料とする第１配線層１１２が形成された層間絶縁膜１０５、第２コンタクト１１３が形成された層間絶縁膜１０７、銅を材料とする第２配線層１１４が形成された層間絶縁膜１０９が形成されている。また、層間絶縁膜１０３と層間絶縁膜１０５との間にはエッチングストッパ膜１０４が、層間絶縁膜１０５と層間絶縁膜１０７との間にはエッチングストッパ膜１０６が、層間絶縁膜１０７と層間絶縁膜１０９との間にはエッチングストッパ膜１０８が、それぞれ形成されている。
【０００６】
第１コンタクト１１１および第２コンタクト１１３の材料は、例えばタングステン（Ｗ）であり、層間絶縁膜１０３，１０５，１０７，１０９の材料は、例えばプラズマ酸化膜である。また、エッチングストッパ膜１０４，１０６，１０８の材料は、例えばプラズマ窒化膜である。
【０００７】
また、最上層の層間絶縁膜状にはパッシベーション膜１２０が形成されている。この例では、パッシベーション膜１２０は、プラズマ窒化膜層１２１とポリイミド層１２２との２層構造である。
【０００８】
シールリング１１０およびパッシベーション膜１２０の存在により、半導体装置の回路形成領域は外界の雰囲気からの水分やイオンの影響から保護され、長期間に渡って当該半導体装置の特性を安定させることができる。
【０００９】
また、シールリング１１０は、ダイシング領域をダイシングする際に回路形成領域にクラックが発生するのを抑える作用も有している。ダイシングの際にはダイシング領域にクラックが発生することがあるが、ダイシング領域と回路形成領域との間にシールリング１１０が存在するため、そのクラックが回路形成領域にまで達することが防止されるからである。
【００１０】
【発明が解決しようとする課題】
パッシベーション膜１２０は、シールリング１１０の回路形成領域側にのみ形成されており、ダイシング領域側は層間絶縁膜１０９上面が露出している。その理由は、パッシベーション膜１２０をダイシング領域を含むウェハ表面全体に形成したままの場合、ダイシング領域をダイシングする際にダイシングに起因する応力（あるいはクラック）がパッシベーション膜１２０を介して回路形成領域にまで伝わりやすく、回路形成領域にクラックが発生してしまう恐れがあるからである。
【００１１】
よって、従来の半導体装置においては、図２９に示すようにシールリング１１０の最上層である第２配線層１１４の上面が露出した構造となっていた。即ち、第２配線層１１４の上面は外気に曝されていた。銅は他の金属配線材料（例えばアルミニウム）よりも比較的酸化、腐食しやすい。よって、この例のように、シールリング構造の最上層である第２配線層１１４が銅である場合、第２配線層１１４が酸化、腐食してしまう。そして、当該シールリング１１０による半導体装置の保護効果の劣化を招いてしまう。
【００１２】
本発明は以上のような課題を解決するためになされたものであり、最上層に銅を材料とする層を有するシールリングの酸化および腐食を防止しつつ、ダイシングの際の回路形成領域におけるクラック発生を防止できる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第１の開口部を有しており、前記シールリング部の最上層の上面は、前記パッシベーション膜に覆われていることを特徴とする。
【００１４】
請求項２に記載の半導体装置は、半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、前記シールリング部上に形成されたアルミ配線層と、前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第１の開口部を有し、前記シールリング部の最上層の上面は、前記アルミ配線層に覆われていることを特徴とする。
【００１５】
請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記半導体チップのダイシング領域において、前記層間絶縁膜は、前記シールリング部を囲む第２の開口部を有することを特徴とする。
【００１６】
請求項４に記載の半導体装置は、半導体チップの回路形成領域を囲むように、前記半導体チップのエッジ部近傍に形成されたシールリング部と、前記半導体チップの表面を覆うように前記シールリング部の上層に形成され、前記シールリング部の最上層の上面を露出する第１の開口部を有する第１のパッシベーション膜と、前記第１の開口部に形成されたアルミ配線層と、前記第１のパッシベーション膜および前記アルミ配線を覆うように形成され、前記第１のパッシベーション膜に対してエッチング選択性を有する第２のパッシベーション膜とを備え、前記第２のパッシベーション膜は、前記第１のパッシベーション膜の上面を露出する第２の開口部を備えることを特徴とする。
【００１７】
請求項５に記載の半導体装置は、請求項１から請求項４のいずれかに記載の半導体装置であって、前記シールリング部の最上層は銅であることを特徴とする。
【００１８】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す図であり、シールリングが形成された領域の拡大断面図である。この図において、図２９に図示したものと同一の要素には同一符号を付してあるので、それらの詳細な説明は省略する。なお、図１においても、図示した領域の左側に回路形成領域、右側にダイシング領域がそれぞれ存在する。また、第１配線層１１２および第２配線層１１４は共に銅を材料としている。
【００１９】
本実施の形態において、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達する開口部１２３（プラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂ）が形成されている。即ち、開口部１２３においてパッシベーション膜１２０は完全に除去されており、言い換えれば、開口部１２３はパッシベーション膜１２０が形成されていない領域である。
【００２０】
開口部１２３はスリット形状を有しており、シールリング１１０の外側を囲むよう配置されている。つまり、開口部１２３の位置と第２配線層１１４上面の位置とは互いにずれており、開口部１２３の方がチップの外側（即ちダイシング領域側）に位置している。従って、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。よって、第２配線層１１４が酸化、腐食し、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。
【００２１】
さらに、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜１２０にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００２２】
図２〜図７は、図１に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００２３】
シリコン基板１０１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法で例えば厚さ３００ｎｍのトレンチ分離（素子分離膜１０２）を形成する。次に、例えば高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を１０００ｎｍ堆積して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により３００ｎｍ研磨することによって、層間絶縁膜１０３を形成する。そして層間絶縁膜１０３を、例えば０．１０μｍ径のレジストマスクを用いたドライエッチングにより、第１コンタクト１１１を形成するための開口を形成する。このとき、シリコン基板１０１と、層間絶縁膜１０３とは充分エッチング選択比のある条件でエッチングしている。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えばＴｉＮおよびＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（不図示）を形成した後、同じくＣＶＤ法により第１コンタクト１１１の材料であるタングステンを堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１０３上のタングステンおよびバリアメタルを除去することで、第１コンタクト１１１が形成される（図２）。
【００２４】
次に、例えばプラズマ窒化膜を５０ｎｍ堆積させることで、エッチングストッパ層１０４を形成する。さらに、例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０５を形成する。そして、層間絶縁膜１０５をレジストマスク１３１をマスクとしてドライエッチングすることにより、第１配線層１１２を形成するための開口を形成する（図３）。
【００２５】
レジストマスク１３１を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて第１配線層１１２の材料となる銅をめっき法で４００ｎｍ堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜１０５上の銅およびバリアメタルを除去することで、第１配線層１１２が形成される。
【００２６】
さらに、例えばプラズマ窒化膜を５０ｎｍ堆積させることで、エッチングストッパ層１０６を形成する。続いて例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０７を形成する。その後、層間絶縁膜１０７を、例えば０．１０μｍ径のレジストマスクを用いたドライエッチングにより、第２コンタクト１１３を形成するための開口を形成する。そして、ＣＶＤ法により、例えばＴｉＮおよびＴｉをそれぞれ２０ｎｍずつ堆積させたバリアメタル（不図示）を形成した後、同じくＣＶＤ法により第１コンタクト１１１の材料であるタングステンを２００ｎｍ堆積させる。その後、ＣＭＰ法を用いて、層間絶縁膜１０７に形成された開口の外のタングステンおよびバリアメタルを除去することで、第２コンタクト１１３が形成される。
【００２７】
そして、プラズマ窒化膜を３０ｎｍ堆積させることで、エッチングストッパ層１０８を形成し、例えばプラズマ酸化膜４００ｎｍ堆積させ、ＣＭＰ法を用いて２００ｎｍ研磨することにより層間絶縁膜１０９を形成する。その後、レジストマスク１３２をマスクとするドライエッチングにより、第２配線層１１４を形成するための開口を形成する（図４）。
【００２８】
レジストマスク１３２を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて第２配線層１１４の材料となる銅をめっき法で４００ｎｍ堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜１０９上の銅およびバリアメタルを除去することで、第２配線層１１４が形成される（図５）。以上の工程で、シールリング１１０の形成が完了する。
【００２９】
次に、パッシベーション膜１２０のプラズマ窒化膜層１２１を８００ｎｍ堆積する（図６）。そして、プラズマ窒化膜層１２１上にレジストマスク１３３を形成し、レジストマスク１３３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される。開口部１２３ａは、例えば１μｍのスリット状に形成される（図７）。
【００３０】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図１に示した本実施の形態に係る半導体装置が形成される。
【００３１】
なお、上記の説明において、層間絶縁膜１０３，１０５，１０７，１０９は、プラズマ酸化膜としたが、例えば、ＦＳＧ（Ｆ−ｄｏｐｅｄ ＳｉｌｉｃａｔｅＧｌａｓｓ）膜や、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦ等の低誘電率膜（ｌｏｗ−ｋ膜）であってもよい。またそれら層間絶縁膜の厚さは上で示したものに限定されるものではなく、例えば０〜２００ｎｍであってもよい。また、エッチングストッパ層１０４，１０６，１０８はプラズマ窒化膜としたが、例えばＳｉＣ、ＳｉＯＮであってもよい。またの厚さ上で示したものに限定されるものではない。さらに、第１および第２コンタクト１１１，１１２の材料は、タングステン以外の例えばＡｌ、ＴｉＮ、Ｒｕ等のメタルやポリシリコンなどでもよい。
【００３２】
パッシベーション膜１２０は、プラズマ窒化膜１２１およびポリイミド膜１２２の２層構造としたが、単層構造であってもよいし２層以上の多層構造であってもよい。また、パッシベーション膜１２０の材料としては、プラズマ窒化膜およびポリイミド以外にも、例えばＳｉＣＦや、またＦＳＧ膜、有機膜、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＦ等の低誘電率材料であってもよい。パッシベーション膜１２０に形成される開口部１２３の幅は１μｍに限定されるものではない。
【００３３】
パッシベーション膜１２０にはシールリング構造の外側の開口部１２３だけでなく、レイアウト可能であればシールリング１１０の内側にも回路形成領域を囲むスリット状の開口を形成してもよい。その場合、回路形成領域でのクラックの発生を抑える効果はさらに向上される。但しその場合、パッシベーション膜１２０による保護効果が劣化する恐れがあるので注意が必要である。
【００３４】
また、開口部１２３は、スリット形状でなくてもよく、例えば、ダイシング領域側のパッシベーション膜が全て除去される構成であってもよい。
【００３５】
さらにまた、図１において、開口部１２３を構成するプラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂの幅はほぼ同じ大きさで示したが、レイアウト可能であればプラズマ窒化膜層１２１の開口部１２３ａの幅をより大きく（あるいは、露光可能であれば、ポリイミド層１２２の開口部１２３ｂをより小さく）形成してもよい。それにより、開口部１２３ａと開口部１２３ｂとの位置合わせずれに対するマージンを大きくとることができる。
【００３６】
また、開口部１２３の形成工程は、プラズマ窒化膜層１２１の開口部１２３ａを形成した後にポリイミド層１２２を堆積し、開口部１２３ｂを形成することによって行われるように説明したが、次のように行ってもよい。即ち、まずプラズマ窒化膜層１２１およびポリイミド層１２２を堆積し、ポリイミド層１２２に開口部１２３ｂを形成した後、そのポリイミド層をマスクとして自己整合的にプラズマ窒化膜層１２１に開口部１２３ａを形成してもよい。その場合、開口部１２３ａと開口部１２３ｂとの位置合わせを行う必要がなくなると共に製造工程数を削減することができる。
【００３７】
なお、本実施の形態においては、２層配線構造を有する半導体装置について説明したが、例えば単層構造や３層以上の多層配線構造の場合でも、上記と同様の効果を得ることができることは明らかである。
【００３８】
＜実施の形態２＞
実施の形態１では、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、主回路領域における回路形成工程に応じて、デュアルダマシン法を用いるものであってもよい。図８はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。同図において、図１と同様の要素には同一符号を付してある。デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。
【００３９】
本実施の形態においても、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達するスリット形状の開口部１２３が、シールリング１１０の外側を囲むよう形成されている。また、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。
【００４０】
よって、実施の形態１と同様に、第２配線層１１４が酸化、腐食し、シールリングによる半導体装置の保護効果が劣化するのを防止することができる。また、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００４１】
図９〜図１１は、図８に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００４２】
まず、素子分離膜１０２が形成されたシリコン基板１０１上に、層間絶縁膜１０３、エッチングストッパ層１０４、層間絶縁膜１０５、第１コンタクト１１１および第１配線層１１２を形成する。なお、それらの工程は実施の形態１と同様であるので、ここでの説明は省略する。
【００４３】
そして、例えばプラズマ窒化膜のエッチングストッパ層１０６を形成し、続いて例えばプラズマ酸化膜の層間絶縁膜１０７を形成する。その後、層間絶縁膜１０７上に、第２コンタクト１１３を形成する領域が開口されたレジストマスク１３４を形成する。そして、レジストマスク１３４をマスクとするドライエッチングにより、第２コンタクト１１３を形成するための開口を形成する（図９）。
【００４４】
レジストマスク１３４を除去した後、さらに第２配線層１１４を形成する領域が開口されたレジストマスク１３５を形成し、それをマスクとするドライエッチングにより層間絶縁膜１０７に第２配線層１１４を形成するための開口を形成する（図１０）。
【００４５】
レジストマスク１３５を除去した後、ＴａＮおよびＴａをそれぞれ１０ｎｍずつスパッタ法により成膜することでバリアメタル（不図示）を形成し、続いて銅をめっき法で堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜１０７上の銅およびバリアメタルを除去することで、層間絶縁膜１０７に第２コンタクト１１３並びに第２配線層１１４が形成される（図１１）。
【００４６】
そして、実施の形態１と同様の工程で、開口部１２３を有するパッシベーション膜１２０を形成することで、図８に示した本実施の形態に係る半導体装置が形成される。
【００４７】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンを小さくできるので、シールリング１１０をより確実に形成することができる。
【００４８】
＜実施の形態３＞
図１２は、実施の形態３に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。同図に示すように、シールリング１１０の最上層である第２配線層１１４上に、当該第２配線層１１４上面を覆うアルミ配線層１４１を形成する。
【００４９】
なお、本実施の形態においても、パッシベーション膜１２０には、層間絶縁膜１０９にまで到達するスリット形状の開口部１２３が、シールリング１１０の外側を囲むよう形成されている。また第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第２配線層１１４の上面は外気に曝されない。
【００５０】
よって、実施の形態１と同様に、第２配線層１１４が酸化、腐食して、シールリング１１０による半導体装置の保護効果が劣化するのを防止することができる。また、開口部１２３の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝わり難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００５１】
また、例えば実施の形態１において、開口部１２３が位置合わせのずれにより第２配線層１１４の上方に形成されてしまった場合、第２配線層１１４は開口部１２３に露出してしまう。しかし、本実施の形態では、開口部１２３が第２配線層１１４の上方に形成された場合、アルミ配線層１４１が開口部１２３に露出するが、その下の第２配線層１１４は露出しない。アルミは銅に比較して酸化および腐食は生じ難いため、結果としてシールリング１１０による半導体装置の保護効果の劣化は防止される。よって、開口部１２３形成の際に高精度な位置合わせ精度を得ることができない場合に有効である。
【００５２】
さらに、ダイシング領域とシールリング１１０との間に、開口部１２３を形成するためのスペースを確保できない場合、開口部１２３を意図的にアルミ配線層１４１上方に形成してもよい。即ち、開口部１２３をシールリング１１０の上方や内側に形成しても、当該開口部１２３がアルミ配線層１４１の上に位置していれば、当該開口部１２３に第２配線層１１４やシールリング１１０の内側の層間絶縁膜１０９が露出しないので、シールリング１１０およびパッシベーション膜１２０による半導体装置の保護効果の劣化は生じない。
【００５３】
図１３〜図１５は、図１２に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００５４】
まず、実施の形態１で図２〜図５に示したものと同様の工程で、シールリング１１０を形成する。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。その後、シールリング１１０の第２配線層１１４および層間絶縁膜１０９上にアルミ配線層１４１を形成する（図１３）。
【００５５】
そして第２配線層１１４の上方に、レジストマスク１４２を形成し、それをマスクとしてアルミ配線層１４１をエッチングする。その結果、第２配線層１１４の上面を覆うアルミ配線層１４１が形成される（図１４）。このとき、第２配線層１１４とアルミ配線層１４１との位置合わせずれを考慮し、アルミ配線層１４１は第２配線層１１４よりもひと回り大きい幅で形成する。即ち、アルミ配線層１４１を第２配線層１１４よりも位置合わせずれ量以上大きい幅に形成することで、アルミ配線層１４１は第２配線層１１４の上面を完全に覆うことができる。
【００５６】
レジストマスク１４２を除去した後、パッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する。そして、プラズマ窒化膜層１２１上にレジストマスク１４３を形成し、レジストマスク１４３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される（図１５）。
【００５７】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図１２に示した本実施の形態に係る半導体装置が形成される。
【００５８】
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。図１６はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。図１６に示したシールリング１１０の製造工程については、実施の形態２と同様であるのでここでの説明は省略する。
【００５９】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
【００６０】
＜実施の形態４＞
例えば実施の形態１において、開口部１２３が位置合わせのずれにより第２配線層１１４の上方に形成された場合、第２配線層１１４は開口部１２３に露出してしまう。そこで実施の形態３において、それを防止するために第２配線層１１４を覆うアルミ配線層１４１を有する構成を示した。しかしその場合、上述したようにアルミ配線層１４１を第２配線層１１４よりもひと回り大きく形成する必要があり、半導体装置の小型化の妨げとなる。
【００６１】
一方、開口部１２３に第２配線層１１４が露出してしまうのを防止するために、第２配線層１１４および層間絶縁膜１０９上に、プラズマ窒化膜層１２１とのエッチング選択性を有する保護膜を形成することが考えられる。しかしその場合、ダイシングの際のクラックが当該保護膜を介して回路構成領域にまで達してしまう恐れが生じる。
【００６２】
図１７は、実施の形態４に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。本実施の形態においては、シールリング１１０上方のパッシベーション膜１２０は、ポリイミド層１２２、プラズマ窒化膜層１２１およびプラズマ酸化膜層１５１の３層構造となっている。プラズマ酸化膜層１５１は、プラズマ窒化膜層１２１に対するエッチング選択性を有している。また、プラズマ酸化膜層１５１は第２配線層１１４上に開口部１５１ａを有しており、開口部１５１ａにはアルミ配線層１５２が形成されている。
【００６３】
本実施の形態によれば、開口部１２３が第２配線層１１４の上方に形成された場合でも、プラズマ窒化膜層１２１に対するエッチング選択性を有するプラズマ酸化膜層１５１あるいはアルミ配線層１５２が第２配線層１１４を覆っているため、第２配線層１１４は露出しない。よって、開口部１２３形成の際に高精度な位置合わせ精度を得ることができない場合に有効である。
【００６４】
また、実施の形態３と異なり、アルミ配線層１５２は第２配線層１１４よりも大きく形成する必要はないので、装置の小型化に寄与できる。さらに、プラズマ酸化膜層１５１にはアルミ配線層１５２が形成された開口部１５１ａを有しているので、ダイシングの際のクラックがプラズマ酸化膜層１５１を介して回路構成領域にまで達することを防止できる。
【００６５】
さらに、開口部１２３をシールリング１１０の上方や内側に形成しても、当該開口部１２３に第２配線層１１４やシールリング１１０の内側の層間絶縁膜１０９が露出しないので、シールリング１１０およびパッシベーション膜１２０による半導体装置の保護効果の劣化は生じない。
【００６６】
本実施の形態においては、図１７で参照部号１５１で示した第１のパッシベーション膜としての層はプラズマ酸化膜、１２１で示した第２のパッシベーション膜としての層はプラズマ窒化膜という組合せについて説明する。しかし、第１のパッシベーション膜と第２のパッシベーション膜との間にエッチング選択性を有する組合せであれば、他の組合せでもよい。
【００６７】
図１８〜図２０は、図１７に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００６８】
まず、実施の形態１で図２〜図５に示したものと同様の工程で、シールリング１１０を形成する。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。
【００６９】
その後、シールリング１１０の第２配線層１１４および層間絶縁膜１０９上にプラズマ酸化膜層１５１を形成し、第２配線層１１４上方を開口したレジストマスク１５３を形成し、当該レジストマスク１５３をマスクとしてプラズマ酸化膜層１５１をエッチングすることで、開口部１５１ａを形成する（図１８）。このとき、開口部１５１ａの幅は第２配線層１１４の幅よりも狭いものでよい。
【００７０】
次に、プラズマ酸化膜層１５１上にアルミ配線層１５２を堆積させる。そして、開口部１５１ａの上方にレジストマスク１５４を形成し、レジストマスク１５４をマスクとしてアルミ配線層１５２をエッチングする（図１９）。このとき、レジストマスク１５４は開口部１５１ａの幅よりもひと回り大きく形成すればよく、必ずしも第２配線層１１４の幅よりも大きくする必要は無い。アルミ配線層１５２の幅はレジストマスク１５４の幅により規定されるので、レジストマスク１５４を第２配線層１１４の幅よりも狭くすれば、実施の形態３よりもシールリング１１０が形成される領域の幅を狭くレイアウトすることが可能になり、半導体装置の小型化に寄与できる。
【００７１】
レジストマスク１５４を除去した後、パッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する。そして、プラズマ窒化膜層１２１上にレジストマスク１４３を形成し、レジストマスク１４３をマスクとしてプラズマ窒化膜層１２１をエッチングして開口部１２３ａを形成する。このとき、開口部１２３ａは、シールリング構造の外側を囲むように形成される（図２０）。
【００７２】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図１７に示した本実施の形態に係る半導体装置が形成される。
【００７３】
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。図２１はその一例として、シールリング１１０の第２コンタクト１１３および第２配線層１１４をデュアルダマシン法を用いて形成した場合の構成を示した図である。デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので第２コンタクト１１３と第２配線層１１４は共に銅で形成される。図２１に示したシールリング１１０の製造工程については、実施の形態２と同様であるのでここでの説明は省略する。
【００７４】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
【００７５】
＜実施の形態５＞
図２２は、実施の形態５に係る半導体装置の構成を示す図である。この図において、図１と同様の要素には同一符号を付してある。同図に示すように、開口部１２３はエッチングストッパ層１０８にまで到達している。即ち、開口部１２３は、ポリイミド層１２２の開口部１２３ｂ、プラズマ窒化膜層１２１の開口部１２３ａおよび層間絶縁膜１０９の開口部１２３ｃとから成る。この場合、ダイシング領域をダイシングする際の応力は、図１の場合よりもさらに回路形成領域へ伝わりにくくなる。よって、回路形成領域にクラックが入ってしまうことを防止される効果は実施の形態１よりもさらに向上される。
【００７６】
また、本実施の形態は、層間絶縁膜として上記したような低誘電率膜（ｌｏｗ−ｋ膜）を使用したケースに特に有効である。一般に、低誘電率膜はポーラスなものが多く、そのため加熱処理等における収縮が大きいものが多い。従って、例えば層間絶縁膜として１０９としてそのような低誘電率膜を使用した場合、その収縮によるストレス（応力）が層間絶縁膜１０９自身に加わり、クラックが発生しやすくなる。よって、層間絶縁膜１０９が開口部１２３ｃを有することで、その収縮による応力を緩和することができ、クラック発生を防止することができる。
【００７７】
図２３および図２４は、図２２に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００７８】
まず、実施の形態１で図２〜図６に示したものと同様の工程で、シールリング１１０を形成し、その上にパッシベーション膜１２０のプラズマ窒化膜層１２１を堆積する（図２３）。それらの工程の詳細は実施の形態１で説明したとおりであるので、ここでの説明は省略する。
【００７９】
そして、プラズマ窒化膜層１２１上にレジストマスク１５６を形成し、レジストマスク１５６をマスクとしてプラズマ窒化膜層１２１をエッチングしてシールリング構造の外側を囲む開口部１２３ａを形成すると共に、層間絶縁膜１０９をエッチングして開口部１２３ｂを形成する（図２４）。
【００８０】
そして最後に、ポリイミド膜１２２を堆積し、開口部１２３ａ上を開口したレジストマスクをマスクとしてエッチングして、ポリイミド膜１２２に開口部１２３ｂを形成する。以上の工程により、図２２に示した本実施の形態に係る半導体装置が形成される。
【００８１】
なお、以上の説明においては、シールリング１１０を構成する各層は全てシングルダマシン法によって形成するものとしたが、実施の形態２に示したように、デュアルダマシン法を用いるものであってもよい。その場合、図８において開口部１２３が層間絶縁膜１０７の下のエッチングストッパ層１０６にまで達する構成となる。
【００８２】
デュアルダマシン法では、コンタクトと配線層の埋込は同時に行われるので製造工程数の削減を図ることができる。また一般に、シングルダマシンフローに比べ、デュアルダマシンフローの方が位置合わせマージンが大きいので、シールリング１１０をより確実に形成することができる。
【００８３】
＜実施の形態６＞
例えば、主回路領域における回路形成工程にデュアルダマシン法が用いられる場合、実施の形態２のように、シールリング１１０の形成にもデュアルダマシン法を用いればよい。しかし、シールリングの各層はデュアルダマシンフローのうちのコンタクト形成工程のみによっても形成することができる。
【００８４】
図２５は本実施の形態に係る半導体装置の構成を示す図である。同図において、図１と同様の要素には同一符号を付してある。ここで、当該半導体装置は配線の材料として銅を用いるものと仮定する。
【００８５】
同図に示すように、シールリング２１０は、第１コンタクト２１１、第１配線層２１２、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５から構成されている。第１コンタクト２１１および第１配線層２１２はシングルダマシン法で形成され、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５はデュアルダマシンのコンタクト形成工程で形成されている。デュアルダマシン法では、コンタクトは配線層と同じ材料で形成されるので、第２コンタクト２１３、第３コンタクト２１４および第４コンタクト２１５は銅で形成される。
【００８６】
素子分離膜１０２が形成されたシリコン基板１０１上には、第１コンタクト２１１が形成された層間絶縁膜２０１、第１配線層２１２が形成された層間絶縁膜２０３、第２コンタクト２１３が形成された層間絶縁膜２０５、第３コンタクト２１４が形成された層間絶縁膜２０７、第４コンタクト２１５が形成された層間絶縁膜２０９が形成されている。また、層間絶縁膜２０１と層間絶縁膜２０３との間にはエッチングストッパ膜２０２、層間絶縁膜２０３と層間絶縁膜２０５との間にはエッチングストッパ膜２０４が、層間絶縁膜２０５と層間絶縁膜２０７との間にはエッチングストッパ膜２０６が、層間絶縁膜２０７と層間絶縁膜２０９との間にはエッチングストッパ層２０８がそれぞれ形成されている。
【００８７】
パッシベーション膜１２０には、層間絶縁膜２０９にまで到達する開口部１２３（プラズマ窒化膜層１２１の開口部１２３ａおよびポリイミド層１２２の開口部１２３ｂ）が形成されている。即ち、開口部１２３においてパッシベーション膜１２０は完全に除去されている。よって、実施の形態１と同様に、ダイシング時に回路形成領域にクラックが入ってしまうことを防止することができる。また、第２配線層１１４上面は、パッシベーション膜１２０により完全に覆われているので、第４コンタクト２１５が酸化、腐食してシールリング２１０による半導体装置の保護効果が劣化するのを防止することができる。
【００８８】
図２６〜図２８は、図２５に示した半導体装置の製造工程を示す図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００８９】
まず、素子分離膜１０２が形成されたシリコン基板１０１上に、層間絶縁膜２０１、エッチングストッパ層２０２、層間絶縁膜２０３、第１コンタクト２１１および第１配線層２１２を形成する。なお、それらの工程は実施の形態１と同様であるので、ここでの説明は省略する。
【００９０】
その後、例えばプラズマ窒化膜によるエッチングストッパ層２０４を形成し、続いて例えばプラズマ酸化膜により層間絶縁膜２０５を形成する。その後、層間絶縁膜２０５上に、第２コンタクト２１３を形成する領域が開口されたレジストマスク２２１を形成する。そして、レジストマスク２２１をマスクとするドライエッチングにより、第２コンタクト２１３を形成するための開口を形成する（図２６）。レジストマスク２２１を除去した後、回路形成領域においては配線のためのトレンチ形成が行われるが、このときシールリング２１０を形成する領域においては何の処理も行わない。
【００９１】
そして、バリアメタル（不図示）を形成した後、銅をめっき法で堆積させる。そして、ＣＭＰ法をを用いて層間絶縁膜２０５上の銅およびバリアメタルを除去することで、層間絶縁膜２０５に第２コンタクト２１３が形成される（図２７）。このように、第２コンタクト２１３は、デュアルダマシンフローのうちのコンタクト形成工程のみによって形成される。
【００９２】
その後、上と同様にデュアルダマシンフローのうちのコンタクト形成工程のみを使用して、エッチングストッパ層２０６、層間絶縁膜２０７、第３コンタクト２１４を形成し、さらにその上にエッチングストッパ層２０８、層間絶縁膜２０９、第４コンタクト２１５を形成する（図２８）。以上の工程で、シールリング２１０の形成が完了する。
【００９３】
そして、実施の形態１と同様の工程で、開口部１２３を有するパッシベーション膜１２０を形成することで、図２５に示した本実施の形態に係る半導体装置が形成される。
【００９４】
このように、本実施の形態においては、シールリング２１０を構成する所定の層（第２コンタクト２１３、第３コンタクト２１４、第４コンタクト２１５）は、デュアルダマシンフローのうちのコンタクト形成工程のみによって形成される。その場合、デュアルダマシンフローのコンタクト形成工程と配線形成工程との両方を用いる場合と異なり、シールリング２１０の配線層とコンタクトとの位置合わせを行わないため、当該位置合わせずれに対するマージンをとる必要がない。よって、上記した他の実施の形態よりも、シールリングの幅を狭く構成できる。
【００９５】
なお、以上説明では、シールリング２１０を構成する層のうちの一部が、デュアルダマシンフローのうちのコンタクト形成工程のみにより形成されるものとして説明したが、回路形成領域のコンタクトおよび配線の形成手法に応じて、全ての層がデュアルダマシンフローのうちのコンタクト形成工程のみによって形成されるものであってもよい。
【００９６】
【発明の効果】
請求項１に記載の半導体装置によれば、シールリング部の最上層の上面は、パッシベーション膜に覆われているので、シールリングの最上層の上面は外気に曝されない。よって、例えばシールリングの最上層に銅が使用された場合でも、それが酸化、腐食し、当該シールリングによる半導体装置の保護効果が劣化するのを防止することができる。さらに、パッシベーション膜が形成されていない領域の存在により、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【００９７】
請求項２によれば、シールリングの最上層の上面は、アルミ配線層に覆われているので、シールリングの最上層の上面は外気に曝されない。また、パッシベーション膜が形成されていない領域にアルミ配線層が露出してしまったとしても、アルミは酸化、腐食が生じ難いため、シールリングによる半導体装置の保護効果の劣化は防止される。よって、高精度な位置合わせ精度を得ることができない場合や、ダイシング領域とシールリングとの間に、パッシベーション膜が形成されていない領域を形成するためのスペースを確保できない場合に有効である。
【００９８】
請求項３に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、層間絶縁膜は、半導体チップのダイシング領域に、シールリング部を囲む開口部を有するので、ダイシング領域をダイシングする際の応力は、さらに回路形成領域へ伝わりにくくなる。よって、回路形成領域にクラックが入ってしまうことを防止される効果はさらに向上される。特に、層間絶縁膜として加熱処理による収縮が大きい材料が使用されるケースに特に有効である。
【００９９】
請求項４に記載の半導体装置によれば、第１のパッシベーションの第１の開口部にアルミ配線層が形成されているため、シールリング部の最上層上面は外気に曝されない。また、第２の開口部がシールリングの最上層の上方に形成された場合でも、アルミ配線の存在により当該シールリングの最上層は露出しない。さらに、アルミ配線層はシールリングの最上層の幅よりも大きく形成する必要はないので、装置の小型化に寄与できる。また、第２のパッシベーション膜は、第１のパッシベーション膜の上面を露出する第２の開口部を備えるので、ダイシング領域をダイシングする際の応力は回路形成領域上のパッシベーション膜にまで伝り難く、回路形成領域にクラックが入ってしまうことを防止することができる。
【０１００】
請求項５に記載の半導体装置によれば、請求項１から請求項４のいずれかに記載の半導体装置において、シールリングの最上層は銅であるので、配線の低抵抗化を図ることができる。また、銅は酸化、腐食しやすいが、シールリングの最上層の上面は外気に曝されないので、シールリングの最上層の酸化、腐食を抑えることができ、当該シールリングによる半導体装置の保護効果が劣化するのを防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図３】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図４】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図５】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図６】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図７】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図８】実施の形態２に係る半導体装置の構成を示す図である。
【図９】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図１０】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図１１】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図１２】実施の形態３に係る半導体装置の構成を示す図である。
【図１３】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１４】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１５】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１６】実施の形態３に係る半導体装置の変形例を示す図である。
【図１７】実施の形態４に係る半導体装置の構成を示す図である。
【図１８】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１９】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図２０】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図２１】実施の形態４に係る半導体装置の変形例を示す図である。
【図２２】実施の形態５に係る半導体装置の構成を示す図である。
【図２３】実施の形態５に係る半導体装置の製造工程を説明するための図である。
【図２４】実施の形態５に係る半導体装置の製造工程を説明するための図である。
【図２５】実施の形態６に係る半導体装置の構成を示す図である。
【図２６】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図２７】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図２８】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図２９】従来の半導体装置の構成を示す図である。
【符号の説明】
１０１ シリコン基板、１０２ 素子分離膜、１０３，１０５，１０７，１０９，２０１，２０３，２０５，２０９ 層間絶縁膜、１０４，１０６，１０８，２０２，２０４，２０６，２０８ エッチングストッパ層、１１０，２１０ シールリング、１１１，２１１ 第１コンタクト、１１２，２１２ 第１配線層、１１３，２１３ 第２コンタクト、１１４ 第２配線層、１２０ パッシベーション膜、１２１ プラズマ窒化膜層、１２２ ポリイミド層、１２３ 開口部、１４１ アルミ配線層、２１４ 第３コンタクト、２１５ 第４コンタクト。
Claims (5)
- 半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、
前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、
前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第１の開口部を有しており、
前記シールリング部の最上層の上面は、前記パッシベーション膜に覆われている
ことを特徴とする半導体装置。 - 半導体チップの回路形成領域を囲むように前記半導体チップのエッジ部近傍の層間絶縁膜内に形成されたシールリング部と、
前記シールリング部上に形成されたアルミ配線層と、
前記半導体チップの表面を覆うように前記シールリング部の上層に形成されたパッシベーション膜とを有する半導体装置であって、
前記パッシベーション膜は、前記層間絶縁膜の上面を露出する第１の開口部を有し、
前記シールリング部の最上層の上面は、前記アルミ配線層に覆われている
ことを特徴とする半導体装置。 - 請求項１または請求項２に記載の半導体装置であって、
前記半導体チップのダイシング領域において、前記層間絶縁膜は、前記シールリング部を囲む第２の開口部を有する
ことを特徴とする半導体装置。 - 半導体チップの回路形成領域を囲むように、前記半導体チップのエッジ部近傍に形成されたシールリング部と、
前記半導体チップの表面を覆うように前記シールリング部の上層に形成され、前記シールリング部の最上層の上面を露出する第１の開口部を有する第１のパッシベーション膜と、
前記第１の開口部に形成されたアルミ配線層と、
前記第１のパッシベーション膜および前記アルミ配線を覆うように形成され、前記第１のパッシベーション膜に対してエッチング選択性を有する第２のパッシベーション膜とを備え、
前記第２のパッシベーション膜は、前記第１のパッシベーション膜の上面を露出する第２の開口部を備える
ことを特徴とする半導体装置。 - 請求項１から請求項４のいずれかに記載の半導体装置であって、
前記シールリング部の最上層は銅である
ことを特徴とする半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002234387A JP4088120B2 (ja) | 2002-08-12 | 2002-08-12 | 半導体装置 |
| US10/360,799 US6753608B2 (en) | 2002-08-12 | 2003-02-10 | Semiconductor device with seal ring |
| KR10-2003-0009133A KR100479406B1 (ko) | 2002-08-12 | 2003-02-13 | 반도체 장치 |
| TW092107495A TWI224371B (en) | 2002-08-12 | 2003-04-02 | Semiconductor device |
| DE10316835A DE10316835A1 (de) | 2002-08-12 | 2003-04-11 | Halbleiterbaugruppe |
| CNB031104517A CN1316585C (zh) | 2002-08-12 | 2003-04-15 | 半导体器件 |
| CN2007100881748A CN101026120B (zh) | 2002-08-12 | 2003-04-15 | 半导体器件 |
| CNB2007100881733A CN100557788C (zh) | 2002-08-12 | 2003-04-15 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002234387A JP4088120B2 (ja) | 2002-08-12 | 2002-08-12 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007295277A Division JP4926918B2 (ja) | 2007-11-14 | 2007-11-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079596A true JP2004079596A (ja) | 2004-03-11 |
| JP4088120B2 JP4088120B2 (ja) | 2008-05-21 |
Family
ID=31492450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002234387A Expired - Lifetime JP4088120B2 (ja) | 2002-08-12 | 2002-08-12 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6753608B2 (ja) |
| JP (1) | JP4088120B2 (ja) |
| KR (1) | KR100479406B1 (ja) |
| CN (3) | CN1316585C (ja) |
| DE (1) | DE10316835A1 (ja) |
| TW (1) | TWI224371B (ja) |
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| US7939913B2 (en) | 2007-03-30 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2011097074A (ja) * | 2010-12-20 | 2011-05-12 | Yamaha Corp | 半導体ウェーハ及びその製造方法 |
| JP2011222939A (ja) * | 2010-03-24 | 2011-11-04 | Fujitsu Semiconductor Ltd | 半導体ウエハとその製造方法、及び半導体チップ |
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| JP2014027057A (ja) * | 2012-07-25 | 2014-02-06 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014057086A (ja) * | 2013-11-01 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
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| US9240386B2 (en) | 2012-01-17 | 2016-01-19 | Fujitsu Semiconductor Limited | Semiconductor device and process for producing semiconductor device |
| US9520440B2 (en) | 2014-06-19 | 2016-12-13 | Renesas Electronics Corporation | Imaging device and method of manufacturing the same |
| WO2017150343A1 (ja) * | 2016-03-03 | 2017-09-08 | 株式会社デンソー | 半導体装置 |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN100557788C (zh) | 2009-11-04 |
| KR20040014904A (ko) | 2004-02-18 |
| CN101026120B (zh) | 2012-03-07 |
| US6753608B2 (en) | 2004-06-22 |
| TW200402802A (en) | 2004-02-16 |
| CN101017800A (zh) | 2007-08-15 |
| CN101026120A (zh) | 2007-08-29 |
| US20040026785A1 (en) | 2004-02-12 |
| KR100479406B1 (ko) | 2005-03-31 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| RD04 | Notification of resignation of power of attorney |
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|
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| S531 | Written request for registration of change of domicile |
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