JP2695548B2 - 半導体装置 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は、冗長回路やプログラミ
ング等に使用される半導体ヒューズを有する半導体装置
に関する。
ング等に使用される半導体ヒューズを有する半導体装置
に関する。
【0002】
【従来の技術】従来より、冗長回路やプログラミング等
に使用される半導体ヒューズを有する半導体装置のヒュ
ーズ切断部周辺の構造は、ヒューズと半導体基板との間
の電気的ショートを防止するため、また、ヒューズ切断
部周辺から半導体素子内部に水分が侵入してしまうこと
を防止するために種々の工夫がされている。
に使用される半導体ヒューズを有する半導体装置のヒュ
ーズ切断部周辺の構造は、ヒューズと半導体基板との間
の電気的ショートを防止するため、また、ヒューズ切断
部周辺から半導体素子内部に水分が侵入してしまうこと
を防止するために種々の工夫がされている。
【0003】従来の半導体ヒューズを有する半導体装置
を図3及び図4を用いて説明する。図3(a)は、従来
の半導体ヒューズを有する半導体装置の平面図である。
図3(b)は、従来の半導体ヒューズを有する半導体装
置のA−A断面図である。但し、図3(a)においては
図3(b)に示すパッシベーション膜7及び窒化膜9を
省略して示している。
を図3及び図4を用いて説明する。図3(a)は、従来
の半導体ヒューズを有する半導体装置の平面図である。
図3(b)は、従来の半導体ヒューズを有する半導体装
置のA−A断面図である。但し、図3(a)においては
図3(b)に示すパッシベーション膜7及び窒化膜9を
省略して示している。
【0004】p型半導体基板1にアイソレーション3が
形成されている。アイソレーション3は、図3(a)の
破線で示すように長方形形状に形成されている。アイソ
レーション3で画定された領域に形成されたn型エピタ
キシャル層2により、ヒューズ切断部が形成されてい
る。半導体基板1上にはSiO2 のフィールド酸化膜4
が形成されている。n型エピタキシャル層2上部のフィ
ールド酸化膜4上に、多結晶シリコンのヒューズ5が形
成されている。フィールド酸化膜4上及びヒューズ5上
にPSGの層間絶縁膜6が形成されている。層間絶縁膜
6上には、ヒューズ5上部が開口したヒューズ開口部を
除きパッシベーション膜7が形成されている。パッシベ
ーション膜7上面には、Si3 N4 の窒化膜9が形成さ
れている。
形成されている。アイソレーション3は、図3(a)の
破線で示すように長方形形状に形成されている。アイソ
レーション3で画定された領域に形成されたn型エピタ
キシャル層2により、ヒューズ切断部が形成されてい
る。半導体基板1上にはSiO2 のフィールド酸化膜4
が形成されている。n型エピタキシャル層2上部のフィ
ールド酸化膜4上に、多結晶シリコンのヒューズ5が形
成されている。フィールド酸化膜4上及びヒューズ5上
にPSGの層間絶縁膜6が形成されている。層間絶縁膜
6上には、ヒューズ5上部が開口したヒューズ開口部を
除きパッシベーション膜7が形成されている。パッシベ
ーション膜7上面には、Si3 N4 の窒化膜9が形成さ
れている。
【0005】半導体ヒューズを動作させるには、図3に
示すヒューズ5に、ヒューズ開口部上部からレーザ光等
を照射し、ヒューズ5を切断して配線の導通をオフさせ
る。このため、ヒューズ開口部は、ヒューズ5を切断し
やすいように、ヒューズ5上には層間絶縁膜6のみが形
成されている。このとき、切断されたヒューズ5がフィ
ールド酸化膜4をブレイクしてn型エピタキシャル層2
にまで達しヒューズ5とn型エピタキシャル層2がショ
ートしてしまうと、n型エピタキシャル層2に隣接した
n型エピタキシャル層2′に形成された素子とヒューズ
5との電位がショートしてしまう。これを防止するため
アイソレーション3が設けられている。
示すヒューズ5に、ヒューズ開口部上部からレーザ光等
を照射し、ヒューズ5を切断して配線の導通をオフさせ
る。このため、ヒューズ開口部は、ヒューズ5を切断し
やすいように、ヒューズ5上には層間絶縁膜6のみが形
成されている。このとき、切断されたヒューズ5がフィ
ールド酸化膜4をブレイクしてn型エピタキシャル層2
にまで達しヒューズ5とn型エピタキシャル層2がショ
ートしてしまうと、n型エピタキシャル層2に隣接した
n型エピタキシャル層2′に形成された素子とヒューズ
5との電位がショートしてしまう。これを防止するため
アイソレーション3が設けられている。
【0006】パッシベーション膜7上形成された窒化膜
9は、パッシベーション膜7の耐湿性が弱いことから、
半導体素子への水分の侵入を防ぎ耐湿性を向上させるた
めに形成されている。図4(a)は、他の従来の半導体
ヒューズを有する半導体装置の平面図である。図4
(b)は、他の従来の半導体ヒューズを有する半導体装
置のA−A断面図である。但し、図4(a)においては
図4(b)に示すパッシベーション膜7及び窒化膜9を
省略して示している。
9は、パッシベーション膜7の耐湿性が弱いことから、
半導体素子への水分の侵入を防ぎ耐湿性を向上させるた
めに形成されている。図4(a)は、他の従来の半導体
ヒューズを有する半導体装置の平面図である。図4
(b)は、他の従来の半導体ヒューズを有する半導体装
置のA−A断面図である。但し、図4(a)においては
図4(b)に示すパッシベーション膜7及び窒化膜9を
省略して示している。
【0007】半導体基板1上にSiO2 のフィールド酸
化膜4が形成されている。フィールド酸化膜4上に、多
結晶シリコンのヒューズ5が形成されている。フィール
ド酸化膜4上及びヒューズ5上にPSGの層間絶縁膜6
が形成されている。フィールド酸化膜4にコンタクト
し、ヒューズ5を挟んで[]形状に層間絶縁膜6に埋込
まれたAl層のガードリング8が形成されている。層間
絶縁膜6上及びガードリング8上部には、ヒューズ5周
囲のヒューズ開口部を除きパッシベーション膜7が形成
されている。パッシベーション膜7上部には、窒化膜9
が形成されている。
化膜4が形成されている。フィールド酸化膜4上に、多
結晶シリコンのヒューズ5が形成されている。フィール
ド酸化膜4上及びヒューズ5上にPSGの層間絶縁膜6
が形成されている。フィールド酸化膜4にコンタクト
し、ヒューズ5を挟んで[]形状に層間絶縁膜6に埋込
まれたAl層のガードリング8が形成されている。層間
絶縁膜6上及びガードリング8上部には、ヒューズ5周
囲のヒューズ開口部を除きパッシベーション膜7が形成
されている。パッシベーション膜7上部には、窒化膜9
が形成されている。
【0008】図4で示される半導体ヒューズも図3で示
されると同様にヒューズ開口部上部からレーザ光を照射
してヒューズ5を切断して用いる。図4で示される半導
体ヒューズは、ヒューズ開口部のパッシベーション膜7
が開口されて層間絶縁膜6が露出している部分から、層
間絶縁膜6を通して半導体素子内部に水分が侵入してし
まうことを防止するため、層間絶縁膜6にAl層のガー
ドリング8を形成して、ヒューズ開口部と半導体素子を
分離している。
されると同様にヒューズ開口部上部からレーザ光を照射
してヒューズ5を切断して用いる。図4で示される半導
体ヒューズは、ヒューズ開口部のパッシベーション膜7
が開口されて層間絶縁膜6が露出している部分から、層
間絶縁膜6を通して半導体素子内部に水分が侵入してし
まうことを防止するため、層間絶縁膜6にAl層のガー
ドリング8を形成して、ヒューズ開口部と半導体素子を
分離している。
【0009】
【発明が解決しようとする課題】しかしながら、図3に
示した従来の半導体装置のヒューズ構造では、ヒューズ
5の開口部から絶縁膜膜6及びその界面を伝わって水分
が侵入し、半導体素子内部のAl配線やトランジスタ等
(図示せず)を劣化させるという問題がある。図4に示
した従来の半導体装置では、層間絶縁膜6に吸収される
水分を防ぐことはできるが、層間絶縁膜6とフィールド
酸化膜4との界面を伝わって侵入する水分を防止するこ
とはできない。
示した従来の半導体装置のヒューズ構造では、ヒューズ
5の開口部から絶縁膜膜6及びその界面を伝わって水分
が侵入し、半導体素子内部のAl配線やトランジスタ等
(図示せず)を劣化させるという問題がある。図4に示
した従来の半導体装置では、層間絶縁膜6に吸収される
水分を防ぐことはできるが、層間絶縁膜6とフィールド
酸化膜4との界面を伝わって侵入する水分を防止するこ
とはできない。
【0010】また、図3又は図4に示した従来の半導体
装置は、耐湿性の強い窒化膜9が半導体素子領域上部に
形成されているが、ヒューズ開口部については形成され
ていない。従って、ヒューズ開口部の層間絶縁膜6とパ
ッシベーション膜7の境界が露出した状態であり、ヒュ
ーズ開口部を有する半導体装置の耐湿性強化には窒化膜
9が十分寄与していない。
装置は、耐湿性の強い窒化膜9が半導体素子領域上部に
形成されているが、ヒューズ開口部については形成され
ていない。従って、ヒューズ開口部の層間絶縁膜6とパ
ッシベーション膜7の境界が露出した状態であり、ヒュ
ーズ開口部を有する半導体装置の耐湿性強化には窒化膜
9が十分寄与していない。
【0011】さらに図3又は図4に示した従来の半導体
装置では、ヒューズ5切断時におけるダメージにより、
電気的ショートを発生させてしまうという問題がある。
本発明の目的は、半導体素子内部への水分の侵入を防止
し、また、ヒューズ切断時のダメージによる電気的ショ
ートの発生を防止した半導体装置を提供することにあ
る。
装置では、ヒューズ5切断時におけるダメージにより、
電気的ショートを発生させてしまうという問題がある。
本発明の目的は、半導体素子内部への水分の侵入を防止
し、また、ヒューズ切断時のダメージによる電気的ショ
ートの発生を防止した半導体装置を提供することにあ
る。
【0012】
【課題を解決するための手段】上記目的は、第1導電型
の半導体基板と、前記半導体基板に形成された第2導電
型のエピタキシャル層と、前記エピタキシャル層上に形
成されたフィールド酸化膜と、前記フィールド酸化膜上
に形成されたヒューズと、前記フィールド酸化膜上及び
前記ヒューズ上に形成された絶縁膜と、前記絶縁膜上に
形成され、前記ヒューズ上部が開口したヒューズ開口部
を有するパッシベーション膜とを備えた半導体装置にお
いて、前記ヒューズの形成領域の直下の領域を含む前記
エピタキシャル層を包囲し、前記半導体基板に達するア
イソレーションと、前記パッシベーション膜下であっ
て、前記ヒューズ開口部近傍の前記フィールド酸化膜及
び前記絶縁膜に埋め込み形成され、前記ヒューズ開口部
を取り囲むように形成され、前記アイソレーションと接
するように形成されたメタル層を有することを特徴とす
る半導体装置によって達成される。
の半導体基板と、前記半導体基板に形成された第2導電
型のエピタキシャル層と、前記エピタキシャル層上に形
成されたフィールド酸化膜と、前記フィールド酸化膜上
に形成されたヒューズと、前記フィールド酸化膜上及び
前記ヒューズ上に形成された絶縁膜と、前記絶縁膜上に
形成され、前記ヒューズ上部が開口したヒューズ開口部
を有するパッシベーション膜とを備えた半導体装置にお
いて、前記ヒューズの形成領域の直下の領域を含む前記
エピタキシャル層を包囲し、前記半導体基板に達するア
イソレーションと、前記パッシベーション膜下であっ
て、前記ヒューズ開口部近傍の前記フィールド酸化膜及
び前記絶縁膜に埋め込み形成され、前記ヒューズ開口部
を取り囲むように形成され、前記アイソレーションと接
するように形成されたメタル層を有することを特徴とす
る半導体装置によって達成される。
【0013】
【0014】
【作用】本発明によれば、半導体素子内部への水分の侵
入を防止でき、また、ヒューズ切断時のダメージによる
電気的ショートの発生を防止することができる。
入を防止でき、また、ヒューズ切断時のダメージによる
電気的ショートの発生を防止することができる。
【0015】
【実施例】本発明の第1の実施例による半導体装置を図
1を用いて説明する。図1(a)は、本発明の第1の実
施例による半導体ヒューズを有する半導体装置の平面図
である。図1(b)は、本発明の第1の実施例による半
導体ヒューズを有する半導体装置のA−A断面図であ
る。但し、図1(a)においては図1(b)に示すパッ
シベーション膜7及び窒化膜9を省略して示している。
1を用いて説明する。図1(a)は、本発明の第1の実
施例による半導体ヒューズを有する半導体装置の平面図
である。図1(b)は、本発明の第1の実施例による半
導体ヒューズを有する半導体装置のA−A断面図であ
る。但し、図1(a)においては図1(b)に示すパッ
シベーション膜7及び窒化膜9を省略して示している。
【0016】p型半導体基板1にアイソレーション3が
形成されている。アイソレーション3は、図1(a)の
破線で示すように長方形形状に形成され、アイソレーシ
ョン3により画定された領域に形成されたn型エピタキ
シャル層2により、ヒューズ切断部が形成されている。
n型エピタキシャル層2の周囲には、アイソレーション
3を介して隣接したn型エピタキシャル層2′に素子領
域が形成されている。
形成されている。アイソレーション3は、図1(a)の
破線で示すように長方形形状に形成され、アイソレーシ
ョン3により画定された領域に形成されたn型エピタキ
シャル層2により、ヒューズ切断部が形成されている。
n型エピタキシャル層2の周囲には、アイソレーション
3を介して隣接したn型エピタキシャル層2′に素子領
域が形成されている。
【0017】半導体基板1上にはSiO2 のフィールド
酸化膜4が形成されている。n型エピタキシャル層2上
部のフィールド酸化膜4上に、多結晶シリコンのヒュー
ズ5が形成されている。フィールド酸化膜4上及びヒュ
ーズ5上にPSGの層間絶縁膜6が形成されている。ア
イソレーション3とコンタクトし、アイソレーション3
上のフィールド酸化膜4及び層間絶縁膜6に図1(b)
に示すような形状に埋込まれ、図1(a)に示すよう
に、ヒューズ5と電気的に接触しないようにヒューズ5
を取囲むような形状でAl層のガードリング8が形成さ
れている。ガードリング8によりヒューズ開口部と素子
領域とが分離されている。層間絶縁膜6上及びガードリ
ング8上部には、ヒューズ5周囲のヒューズ開口部を除
きパッシベーション膜7が形成されている。パッシベー
ション膜7上部には、パッシベーション膜7全体をカバ
ーするようにヒューズ開口部端までSi3 N4 の窒化膜
9が形成されている。
酸化膜4が形成されている。n型エピタキシャル層2上
部のフィールド酸化膜4上に、多結晶シリコンのヒュー
ズ5が形成されている。フィールド酸化膜4上及びヒュ
ーズ5上にPSGの層間絶縁膜6が形成されている。ア
イソレーション3とコンタクトし、アイソレーション3
上のフィールド酸化膜4及び層間絶縁膜6に図1(b)
に示すような形状に埋込まれ、図1(a)に示すよう
に、ヒューズ5と電気的に接触しないようにヒューズ5
を取囲むような形状でAl層のガードリング8が形成さ
れている。ガードリング8によりヒューズ開口部と素子
領域とが分離されている。層間絶縁膜6上及びガードリ
ング8上部には、ヒューズ5周囲のヒューズ開口部を除
きパッシベーション膜7が形成されている。パッシベー
ション膜7上部には、パッシベーション膜7全体をカバ
ーするようにヒューズ開口部端までSi3 N4 の窒化膜
9が形成されている。
【0018】従来の半導体装置の半導体ヒューズでは、
Al層のガードリング8がフィールド酸化膜4の上部ま
でに止まり、半導体基板1にまでは到達していなかった
のに対して、本実施例の半導体装置の半導体ヒューズ
は、半導体基板1とコンタクトし、フィールド酸化膜4
及び層間絶縁膜6を貫くAl層のガードリング8を埋込
み形成したので、層間絶縁膜6に吸収された水分はもち
ろん、層間絶縁膜6とその下のフィールド酸化膜4との
界面からの水分の侵入をも遮断することができる。
Al層のガードリング8がフィールド酸化膜4の上部ま
でに止まり、半導体基板1にまでは到達していなかった
のに対して、本実施例の半導体装置の半導体ヒューズ
は、半導体基板1とコンタクトし、フィールド酸化膜4
及び層間絶縁膜6を貫くAl層のガードリング8を埋込
み形成したので、層間絶縁膜6に吸収された水分はもち
ろん、層間絶縁膜6とその下のフィールド酸化膜4との
界面からの水分の侵入をも遮断することができる。
【0019】このように、ヒューズ切断部と素子領域を
物理的に分離することにより、ヒューズ開口部から素子
領域への水分の侵入を防止し、半導体素子内部の耐湿性
の向上を図ることができる。また、p型半導体基板1に
形成されたn型エピタキシャル層2とp型半導体基板1
とを電気的に分離するためのアイソレーション3は、A
lのガードリング8とコンタクトしているので、ガード
リング8に電圧を印加することにより、ヒューズ切断時
におけるアイソレーション3の電気的分離の効果を向上
させている。例えば、P型アイソレーション3にコンタ
クトしているAlのガードリング8に最も低い負電位を
与えることにより、より強く素子分離を行うことができ
る。
物理的に分離することにより、ヒューズ開口部から素子
領域への水分の侵入を防止し、半導体素子内部の耐湿性
の向上を図ることができる。また、p型半導体基板1に
形成されたn型エピタキシャル層2とp型半導体基板1
とを電気的に分離するためのアイソレーション3は、A
lのガードリング8とコンタクトしているので、ガード
リング8に電圧を印加することにより、ヒューズ切断時
におけるアイソレーション3の電気的分離の効果を向上
させている。例えば、P型アイソレーション3にコンタ
クトしているAlのガードリング8に最も低い負電位を
与えることにより、より強く素子分離を行うことができ
る。
【0020】さらに、従来の半導体装置の半導体ヒュー
ズでは、パッシベーション膜7上部にのみ窒化膜9を形
成していたが、本実施例の半導体装置の半導体ヒューズ
は、パッシベーション膜7上部からヒューズ開口部とパ
ッシベーション膜7の接合部にまで窒化膜9を覆い被せ
て形成したので、ヒューズ開口部から素子領域への水分
の侵入が防止され、半導体素子内部の耐湿性の向上が図
られている。
ズでは、パッシベーション膜7上部にのみ窒化膜9を形
成していたが、本実施例の半導体装置の半導体ヒューズ
は、パッシベーション膜7上部からヒューズ開口部とパ
ッシベーション膜7の接合部にまで窒化膜9を覆い被せ
て形成したので、ヒューズ開口部から素子領域への水分
の侵入が防止され、半導体素子内部の耐湿性の向上が図
られている。
【0021】本発明の第2の実施例による半導体装置を
図2を用いて説明する。本実施例の半導体装置は、半導
体基板1に形成されたガードリング8とコンタクトする
アイソレーション3がU溝アイソレーションであること
を特徴とする。U溝アイソレーションは、例えば、n型
エピタキシャル層2が形成されたp型半導体基板1に方
向性エッチングを施し、p型半導体基板にまで達するU
型の溝を形成し、その溝を多結晶シリコン等の絶縁物で
埋込んで形成したものである。
図2を用いて説明する。本実施例の半導体装置は、半導
体基板1に形成されたガードリング8とコンタクトする
アイソレーション3がU溝アイソレーションであること
を特徴とする。U溝アイソレーションは、例えば、n型
エピタキシャル層2が形成されたp型半導体基板1に方
向性エッチングを施し、p型半導体基板にまで達するU
型の溝を形成し、その溝を多結晶シリコン等の絶縁物で
埋込んで形成したものである。
【0022】本実施例の半導体装置も、第1の実施例と
同様に層間絶縁膜6に吸収された水分はもちろん、層間
絶縁膜6とその下のフィールド酸化膜4との界面からの
水分の侵入をも遮断することができる。さらに、パッシ
ベーション膜7上部からヒューズ開口部とパッシベーシ
ョン膜7の接合部にまで窒化膜9を覆い被せて形成した
ので、ヒューズ開口部から素子領域への水分の侵入が防
止され、半導体素子内部の耐湿性の向上が図られてい
る。
同様に層間絶縁膜6に吸収された水分はもちろん、層間
絶縁膜6とその下のフィールド酸化膜4との界面からの
水分の侵入をも遮断することができる。さらに、パッシ
ベーション膜7上部からヒューズ開口部とパッシベーシ
ョン膜7の接合部にまで窒化膜9を覆い被せて形成した
ので、ヒューズ開口部から素子領域への水分の侵入が防
止され、半導体素子内部の耐湿性の向上が図られてい
る。
【0023】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、ヒュー
ズ5の材料として多結晶シリコンを用いたが、他の材
料、例えばAlを用いてもよい。
が可能である。例えば、上記実施例においては、ヒュー
ズ5の材料として多結晶シリコンを用いたが、他の材
料、例えばAlを用いてもよい。
【0024】
【発明の効果】以上の通り、本発明によれば、半導体素
子内部への水分の侵入を防止し、また、ヒューズ切断時
のダメージによる電気的ショートの発生を防止した半導
体装置を実現でき、半導体装置の耐湿性の向上、ひいて
は品質向上に大きく寄与することができる。
子内部への水分の侵入を防止し、また、ヒューズ切断時
のダメージによる電気的ショートの発生を防止した半導
体装置を実現でき、半導体装置の耐湿性の向上、ひいて
は品質向上に大きく寄与することができる。
【図1】本発明の第1の実施例による半導体装置を示す
図である。
図である。
【図2】本発明の第2の実施例による半導体装置を示す
図である。
図である。
【図3】従来の半導体装置を示す図である。
【図4】他の従来の半導体装置を示す図である。
1…Si基板 2…n型エピタキシャル層 2′…n型エピタキシャル層 3…アイソレーション 4…フィールド酸化膜 5…ヒューズ 6…層間絶縁膜 7…パッシベーション膜 8…ガードリング層 9…窒化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−128640(JP,A) 特開 平2−215149(JP,A) 特開 昭60−113944(JP,A) 特開 昭60−98664(JP,A) 特開 平2−271555(JP,A) 特開 昭58−63148(JP,A) 特開 昭59−956(JP,A)
Claims (1)
- 【請求項1】 第1導電型の半導体基板と、前記半導体
基板に形成された第2導電型のエピタキシャル層と、前
記エピタキシャル層上に形成されたフィールド酸化膜
と、前記フィールド酸化膜上に形成されたヒューズと、
前記フィールド酸化膜上及び前記ヒューズ上に形成され
た絶縁膜と、前記絶縁膜上に形成され、前記ヒューズ上
部が開口したヒューズ開口部を有するパッシベーション
膜とを備えた半導体装置において、前記ヒューズの形成領域の直下の領域を含む前記エピタ
キシャル層を包囲し、前記半導体基板に達するアイソレ
ーションと、 前記パッシベーション膜下であって、前記ヒューズ開口
部近傍の前記フィールド酸化膜及び前記絶縁膜に埋め込
み形成され、前記ヒューズ開口部を取り囲むように形成
され、前記アイソレーションと接するように形成された
メタル層を有することを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3224207A JP2695548B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体装置 |
KR1019920016056A KR960013037B1 (ko) | 1991-09-04 | 1992-09-03 | 휴즈가 있는 반도체장치 |
EP92307992A EP0531128B1 (en) | 1991-09-04 | 1992-09-03 | Semiconductor device with fuse |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3224207A JP2695548B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0563091A JPH0563091A (ja) | 1993-03-12 |
JP2695548B2 true JP2695548B2 (ja) | 1997-12-24 |
Family
ID=16810204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3224207A Expired - Lifetime JP2695548B2 (ja) | 1991-09-04 | 1991-09-04 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5990537A (ja) |
EP (1) | EP0531128B1 (ja) |
JP (1) | JP2695548B2 (ja) |
KR (1) | KR960013037B1 (ja) |
DE (1) | DE69230359T2 (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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