JPS6098664A - 半導体記憶装置 - Google Patents
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- JPS6098664A JPS6098664A JP58206957A JP20695783A JPS6098664A JP S6098664 A JPS6098664 A JP S6098664A JP 58206957 A JP58206957 A JP 58206957A JP 20695783 A JP20695783 A JP 20695783A JP S6098664 A JPS6098664 A JP S6098664A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えは絶縁ゲート型電界効果トランジスタ
（以下、ＭＯ８Ｔと称する）を基本素子とする半導体メ
モリで、特に不良ピントを予備のスペアピント〜と置換
する所謂冗長機能伺きメモリにおいて、冗長回路で１６
．換されるデコーダおよび冗長回路からナトリウム等の
不純物がシリコン基板表面の５ｉ０２中に入り込み、前
記半導体メモリに誤動作をおよぼすことを防止するよう
にした半導体記憶装置に関するものである。
（以下、ＭＯ８Ｔと称する）を基本素子とする半導体メ
モリで、特に不良ピントを予備のスペアピント〜と置換
する所謂冗長機能伺きメモリにおいて、冗長回路で１６
．換されるデコーダおよび冗長回路からナトリウム等の
不純物がシリコン基板表面の５ｉ０２中に入り込み、前
記半導体メモリに誤動作をおよぼすことを防止するよう
にした半導体記憶装置に関するものである。
従来、この４ｍの装置として第１図に示すものがあった
。この図において、１はマトリックス状に配置されたメ
モリセル７レイ、２はアドレス人カイ３号ＡＯ−ｋ、、
１−ＩＣｍ≧１）を受けて２１Ｔ１本の行選択信号を得
る行デコーダ、３はＡ、ｒ、−Ａｎを受けて２Ｎ本（ｎ
−ｍ＝Ｎとするンの列選択信号を得る列デコーダを示し
ている。なお、メモリ素子の（賎能として必要な他の信
号については、この発明の本節には関係しないので説明
を省いている。
。この図において、１はマトリックス状に配置されたメ
モリセル７レイ、２はアドレス人カイ３号ＡＯ−ｋ、、
１−ＩＣｍ≧１）を受けて２１Ｔ１本の行選択信号を得
る行デコーダ、３はＡ、ｒ、−Ａｎを受けて２Ｎ本（ｎ
−ｍ＝Ｎとするンの列選択信号を得る列デコーダを示し
ている。なお、メモリ素子の（賎能として必要な他の信
号については、この発明の本節には関係しないので説明
を省いている。
このように配置されたメモリにおいて、メモリセルアレ
イ１内で製造上の欠陥により、例えはｌピント、１行あ
るいは１列の不良ビットが存在して製造歩留りを低下さ
せることはよく知られている。冗長機能付きメモリは、
第１図に示した予備の行４と予備の行デコーダ５．およ
び予備の列６と予備の列デコーダＩを配置したもので、
不良のビットがメモリのウェハテスト時に検出されたら
、その選択された行または列を不活性にし、前記選択信
号で活性化する行デコーダ２とそれに接続された予備の
行４１列デコーダ３とそれに接続された予備の列６に置
換し、不良をなくすものである。
イ１内で製造上の欠陥により、例えはｌピント、１行あ
るいは１列の不良ビットが存在して製造歩留りを低下さ
せることはよく知られている。冗長機能付きメモリは、
第１図に示した予備の行４と予備の行デコーダ５．およ
び予備の列６と予備の列デコーダＩを配置したもので、
不良のビットがメモリのウェハテスト時に検出されたら
、その選択された行または列を不活性にし、前記選択信
号で活性化する行デコーダ２とそれに接続された予備の
行４１列デコーダ３とそれに接続された予備の列６に置
換し、不良をなくすものである。
この不良ピントを不活性にする方法および、各予備の行
および列デコーダ５．１を活性化する方法として、内蔵
したヒユーズを電気的にあるいはレーザ光で切断するこ
とが知られている。上記ヒユーズを電気的あるいはレー
ザ光により切断する場合、上記ヒユーズ下のＳｊＯ，膜
がダメージを受げ、上記５ｉｎ２膜中に入り込んだナト
リウムのような可動イオンが、メモリの回路動作に悪影
響をおよは丁可能性がある◇ このような可動イオンの影響を避けるため、従来、第２
図、第３図に示すようなガードリング構造ですべてのヒ
ユーズを覆っていた。
および列デコーダ５．１を活性化する方法として、内蔵
したヒユーズを電気的にあるいはレーザ光で切断するこ
とが知られている。上記ヒユーズを電気的あるいはレー
ザ光により切断する場合、上記ヒユーズ下のＳｊＯ，膜
がダメージを受げ、上記５ｉｎ２膜中に入り込んだナト
リウムのような可動イオンが、メモリの回路動作に悪影
響をおよは丁可能性がある◇ このような可動イオンの影響を避けるため、従来、第２
図、第３図に示すようなガードリング構造ですべてのヒ
ユーズを覆っていた。
第２図は半導体記憶装置の平面図であり、第３図は第２
図のｔｎ−ｎｔ線による断面図である。第２図、第３図
において、８は多結晶シリコンで作られたヒユーズ、９
は正の電圧を発生する電圧源に接続されたＮ 不純物拡
散層、１０は前記ヒユーズ８とデコーダ部のトランジス
タを結ぶアルミニウム配線、１１は負の電圧を発生する
電圧源に接続された多結晶シリコン、１２はＰ形シリコ
ン基板（以下単に基板という）、１３は８７０．膜であ
り、１４は前記アルミニウム配線１０と多結晶シリコン
からなるヒユーズ８のコンタクトを示す。
図のｔｎ−ｎｔ線による断面図である。第２図、第３図
において、８は多結晶シリコンで作られたヒユーズ、９
は正の電圧を発生する電圧源に接続されたＮ 不純物拡
散層、１０は前記ヒユーズ８とデコーダ部のトランジス
タを結ぶアルミニウム配線、１１は負の電圧を発生する
電圧源に接続された多結晶シリコン、１２はＰ形シリコ
ン基板（以下単に基板という）、１３は８７０．膜であ
り、１４は前記アルミニウム配線１０と多結晶シリコン
からなるヒユーズ８のコンタクトを示す。
次に動作について説明する。ヒユーズ８を電気的あるい
はレーザ光により切断した候、切断した上記ヒユーズ８
からヒユーズ８下のＳｉＯ２膜１３中に日工動イオンが
入り込み、前記μＳ動イオンは５ｉ０２膜１３．基板１
２の５ｉ０２ Ｓｉ界面を拡散する。従来、前記可動イ
オンにより半導体メモ０すが誤動作を起こさないように
Ｎ＋不純物拡散層９には正の電圧を、多結晶シリコン１
１および基板１２には負の電圧を各々与え、負に帯電し
た口ｆ動イオンは前記Ｎ 不純物拡散層９で捕獲し、Ｎ
＋不純物拡散層９近くまで移動しＮ 不純物拡散層９に
加えられた正の電圧に反発し、基＆１２中忙入り込んだ
正に帯電した可動イオンは、基板１２に加えられた負の
電圧で吸収し、Ｎ＋不純物拡散層９かうなるＵ字型領域
の外側までＳｉ −８ｉＯｚ界面を移動した正に帯電し
た可動イオンは多結晶シリコン１１で捕獲する方法を用
いていた。
はレーザ光により切断した候、切断した上記ヒユーズ８
からヒユーズ８下のＳｉＯ２膜１３中に日工動イオンが
入り込み、前記μＳ動イオンは５ｉ０２膜１３．基板１
２の５ｉ０２ Ｓｉ界面を拡散する。従来、前記可動イ
オンにより半導体メモ０すが誤動作を起こさないように
Ｎ＋不純物拡散層９には正の電圧を、多結晶シリコン１
１および基板１２には負の電圧を各々与え、負に帯電し
た口ｆ動イオンは前記Ｎ 不純物拡散層９で捕獲し、Ｎ
＋不純物拡散層９近くまで移動しＮ 不純物拡散層９に
加えられた正の電圧に反発し、基＆１２中忙入り込んだ
正に帯電した可動イオンは、基板１２に加えられた負の
電圧で吸収し、Ｎ＋不純物拡散層９かうなるＵ字型領域
の外側までＳｉ −８ｉＯｚ界面を移動した正に帯電し
た可動イオンは多結晶シリコン１１で捕獲する方法を用
いていた。
従来の半導体記憶装置は上記のように構成されているが
、一方、半導体記憶装置の集積度は年々向上しており、
前記半導体記憶装置の前記可動イオンによる誤動作を低
減するため、前記可動イオンに対し、より完全なガード
リングを作る必要があったが、半導体記憶装置の集積度
向上の意味から、前記ガードリングの前記可動イオンに
対する実効長および面積を増やすことはできず、切断後
のヒユーズ８から前記ヒユーズ８下の５ｉＯｚ中に侵入
する可動イオンに対する従来構造のガードリンクでは前
記口」動イオンにより半導体記憶装置が誤動作を起こす
恐れがあった。
、一方、半導体記憶装置の集積度は年々向上しており、
前記半導体記憶装置の前記可動イオンによる誤動作を低
減するため、前記可動イオンに対し、より完全なガード
リングを作る必要があったが、半導体記憶装置の集積度
向上の意味から、前記ガードリングの前記可動イオンに
対する実効長および面積を増やすことはできず、切断後
のヒユーズ８から前記ヒユーズ８下の５ｉＯｚ中に侵入
する可動イオンに対する従来構造のガードリンクでは前
記口」動イオンにより半導体記憶装置が誤動作を起こす
恐れがあった。
この発明は、上記の欠点を除去するためＫなされたもの
で、基板表面に垂直で非導電性物質で埋められた溝（グ
ループ）の周辺ＫＮ＋不純物拡散層を拡散したガードリ
ングと、このガードリングを囲むように基板表面に垂直
な溝（グループ）Ｋ形成された多結晶シリコンと酸化膜
の二層構造からなるガードリングの二重にガードリング
を！ｉｉ成し、２次元的には従来構造のガードリングと
面積が同じでもグループ構造によりＩｊＪ動イオンを捕
獲する距離および面積が実効的に大きなガードリングと
し、前記口」動イオンをより完全に吸収し、半導体記憶
装置の誤動作を低減する装置を提供することを目的とす
るものである。
で、基板表面に垂直で非導電性物質で埋められた溝（グ
ループ）の周辺ＫＮ＋不純物拡散層を拡散したガードリ
ングと、このガードリングを囲むように基板表面に垂直
な溝（グループ）Ｋ形成された多結晶シリコンと酸化膜
の二層構造からなるガードリングの二重にガードリング
を！ｉｉ成し、２次元的には従来構造のガードリングと
面積が同じでもグループ構造によりＩｊＪ動イオンを捕
獲する距離および面積が実効的に大きなガードリングと
し、前記口」動イオンをより完全に吸収し、半導体記憶
装置の誤動作を低減する装置を提供することを目的とす
るものである。
以下、この発明の一実施例を図面について説明する。
第４図はこの発明の一実施例を示すガードリングを備え
た冗長回路または冗長回路で置換される回路の半導体記
憶装置のヒユーズ部分の平面図を示し、第５図は第４図
のＶ−■線による断面図を示す。なお、第４図、第５図
において、第２図。
た冗長回路または冗長回路で置換される回路の半導体記
憶装置のヒユーズ部分の平面図を示し、第５図は第４図
のＶ−■線による断面図を示す。なお、第４図、第５図
において、第２図。
第３図と同一または相当部分は同じ符号で示されている
。第４図、第５図において、１５は前記基板１２０表面
に垂直な第１の溝（以下第１のＵグループという）で、
非導電性物質である５ｉｎ２１６が埋め込まれる。９は
前記基板１２の第１のＵグループ１５に相当する部分を
エツチング除去した後、第１のＵグルー７１５を拡散し
たＮ 不純物拡散層である。１Ｔは前記基板１２の表面
に垂直な第２の溝（以下あ２のＵグループという）で、
この第２のＵグループ１１内には多結晶シリコン１１お
よび非導電性物質である５ｉ０２膜１８が堆積される。
。第４図、第５図において、１５は前記基板１２０表面
に垂直な第１の溝（以下第１のＵグループという）で、
非導電性物質である５ｉｎ２１６が埋め込まれる。９は
前記基板１２の第１のＵグループ１５に相当する部分を
エツチング除去した後、第１のＵグルー７１５を拡散し
たＮ 不純物拡散層である。１Ｔは前記基板１２の表面
に垂直な第２の溝（以下あ２のＵグループという）で、
この第２のＵグループ１１内には多結晶シリコン１１お
よび非導電性物質である５ｉ０２膜１８が堆積される。
切断後のヒユーズ８からヒユーズ８下のＳｉＯ□膜１３
中へ入り込みＳｉ −ＳｉＯ２界面を移動する可動イオ
ンに対し、Ｎ 不純物拡散層９および第１のＵグループ
１５の５ｉ０２１６で第１のガードリングが形成され、
第２のＵグループ１フの多結晶シリコン１１と５ｉＯｚ
膜１Ｂで第２のガードリングが形成され、すべてのヒユ
ーズ８は前記二重のガードリングで覆われている。ここ
で、多結晶シリコン１１および基板１２は負の電圧を発
生する電源に接続され、Ｎ＋不純物拡散層９は正の電圧
を発生する電源へ接続されている。
中へ入り込みＳｉ −ＳｉＯ２界面を移動する可動イオ
ンに対し、Ｎ 不純物拡散層９および第１のＵグループ
１５の５ｉ０２１６で第１のガードリングが形成され、
第２のＵグループ１フの多結晶シリコン１１と５ｉＯｚ
膜１Ｂで第２のガードリングが形成され、すべてのヒユ
ーズ８は前記二重のガードリングで覆われている。ここ
で、多結晶シリコン１１および基板１２は負の電圧を発
生する電源に接続され、Ｎ＋不純物拡散層９は正の電圧
を発生する電源へ接続されている。
次に、この発明において、冗長回路あるいは冗長回路で
置換される回路の電気的あるいはレーザ光により切ｌＯ
［されたヒユーズ８から、ヒユーズ８の切断時にダメー
ジを受けたヒユーズ８下の５ｉＯｚ膜１３中に、正また
は負に帯電した口■動イオンが侵入し、Ｓｉ ＳｉＯ２
界而を前記可動イオンが移動する場合の前記口」動イオ
ンに対するこの発明のガードリングの作用圧ついて説明
する。
置換される回路の電気的あるいはレーザ光により切ｌＯ
［されたヒユーズ８から、ヒユーズ８の切断時にダメー
ジを受けたヒユーズ８下の５ｉＯｚ膜１３中に、正また
は負に帯電した口■動イオンが侵入し、Ｓｉ ＳｉＯ２
界而を前記可動イオンが移動する場合の前記口」動イオ
ンに対するこの発明のガードリングの作用圧ついて説明
する。
Ｎ＋不純物拡散層９には正の電圧が、多結晶シリコン１
１および基板１２には負の電圧が与えられている。ナト
リウムイオンのよ５な正に帯電した可動イオンが、レー
ザ光あるいは電気的に切Ｗ［されたポリシリコンからな
るヒユーズ８から、ヒユーズ８の切断時にダメージを受
けたヒユーズ８下の５ｉｎ２膜１３中に入り込み、５ｉ
−ＳｉＯ２界面を拡散する場合、Ｎ＋不純物拡散層９に
加えられた正の電圧に反発し、Ｎ＋不純物拡散）ｆ１９
近傍から基板１２中へ入り込んだ前記正に帯電した可動
イオンは基板１２に加えられた負の電圧で吸収される。
１および基板１２には負の電圧が与えられている。ナト
リウムイオンのよ５な正に帯電した可動イオンが、レー
ザ光あるいは電気的に切Ｗ［されたポリシリコンからな
るヒユーズ８から、ヒユーズ８の切断時にダメージを受
けたヒユーズ８下の５ｉｎ２膜１３中に入り込み、５ｉ
−ＳｉＯ２界面を拡散する場合、Ｎ＋不純物拡散層９に
加えられた正の電圧に反発し、Ｎ＋不純物拡散）ｆ１９
近傍から基板１２中へ入り込んだ前記正に帯電した可動
イオンは基板１２に加えられた負の電圧で吸収される。
また、Ｎ 不純物拡散層９よりなる第１のガードリング
の外側まで５ｉ−ＳｉＯ２界面を拡散する正に帯電した
可動イオンは、Ｕグループ構造により前記正に帯電した
同動イオンを捕獲する距離および面積が実効的に大きな
多結晶シリコン１１で捕獲する。一方、負に帯電した″
可動イオンが５ｉ−ＳｉＯ２界面を移動する場合も、前
記負に帯電した可動イオンを捕獲する距離および面積の
大きなＮ＋不純物拡散領域９で前記負に帯電した可動イ
オンを捕獲する。
の外側まで５ｉ−ＳｉＯ２界面を拡散する正に帯電した
可動イオンは、Ｕグループ構造により前記正に帯電した
同動イオンを捕獲する距離および面積が実効的に大きな
多結晶シリコン１１で捕獲する。一方、負に帯電した″
可動イオンが５ｉ−ＳｉＯ２界面を移動する場合も、前
記負に帯電した可動イオンを捕獲する距離および面積の
大きなＮ＋不純物拡散領域９で前記負に帯電した可動イ
オンを捕獲する。
第４図、第５図の実施例においては、ヒユーズ８の周囲
に、まずＳｉｎ、 １６およびＮ 不純物拡散層９より
なる第１のガードリングを配置し、前記第１のガードリ
ングの外側に多結晶シリコン１１および５ｉ０２膜１８
よりなるＭ２のガードリングを配置し、Ｎ 不純物拡散
層９に正の電圧を加え、多結晶シリコン１１および基板
１２へ負の電圧を加えている。しかし、多結晶シリコン
からなるヒユーズ８の周囲に、まず第２のＵグループ１
１の多結晶シリコン１１および５ｉ０２膜１８よりなる
ガードリングを配置し、このガードリングの外側に第１
のＵグループ１５の５ｉｎ２１６およびＮ＋不純物拡散
ノー９よりなるガードリングを配置し、Ｎ＋不純物拡散
層９に正の電圧を加え、前記多結晶シリコン１１に、負
の電圧を加え、基板１２に正の電圧を加えても、上記相
対的に位置が入れ換わったガードリングの各々が切断さ
れた多結晶シリコンからなるヒユーズ８からヒユーズ８
の切断時にダメージを受けた５１０２膜１３中に入り込
み、５ｉ−８ｉ０２界面を移動する正または負に帯電し
たμ１動イオンを捕獲することは明白である。
に、まずＳｉｎ、 １６およびＮ 不純物拡散層９より
なる第１のガードリングを配置し、前記第１のガードリ
ングの外側に多結晶シリコン１１および５ｉ０２膜１８
よりなるＭ２のガードリングを配置し、Ｎ 不純物拡散
層９に正の電圧を加え、多結晶シリコン１１および基板
１２へ負の電圧を加えている。しかし、多結晶シリコン
からなるヒユーズ８の周囲に、まず第２のＵグループ１
１の多結晶シリコン１１および５ｉ０２膜１８よりなる
ガードリングを配置し、このガードリングの外側に第１
のＵグループ１５の５ｉｎ２１６およびＮ＋不純物拡散
ノー９よりなるガードリングを配置し、Ｎ＋不純物拡散
層９に正の電圧を加え、前記多結晶シリコン１１に、負
の電圧を加え、基板１２に正の電圧を加えても、上記相
対的に位置が入れ換わったガードリングの各々が切断さ
れた多結晶シリコンからなるヒユーズ８からヒユーズ８
の切断時にダメージを受けた５１０２膜１３中に入り込
み、５ｉ−８ｉ０２界面を移動する正または負に帯電し
たμ１動イオンを捕獲することは明白である。
なお、第４図、第５図において、多結晶シリコン１１よ
りなる第２のＵグループ１１の外側の絶縁物、および第
１のＵグループ１５を埋める絶縁物として、いずれも５
ｉ０２を用いているが、５ｉｆｔのかわりにＳ ｉｓ
Ｎ４ 、Ｔａｘ Ｏｓ 等の絶縁物を用いても前記絶縁
物と多結晶シリコン１１よりなる第２のＵグループおよ
びＮ＋不純物拡散層９と前記絶縁物よりなる第１のＵグ
ループが、前記正または負に帯電した可動イオンのガー
ドリングとして働くことは明らかである。
りなる第２のＵグループ１１の外側の絶縁物、および第
１のＵグループ１５を埋める絶縁物として、いずれも５
ｉ０２を用いているが、５ｉｆｔのかわりにＳ ｉｓ
Ｎ４ 、Ｔａｘ Ｏｓ 等の絶縁物を用いても前記絶縁
物と多結晶シリコン１１よりなる第２のＵグループおよ
びＮ＋不純物拡散層９と前記絶縁物よりなる第１のＵグ
ループが、前記正または負に帯電した可動イオンのガー
ドリングとして働くことは明らかである。
また、上記実施例ではＰ形のシリコン基板１２を用いた
が、Ｎ形のシリコン基板を用いた場合、第４図２ｍ５図
のＮ＋不純物拡散層９のかわりにＰ＋不純物拡散層を用
い、前記Ｐ＋不純物拡散１ｆＡに負の電圧を加え、多結
晶シリコン１１に正の電圧を加え、Ｎ形のシリコン基板
に正の電圧を加えれは、前記絶縁物と多結晶シリコン１
１よりなる第２のＵグループ１７およびＰ 不純物拡散
層と前記絶縁物よりなる第１のＵグループ１５が、前記
正または負に帯電したロエ動イオンのガードリングとし
て働くことは明らかである。
が、Ｎ形のシリコン基板を用いた場合、第４図２ｍ５図
のＮ＋不純物拡散層９のかわりにＰ＋不純物拡散層を用
い、前記Ｐ＋不純物拡散１ｆＡに負の電圧を加え、多結
晶シリコン１１に正の電圧を加え、Ｎ形のシリコン基板
に正の電圧を加えれは、前記絶縁物と多結晶シリコン１
１よりなる第２のＵグループ１７およびＰ 不純物拡散
層と前記絶縁物よりなる第１のＵグループ１５が、前記
正または負に帯電したロエ動イオンのガードリングとし
て働くことは明らかである。
以上詳細に説明したように１この発明は、冗長回路およ
び冗長回路と置換される回路の多結晶シリコンからなる
ヒユーズを取り囲むように、Ｕグループ構造の第１．第
２のガードリングを２重給造に形成したので、ヒユーズ
の切断時にヒユーズ下の絶縁膜に入り込んだ１動イオン
を的確に捕獲することができ、誤動作を低減した半導体
記憶装置が得られる利点がある。
び冗長回路と置換される回路の多結晶シリコンからなる
ヒユーズを取り囲むように、Ｕグループ構造の第１．第
２のガードリングを２重給造に形成したので、ヒユーズ
の切断時にヒユーズ下の絶縁膜に入り込んだ１動イオン
を的確に捕獲することができ、誤動作を低減した半導体
記憶装置が得られる利点がある。
第１図はこの発明の基となる冗長機能付きメモリのブロ
ック図、第２図は冗長回路および冗長回路で置換される
回路の待にポリシリコンからなるヒユーズおよび切断後
のしユーズからヒユーズ下のＳｉｎ、へ混入する可動イ
オンを捕獲する従来のガードリング部分の平面図、第３
図は第２図の■−■断面図、第４図、第５図はこの発明
の一実施例を示すもので、冗長回路および冗長回路で置
換される回路の特にポリシリコンからなるヒユーズおよ
び切断後のヒユーズからヒユーズ下の５ｉｎ２へ混入す
るロエ動イオンを捕獲するガードリング部分の平面図、
およびｖ−■断面図である。 図中、８はヒユーズ、９はＮ 不純物拡散層、１０はア
ルミニウム配線、１１は多結晶シリコン、１２はＰ形シ
リコン基板、１３は５ｉ０２膜、１４はフンタクト、１
５は第１のＵグループ、１６は５ｊＯｚ、１７は第２の
Ｕグループ、１８は５ｉ０２膜である。 代理人 大岩増雄 （ほか２名） 第１図 Ａｏ Ａｍ−＋ 第 ２ 図 第３図 ３、補正をする者 事件との関係 士、１′許出願人 ｆ１− 所 東京都千−代田区丸の山王丁目２番３お名
称 （６０１）三菱電機株式会社 代表者片１１１仁八部 ４代工（１１人 住 所 東京都千代田区丸の内二丁１−１２番３号明細
書の発明の詳細な説明の欄＝写γ其欝血砺； ６、補正の内容 （１）明細書第４頁７行の「行デコーダ２」を、「予Ｕ
ｔｉの行デコーダ５」と補正する。 （２）同じく第４頁８行の「列デコーダ３」を、「予備
の列デコーダ７」と補止する。 （３〕 同じく第６頁７行の「Ｕ字型領域」を、「ガー
ドリング」と補正する。 （４）同じく第８頁１０行の［第１のＵグループ１５を
」を、「第１のＵグループ］５に」と補正する。 以上
ック図、第２図は冗長回路および冗長回路で置換される
回路の待にポリシリコンからなるヒユーズおよび切断後
のしユーズからヒユーズ下のＳｉｎ、へ混入する可動イ
オンを捕獲する従来のガードリング部分の平面図、第３
図は第２図の■−■断面図、第４図、第５図はこの発明
の一実施例を示すもので、冗長回路および冗長回路で置
換される回路の特にポリシリコンからなるヒユーズおよ
び切断後のヒユーズからヒユーズ下の５ｉｎ２へ混入す
るロエ動イオンを捕獲するガードリング部分の平面図、
およびｖ−■断面図である。 図中、８はヒユーズ、９はＮ 不純物拡散層、１０はア
ルミニウム配線、１１は多結晶シリコン、１２はＰ形シ
リコン基板、１３は５ｉ０２膜、１４はフンタクト、１
５は第１のＵグループ、１６は５ｊＯｚ、１７は第２の
Ｕグループ、１８は５ｉ０２膜である。 代理人 大岩増雄 （ほか２名） 第１図 Ａｏ Ａｍ−＋ 第 ２ 図 第３図 ３、補正をする者 事件との関係 士、１′許出願人 ｆ１− 所 東京都千−代田区丸の山王丁目２番３お名
称 （６０１）三菱電機株式会社 代表者片１１１仁八部 ４代工（１１人 住 所 東京都千代田区丸の内二丁１−１２番３号明細
書の発明の詳細な説明の欄＝写γ其欝血砺； ６、補正の内容 （１）明細書第４頁７行の「行デコーダ２」を、「予Ｕ
ｔｉの行デコーダ５」と補正する。 （２）同じく第４頁８行の「列デコーダ３」を、「予備
の列デコーダ７」と補止する。 （３〕 同じく第６頁７行の「Ｕ字型領域」を、「ガー
ドリング」と補正する。 （４）同じく第８頁１０行の［第１のＵグループ１５を
」を、「第１のＵグループ］５に」と補正する。 以上
Claims (1)
- 【特許請求の範囲】 （１１冗長回路およびこの冗長回路と置換される回路の
多結晶シリフンで形成されたヒユーズを取り囲むように
配置され、非導電性物質で埋められたシリコン基板表面
に形成された第１のＭ、前記第１の溝の周囲に前記＠ｉ
の溝の内部から前記シリコン基板の導ｌｉ型と反対の導
電型の不純物を拡散した不純物拡散層からなる第１のガ
ードリング、前記シリコン基＆表面に形成された第２の
溝、この第２の溝の内部をこの溝に沿って一様の厚さに
堆積した非導電性物質）Ｖ４．前記第２の溝を埋めるよ
うに前記非４屯性物質上に堆積した多結晶シリコン層か
らなる第２のガードリングを備え、前記第１．第２のガ
ードリングのうち一方を内側に他方を外側にした２重構
造とし、前記不純物拡散層に、この不純物拡散層中の不
純物と引き合う極性の電圧を加え、前記多結晶シリコン
には前記不純物拡散層に加えた電圧の極性と反対の極性
の電圧を加え、前記シリコン基板には前記多結晶シリコ
ンに加えた電圧の極性と同じ極性の電圧を加えるＪ＋１
を成としたことを特徴とする半導体記憶装置。 （２） シリコン基板表面に形成された溝内に堆積する
非導電性物質として５ｉｎ２を用いたことを特徴とする
特許請求の範囲第（１１項記載の半導体記憶装置。 （３） シリコン基板表面に形成された溝内に堆積する
非導電性物質としてＳｉ３Ｎ４を用（・たことを特徴と
する特許請求の範囲第（１）項記載の半導体記憶装置。 （４） シリコン基板表面に形成された溝内に堆積する
非導電性物質としてＴａ２ ｏ、を用Ｌ・たことを特徴
とする特許請求の範囲第（１１項記載の半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206957A JPS6098664A (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58206957A JPS6098664A (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6098664A true JPS6098664A (ja) | 1985-06-01 |
Family
ID=16531808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58206957A Pending JPS6098664A (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098664A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245060A (ja) * | 1985-08-21 | 1987-02-27 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| EP0245014A2 (en) * | 1986-05-07 | 1987-11-11 | Advanced Micro Devices, Inc. | Seal structure for an integrated circuit |
| JPS6480037A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device |
| EP0750343A1 (de) * | 1995-06-23 | 1996-12-27 | Siemens Aktiengesellschaft | Schmelzsicherung mit ESD-Schutz |
| US5990537A (en) * | 1991-09-04 | 1999-11-23 | Fujitsu Limited | Semiconductor device with fuse |
-
1983
- 1983-11-02 JP JP58206957A patent/JPS6098664A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245060A (ja) * | 1985-08-21 | 1987-02-27 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| EP0245014A2 (en) * | 1986-05-07 | 1987-11-11 | Advanced Micro Devices, Inc. | Seal structure for an integrated circuit |
| US4764800A (en) * | 1986-05-07 | 1988-08-16 | Advanced Micro Devices, Inc. | Seal structure for an integrated circuit |
| JPS6480037A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device |
| US5990537A (en) * | 1991-09-04 | 1999-11-23 | Fujitsu Limited | Semiconductor device with fuse |
| EP0750343A1 (de) * | 1995-06-23 | 1996-12-27 | Siemens Aktiengesellschaft | Schmelzsicherung mit ESD-Schutz |
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