KR100500458B1 - 반도체 장치의 퓨즈박스 및 그 제조방법 - Google Patents

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Abstract

반도체 장치의 퓨즈박스(Fuse Box) 및 그 제조방법을 제공한다. 상기 퓨즈박스는 선택된 하나의 퓨즈 배선이 레이저 빔(Laser Beam)으로 조사되는 동안 그 배선 주변의 다른 인접한 퓨즈배선들에 주는 물리적 어텍을 최소화해주는 구조를 갖는다. 이를 위해서, 상기 퓨즈박스 및 그 제조방법은 반도체 기판 상에 덮인 퓨즈 완충재 및 그 완충재 상에 퓨즈 지지막을 형성하는 것을 포함한다. 상기 퓨즈 지지막의 상면에 인접한 두 개의 퓨즈 배선들이 배치되고, 상기 퓨즈 배선들을 감싸는 퓨즈 보호막을 퓨즈 지지막 상에 형성한다. 그리고, 상기 퓨즈 보호막 및 상기 퓨즈 지지막을 차례로 식각해서 상기 퓨즈 완충재를 노출시키는 퓨즈 방어홀이 상기 비트라인 배선들 사이에 배치된다. 다음으로, 상기 퓨즈 방어홀을 채우고 상기 퓨즈 보호막의 상면으로부터 돌출된 퓨즈 방어벽을 형성하는데, 이때에 상기 퓨즈 방어홀은 굴곡진 측벽들을 갖는다. 따라서, 상기 퓨즈 방어벽을 갖는 퓨즈박스는 그 박스내 선택된 하나의 퓨즈 배선을 레이저 빔으로 커팅한 후 물리적 어텍으로 생길 수 있는 반도체 장치의 퍼포먼스 저하 요인 및 반도체 장치의 수율 감소 요인을 방지해준다.

Description

반도체 장치의 퓨즈박스 및 그 제조방법{A Fuse Box of A Semiconductor Device and Fabrication Method Thereof}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 상세하게는 반도체 장치의 퓨즈박스(Fuse Box) 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 장치들은 반도체 기판 상으로부터 제조되어 확보할 수 있는 그 장치들의 수율을 증가시키기 위해서 반도체 회로 배선과 함께 반도체 제조 공정으로 최적화된 적어도 하나의 퓨즈박스를 갖는다. 상기 퓨즈박스는 반도체 장치 상에 반도체 회로 배선들에 대한 일부 잘못된 배치 및 반도체 제조 공정으로부터 반도체 기판 상에 발생할 수 있는 파티클(Particle) 또는 전기적/ 물리적 브리지(Bridge)로 인해서 반도체 장치의 구동 테스트시 동작하지 않는 하나 이상의 셀 (Cell)들을 리던던시(Red undancy) 셀들로 대체해주는 역할을 해준다. 이때에, 상기 리던던시(Redundancy) 셀들로 대체하는 것은 퓨즈박스 내의 동작하지 않는 셀들과 관련된 퓨즈 배선을 레이저 빔으로 커팅해서 그 셀들을 디세이블(Disable) 시키고 회로적으로 리던던시 셀들을 선택함으로써 이루어진다. 그리고, 상기 레이저 빔은 폴리실리콘 막 또는 차례로 적층된 폴리실리콘 막/ 금속실리사이드 막으로 된 퓨즈 배선을 커팅할 때에 많이 쓰이는 수단이다. 이에대한, 상기 레이저 빔 및 그 빔에 조사된 종래 기술의 퓨즈박스는 다음과 같이 나타낼 수 있다.
도 1 내지 도 3 은 각각이 종래 기술에 따른 퓨즈 박스에서 레이저 빔의 조사동안 물리적 어텍을 보여주는 단면도들이다.
도 1 내지 도 3 을 참조하면, 퓨즈 완충재(20)를 갖는 반도체 기판 상에 소정 거리를 두고 이격된 퓨즈 배선들(A, B, C)이 형성된다. 상기 퓨즈 완충재(20)는 반도체 기판(10)에 배치된 샐로우 트랜치 분리막(Shallow Trench Isolation Film) 이거나 또는 반도체 기판(10)에 불순물 이온들(Impurity Ions)이 도핑된 불순물 영역이고, 상기 퓨즈 배선들(A, B, C)은 각각이 차례로 적층된 퓨즈(Fuse, 25) 및 퓨즈 캐핑막 패턴(30)으로 형성된다. 상기 퓨즈 완충재(20) 상에 퓨즈 배선들(A, B, C)을 감싸는 퓨즈 보호막(40)이 덮이고, 상기 퓨즈 보호막(40)을 통해서 퓨즈 배선 들(A, B, C)을 간접적으로 오픈하는 퓨즈 창(50)이 형성된다. 이를 통해서 퓨즈박스(Fuse Box, 60)가 제작된다.
상기 퓨즈박스(60)를 갖는 반도체 장치는 구동 테스트 시에 적어도 하나의 셀(Cell)이 동작하지 않으면 불량 셀로 간주하고 구동을 멈춘 후 그 박스(60) 내의 관련된 퓨즈 배선(B)을 레이저 빔(L aser Beam )으로 커팅해서 불량 셀을 리던던시 (Redundancy) 셀로 대체시킨다. 이때에, 초기 조사된 레이저 빔의 에너지(PA)는 퓨즈 배선(B) 및 그 배선(B)주변의 퓨즈 보호막(40)에 제 1 차 및 제 2 차 에너지들( PB1, PB2, PB3)을 각각 전달한다. 상기 제 1 차 에너지(PB1)는 조사된 퓨즈 배선(B)을 녹임과 함께 퓨즈 완충재(20)를 노출시키고 또한, 퓨즈 완충재(20)의 상면에 근접한 퓨즈 보호막(40)에 제 3 차 에너지들(PC1, PC2)을 전달한다. 동시에, 상기 제 2 차 에너지(PB2, PB3)들은 퓨즈 보호막(40)을 녹임과 함께 조사된 퓨즈 배선(B) 주변에 작은 홈(52)을 형성하고 또한, 그 에너지들(PB2, PB3)의 세기의 일부를 잃고 제 4 차 에너지들(PC3,PC4 )로 변환된다. 그리고, 상기 제 3 및 제 4 차 에너지들(PC1 , PC2, PC3, PC4)은 레이저 빔(PA)이 조사된 퓨즈 배선(B) 주변의 퓨즈 완충재(20) 및 퓨즈 보호막(40)을 더욱더 녹여서 큰 홈들(54, 56)을 형성하여 인접한 퓨즈 배선들(A, C)을 노출시킨다.
상기 레이저 빔(PA)에 의한 퓨즈 배선(B)의 커팅 작업으로 노출된 퓨즈 배선들(A, C)은 반도체 장치의 패키지 작업을 위해서 반도체 기판(10) 상에 후속 공정의 수행동안 공기중의 수분(Hume) 또는 다른 오염물질로 어텍을 받을 수 있다. 이로 인해서, 상기 퓨즈 보호막(40)의 큰 홈(56)으로 인한 인접한 퓨즈 배선들(A, C)이 노출되는 것을 방지할 필요가 있다.
한편, "어레이 퓨즈 데미지 방지 소자들 및 그 제조방법" 이 미국특허공보 제 5,420,455 호(U.S PATENT No. 5,420,455)에 리차드 에이 길무어(Richard A. Gilmour) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 5,420,455 호에 따르면, 이 방지 소자들은 제 1 절연막을 갖는 반도체 기판과, 상기 제 1 절연막 상에 배치되고 선택된 두께를 갖는 복수 개의 회로 소자들(Circuit Elements), 상기 회로 소자들 및 제 1 절연막을 덮는 패시베이션 막(Passivation Film) 및 상기 패시베이션 막에 배치되어 회로 소자들 중의 선택된 것들 사이에 놓인 방지 물체(Bodies of Barrier Material)를 포함한다 . 이때에, 상기 방지 물체들은 패시베이션 막의 상면으로부터 적어도 상기 선택된 소자가 갖는 두께의 중간지점까지 연장된 것이며 또한, 선택된 소자가 취급되어질 때 인접 소자에 데미지주는 것을 방지하는 역할을 한다.
그러나, 상기 방지 물체는 회로 소자들(= 퓨즈 배선들) 사이에 위치되어 패시베이션 막의 상면으로부터 제 1 절연막까지 연장되지 않았기 때문에 선택된 회로 소자가 레이저 빔(Laser Beam)으로 취급되는 동안 인접한 회로 소자들이 어텍을 받을 수 있다. 즉, 상기 인접한 회로 소자들은 선택된 회로 소자가 레이저 빔으로 커팅되는 동안 방지 물체 및 제 1 절연막의 상면 사이를 메우는 페시베이션 막을 통해서 데미지를 받을 가능성이 있다.
또한, 상기 방지 물체는 페시베이션 막에 배치된 홈(Groove)에 채워진 것인데, 상기 홈은 측벽들이 굴곡을 가지지 않고 평평한 면을 유지하므로 레이저 빔으로 인한 페시베이션 막에 미친 스트레스(Stress)와 같은 데미지 흡수에는 불 충분한 형상을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 퓨즈박스 내의 인접한 두 개의 퓨즈 배선들 사이에 굴곡이 진 측벽들을 갖는 퓨즈 방어홀을 배치해서 퓨즈 방어홀을 채운 퓨즈 방어벽을 형성하여 선택된 하나의 퓨즈 배선을 커팅하는 동안 그 퓨즈 배선 주변의 인접한 다른 퓨즈 배선들에 전달되는 물리적 데미지를 최소화해 주는데 적합한 반도체 장치의 퓨즈박스를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈박스 내의 인접한 두 개의 퓨즈 배선들 사이에 굴곡이 진 측벽들을 갖는 퓨즈 방어홀을 배치해서 퓨즈 방어홀을 채운 퓨즈 방어벽을 형성하여 선택된 하나의 퓨즈 배선을 커팅하는 동안 그 퓨즈 배선 주변의 인접한 다른 퓨즈 배선들에 전달되는 물리적 데미지를 최소화해 줄 수 있는 반도체 장치의 퓨즈박스를 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 반도체 장치의 퓨즈박스및 그 제조방법을 제공한다.
이 퓨즈박스는 반도체 기판 상에 차례로 덮인 퓨즈 완충재 및 퓨즈 지지막을 포함한다. 상기 퓨즈 지지막 상에 적어도 두 개의 퓨즈 배선들이 평행하게 배치되는데, 그 배선들은 각각이 퓨즈 및 퓨즈 캐핑막 패턴으로 차례로 적층된다. 그리고, 상기 퓨즈 지지막 상에 상기 퓨즈 배선들을 감싸는 퓨즈 보호막이 덮인다. 다음으로, 상기 퓨즈 보호막 및 상기 퓨즈 지지막을 관통해서 상기 퓨즈 배선들 사이에 위치하는 퓨즈 방어홀이 위치하며, 상기 퓨즈 방어홀은 측벽들 각각이 굴곡 면을 가지고 상기 퓨즈 완충재의 소정부분을 노출시켜서 그 부분에 소정 깊이의 홈을 갖는다. 이어서, 상기 퓨즈 보호막의 상면으로부터 돌출되고 상기 퓨즈 방어홀을 채운 퓨즈 방어벽이 형성된다.
상기 제조방법은 반도체 기판 상에 퓨즈 완충재를 형성하는 것을 포함한다. 상기 퓨즈 완충재를 갖는 반도체 기판 상에 퓨즈 지지막을 형성하고, 그 지지막의 소정영역들에 퓨즈 및 퓨즈 캐핑막 패턴이 차례로 적층된 인접한 두 개의 퓨즈 배선들을 형성한다. 상기 퓨즈 배선들은 상기 퓨즈 지지막 상에 서로 평행하게 달린다. 그리고, 상기 퓨즈 지지막 상에 상기 퓨즈 배선들 사이를 채우는 퓨즈 보호막을 형성한다. 계속해서, 상기 퓨즈 배선들 사이에 위치하고 상기 퓨즈 보호막 및 상기 퓨즈 지지막을 차례로 관통하는 퓨즈 방어홀을 형성한다. 이때에, 상기 퓨즈 방어홀은 퓨즈 완충재의 상면을 노출시킨다. 이어서, 상기 퓨즈 방어홀을 채우는 퓨즈 방어벽을 형성한다.
이하. 본 발명의 실시예를 첨부한 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 4 는 본 발명의 일 실시예에 따른 퓨즈박스를 나타내는 배치도이고, 도 10 은 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 일 실시예에 따른 퓨즈 박스의 단면도이다.
도 4 및 도 10 을 참조하면, 퓨즈 완충재(110)를 갖는 반도체 기판 상에 인접한 두 개의 더미 배선(150)들이 적어도 한 쌍으로 배치되고, 그 배선(150)들의 측벽들에 더미 스페이서(160)들이 덮인다. 상기 더미 배선(150)들은 각각이 차례로 적층된 더미 패턴(120) 및 더미 캐핑막 패턴(130)으로 이루어진 것이며, 상기 더미 패턴(120)은 차례로 적층된 폴리실리콘 막 및 고온 융점을 갖는 금속막인 것이 바람직하다. 또한, 상기 더미 패턴(120)은 단독으로 고온 융점을 갖는 금속막일 수도 있으며, 상기 더미 캐핑막 패턴(130) 및 더미 스페이서(160)는 동일한 식각률을 갖는 절연막 즉, 질화막(Si3N4)인 것이 바람직하다. 그리고, 상기 퓨즈 완충재(110)는 반도체 기판(100)에 불순물 이온들이 주입된 소정 깊이의 불순물 영역을 갖는 활성영역이거나 또는 반도체 기판(100)의 활성 영역을 고립시키는 샐로우 트랜치 분리막(Shallow Trench Isolation Film)인 것이 바람직하다.
다음으로, 상기 더미 스페이서(160)들을 갖는 반도체 기판 상에 퓨즈 삽입 지지막(170)이 덮인다. 상기 퓨즈 삽입 지지막(170)을 지나고 인접한 두 개의 더미 배선(150)들 사이의 소정영역에 퓨즈 더미 홀(180)이 위치되며, 상기 퓨즈 더미 홀(180)은 퓨즈 더미 패드(200)로 채워진다. 상기 퓨즈 삽입 지지막(170)은 퓨즈 완충재(110)와 다른 식각률을 갖는 절연막이고, 상기 퓨즈 더미 패드(200)는 폴리실리콘 막이거나 또는 고온 융점을 갖는 금속막인 것이 바람직하다.
계속해서, 상기 퓨즈 삽입 지지막(170) 및 퓨즈 더미 패드(200)의 상면들에 퓨즈 지지막(210)이 덮이고, 상기 퓨즈 지지막(210) 상의 소정영역들에 인접한 두 개의 더미 배선(150)들 사이보다 큰 간격을 갖는 퓨즈 배선들(D, E, F)이 배치된다. 상기 퓨즈 배선들(D, E, F) 사이를 채우고 동시에 그 배선들(D, E, F) 및 퓨즈 지지막(210) 상에 퓨즈 보호막(260)이 덮이는데, 상기 퓨즈 보호막(260)은 퓨즈 지지막(210)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 그리고, 상기 퓨즈 배선들(D, E, F)은 각각이 퓨즈(220) 및 퓨즈 캐핑막 패턴(240)이 차례로 적층된 것이며, 상기 퓨즈(220)는 고온 융점을 갖는 적어도 하나의 금속막인 것이 바람직하다. 또한, 상기 퓨즈 배선들(D, E, F)은 각각이 차례로 적층된 고온 융점을 갖는 금속실리사이드 막 및 도핑된 폴리 실리콘 막일 수도 있다. 그리고, 상기 퓨즈 캐핑막 패턴(240)은 상기 퓨즈 보호막(260)과 다른 식각률을 갖는 절연막인 것이 바람직하다.
이어서, 상기 퓨즈 배선들(D, E, F) 사이의 퓨즈 보호막(260) 및 퓨즈 지지막(210)에 퓨즈 더미 패드(200)들의 상면의 소정부분들을 노출시키는 퓨즈 방어 접속부(300)들이 위치되고, 상기 퓨즈 방어 접속부(300)들을 각각이 확장시켜서 형성된 퓨즈 방어홀(390)이 퓨즈 더미 패드(200) 상에 배치된다. 상기 퓨즈 방어홀(390)을 채우고 퓨즈 보호막(260)의 상면으로부터 돌출된 퓨즈 방어벽(480)이 퓨즈 배선들(D, E, F) 사이에 위치된다. 상기 퓨즈 방어벽(480)은 퓨즈 더미 패드(200)와 동일한 막이거나 또한, 퓨즈(220)보다 고온 융점을 갖는 막인 것이 바람직하다. 그리고, 상기 퓨즈 방어홀(390)은 굴곡을 갖는 측벽들(340, 380)로 형성된다.
이제, 본 발명에 따른 퓨즈박스의 제조방법을 첨부된 도면들을 가지고 설명하기로 한다.
도 4 는 본 발명에 따른 퓨즈박스를 나타내는 배치도이고, 도 5, 도 6, 도 8 및 도 10 은 각각이 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명에 일 실시예에 따른 퓨즈 박스의 제조방법을 보여주는 공정 단면도들이다. 그리고, 도 7, 도 9 및 도 11 은 각각이 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예에 따른 퓨즈 박스의 제조방법을 보여주는 공정 단면도들이다. 또한, 상기 본 발명의 일 실시예 및 다른 실시예에서 사용된 동일 부재들은 같은 참조번호를 사용하기로 한다.
도 4 내지 도 7 을 참조하면, 반도체 기판(100) 상에 퓨즈 완충재(110)를 형성하고, 상기 퓨즈 완충재(110) 상에 인접한 두 개의 더미 배선(150)들을 적어도 한 쌍을 형성한다. 상기 더미 배선(150)들은 차례로 적층된 더미 패턴(120) 및 더미 캐핑막 패턴(150)으로 형성하고, 상기 더미 배선(150)들의 측벽들에 더미 스페이서(160)들을 덮는다. 상기 더미 스페이서(160) 및 더미 캐핑막 패턴(130)은 퓨즈 완충재와 다른 식각률을 갖는 절연막, 즉 질화막(Si3N4)으로 형성한다. 상기 더미 패턴(120)은 도핑된(Doped) 또는 도핑이 안된(Undoped) 폴리실리콘 막으로 형성하거나 차례로 적층된 고온 융점을 갖는 금속실리사이드 막 및 폴리사이드 막으로 형성하는 것이 바람직하다. 또한, 상기 더미 패턴은 단독으로 고온 융점을 갖는 금속막으로 형성할 수도 있다. 상기 퓨즈 완충재는 불순물 이온들이 도핑된 소정 깊이의 불순물 영역을 갖는 활성영역으로 형성하거나 반도체 기판(100)의 활성 영역을 고립시키는 샐로우 트랜치 분리막(Shallow Trench Isolation Film)으로 형성하는 것이 바람직하다.
상기 더미 배선(150) 및 더미 스페이서(160)들을 갖는 반도체 기판 상에 퓨즈 삽입 지지막(170)을 형성하고, 상기 퓨즈 삽입 지지막(170)을 관통해서 더미 배선(150)들 사이의 소정영역에 퓨즈 더미 홀(180)을 형성한다. 상기 퓨즈 더미 홀(180)은 반도체 기판(100)을 노출시키며, 상기 퓨즈 더미 홀(180)을 채우는 퓨즈 더미 패드(200)를 형성한다. 상기 퓨즈 더미 패드(200)는 폴리실리콘 막으로 형성하거나 또는 고온 융점을 갖는 금속막으로 형성할 수도 있다. 상기 퓨즈 삽입 지지막(170)은 더미 캐핑막 패턴(130)과 다른 식각률을 갖는 절연막으로 형성한다.
상기 퓨즈 더미 패드(200) 및 퓨즈 삽입 지지막(170)의 상면들에 퓨즈 지지막(210)을 형성하고, 상기 퓨즈 지지막(210)의 상면에 퓨즈 배선들(D, E, F)을 형성한다. 상기 퓨즈 배선들(D, E, F)은 퓨즈 더미홀(180)과 관련된 두 개의 인접한 더미 배선(150)들의 사이보다 크도록 형성하며, 상기 퓨즈 배선(D, E, F)들을 갖는 반도체 기판 상에 퓨즈 지지막(210)과 동일한 식각률을 갖는 퓨즈 보호막(260)을 형성한다. 상기 퓨즈 배선들(260)은 각각이 차례로 적층된 퓨즈(220) 및 퓨즈 캐핑막 패턴(240)으로 형성하는데, 상기 퓨즈 캐핑막 패턴(240)은 더미 캐핑막 패턴(130)과 동일한 절연막으로 형성한다. 또한, 상기 퓨즈 캐핑막 패턴(240)은 퓨즈 보호막(260)과 다른 식각률을 갖는 절연막으로 형성한다. 상기 퓨즈(220)는 고온 융점을 갖는 금속실리사이드 막 및 도핑된 폴리실리콘 막으로 형성하는 것이 바람직하고, 고온 융점을 갖는 적어도 하나의 금속막으로 형성할 수도 있다.
본 발명의 다른 실시예로서, 상기 반도체 기판(100)의 퓨즈 완충재(110) 및 퓨즈 지지막(210) 사이에 퓨즈 배선들(D, E, F), 퓨즈 더미 홀(180) 및 그 홀을 채우는 퓨즈 더미 패드(200)와 함께 퓨즈 삽입 지지막(170)의 형성공정들을 생략할 수도 있다. 이때에, 상기 퓨즈 배선들(D, E, F)은 퓨즈 완충재(110)를 갖는 반도체 기판의 전면을 덮는 퓨즈 지지막(210) 상에 형성되고, 상기 퓨즈 배선들(D, E, F)을 갖는 반도체 기판 상에 퓨즈 보호막(260)을 덮는다. 상기 퓨즈 배선들(D, E, F)은 각각이 차례로 적층된 퓨즈(220) 및 퓨즈 캐핑막 패턴(240)으로 형성하는데, 상기 퓨즈 캐핑막 패턴(240)은 도 6 의 더미 캐핑막 패턴(130)과 동일한 절연막으로 형성한다. 또한, 상기 퓨즈 캐핑막 패턴(240)은 퓨즈 보호막(260)과 다른 식각률을 갖는 절연막으로 형성한다. 상기 퓨즈(220)는 고온 융점을 갖는 금속실리사이드 막 및 도핑된 폴리실리콘 막으로 형성하는 것이 바람직하고, 고온 융점을 갖는 적어도 하나의 금속막으로 형성할 수도 있다.
도 4, 도 8 및 도 9 를 참조하면, 상기 퓨즈 보호막(260)을 갖는 반도체 기판 상에 포토레지스트 막(도면에 미 도시)을 형성하고, 상기 포토레지스트 막에 공지된 포토공정을 수행해서 퓨즈 보호막(260)을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 퓨즈 배선들(D, E, F) 사이에 일렬로 위치되어서 퓨즈 더미 패드(200)에 정렬되도록 형성한다. 상기 포토레지스트 막을 식각 마스크로 사용해서 이방성 식각공정을 수행하여 퓨즈 보호막(260) 및 퓨즈 지지막(210)을 차례로 관통하고 퓨즈 더미 패드(200)의 상면을 노출시키는 퓨즈 방어 접속부(300)들을 형성한다. 이때에, 상기 퓨즈 방어 접속부(300)들은 선택된 하나의 퓨즈 더미 패드(200) 상에 적어도 두 개가 되도록 형성한다.
상기 퓨즈 방어 접속부(300)들을 형성한 후 퓨즈 보호막(260)으로부터 포토레지스트 막을 제거하고, 상기 퓨즈 방어 접속부(300)들을 통해서 등방성 식각공정을 수행하여 선택된 하나의 퓨즈 더미 패드(200) 상에 하나의 퓨즈 방어홀(390)을 형성한다. 계속해서, 상기 퓨즈 방어홀(390)을 채우고 퓨즈 보호막(260)의 상면을 덮는 퓨즈 방어벽 막(440)을 형성하는데, 상기 퓨즈 방어벽 막(440)은 폴리실리콘 막이거나 또는 퓨즈보다 고온 융점을 갖는 금속막으로 형성한다. 상기 퓨즈 방어홀(390)은 굴곡진 측벽들(340, 380)을 갖는데, 이는 상기 퓨즈 방어 접속부(300)들을 선택된 하나의 퓨즈 더미 패드(200) 상에 적어도 두 개가 되도록 형성하는 이유이다. 즉, 상기 퓨즈 방어홀(390)은 퓨즈 방어 접속부(300)들의 영역들이 등방성 식각공정으로 서로 합쳐져서 생긴 굴곡진 측벽들(340, 380)로 형성된 것이다. 상기 등방성 식각공정은 습식 식각 또는 건식 식각을 통해서 수행되어질 수 있다.
본 발명의 다른 실시예로써, 도 7 의 퓨즈 삽입 지지막(170)을 갖지않는 반도체 기판의 상부에 퓨즈 방어 접속부(300)들을 형성한다. 상기 퓨즈 방어 접속부(300)들은 퓨즈 보호막 상의 상기 포토레지스트 패턴을 갖는 포토레지스트 막을 식각 마스크로 사용해서 도 8 의 이방성 식각공정대비 레시피(Recipe)가 조절된 다른 이방성 식각 공정을 수행하여 퓨즈 배선들(D, E, F) 사이에 일렬로 배열된 것이다. 이때에, 상기 퓨즈 방어 접속부(300)들은 퓨즈 보호막(260) 및 퓨즈 지지막(210)을 관통해서 퓨즈 완충재(110)를 노출시키며 또한, 퓨즈 배선들(D, E, F) 사이에 적어도 두 개가 형성되도록 유의한다. 상기 포토레지스트 막을 퓨즈 보호막(260)으로부터 제거한 후 퓨즈 방어 접속부(300)들을 통해서 도 8 의 등방성 식각공정을 수행하는데, 이는 퓨즈 배선들(D, E, F) 사이에 형성된 상기 퓨즈 방어 접속부(300)들을 하나의 퓨즈 방어홀(390)로 변형시키게 한다. 또한, 상기 퓨즈 방어홀(390)은 노출된 퓨즈 완충재(110)의 상면에 등방성 식각공정으로 인한 홈(400)을 형성하고, 상기 퓨즈 방어홀(390)은 굴곡진 측벽들(340, 380)을 갖는다. 상기 굴곡진 측벽들(340, 380)은 퓨즈 방어 접속부(300)들이 등방성 식각공정으로 인하여 합쳐져서 생긴 것이다. 이어서, 상기 퓨즈 방어홀(390)을 채우고 퓨즈 보호막(260)의 상면을 덮는 퓨즈 방어벽 막(440)을 형성하는데, 상기 퓨즈 방어벽 막(440)은 폴리실리콘 막이거나 또는 퓨즈보다 고온 융점을 갖는 막으로 형성한다.
도 4, 도 10 및 도 11 을 참조하면, 상기 퓨즈 방어벽 막(440)을 갖는 반도체 기판 상에 전면 식각공정을 수행하여 퓨즈 배선들(D, E, F) 사이에 퓨즈 보호막(260)으로부터 돌출된 퓨즈 방어벽(480)들을 형성한다. 이로써, 상기 퓨즈 방어벽(480)들을 갖는 퓨즈박스(500)가 반도체 장치에 형성된다.
상기 퓨즈 방어벽(480)은 굴곡진 측벽들(340, 380)을 갖는 퓨즈 방어홀(390)을 채우는데, 상기 퓨즈 방어벽(480) 및 퓨즈 방어홀(390)은 퓨즈박스(500) 내의 선택된 하나의 퓨즈 배선(E)을 레이저 빔(Laser Beam)으로 커팅한다고 가정한다면 그 빔 때문에 인접한 다른 퓨즈 배선들(D, F)에 주는 스트레스(Stress) 및 블로잉 어텍(Blowing Attack) 같은 데미지들(Damages)을 최소화해 준다.
상기 스트레스는 레이저 빔을 퓨즈 배선(E)에 조사할 때 퓨즈 보호막(260) 에 주는 물리적 데미지인데, 상기 물리적 데미지는 퓨즈 보호막(260)을 구성하는 원자들(Atoms)이 레이저 빔의 에너지를 받아 조화운동(Harmonic Motion)을 하면서 기저상태(Ground State)와는 다른 격자구조(Lattice Structure)를 가지게 하는 일종의 스트레인(Strain)이다. 상기 스트레인은 더불어 퓨즈 보호막(260)이 복수 개의 막들을 가질 때 그 막들 각각의 응력으로 인해서 막들 사이에 균열(Crack)로 가속되어질 수도 있다. 이때에, 상기 스트레인 또는 균열은 퓨즈 배선들(D, F)에 레이저 빔의 에너지를 쉽게 전달시킬 수 있는 통로가 된다. 또한, 상기 블로잉 어텍은 레이저 빔을 선택된 하나의 퓨즈 배선(E)에 조사할 때 그 배선(E) 주변의 퓨즈 보호막(260)에 주는 스트레스와 다른 형상을 갖는 물리적인 데미지인데, 이 데미지는 선택된 하나의 퓨즈 배선(E) 주변의 퓨즈 보호막(260)을 이루는 원자들이 조사된 레이저 빔의 에너지를 받아서 그 배선(E)으로부터의 거리에 반비례하는 에너지에 동기된 조화운동으로 형성된다. 즉, 상기 퓨즈 배선(E) 주변의 원자들은 조사된 레이저 빔의 에너지에 의해서 인접한 원자들과의 기저상태의 형상을 잃고 격자 구조들이 찌그러지거나 그 격자들로부터 이탈되어 소실되는데, 이때에 상기 기저상태의 격자 구조의 형상을 변형시키고 남은 여분의 레이저 빔의 에너지는 조사된 퓨즈 배선(E)으로부터의 거리 및 퓨즈 보호막(260)의 두께에 반비례해서 그 에너지의 세기를 잃는다. 결과적으로, 상기 블로잉 어텍은 레이저 빔의 에너지를 통해서 퓨즈박스(500) 내의 조사된 퓨즈 배선(E) 주변의 퓨즈 보호막(260)에 큰 홈(Big Groove)을 만든다.
그런데, 상기 스트레스 및 상기 블로잉 어텍은 레이저 빔이 퓨즈박스 내의 선택된 하나의 퓨즈 배선(E)에 조사될 때 나타날 수 있는 물리적 데미지들인데, 상기 레이저 빔에 조사된 퓨즈 보호막의 원자들의 운동이 조화운동이라고 가정한다면 조화파의 세기는 다음과 같이 간략하게 표기하는 것이 일반적으로 알려져 있다.
즉, 상기 수학식은 빈 공간에 놓인 물체 또는 하나의 물체를 에워싼 다른 물체를 통과할 때 전파되는 조화파의 세기가 초기 에너지에 비례하고 부딪친 물체의 면적에 반비례함을 알려준다. 일반적으로 가전제품(Electric Home Appliances)의 물건을 포장하는 박스(Box)는 평평하고 두꺼운 골판지(Corrugated Cardboard)들 사이에 굴곡(Winding), 즉 파형(Wave Fome)을 갖는 골심지를 적어도 하나를 삽입하는데, 상기 골심지는 골판지 외부의 충격으로부터 내부의 물건에 전달되는 충격을 중간에서 완화시켜 주는 역할을 한다. 이때에, 상기 골판지 외부의 충격이 완화되는 것은 골판지와 함께 골심지의 넓은 면적을 사용하기 때문이다. 그리고, 우주 개발 프로젝트(Project of Space Development)에서도 우주선(Spacecraft)으로부터 분리되어 혹성(Planet)으로 떨어지는 낙하체(Falling Body)의 외부 측면이 굴곡을 갖도록 형성하는데, 이는 상기 혹성 및 낙하체의 부딪치는 충격을 굴곡진 외부 측면이 흡수 및 완화해서 낙하체 내의 물건이 손상되지 않도록 하는 이유이다.
상기 박스의 골심지 및 상기 낙하체의 외부 측벽이 충격을 완화하기 위해서 굴곡을 갖는다는 실제 사용 예들을 통해서 볼 때에, 본 발명의 퓨즈박스(500)는 그 박스 내부의 굴곡진 측벽들(340, 380)을 갖는 퓨즈 방어홀(390)이 구비되어 굴곡이 없는 측벽들을 가질 때에 비해서 조사된 레이저 빔의 충격 또는 스트레스를 보다 최소화할 수 있다. 더불어, 본 발명의 퓨즈박스는 퓨즈 배선들(D, E, F) 사이에 퓨즈 방어홀(390)을 채운 퓨즈 방어벽(480)을 갖추어서 조사된 퓨즈 배선(E) 주변의 인접한 다른 퓨즈 배선들(D, F)에 주는 스트레스 및 블로잉 어텍을 확실히 예방할 수 있다.
도 12 및 도 13 은 각각이 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 일 실시예 및 다른 실시예에 따른 퓨즈박스들에서 레이저 빔의 조사동안 물리적 어텍의 궤적들을 보여주는 단면도들이다.
도 12 및 도 13 을 참조하면, 상기 퓨즈 방어벽(480)을 갖는 퓨즈박스 내의 선택된 하나의 퓨즈 배선(E)에 레이저 빔(PD)을 조사하고, 그 빔(PD)으로 인해서 퓨즈 배선(E), 그 배선을 덮는 퓨즈 보호막(260), 퓨즈 지지막(210) 및 퓨즈 삽입 지지막(170)과 아울러서 퓨즈 완충재(110)가 물리적으로 어텍을 받을 수 있는 궤적들(T1, T2)을 퓨즈박스(500) 내에 형성한다.
이때에, 상기 레이저 빔(PD)은 퓨즈 배선(E)의 커팅 작업을 통해서 퓨즈 배선(E)을 녹임과 동시에 퓨즈 보호막(260)의 상면으로부터 그 보호막을 지나는 깊이에 따라서 여러 부류의 에너지들(PE1, PE2, PF1, PF2)로 나뉘어진다. 상기 에너지들의 일부(PE1, PE2)는 퓨즈 보호막(260)의 상면 근처에서 퓨즈 배선(E)의 커팅동안 퓨즈 보호막(260)에 물리적 어텍을 형성하여 서로 마주보는 퓨즈 방어벽(480)들의 측벽들의 상부를 노출하고, 상기 에너지들(PE1, PE2, PF1, PF2)의 나머지(PF1, PF2)는 퓨즈 지지막(210) 하부에서 앞서 열거한 에너지들(PE1, PE2)보다 작은 세기를 가지고 퓨즈 보호막(260)에 물리적 어텍을 주어 큰 홈(Big Groove)을 형성한다. 상기 큰 홈은 퓨즈 방어벽(480)들 사이에만 형성되고 조사된 퓨즈 배선(E) 주변의 인접한 다른 퓨즈 배선들(D, F)을 종래 기술의 도 3 과 같이 노출시키지 않는다. 또한, 상기 에너지들(PE1, PE2, PF1, PF2)은 퓨즈 방어벽(480)들 근처의 퓨즈 방어홀(390)들의 굴곡진 측벽들(340, 380)에 도착하면 그 에너지들의 세기가 줄어들어서 노출되는 퓨즈 방어벽(480)들에 충격을 작게준다. 계속해서, 상기 레이저 빔은 퓨즈 방어벽(480)들을 노출시키면서 퓨즈 지지막(260), 퓨즈 삽입 지지막(210) 및 퓨즈 완충재(110)에 물리적 어텍을 주지만 퓨즈 삽입 지지막(210)에 형성된 퓨즈 더미 패드(200)와 함께 퓨즈 완충재(110)가 레이저 빔의 어텍이 인접한 다른 퓨즈 배선들(D. F)에 전달되는 것을 막는다.
본 발명의 다른 실시예로써, 상기 퓨즈 방어벽(480)을 갖는 퓨즈박스(500) 내의 선택된 하나의 퓨즈 배선(E)에 레이저 빔(PG)을 조사하고, 그 빔(PG)으로 인해서 퓨즈 배선(E), 그 배선을 덮는 퓨즈 보호막(260), 퓨즈 지지막(210) 및 퓨즈 완충재(110)가 물리적으로 어텍을 받는 궤적들(T3, T4)을 도 13 에 나타낸다. 이때에, 상기 퓨즈 보호막(260), 퓨즈 지지막(210) 및 퓨즈 완충재(110)에 형성된 퓨즈 방어벽(480)은 퓨즈 배선들(D, E, F) 사이에 위치되어서 퓨즈 완충재(110)와 함께 초기 레이저 빔(PG)이 여러 부류의 에너지들(PH1. PH2, PI1, PI2)로 변환되어 인접한 다른 퓨즈배선들(D, F)에 전달되는 물리적 어텍을 막아준다. 또한, 상기 에너지들(PH1. PH2, PI1, PI2)은 퓨즈 방어벽(480)들 근처의 퓨즈 방어홀(390)들의 굴곡진 측벽들(340, 380)에 도착하면 그 에너지들의 세기가 줄어들어서 노출되는 퓨즈 방어벽(480)들에 충격을 작게준다.
그리고, 본 발명의 퓨즈 박스(500)는 퓨즈 보호막(260)의 상면으로부터 돌출된 퓨즈 방어벽(480)을 갖기 때문에 레이저 커팅에 의한 물리적 어텍이 퓨즈 보호막(260)의 상면을 따라서 인접한 다른 퓨즈 배선들(D, F) 또는 그 배선들을 감싸는 퓨즈 보호막(260)에 전달되는 경로를 길게하여 레이저 빔의 에너지 세기를 감소시킬수 있다.
상술한 바와 같이, 본 발명의 퓨즈박스는 퓨즈 배선들 사이에 굴곡진 퓨즈 방어홀 및 그 홀을 채운 퓨즈 방어벽을 구비해서 레이저 빔으로 선택된 하나의 퓨즈 배선을 커팅하는 동안 조사된 퓨즈 배선 주변의 인접한 다른 퓨즈 배선들에 주는 물리적인 어텍을 방지할 수 있다. 이를 통해서, 상기 퓨즈 박스를 갖는 반도체 장치들은 항상 안정된 퓨즈 배선의 커팅작업으로 불량 셀을 대체해서 반도체 기판으로부터 그 장치들에 대한 확보 수율을 증가시킬 수 있고 또한, 상기 반도체 기판으로부터 반도체 장치들에 대한 확보 수율의 증가는 그 장치들 각각의 제조원가를 낮출 수 있게 한다.
도 1 내지 도 3 은 각각이 종래 기술에 따른 퓨즈 박스에서 레이저 빔의 조사동안 물리적 어텍을 보여주는 단면도들.
도 4 는 본 발명의 일 실시예에 따른 퓨즈박스를 나타내는 배치도.
도 5, 도 6, 도 8 및 도 10 은 각각이 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명에 일 실시예에 따른 퓨즈 박스의 제조방법을 보여주는 공정 단면도들.
도 7, 도 9 및 도 11 은 각각이 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예에 따른 퓨즈 박스의 제조방법을 보여주는 공정 단면도들.
도 12 및 도 13 은 각각이 도 4 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 일 실시예 및 다른 실시예에 따른 퓨즈박스들에서 레이저 빔의 조사동안 물리적 어텍의 궤적들을 보여주는 단면도들.

Claims (20)

  1. 반도체 기판 상에 형성된 퓨즈 완충재;
    상기 퓨즈 완충재를 갖는 반도체 기판 상에 덮인 퓨즈 지지막;
    상기 퓨즈 지지막 상에 서로 평행하게 배치되고 그들 각각이 차례로 적층된 퓨즈 및 퓨즈 캐핑막 패턴으로 된 인접한 적어도 두 개의 퓨즈 배선들;
    상기 퓨즈 배선들을 감싸고 상기 퓨즈 지지막 상에 형성된 퓨즈 보호막;
    상기 퓨즈 배선들 사이에 위치되어 상기 퓨즈 보호막 및 상기 퓨즈 지지막을 차례로 지나는 퓨즈 방어홀;
    상기 퓨즈 방어홀을 채우고 동시에 상기 퓨즈 보호막의 상면으로부터 돌출된 퓨즈 방어벽; 및
    상기 퓨즈 방어홀은 굴곡진 측벽들을 가지고 상기 퓨즈 완충재의 소정부분을 노출시켜서 그 부분에 소정 깊이의 홈을 갖는 것을 특징으로 하는 반도체 장치의 퓨즈박스.
  2. 제 1 항에 있어서,
    상기 퓨즈 완충재는 상기 반도체 기판에 배치된 샐로우 트랜치 분리막(Sallow Trench Isolation Film)인 것이 특징인 반도체 장치의 퓨즈박스.
  3. 제 1 항에 있어서,
    상기 퓨즈 완충재는 상기 반도체 기판에 도핑된 소정 깊이의 불순물 영역인 것이 특징인 반도체 장치의 퓨즈박스.
  4. 제 1 항에 있어서,
    상기 퓨즈는 고온 융점을 갖는 적어도 하나의 금속막을 포함하는 것이 특징인 반도체 장치의 퓨즈박스.
  5. 제 1 항에 있어서,
    상기 퓨즈는 차례로 적층된 텅스텐 실리사이드(WSi) 막 및 도핑된 폴리 실리콘 막을 포함하는 것이 특징인 반도체 장치의 퓨즈박스.
  6. 제 1 항에 있어서,
    상기 퓨즈 캐핑막 패턴은 상기 퓨즈 보호막과 다른 식각률을 갖는 절연막인 것을 특징으로 하는 반도체 장치의 퓨즈박스.
  7. 제 1 항에 있어서,
    상기 퓨즈 보호막은 상기 퓨즈 지지막과 동일한 식각률을 갖는 절연막인 것을 특징으로 하는 반도체 장치의 퓨즈박스.
  8. 제 1 항에 있어서,
    상기 퓨즈 방어벽은 상기 퓨즈보다 고온 융점을 갖는 막인 것을 특징으로 하는 반도체 장치의 퓨즈박스.
  9. 제 1 항에 있어서,
    상기 퓨즈 완충막 및 상기 퓨즈 지지막 사이에,
    상기 퓨즈 완충막 상에 평행하게 배치되어 그 각각이 차례로 적층된 더미 패턴(Dummy Pattern) 및 더미 캐핑막 패턴으로 된 인접한 두 개의 더미 배선들;
    상기 더미 배선들의 측벽들에 배치된 더미 스페이서들;
    상기 더미 스페이서들을 갖는 반도체 기판 상에 덮인 퓨즈 삽입 지지막;
    상기 퓨즈 삽입 지지막을 관통해서 상기 더미 배선들 사이의 소정영역에 배치되어 상기 반도체 기판을 노출하는 퓨즈 더미 홀;
    상기 퓨즈 더미 홀을 채운 퓨즈 더미 패드를 더 포함하되,
    상기 퓨즈 방어홀은 상기 퓨즈 더미 패드에 정렬되며, 상기 퓨즈 배선들은 상기 인접한 두 개의 더미 배선들 사이의 간격보다 큰 것이 특징인 반도체 장치의 퓨즈박스.
  10. 제 9 항에 있어서,
    상기 더미 패턴은 도핑된 폴리 실리콘 막을 포함하는 것이 특징인 반도체 장치의 퓨즈박스.
  11. 제 9 항에 있어서,
    상기 더미 패턴은 차례로 적층된 고온 융점을 갖는 금속실리사이드 막 및 도핑된 폴리실리콘 막을 포함하는 것이 특징인 반도체 장치의 퓨즈박스.
  12. 제 9 항에 있어서,
    상기 더미 캐핑막 패턴 및 상기 더미 스페이서는 상기 퓨즈 삽입 지지막과 다른 식각률을 갖는 절연막인 것이 특징인 반도체 장치의 퓨즈박스.
  13. 제 9 항에 있어서,
    상기 퓨즈 더미 패드는 도핑된 폴리실리콘 막을 포함하는 것이 특징인 반도체 장치의 퓨즈박스.
  14. 제 9 항에 있어서,
    상기 퓨즈 더미 패드는 고온 융점을 갖는 금속막을 포함하는 것이 특징인 반도체 장치의 퓨즈박스.
  15. 제 9 항에 있어서,
    상기 퓨즈 삽입 지지막은 상기 퓨즈 지지막과 동일한 식각률을 갖는 절연막인 것이 특징인 반도체 장치의 퓨즈박스.
  16. 반도체 기판 상에 퓨즈 완충재 및 퓨즈 지지막을 차례로 형성하고,
    상기 퓨즈 지지막 상의 소정 영역에 서로 평행하게 달리는 인접한 적어도 두 개의 퓨즈 배선들을 형성하되, 그 각각은 차례로 적층된 퓨즈 및 퓨즈 캐핑막 패턴으로 형성하고,
    상기 퓨즈 배선들을 갖는 반도체 기판 상에 퓨즈 보호막을 형성하고,
    상기 퓨즈 배선들 사이를 관통하는 퓨즈 방어홀을 형성하되, 그 홀은 상기 퓨즈 보호막 및 상기 퓨즈 지지막을 차례로 관통해서 상기 퓨즈 완충재의 상면을 노출하도록 형성하고,
    상기 방어홀을 채우는 방어벽을 형성하는 것이 특징인 반도체 장치의 퓨즈박스 제조방법.
  17. 제 16 항에 있어서,
    상기 퓨즈 완충재는 불순물 이온들이 반도체 기판에 도핑된 소정 깊이의 불순물 영역을 갖는 활성영역으로 형성하는 것이 특징인 반도체 장치의 퓨즈박스 제조방법.
  18. 제 16 항에 있어서,
    상기 퓨즈 완충재는 반도체 기판의 활성영역을 고립시키는 샐로우 트랜치 분리막으로 형성하는 것이 특징인 반도체 장치의 퓨즈박스 제조방법.
  19. 제 16 항에 있어서,
    상기 퓨즈 방어홀을 형성하는 것은,
    상기 퓨즈 보호막 상에 포토레지스트 막을 형성하고,
    상기 포토레지스트 막에 공지된 포토 공정을 수행해서 일렬로 배열된 포토레지스트 패턴들을 형성하되, 그 패턴들을 상기 퓨즈 배선들 사이의 소정영역들에서 상기 퓨즈 보호막을 노출하고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 이방성 식각공정을 수행하여 상기 퓨즈 보호막 및 상기 퓨즈 지지막에 상기 퓨즈 완충재를 노출하는 퓨즈 방어 접속부를 형성하고,
    상기 포토레지스트 패턴들을 갖는 포토레지스트 막을 상기 반도체 기판으로부터 제거하고,
    상기 퓨즈 방어 접속부를 통해서 상기 퓨즈 보호막 및 상기 퓨즈 지지막에 등방성 식각공정을 수행하는 것을 포함하는 반도체 장치의 퓨즈박스 제조방법.
  20. 제 16 항에 있어서,
    상기 퓨즈 지지막을 형성하기 전에,
    상기 퓨즈 완충재를 갖는 반도체 기판 상에 인접한 두 개의 더미 배선들을 형성하되, 그 패턴들은 각각이 차례로 적층된 더미 패턴 및 더미 캐핑막 패턴으로 형성하고,
    상기 더미 배선들의 측벽들에 더미 스페이서들을 형성하고,
    상기 더미 스페이서들을 갖는 반도체 기판 상에 퓨즈 삽입 지지막을 형성하고,
    상기 퓨즈 삽입 지지막을 관통해서 상기 더미 배선들 사이의 소정영역에 퓨즈 더미 홀을 형성하고, 및
    상기 퓨즈 더미 홀을 채우는 퓨즈 더미 패드를 형성하는 것을 더 포함하되,
    상기 퓨즈 방어홀은 상기 퓨즈 더미 패드에 정렬되어서 그 패드의 상면을 노출시키고, 상기 퓨즈 배선들은 상기 인접한 두 개의 더미 배선 사이의 간격보다 크게 형성하는 것이 특징인 반도체 장치의 퓨즈박스 제조방법.
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