CN107689348B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN107689348B
CN107689348B CN201710607147.0A CN201710607147A CN107689348B CN 107689348 B CN107689348 B CN 107689348B CN 201710607147 A CN201710607147 A CN 201710607147A CN 107689348 B CN107689348 B CN 107689348B
Authority
CN
China
Prior art keywords
insulating layer
semiconductor device
data storage
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710607147.0A
Other languages
English (en)
Other versions
CN107689348A (zh
Inventor
张贤禹
朴正焕
R.卡帕甘图
金成镇
卢晙镛
韩正勋
金承洙
金成珍
李昭定
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107689348A publication Critical patent/CN107689348A/zh
Application granted granted Critical
Publication of CN107689348B publication Critical patent/CN107689348B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件包括衬底、第一绝缘层、数据存储元件、接触插塞和第一虚设坝。第一绝缘层在衬底上并包括焊盘区和与焊盘区相邻的外围区。数据存储元件在第一绝缘层的焊盘区上。接触插塞穿透外围区上的第一绝缘层。第一虚设坝穿透第一绝缘层并设置在数据存储元件与接触插塞之间。

Description

半导体器件
技术领域
本公开涉及半导体器件。更具体地，本公开涉及包括用于减小或消除冲击和/或压力的影响的结构的半导体器件。
背景技术
由于半导体器件小的尺寸、多样的功能和/或低的制造成本，半导体器件是电子工业中的重要因素。随着电子工业的显著发展，半导体器件正越来越被集成化。随着近期半导体器件日益增加的集成趋势，防止半导体器件受由外部机械压力所致的破损的影响越来越重要。在半导体器件的制造期间，半导体器件可能遭受由接触或冲击所致的压力。如果半导体器件严重地受到压力，则半导体器件可能受到裂纹的困扰，并最终故障。
发明内容
本公开的实施方式提供了牢固抵抗外部机械压力的半导体器件。
本公开的目的不限于减小或消除冲击和/或压力的影响；更确切地，另外的目的和结果对于本领域技术人员来说将由以下描述被清楚地理解。
根据本公开的示例性实施方式，一种半导体器件可以包括衬底、第一绝缘层、数据存储元件、接触插塞和第一虚设坝(dam)。第一绝缘层可以设置在衬底上，并且可以包括焊盘区以及与焊盘区相邻的外围区。数据存储元件可以提供在第一绝缘层的焊盘区中。接触插塞可以穿透外围区上的第一绝缘层。第一虚设坝可以穿透第一绝缘层并且可以设置在数据存储元件与接触插塞之间。
根据本公开的示例性实施方式，一种半导体器件可以包括衬底、第一绝缘层、第二绝缘层和金属层。第一绝缘层可以在衬底上，并且可以包括焊盘区、划线区(scriberegion)以及在焊盘区与划线区之间的缓冲区。第二绝缘层可以在第一绝缘层上。金属层可以在缓冲区上的第二绝缘层上。金属层可以包括至少一个沟槽。
根据本公开的示例性实施方式，一种半导体器件可以包括衬底、第一绝缘层、多个数据存储元件、接触插塞和第一虚设坝。第一绝缘层可以在衬底上，并且可以包括在外围区内部的焊盘区。所述多个数据存储元件可以至少部分地在第一绝缘层的焊盘区中。接触插塞可以至少部分地在外围区中的第一绝缘层中。第一虚设坝可以至少部分地在第一绝缘层中并基本上围绕数据存储元件设置，从而围绕数据存储元件形成周界以吸收来自对半导体器件的侧面的外部冲击的能量。
附图说明
图1是根据本公开的示例性实施方式的半导体器件的剖视图。
图2至4是用于说明图1中所示的第一虚设坝的俯视图。
图5是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。
图6至8是用于说明图5中所示的第二虚设坝的俯视图。
图9是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。
图10和11是用于说明图9中所示的保护层的俯视图。
图12A是用于说明根据本公开的示例性实施方式的半导体器件的俯视图。
图12B是示出图12A中所示的放大部分I的俯视图。
图13是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。
图14和15是用于说明图13中所示的沟槽的俯视图。
图16是用于说明图13中所示的沟槽的剖视图。
图17是用于说明根据本公开的示例性实施方式的半导体器件的切割的剖视图。
图18和19是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。
图20是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。
具体实施方式
在此将参照附图关于根据本公开的半导体器件进行描述。
图1是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。图2至4是用于说明图1中所示的第一虚设坝的俯视图。图5是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。图6至8是用于说明图5中所示的第二虚设坝的俯视图。
参照图1，衬底110可以被提供。例如，衬底110可以是包括硅(Si)、锗(Ge)和化合物半导体中的至少一种的半导体晶片。然而，本公开不限于此。
虽然未在图中示出，但是电路层(未示出)可以形成在衬底110上。例如，电路层(未示出)可以包括集成电路以及电连接到集成电路的单层或多层金属线。集成电路可以包括动态随机存取存储器(DRAM)。
第一绝缘层120可以提供在衬底110上。例如，衬底110可以在其上提供有第一绝缘层120以覆盖电路层(未示出)。第一绝缘层120可以包括外围区PR和焊盘区PDR。外围区PR可以在第一方向D1上与焊盘区PDR相邻设置。在本说明书中，第一方向D1可以平行于衬底110的顶表面，第二方向D2可以平行于衬底110的顶表面并垂直于第一方向D1。第三方向D3可以垂直于衬底110的顶表面。
数据存储元件130可以设置在第一绝缘层120中。详细地，数据存储元件130可以设置在第一绝缘层120的焊盘区PDR中并被第一绝缘层120覆盖。数据存储元件130可以以各种各样的形状来实现。在一些实施方式中，数据存储元件130可以是多个电容器。
接触插塞142可以设置在第一绝缘层120中。详细地，接触插塞142可以设置在第一绝缘层120的外围区PR中，并且可以在第三方向D3上穿透第一绝缘层120。接触插塞142可以包括钨(W)。
第一虚设坝152可以设置在第一绝缘层120中。详细地，第一虚设坝152可以设置在数据存储元件130与接触插塞142之间。第一虚设坝152可以设置在第一绝缘层120的焊盘区PDR中，并且可以在第三方向D3上穿透第一绝缘层120。第一虚设坝152可以与接触插塞142间隔开。第一虚设坝152可以与接触插塞142绝缘。第一虚设坝152可以与电路层(未示出)电分离。第一虚设坝152可以包括与接触插塞142相同的材料。第一虚设坝152可以包括钨(W)。例如，在用于制造半导体器件的工艺中，第一虚设坝152可以与接触插塞142同时形成。
在一些实施方式中，当在俯视图中被观察时，第一虚设坝152可以围绕数据存储元件130。如图2中所示，第一虚设坝152可以具有围绕数据存储元件130的平面环矩形形状(例如平面矩形环形状)。如图3中所示，第一虚设坝152可以包括多个单独的部件。例如，当在俯视图中被观察时，第一虚设坝152可以被组合以形成围绕数据存储元件130的多个壁部件的不连续壁(broken wall)。在这种情况下，第一虚设坝152的每个可以具有平面环形。或者，如图4中所示，第一虚设坝152的每个可以具有柱形。在这种情况下，当在俯视图中被观察时，第一虚设坝152可以设置为围绕数据存储元件130。
第一虚设坝152可以被提供以保护数据存储元件130免受外部压力。第一虚设坝152可以牢固抵抗机械压力。词语“牢固”当在此使用时可以用于反映吸收冲击和/或压力而不会使冲击或压力传递给另一元件的能力。当然，吸收冲击和/或压力的能力是相对的。为了本公开的目的，由第一虚设坝152或另外的保护元件提供的保护在至少一定程度上保护数据存储元件130不受原本将被传递到数据存储元件130的压力和/或冲击。就是说，压力和/或冲击的减小可以通过第一虚设坝152或另外的保护元件吸收由压力和/或冲击所传递的能量。例如，当半导体器件经受将撞击或压数据存储元件130的冲击和/或压力时，第一虚设坝152可以用作缓解压力或冲击的分隔壁，使得数据存储元件130可以被保护免受压力或冲击影响。此外，如图3中所示，当第一虚设坝152形成为多个壁部件的不连续壁时，第一虚设坝152可以对在主要平行于衬底110的顶表面的方向上施加的压力更有抵抗力。
参照图5和6，第二虚设坝154可以被提供。第二虚设坝154也可以设置在第一绝缘层120中。详细地，第二虚设坝154也可以设置在第一绝缘层120的焊盘区PDR中，并且也可以在第三方向D3上穿透第一绝缘层120。第二虚设坝154可以包括与接触插塞142相同的材料。第二虚设坝154可以包括钨(W)。例如，在用于制造半导体器件的工艺中，第二虚设坝154可以与接触插塞142和第一虚设坝152同时形成。
第二虚设坝154可以设置在数据存储元件130之间。例如，如图6中所示，第一绝缘层120的焊盘区PDR可以包括彼此间隔开的第一部分R1以及在第一部分R1之间的第二部分R2。数据存储元件130可以设置在第一绝缘层120的第一部分R1中。第二虚设坝154可以设置在第一绝缘层120的第二部分R2中。第二部分R2可以具有各种各样的形状。第二虚设坝154可以具有与第二部分R2相同的平面形状。例如，如图6中所示，第二虚设坝154可以沿着第二方向D2跨越焊盘区PDR。或者，如图7中所示，第二虚设坝154可以沿着第一方向D1和第二方向D2将焊盘区PDR划分成四个部分。不同地，如图8中所示，第二虚设坝154可以沿着第一方向D1和第二方向D2将焊盘区PDR划分成八个部分。在这些情况下，当在俯视图中被观察时，第二虚设坝154可以与第一虚设坝152的内侧接触。然而，本公开不限于此。第二虚设坝154可以具有各种各样的平面形状。虽然未在图中示出，但是第二虚设坝154可以包括多个分离的部件。例如，第二虚设坝154可以被提供为设置在部分R2中的多个壁部件的不连续壁。
再参照图5，第二虚设坝154也可以被提供以保护数据存储元件130免受压力影响。第二虚设坝154可以牢固抵抗压力。如前所指出地，词语“牢固”当在此使用时意为由第二虚设坝154提供的保护保护数据存储元件130免受原本将被传递到数据存储元件130的压力和/或冲击的影响。例如，当半导体器件经受将撞击或压数据存储元件130的冲击和/或压力时，第二虚设坝154可以用作缓解压力或冲击的分隔壁，使得数据存储元件130可以被保护免受压力或冲击影响。此外，如上所讨论地，当第二虚设坝154形成为具有多个壁部件的不连续壁的形状时，数据存储元件130可以被更有效地保护免受压力影响。
再参照图1，第二绝缘层160可以设置在第一绝缘层120上。第二绝缘层160可以覆盖第一绝缘层120和第一虚设坝152的顶表面。第二绝缘层160可以形成为具有多个层的结构。第二绝缘层160可以包括顺序堆叠的第一层162、第二层164和第三层166。然而，本公开不限于此。第二绝缘层160可以根据需要被形成为具有单个层的结构。
接触垫144可以设置在外围区PR上的第二绝缘层160中。详细地，接触垫144可以设置在第二绝缘层160的第一层162中，并且可以联接到接触插塞142。接触垫144可以电连接到接触插塞142。接触垫144可以用第二绝缘层160的第二层164覆盖。
电极焊盘170可以设置在第二绝缘层160中。详细地，电极焊盘170可以设置在第二绝缘层160的第三层166中。电极焊盘170可以设置在焊盘区PDR上，并且在这种情况下，当在俯视图中被观察时，电极焊盘170可以交叠数据存储元件130。电极焊盘170可以具有通过第二绝缘层160的第三层166暴露的顶表面。电极焊盘170可以通过设置在第二绝缘层160的第二层164中的互连线168电连接到接触垫144。电极焊盘170可以与第一虚设坝152和第二虚设坝154绝缘。电极焊盘170的顶表面可以接收用于测试半导体器件是否满足预定参数的探针，或者可以允许外部互连端子(例如焊料球或凸块)连接于此。
图9是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。图10和11是用于说明图9中所示的保护层的俯视图。为了描述的方便，以上所讨论的部件被分配给相同的附图标记，并省略重复说明。
根据本公开的示例性实施方式，保护层180还可以被包括在半导体器件中。保护层180可以保护数据存储元件130。
参照图9，保护层180可以设置在第一绝缘层120上。详细地，保护层180可以设置在第一绝缘层120的焊盘区PDR上，并且可以与第一虚设坝152接触。换言之，第一虚设坝152可以支撑保护层180。保护层180可以提供在第二绝缘层160的第一层162中。当在俯视图中被观察时，保护层180可以交叠数据存储元件130。保护层180可以位于接触垫144的相同的层处。
保护层180可以具有平面的线或网格形状。例如，如图10中所示，保护层180可以包括在第一方向D1上延伸的多条金属线182。或者，如图11中所示，保护层180可以包括彼此交叉的第一金属线182和第二金属线184。然而，本公开不限于此。保护层180可以具有各种各样的形状，诸如板形或蜂窝形。
保护层180可以包括金属。保护层180可以包括与接触垫144相同的材料。保护层180可以包括钨(W)。例如，在用于制造半导体器件的工艺中，保护层180可以与接触垫144同时形成。
保护层180可以被提供以保护数据存储元件130免受压力影响。详细地，保护层180可以由第一虚设坝152支撑。因而保护层180可以牢固抵抗主要从上方施加的冲击或压力。如前所指出地，词语“牢固”当在此使用时意为由保护层180提供的保护保护数据存储元件130免受原本将被传递到数据存储元件130的压力和/或冲击。例如，当数据存储元件130受到来自上方的冲击或压力时，保护层180可以用作缓解冲击或压力的分隔壁。照此，冲击或压力可以通过保护层180，然后可以被分散到第一虚设坝152中。因此，保护层180可以保护数据存储元件130免受冲击或压力影响。如图6至8所示，当进一步提供第二虚设坝154时，保护层180可以由第二虚设坝154和第一虚设坝152支撑。因此，保护层180可以对从上方施加的冲击或压力更有抵抗力。
图12A是用于说明根据本公开的示例性实施方式的半导体器件的俯视图。图12B是示出图12A中所示的放大部分I的俯视图。图12B粗略地示出晶片W的一部分。为了描述的方便，以上所讨论的部件被分配给相同的附图标记，并省略重复说明。
参照图12A和12B，半导体器件100可以形成在晶片W上。半导体器件100的每个可以包括设置在其单元区CR上的芯片。半导体器件100的每个可以包括缓冲区BR以及划线区SR的一部分。当在俯视图中被观察时，划线区SR可以具有穿过单元区CR之间的线形形状，并且缓冲区BR可以在围绕单元区CR的同时设置在单元区CR与划线区SR之间。在用于制造半导体器件的工艺中，晶片W可以被切割成沿着划线区SR分离的多个单独的半导体器件100。例如，晶片W可以经历沿着划线区SR的划线道(scribe lane)SL执行的锯切工艺。考虑到工艺误差，划线区(们)SR可以被设定为具有比实际切割宽度(面积)更宽的宽度(面积)。因此，在锯切工艺之后，划线区SR的一部分可以留在单独的半导体器件100上。虽然未在图12B中示出，但是半导体器件100还可以包括在单元区CR与缓冲区BR之间的外围区和/或焊盘区。外围区和/或焊盘区可以根据需要被各种各样地设置。在随后的实施方式中，缓冲区BR在其一侧邻接划线区SR，并在其相反侧邻接焊盘区PDR，但本公开不限于此。半导体器件100的描述在下文中以上述实施方式的语境被描述。
图13是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。图14和15是用于说明图13中所示的沟槽的俯视图。图16是用于说明图13中所示的沟槽的剖视图。图17是用于说明根据本公开的示例性实施方式的半导体器件的切割的剖视图。图18和19是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。
参照图13，衬底110可以被提供。例如，衬底110可以是半导体晶片。虽然未在图中示出，但是电路层(未示出)可以形成在衬底110上。电路层(未示出)可以包括存储电路、逻辑电路或其组合。在本说明书中，电路层(未示出)可以设置在图12的单元区CR上，并且可以对应于芯片。
第一绝缘层120可以被提供在衬底110上。第一绝缘层120可以包括外围区PR、焊盘区PDR和划线区SR。焊盘区PDR可以与外围区PR和划线区SR相邻设置。缓冲区BR可以设置在划线区SR与焊盘区PDR之间。
数据存储元件130可以设置在第一绝缘层120的焊盘区PDR中。数据存储元件130可以每个是电容器。不同于图中所示，为了本公开的目的数据存储元件130未必是必需的，并且可以被省略或替换。
接触插塞142可以设置在第一绝缘层120的外围区PR中。接触插塞142可以在第三方向D3上穿透第一绝缘层120。
第一绝缘层120可以在其上提供有第二绝缘层160、接触垫144和电极焊盘170。第二绝缘层160、接触垫144和电极焊盘170可以基本上与以上所讨论的那些相同。
金属层210可以被提供在第二绝缘层160上。详细地，金属层210可以设置在第二绝缘层160的第三层166中。金属层210可以部分地或完全地覆盖缓冲区BR和划线区SR。金属层210可以具有通过第三层166暴露的顶表面。或者，金属层210可以延伸为在焊盘区PDR上，或者可以不覆盖划线区SR。金属层210可以与接触插塞142、接触垫144和电极焊盘170绝缘。
一个或更多个沟槽T可以形成在金属层210中。沟槽T可以设置在缓冲区BR上。当在俯视图中被观察时，沟槽T可以具有线形。例如，如图14中所示，沟槽T可以具有包括在第二方向D2上延伸的多条线的平面形状。或者，如图15中所示，沟槽T可以具有其中多条线在第一方向D1和第二方向D2上交叉的平面网格形状。然而，本公开不限于此。沟槽T可以具有各种各样的形状，诸如蜂窝形。
沟槽T可以沿着第三方向D3穿透金属层210。沟槽T可以暴露第二绝缘层160的第二层164的顶表面。或者，如图16中所示，沟槽T可以穿透金属层210以及第二绝缘层160的第二层164。
金属层210可以保护半导体器件免受压力影响。参照图17，在用于制造半导体器件的工艺中，金属层210可以防止由压力和/或冲击所致的裂纹。当裂纹传播到半导体器件中时，半导体器件的电路可能被损坏。划线区SR可以限定当执行锯切工艺时被切割的区域。划线区SR可以使用刀片锯切或激光锯切法沿着设置在其上的划线道(见图13的SL)被切割。由于轻易的破损有可能发生在金属层210的包括线或网格型沟槽T的部分处，因此当执行锯切工艺时，金属层210可以吸收所施加的压力和/或冲击。换言之，压力和/或冲击可以被消耗于破坏金属层210，因而可以阻止裂纹的发生。此外，金属层210的沟槽T可以提供由于压力而发生的裂纹的传播路径，使得可以防止裂纹传播到半导体器件中。
在一些实施方式中，间隔物220还可以被提供。参照图18，间隔物220可以覆盖缓冲区BR上的金属层210。间隔物220可以部分地填充沟槽T。当压力被施加到半导体器件时，间隔物220可以将压力集中到沟槽T上。因此，金属层210可以更轻易地断裂。结果，由于金属层210的破损，压力可以被轻易地吸收。
参照图19，第三虚设坝156还可以被提供。在这种构造中，第三虚设坝156可以是与第一虚设坝152相同的部件。金属层210也可以适用于参照图1所讨论的实施方式。例如，第三虚设坝156可以设置在第一绝缘层120的焊盘区PDR或缓冲区BR中，并且可以在第三方向D3上穿透第一绝缘层120。第三虚设坝156可以与划线区SR相邻地设置。或者，第三虚设坝156可以设置在接触插塞142与数据存储元件130之间。第三虚设坝156可以包括与接触插塞142相同的材料。第三虚设坝156可以包括钨(W)。例如，在用于制造半导体器件的工艺中，第三虚设坝156可以与接触插塞142同时形成。第三虚设坝156可以设置为保护半导体器件免受压力影响。第三虚设坝156可以牢固抵抗主要在平行于衬底110的顶表面的方向上施加的压力。如前所提出地，词语“牢固”当在此使用时意为由第三虚设坝156提供的保护保护数据存储元件130免受原本将被传递到数据存储元件130的压力和/或冲击影响。例如，当执行锯切工艺时，第三虚设坝156可以阻挡从划线区SR朝焊盘区PDR施加的压力。或者，第三虚设坝156可以是与第一虚设坝152不同的部件。
图20是用于说明根据本公开的示例性实施方式的半导体器件的剖视图。为了描述的方便，以上所讨论的部件被分配给相同的附图标记，并省略重复说明。
参照图20，衬底110可以被提供。虽然未在图中示出，但是电路层(未示出)可以形成在衬底110上。
第一绝缘层120可以被提供在衬底110上。第一绝缘层120可以包括外围区PR、焊盘区PDR和划线区SR。焊盘区PDR可以与外围区PR和划线区SR相邻地设置。缓冲区BR可以设置在划线区SR与焊盘区PDR之间。
半导体器件可以包括数据存储元件130、接触插塞142、接触垫144、第一虚设坝152、第二绝缘层160、电极焊盘170和保护层180，这与参照图9所讨论的那些基本上相同。
第二绝缘层160可以在其上提供有覆盖缓冲区BR和划线区SR的金属层210。
缓冲区BR上的金属层210可以在其中提供有沿着第三方向D3穿透金属层210的沟槽T。当在俯视图中被观察时，沟槽T可以具有线形或网格形状。金属层210可以被提供以保护半导体器件免受压力影响。
根据示例性实施方式的半导体器件可以包括第一虚设坝152、保护层180和金属层210，因而可以牢固抵抗外部施加的冲击或压力。
根据本公开的示例性实施方式，半导体器件可以包括围绕并保护数据存储元件130的第一虚设坝152。
由于半导体器件包括位于最上层处并在其中具有沟槽的金属层，因此当执行锯切工艺时，金属层可以断裂以吸收施加到半导体器件的压力和冲击，结果可以阻止裂纹的发生。此外，金属层的沟槽可以提供由于压力而发生的裂纹的传播路径，使得可以防止裂纹传播到半导体器件中。
虽然已经结合附图中所示的本公开的实施方式描述了本发明，但本发明不限于此。对本领域技术人员来说将明显的是，可以对其进行各种各样的替代、修改和改变而不背离本公开的范围和精神。
本申请要求享有2016年8月5日在韩国知识产权局提交的韩国专利申请第10-2016-0100030号的优先权，其全部内容通过引用合并于此。

Claims (17)

1.一种半导体器件，包括：
衬底；
第一绝缘层，其设置在所述衬底上并包括焊盘区和与所述焊盘区相邻的外围区；
数据存储元件，其在所述第一绝缘层的所述焊盘区中；
接触插塞，其穿透所述外围区中的所述第一绝缘层；
第一虚设坝，其穿透所述第一绝缘层并设置在所述数据存储元件与所述接触插塞之间；以及
保护层，其在所述第一绝缘层上并交叠所述数据存储元件，
其中所述保护层与所述第一虚设坝接触。
2.根据权利要求1所述的半导体器件，
其中所述第一虚设坝在俯视图中围绕所述数据存储元件。
3.根据权利要求1所述的半导体器件，
其中所述第一虚设坝和所述接触插塞包括相同的材料。
4.根据权利要求1所述的半导体器件，还包括：
第二虚设坝，其穿透所述第一绝缘层并设置在所述数据存储元件之间。
5.根据权利要求1所述的半导体器件，还包括：
接触垫，其在所述第一绝缘层的所述外围区上并与所述接触插塞接触，
其中所述保护层和所述接触垫位于相同的层处。
6.如权利要求5所述的半导体器件，
其中所述保护层和所述接触垫包括相同的材料。
7.根据权利要求1所述的半导体器件，
其中所述保护层在俯视图中具有线形或网格形。
8.根据权利要求1所述的半导体器件，还包括：
第二绝缘层，其在所述第一绝缘层上；以及
电极焊盘，其在所述第二绝缘层上并电连接到所述接触插塞，
其中所述电极焊盘交叠所述数据存储元件。
9.一种半导体器件，包括：
衬底；
在所述衬底上的第一绝缘层，所述第一绝缘层包括焊盘区、划线区以及在所述焊盘区与所述划线区之间的缓冲区；
在所述第一绝缘层上的第二绝缘层；
在所述缓冲区上的所述第二绝缘层上的金属层，其中所述金属层包括至少一个沟槽；
垂直地穿透所述第一绝缘层的第一虚设坝，所述第一虚设坝设置在所述焊盘区中；以及
在所述第一绝缘层上的保护层，
其中所述保护层在与所述第一虚设坝的顶表面接触的同时由所述第一虚设坝支撑。
10.根据权利要求9所述的半导体器件，
其中所述沟槽在俯视图中具有线形或网格形。
11.根据权利要求9所述的半导体器件，
其中所述沟槽延伸到所述第二绝缘层中。
12.根据权利要求9所述的半导体器件，还包括：
在所述缓冲区上并覆盖所述金属层的间隔物，
其中所述间隔物部分地填充所述沟槽。
13.根据权利要求9所述的半导体器件，还包括：
垂直地穿透所述第一绝缘层并设置在所述缓冲区中的第二虚设坝。
14.一种半导体器件，包括：
衬底；
第一绝缘层，其在所述衬底上并包括在外围区内部的焊盘区；
至少部分地在所述第一绝缘层的所述焊盘区中的多个数据存储元件；
接触插塞，其至少部分地在所述外围区中的所述第一绝缘层中；
第一虚设坝，其至少部分地在所述第一绝缘层中并基本上围绕所述数据存储元件设置，从而围绕所述数据存储元件形成周界以吸收来自对所述半导体器件侧面的外部冲击的能量；以及
保护层，其在所述第一绝缘层上并交叠所述数据存储元件，
其中所述保护层与所述第一虚设坝接触。
15.根据权利要求14所述的半导体器件，
其中所述第一虚设坝包括围绕所述数据存储元件形成不连续周界的多个单独部件。
16.根据权利要求15所述的半导体器件，还包括：
第二虚设坝，其至少部分地在所述第一绝缘层中并基本上设置在所述数据存储元件之间，以吸收来自施加于所述半导体器件的压力的能量。
17.根据权利要求14所述的半导体器件，
其中所述保护层形成金属性网格以吸收来自施加于所述半导体器件之上的外部冲击的能量。
CN201710607147.0A 2016-08-05 2017-07-24 半导体器件 Active CN107689348B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0100030 2016-08-05
KR1020160100030A KR102633112B1 (ko) 2016-08-05 2016-08-05 반도체 소자

Publications (2)

Publication Number Publication Date
CN107689348A CN107689348A (zh) 2018-02-13
CN107689348B true CN107689348B (zh) 2022-12-27

Family

ID=61069446

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710607147.0A Active CN107689348B (zh) 2016-08-05 2017-07-24 半导体器件

Country Status (3)

Country Link
US (1) US10056339B2 (zh)
KR (1) KR102633112B1 (zh)
CN (1) CN107689348B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134506A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置
CN102782812A (zh) * 2009-10-19 2012-11-14 飞思卡尔半导体公司 具有用于减少裂痕扩展的划道对准标记的半导体晶片

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003374A (en) 1988-05-23 1991-03-26 North American Philips Corporation Semiconductor wafer
US6285203B1 (en) * 1999-06-14 2001-09-04 Micron Technology, Inc. Test system having alignment member for aligning semiconductor components
KR20020002703A (ko) 2000-06-30 2002-01-10 박종섭 반도체소자의 제조방법
KR100400047B1 (ko) 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
JP4136684B2 (ja) 2003-01-29 2008-08-20 Ｎｅｃエレクトロニクス株式会社 半導体装置及びそのダミーパターンの配置方法
KR100705937B1 (ko) * 2003-12-19 2007-04-11 에스티마이크로일렉트로닉스 엔.브이. 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치
US7091621B1 (en) 2004-02-02 2006-08-15 Advanced Micro Devices, Inc. Crack resistant scribe line monitor structure and method for making the same
US7354790B2 (en) 2005-01-19 2008-04-08 Lsi Logic Corporation Method and apparatus for avoiding dicing chip-outs in integrated circuit die
US7960814B2 (en) 2007-08-08 2011-06-14 Freescale Semiconductor, Inc. Stress relief of a semiconductor device
KR20090046993A (ko) 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR20090109707A (ko) 2008-04-16 2009-10-21 주식회사 하이닉스반도체 퓨즈부를 구비하는 반도체 소자 및 그 형성 방법
US8912076B2 (en) 2008-11-05 2014-12-16 Texas Instruments Incorporated Crack deflector structure for improving semiconductor device robustness against saw-induced damage
US8866260B2 (en) 2009-02-27 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. MIM decoupling capacitors under a contact pad
US8278737B2 (en) 2009-04-02 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for improving die saw quality
JP2010287853A (ja) 2009-06-15 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
KR101581431B1 (ko) 2009-09-04 2015-12-30 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
JP2011134824A (ja) * 2009-12-24 2011-07-07 Elpida Memory Inc 半導体ウエハ、半導体ウエハの製造方法、および半導体装置
KR20110077432A (ko) 2009-12-30 2011-07-07 주식회사 하이닉스반도체 반도체 메모리 디바이스 및 그 제조 방법
JP2011142214A (ja) * 2010-01-07 2011-07-21 Elpida Memory Inc 半導体装置およびその製造方法
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
JP2012089668A (ja) 2010-10-19 2012-05-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
KR20120067678A (ko) 2010-12-16 2012-06-26 에스케이하이닉스 주식회사 커패시터의 스토리지노드 형성 방법 및 이를 포함하는 반도체 소자
US8963282B2 (en) * 2011-09-14 2015-02-24 Nanya Technology Corp. Crack stop structure and method for forming the same
US9048019B2 (en) 2011-09-27 2015-06-02 Infineon Technologies Ag Semiconductor structure including guard ring
JP6125209B2 (ja) * 2012-11-19 2017-05-10 株式会社ジェイデバイス 半導体装置及びその製造方法
US9385058B1 (en) * 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
KR102076305B1 (ko) * 2013-05-13 2020-04-02 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
JP6234725B2 (ja) 2013-07-18 2017-11-22 シナプティクス・ジャパン合同会社 半導体ウェハー、半導体ｉｃチップ及びその製造方法
KR102079283B1 (ko) 2013-10-15 2020-02-19 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9405467B2 (en) * 2013-10-25 2016-08-02 Seagate Technology Llc Adaptive guard band for improved data storage capacity
KR102246277B1 (ko) * 2014-03-14 2021-04-29 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102504073B1 (ko) * 2015-12-14 2023-02-24 엘지디스플레이 주식회사 유기발광 표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134506A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置
CN102782812A (zh) * 2009-10-19 2012-11-14 飞思卡尔半导体公司 具有用于减少裂痕扩展的划道对准标记的半导体晶片

Also Published As

Publication number Publication date
CN107689348A (zh) 2018-02-13
KR102633112B1 (ko) 2024-02-06
US20180040571A1 (en) 2018-02-08
KR20180016698A (ko) 2018-02-19
US10056339B2 (en) 2018-08-21

Similar Documents

Publication Publication Date Title
JP5329068B2 (ja) 半導体装置
JP4636839B2 (ja) 電子デバイス
JP5235378B2 (ja) 半導体装置
EP1316112B1 (en) Improved chip crack stop design for semiconductor chips
US20160118352A1 (en) Semiconductor device
JP3962402B2 (ja) 半導体装置
US8125053B2 (en) Embedded scribe lane crack arrest structure for improved IC package reliability of plastic flip chip devices
US10720396B2 (en) Semiconductor chip and semiconductor package having the same
JP2009123733A (ja) 半導体装置及びその製造方法
TWI550749B (zh) 半導體晶圓、半導體晶片以及半導體裝置及其製造方法
KR20200120408A (ko) 재배선층을 가지는 반도체 칩
CN107689348B (zh) 半导体器件
KR20120052555A (ko) 반도체 장치 및 그 제조 방법
KR101048821B1 (ko) 반도체 장치의 퓨즈부
US20230238335A1 (en) Semiconductor chip including a chip guard
KR100673112B1 (ko) 퓨즈박스의 가아드링
JP5553923B2 (ja) 半導体装置
JP4808540B2 (ja) 半導体ウェハ
KR20240051648A (ko) 반도체 장치
CN115346914A (zh) 半导体结构
JP4855973B2 (ja) 半導体装置およびその製造方法
KR20070100546A (ko) 반도체 소자의 퓨즈 박스 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant