KR20240051648A - 반도체 장치 - Google Patents

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KR20240051648A
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추교수
변대석
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Abstract

일 실시예에 따른 반도체 장치는, 복수의 칩이 본딩되어 적층된 구조의 반도체 장치로서, 칩 영역; 상기 칩 영역 둘레의 스크라이브 레인; 상기 칩 영역을 둘러싸서 상기 칩 영역 및 상기 스크라이브 레인을 분리시키는 댐 구조물; 상기 댐 구조물을 통과하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선; 및 상기 칩 영역에 배치되어 상기 검출 배선과 전기적으로 연결되며 상기 스크라이브 레인에서의 결함을 검출하는 검출 회로부;를 포함한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것이다. 보다 상세하게는 기판의 소잉 전에 발생된 결함을 검출할 수 있는 반도체 장치에 관한 것이다.
반도체 장치는 3D Cell구조에서 상판(Cell)과 하판(Peri회로)을 Cu와 Cu로 접합하는 bonding VNAND 구조로 발전되고 있다. bonding VNAND 제품에서 상판과 하판 간의 접합 여부는 중요한 기술 중의 하나이다.
상판과 하판 간의 접합력은 접합되는 면적이 클수록 좋지만 그만큼 제품의 경쟁력이 낮아지기 때문에, 접합 면적이 작으면서 잘 접합하는 것이 중요한 기술이다.
반도체 패키지 조립 공정 중 웨이퍼(wafer)에서 개별 칩(chip)으로 다이싱(dicing) 진행시에, 소잉(sawing) 전/후에 박리 현상 등이 결함이 발생하는 경우가 많은데, 이러한 결함이 소잉에 의한 것인지 이전의 공정 자체의 문제인지를 판단하기 어려운 문제가 있다.
따라서, 상판과 하판 간의 접합 여부를 소잉 전에 판단할 수 있는 기술의 개발이 필요하다.
일 측면은, 스크라이브 레인의 결함을 검출할 수 있는 반도체 장치를 제공하고자 한다.
일 실시예에 따른 반도체 장치는, 복수의 칩이 본딩되어 적층된 구조의 반도체 장치로서, 칩 영역; 상기 칩 영역 둘레의 스크라이브 레인; 상기 칩 영역을 둘러싸서 상기 칩 영역 및 상기 스크라이브 레인을 분리시키는 댐 구조물; 상기 댐 구조물을 통과하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선; 및 상기 칩 영역에 배치되어 상기 검출 배선과 전기적으로 연결되며 상기 스크라이브 레인에서의 결함을 검출하는 검출 회로부;를 포함한다.
상기 복수의 칩은, 제 1 본딩 메탈 패턴을 갖는 제 1 칩, 및 상기 제 1 칩 위에 위치하고 상기 제 1 본딩 메탈 패턴과 대응되는 제 2 본딩 메탈 패턴을 갖는 제 2 칩을 포함하고, 상기 제 1 본딩 메탈 패턴과 상기 제 2 본딩 메탈 패턴이 서로 본딩되어 상기 제 1 칩 및 상기 제 2 칩이 서로 결합된 구조를 가질 수 있다.
상기 스크라이브 레인에서, 상기 검출 배선은 상기 제 1 본딩 메탈 패턴 및 상기 제 2 본딩 메탈 패턴을 포함하는, 반도체 장치.
상기 스크라이브 레인에서, 상기 검출 배선은 상기 제 1, 2 칩에 각각 배치되는 제 1, 2 검출 배선 구조물, 및 상기 제 1, 2 검출 배선 구조물을 각각 상기 제 1, 2 본딩 메탈 패턴에 연결하는 제 1, 2 컨택 플러그를 포함할 수 있다.
상기 댐 구조물은 관통구를 가지고, 상기 제 1, 2 검출 배선 구조물 중 적어도 하나는 상기 셀 영역에서 연장되어 상기 관통구를 통과하는 연결 배선 구조물과 연결될 수 있다.
상기 스크라이브 레인으로 연장된 검출 배선은 상기 댐 구조물을 둘러싸는 형태로 배치될 수 있다.
상기 검출 회로부는 상기 검출 배선과의 연결을 차단하는 스위치를 포함할 수 있다.
상기 검출 배선의 일측 및 타측에 각각 검출 패드가 배치될 수 있다.
상기 댐 구조물은 상기 칩 영역에 인접하여 상기 칩 영역을 둘러싸는 이너 댐, 및 상기 스크라이브 레인 측으로 상기 이너 댐과 나란하게 이격되어 상기 이너 댐을 둘러싸는 아우터 댐을 포함할 수 있다.
상기 이너 댐은 상기 검출 라인이 관통하는 제 1 관통부를 가지고, 상기 아우터 댐은 상기 제 1 관통부를 관통하여 연장된 검출 라인이 관통하는 제 2 관통부를 가질 수 있다.
상기 이너 댐 및 상기 아우터 댐은 각각 사각 링 형태를 가지며, 상기 제 1 관통부와 상기 제 2 관통부 중 적어도 하나는 상기 사각 링 형태의 일 꼭지점에 인접하게 배치될 수 있다.
상기 검출 회로부는 복수의 검출 회로를 포함하고, 상기 검출 배선은 서로 전기적으로 분리된 복수의 검출 배선을 포함하며, 상기 복수의 검출 회로는 각각 상기 복수의 검출 배선과 전기적으로 연결될 수 있다.
상기 댐 구조물은 사각 링 형태를 갖고, 상기 검출 배선은 상기 댐 구조물의 각 모서리 측을 통과하는 복수의 검출 배선을 포함하며, 상기 복수의 검출 배선은 서로 전기적으로 분리될 수 있다.
일 실시예의 반도체 장치는, 검출 회로부가 포함된 칩 영역; 상기 칩 영역 둘레의 스크라이브 레인; 및 상기 검출 회로부와 전기적으로 연결되고 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선;을 포함한다.
상기 칩 영역과 상기 스크라이브 레인을 분리시키는 상기 칩 영역과 상기 스크라이브 레인 사이의 적어도 하나의 댐을 더 포함하고, 상기 검출 배선은, 상기 스크라이브 레인을 따라 상기 적어도 하나의 댐을 둘러싸도록 연장되는 연장부, 및 상기 적어도 하나의 댐을 통과하여 상기 검출 회로부와 상기 연장부를 연결하는 연결부를 포함할 수 있다.
상기 검출 회로부는 상기 검출 배선으로 입력 신호를 인가하고 검출 배선으로부터 출력 신호를 수신하여, 상기 스크라이브 레인에서의 결함을 검출할 수 있다.
상기 입력 신호는 펄스, 시그널, DC 전압 중 적어도 하나를 포함할 수 있다.
상기 검출 회로부는 상기 검출 배선과의 전기적인 연결을 차단하는 스위치를 포함하며, 상기 검출 배선은 입력 신호를 인가하는 입력 패드, 및 출력 신호를 출력하는 출력 패드를 포함할 수 있다.
상기 스크라이브 레인은 서로 결합된 하부 구조물 및 상부 구조물을 포함하고, 상기 검출 배선은 상기 하부 구조물의 제 1 본딩 메탈 패턴, 및 상기 제 1 본딩 메탈 패턴에 대응되는 상기 상부 구조물의 제 2 본딩 메탈 패턴을 포함할 수 있다.
일 실시예의 반도체 장치는, 복수의 웨이퍼가 본딩된 반도체 장치로서, 칩 영역; 상기 칩 영역 둘레의 스크라이브 레인; 상기 칩 영역과 상기 스크라이브 레인 사이에 배치되며, 상기 칩 영역을 둘러싸는 사각 링 형태의 이너 댐 및 상기 이너 댐에서 상기 스크라이브 레인 방향으로 소정 간격 이격된 사각 링 형태의 아우터 댐을 포함하는 댐 구조물; 상기 댐 구조물을 관통하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선; 및 상기 칩 영역에 배치되어 상기 검출 배선과 전기적으로 연결되는 검출 회로부;를 포함하고, 상기 검출 회로부는 상기 검출 배선으로 입력 신호를 인가하고, 상기 검출 배선으로 수신되는 출력 신호를 이용하여 상기 스크라이브 레인에서의 결함을 검출하며, 상기 이너 댐에서 상기 검출 배선이 관통하는 관통부와 상기 아우터 댐에서 상기 검출 배선이 관통하는 관통부는 서로 대향되는 모서리 측에 배치될 수 있다.
일 실시예에 따르면, 기판의 소잉 전에 발생된 크랙과 같은 결함을 검출할 수 있다.
또한, 스크라이브 레인의 본딩, Layer, Contact 등의 결함 여부를 검출할 수 있다.
도 1은 일 실시예의 반도체 장치를 설명하기 위한 평면도이다.
도 2는 일 실시예의 반도체 장치의 평면도이다.
도 3은 도 2의 B-B 방향의 단면도이다.
도 4는 일 실시예의 반도체 장치의 검출 회로부를 설명하기 위한 도면이다.
도 5는 도 2의 C-C 방향의 단면도이다.
도 6 내지 도 11은 다양한 실시예들의 반도체 장치의 평면도이다.
도 12는 일 실시예가 bonding VNAND 에 적용된 경우의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 만 아니라, 다른 부재를 사이에 두고 "간접적으로 연결"된 것도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도면을 참조하여 일 실시예의 반도체 장치를 설명한다.
도 1은 일 실시예의 반도체 장치를 설명하기 위한 평면도이고, 도 2는 일 실시예의 반도체 장치의 평면도이다. 도 3은 도 2의 B-B 방향의 단면도이고, 도 4는 일 실시예의 반도체 장치의 검출 회로부를 설명하기 위한 도면이며, 도 5는 도 2의 C-C 방향의 단면도이다. 도면은 이해의 편의를 위하여 개략적으로 도시하였다.
도 1에서는 일 실시예에 따른 반도체 장치를 제조하는 과정에서의 웨이퍼(10)를 도시하였다. 웨이퍼(10) 상에는 복수의 칩 영역(CA)과 이들을 둘러싼 스크라이브 레인(SL)이 형성되는데, 스크라이브 레인(SL)을 따라 절단(소잉)함으로써, 복수의 반도체 다이(die)들로 분할될 수 있다.
일 실시예에 따르면, 웨이퍼(10)는 복수의 웨이퍼가 본딩(bonding) 방식으로 서로 결합되어 복수의 반도체 장치들을 구현할 수 있다. 이에 따라, 일 실시예의 반도체 장치는 복수의 칩(또는 복수의 웨이퍼)이 본딩되어 적층된 구조를 가질 수 있다.
도 2에서는 일 실시예의 반도체 장치(100)를 설명하기 위하여, 도 1에서의 A 부분을 확대하여 도시하였다.
도 2를 참조하면, 반도체 장치(100)는 칩 영역(CA), 칩 영역(CA) 둘레의 스크라이브 레인(SL), 칩 영역(CA)에서 스크라이브 레인(SL)으로 연장된 검출 배선(120), 및 검출 배선(120)과 전기적으로 연결되고 칩 영역(CA)에 배치된 검출 회로부(110)를 포함한다. 도 2에 도시된 바와 같이, 일 실시예에 따르면, 칩 영역(CA)과 스크라이브 레인(SL) 사이에 댐 영역(D)을 더 포함할 수 있다. 댐 영역(D)은 칩 영역(CA)과 스크라이브 레인(SL)을 분리시키는 영역으로, 평면상의 형상은, 링 형상 또는 폐곡선 형상을 가질 수 있다. 댐 영역(D)에 의하여 칩 영역(CA)과 스크라이브 레인(SL)이 정의될 수 있다. 댐 영역(D)에는 적어도 하나의 댐을 포함하는 댐 구조물(130)이 위치될 수 있다.
칩 영역(CA)은 실제 칩에서 동작하는 복수의 소자들이 배치되는 영역이다. 칩 영역(CA)의 평면상의 형상은 사각형일 수 있다. 예를 들어, 칩 영역(CA)의 평면상의 형상은 서로 수직한 4개의 변으로 정의될 수 있으나, 이에 한정되는 것은 아니다. 칩 영역(CA)에는 후술할 검출 회로부(110)가 포함될 수 있다.
스크라이브 레인(SL)은 칩 영역(CA)을 둘러싸고 있는 부분으로, 웨이퍼(10)를 칩으로 다이싱할 때 손상되는 부분을 고려하여 공간 마진을 가지는 부분이다. 스크라이브 레인(SL)은 고리 형태를 가질 수 있으며, 예를 들어 칩 영역(CA)의 형태에 대응되는 사각 링 형태를 가질 수 있다.
스크라이브 레인(SL)에는 다양한 패턴들, 예를 들어, 마크(mark) 패턴, 키(key) 패턴, 공정 모니터링이나 소자 테스트를 위한 패턴 등이 형성될 수 있다.
일 실시예에 따르면, 스크라이브 레인(SL)에는 복수의 칩이 본딩되기 위한 본딩 메탈들(161a, 162a, 도 3 참조)로 이루어진 본딩 메탈 패턴을 포함할 수 있다. 스크라이브 레인(SL)에는 후술할 검출 배선(120)이 배치될 수 있는데, 전술한 본딩 메탈 패턴은 검출 배선(120)을 구성할 수 있다.
예를 들어, 반도체 장치(100)는 제 1 칩(CP1) 및 제 1 칩(CP1) 위에 위치하여 제 1 칩(CP1)과 결합된 제 2 칩(CP2)이 서로 결합된 구조를 가질 수 있다. 도 3 및 도 5에서 제 1 칩(CP1)과 제 2 칩(CP2) 결합된 본딩 면을 BS로 표시하였다. 도 3을 참조하면, 스크라이브 레인(SL)에서, 제 1 칩(CP1)은 제 1 본딩 메탈 패턴을 갖고, 제 2 칩(CP2)은 제 2 본딩 메탈 패턴을 가질 수 있다. 이 때, 제 1 본딩 메탈 패턴과 제 2 본딩 메탈 패턴이 서로 본딩되어 제 1 칩(CP1) 및 제 2 칩(CP2)이 서로 결합될 수 있다. 만약, 공정상의 문제 또는 크랙 발생으로 인하여, 제 1 본딩 메탈 패턴을 구성하는 제 1 본딩 메탈들(161a)과 제 2 본딩 메탈 패턴을 구성하는 제 2 본딩 메탈(162a)이 정상적으로 연결되지 않는 경우, 스크라이브 레인(SL)에 배치된 검출 배선(120)에는 전기적인 신호가 전달되지 않거나, 전기적인 신호에 이상이 발생된다. 이에 따라, 일 실시예에 따르면, 스크라이브 레인(SL)에 배치된 검출 배선(120)의 전기적인 신호를 이용하여 스크라이브 레인(SL)에서의 결함의 존재를 검출할 수 있다.
도 3을 참조하면, 스크라이브 레인(SL)에 배치된 검출 배선(120)은, 제 1, 2 본딩 메탈(161a, 162a), 검출 회로부(110)와 전기적으로 연결된 제 1, 2 검출 배선 구조물(181a, 182a), 및 제 1, 2 검출 배선 구조물(181a, 182a)을 각각 제 1, 2 본딩 메탈 패턴(161a, 162a)에 연결하는 제 1, 2 컨택 플러그(171a, 172a)를 포함할 수 있다. 검출 회로부(110)와 1, 2 본딩 메탈 패턴(161a, 162a)과의 전기적인 연결을 위하여, 제 1, 2 검출 배선 구조물(181a, 182a) 중 적어도 하나는, 셀 영역(AC)에서 스크라이브 레인(SL)으로 연장되는 연결 배선 구조물(미도시)과 연결될 수 있다. 예를 들어, 전술한 연결 배선 구조물은 댐 구조물(130)을 관통할 수 있다. 이 때, 댐 구조물(130)을 관통하는 연결 배선 구조물은 댐 구조물(130)과 절연되도록 구성될 수 있다.
댐 구조물(130)은 칩 영역(AC)과 스크라이브 레인(SL)을 구분하는 부분으로서, 칩 영역(AC)을 둘러싸서 칩 영역(AC) 및 스크라이브 레인(SL)을 분리시킴으로써, 칩 영역(AC)과 스크라이브 레인(SL)을 정의한다. 댐 구조물(130)은 제 1 칩(CP1) 및 제 2 칩(CP2)을 수직적으로 관통하여 칩 영역(AC)과 스크라이브 레인(SL)을 분리시킨다. 댐 구조물(130)은 스크라이브 레인(SL)에서 발생된 크랙이 칩 영역(AC)으로 진행되는 것을 차단하는 역할을 할 수 있다. 또한, 댐 구조물(130)은 외부의 습기가 칩 영역(AC)으로 들어가는 것을 차단하는 역할을 할 수 있다.
일 실시예에 따르면, 댐 구조물(130)은 적어도 하나의 댐을 포함할 수 있다. 예를 들어, 댐 구조물(130)은 칩 영역(AC)에 인접하여 칩 영역(AC)을 둘러싸는 이너 댐(131), 및 스크라이브 레인(SL) 측으로 이너 댐(131)을 둘러싸는 아우터 댐(132)을 포함할 수 있다. 이너 댐(131)과 아우터 댐(132)은 소정 간격 이격되어 서로 나란하게 배치될 수 있다. 이너 댐(131)과 아우터 댐(132)은 평면상에서 셀 영역(AC)의 형태에 대응되도록 사각 링 형태를 가질 수 있다.
댐 구조물(130)은 검출 배선(120)이 통과하기 위한 관통부를 포함한다. 일 실시예에 따르면, 댐 구조물(130)을 구성하는 적어도 하나의 댐은 각각 관통부를 포함한다. 예를 들어, 도 2를 참조하면, 이너 댐(131)은 제 1 관통부(TH1)를 갖고, 아우터 댐(132)은 제 2 관통부(TH2)를 가질 수 있다. 셀 영역(AC)의 검출 회로부(110)에서 인출된 검출 라인(120)이 제 1 관통부(TH1)를 통과하고, 제 1 관통부(TH1)를 통과하여 연장된 검출 라인(120)은 제 2 관통부(TH2)를 통과하여 스크라이브 레인(SL)으로 연장될 수 있다.
도 5를 참조하면, 댐 구조물(130)은 제 1 게이트 패턴(130a), 제 1 컨택 플러그(130b), 제 1 배선(130c), 제 2 콘택 플러그(130d), 제 2 배선(130e) 및 본딩 메탈(130f)을 포함할 수 있으며, 제 1, 2 칩(CP1, CP2)의 본딩 메탈이 서로 연결될 수 있다.
도 5를 참조하면, 댐 구조물(130)의 관통부는 관통구(135)를 포함할 수 있다. 일 실시예에 따르면, 검출 배선(120)은 관통구(135)를 통과하여 셀 영역(AC)에서 스크라이브 레인(SL)으로 연장될 수 있다. 예를 들어, 셀 영역(AC)에서 연장되어 관통구(135)를 통과하는 연결 배선 구조물(미도시)은 스크라이브 레인(SL)에 배치된 제 1, 2 검출 배선 구조물(181a, 182a)과 연결됨으로써, 검출 배선(120)을 통한 전기적인 신호가 댐 구조물(130)을 통과할 수 있다.
한편, 도 5에서는 예시적으로 관통구(135)가 제 1 칩(CP1)의 댐 구조물에 형성된 형태를 도시하였으나, 이에 한정되는 것은 아니며, 관통구(135)가 제 2 칩(Cㅔ2)의 댐 구조물에 형성될 수 있다. 또한, 도 5에서는 관통구(135)가 2개인 형태를 도시하였으나, 이에 한정되는 것은 아니며, 관통구(135)가 1개 또는 3개 이상의 복수개가 형성될 수도 있다. 또한, 다른 형태로서는, 관통구(135)가 댐 구조물이 아닌, 제 1, 2 칩(CP1, CP2)의 본딩 메탈이 결합되는 부분의 주위 영역에 형성될 수도 있다.
검출 배선(120)은 셀 영역(AC)에 배치된 검출 회로부(110)와 전기적으로 연결되며, 댐 구조물(130)을 통과하여 셀 영역(AC)에서 스크라이브 레인(SL)으로 연장된다.
도 4를 참조하면, 검출 배선(120)은 댐 구조물(130)을 둘러싸도록 연장되는 연장부(122), 및 댐 구조물(130)을 통과하여 검출 회로부(110)와 상기 연장부(122)를 연결하는 연결부(121)를 포함할 수 있다. 일 실시예에 따르면, 연장부(122)는 스크라이브 레인(SL)을 따라 댐 구조물(130)을 둘러싸는 형태로 배치될 수 있다. 이에 따라, 스크라이브 레인(SL)의 전 영역의 결함을 검출할 수 있다.
검출 회로부(110)는 신호 제공부(IP)와 신호 수신부(OP)를 포함할 수 있다. 신호 제공부(IP)는 입력 신호를 생성하여 검출 배선(120)에 인가하고, 신호 수신부(OP)는 검출 배선(120)으로부터 출력 신호를 수신할 수 있다. 출력 신호는 검출 회로부(110)의 내부에 저장하거나 외부로 출력할 수 있다. 이에 따라, 스크라이브 레인(SL)에 배치된 검출 배선(120)을 이용하여 상기 스크라이브 레인(SL)에서의 결함을 검출할 수 있다. 후술하겠지만, 다른 실시예로, 입력 신호는 검출 회로부 내부가 아닌, 외부와 연결된 패드(pad)를 통해 입력할 수 있으며, 출력 신호도 외부로 출력할 수 있다. 입력 신호는 펄스, 시그널, DC 전압 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 입력 신호는 시간축과 전압축을 함께 사용하는 신호를 사용하여 출력 신호의 도달 전압, 도달 시간의 차이, 예를 들어, 펄스 신호의 경우, 펄스 폭의 차이, 펄스 높이 차이에 따라 결함의 유무뿐 만 아니라, 결함의 종류, 위치, 정도 등도 검출할 수 있으나, 이에 한정되는 것은 아니다.
도 6 내지 도 11은 다양한 실시예들의 반도체 장치의 평면도이다. 이하, 다양한 실시예의 반도체 장치(100)를 도면과 함께 설명한다.
일 실시예에 따르면, 이너 댐(131)의 제 1 관통부(TH1)와 아우터 댐(132)의 제 2 관통부(TH2) 중 적어도 하나는 사각 링 형상의 댐 구조물의 일 꼭지점에 인접하게 배치될 수 있다. 또한, 일 실시예에 따르면, 이너 댐(131)의 제 1 관통부(TH1)와 아우터 댐(132)의 제 2 관통부(TH2)는 사각 링 형상의 댐 구조물의 대향하는 모서리 측에 각각 배치될 수 있다. 예를 들어, 도 6을 참조하면, 이너 댐(131)의 제 1 관통부(TH1)와 아우터 댐(132)의 제 2 관통부(TH2)는 대향하는 모서리의 대각 방향 꼭지점에 인접한 위치에 각각 배치될 수 있다. 전술하였듯이, 댐 구조물(130)은 외부의 외부의 습기가 칩 영역(AC)으로 들어가는 것을 차단하는 역할을 할 수 있는데, 댐 구조물(130)의 관통부를 통해 외부의 습기가 유입될 가능성이 있다. 이너 댐(131)의 제 1 관통부(TH1)와 아우터 댐(132)의 제 2 관통부(TH2)가 대향하는 모서리의 대각 방향 꼭지점에 인접한 위치에 각각 배치되는 경우, 습기가 유입되기 위한 제 2 관통부(TH2)에서 제 1 관통부(TH1)까지의 루트가 길어지게 되므로, 습기 유입 가능성을 억제할 수 있다.
도 7을 참조하면, 검출 회로부(110)는 검출 배선(120)과의 연결을 차단하는 스위치(SW)를 포함할 수 있다. 이에 따라, 스위치(SW)를 통하여 검출 회로부(110)와 검출 배선(120)과의 전기적인 연결을 ON/OFF 제어할 수 있다. 본 실시예에서, 검출 배선(120)의 일측 및 타측에 각각 검출 패드(PI, PO)를 포함할 수 있다. 예를 들어, 스위치(SW)를 오픈(open)하여 검출 회로부(110)와 검출 배선(120)과의 연결을 차단한 상태에서, 외부의 회로(미도시)를 통해 입력 패드(PI)에 입력 신호를 인가하고, 출력 패드(PO)를 통해 출력 신호를 외부로 출력할 수 있다. 이에 따라, 셀 영역(CA)의 검출 회로부(110)가 동작하지 않는 경우에도 스크라이브 레인(SL)의 결함을 검출할 수 있다.
도 8을 참조하면, 댐 구조물(130)은 하나의 댐 만을 포함할 수 있다. 하나의 댐 만을 포함하는 경우, 복수의 댐을 포함하는 경우에 비해 셀 영역(CA)의 공간을 확장할 수 있다.
도 9를 참조하면, 검출 배선(120)은 상기 댐 구조물의 각 모서리 측을 통과하는 복수의 검출 배선(120-1, 120-2, 120-3, 120-4)을 포함할 수 있다. 이 때, 복수의 검출 배선(120-1, 120-2, 120-3, 120-4)은 서로 전기적으로 분리될 수 있다. 이에 따라, 복수의 검출 배선(120-1, 120-2, 120-3, 120-4)에서의 출력 신호를 통하여, 스크라이브 레인(SL)에서의 결함 위치를 확인할 수 있다.
도 10, 및 도 11을 참조하면, 검출 회로부(110)는 복수의 검출 회로(110-1, 110-2, 110-3, 110-4)를 포함하고, 각각 전기적으로 서로 분리된 복수의 검출 배선(120-1, 120-2, 120-3, 120-4)과 전기적으로 연결될 수 있다. 또한, 복수의 검출 배선(120-1, 120-2, 120-3, 120-4) 각각은 복수회 절곡된 다양한 패턴으로 배열될 수 있다.
도 8 내지 도 11에서는 댐 구조물(130)이 하나의 댐 만을 포함하는 형태로 도시하였으나, 이에 한정되는 것은 아니며, 댐 구조물(130)이 복수의 댐을 포함하는 경우도 동일한 구성으로 이루어질 수 있다.
이상 설명한 실시예들은 본딩방식에 의해 상부 칩과 하부 칩이 연결된 수직형 낸드 플래시 메모리(이하, bonding VNAND, 메모리 장치)에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니며, 멀티 Die, Chiplet 방식의 반도체 장치에도 적용될 수 있다. 이하에서는, 일 실시예가 bonding VNAND 에 적용된 경우를 설명한다. 도 12는 일 실시예가 bonding VNAND 에 적용된 경우의 단면도이다.
도 12를 참조하면, 메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 또는 물리적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(500)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 메모리 장치(500)는 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현되는 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다. 이하의 설명에서는, 제1 상부 칩 및 제2 상부 칩이 반전되기 전을 기준으로 제1 및 제2 상부 칩들의 상부와 하부가 정의된다. 즉, 도 12에서 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 제1 및 제2 상부 칩들 각각의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다. 다만 이는 예시적인 것이며, 제1 상부 칩 및 제2 상부 칩 중 어느 하나만이 반전되어 본딩 방식으로 연결될 수도 있다.
메모리 장치(500)의 주변 회로 영역(PERI)과 제1 및 제2 셀 영역(CELL1, CELL2) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다. 마찬가지로, 제2 셀 영역(CELL2)은 제3 기판(410)과 공통 소스 라인(420)을 포함하며, 제3 기판(410)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(431-438: 430)이 적층될 수 있다. 제2 기판(310) 및 제3 기판(410)은, 다양한 재료로 이루어질 수 있으며, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)을 갖는 기판일 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다.
일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(332) 및 워드라인(333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 12에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(320) 및 복수의 워드라인들(330)을 관통할 수 있다. 다만, 이는 예시적인 것이며, 제1 관통 전극(THV1)은 제2 기판(310)을 더 관통할 수도 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 제1 셀 영역(CELL1)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(360c)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.
계속해서, 도 12를 참조하면, 워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(340)은 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
마찬가지로, 워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드라인들(430)은 제3 기판(410)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)에는 상부 본딩 메탈(370b)이 형성되고, 주변 회로 영역(PERI)에는 상부 본딩 메탈(270b)이 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 상부 본딩 메탈(370b)과 상부 본딩 메탈(270b)은 알루미늄, 구리 또는 텅스텐 등으로 형성될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 12를 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/ 또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.
일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다.
다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.
한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.
한편, 도 12를 참조하면, 메모리 장치(500)는 전술한 일 실시예에 따른 검출 배선(120)을 포함할 수 있다. 검출 배선(120)은 주변 회로 영역(PERI)을 포함하는 하부 칩의 제 1 본딩 메탈(161a), 및 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 제 2 본딩 메탈(162a)을 포함함으로써, 하부 칩과 제1 상부 칩 간의 본딩 결함 여부를 검출할 수 있다. 도 12에 도시되지 않았지만, 검출 배선(120)의 인접 부위에는 댐 구조물이 더 포함될 수 있고, 제 1, 2 검출 배선 구조물(181a, 182a)과 연결되고, 댐 구조물을 통과하여 검출 회로부로 기능하는 회로 소자와 연결되는 연결 배선 구조물을 더 포함할 수 있다. 도 12에는 검출 배선(120)이 제1 상부 칩 및 하부 칩 간의 본딩 결함 여부를 검출하는 경우로 도시하였으나, 이에 한정되는 것은 아니며, 제1 상부 칩 및 제2 상부 칩 간의 본딩 결함 여부를 검출할 수 있도록 구성될 수도 있다. 또한, 제1 상부 칩 및 하부 칩 간의 본딩 결함과, 1 상부 칩 및 제2 상부 칩 간의 본딩 결함을 모두 검출할 수 있도록 구성될 수도 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10 웨이퍼
100 반도체 장치
110 검출 회로부
120 검출 배선
130 댐 구조물

Claims (20)

  1. 복수의 칩이 본딩되어 적층된 구조의 반도체 장치로서,
    칩 영역;
    상기 칩 영역 둘레의 스크라이브 레인;
    상기 칩 영역을 둘러싸서 상기 칩 영역 및 상기 스크라이브 레인을 분리시키는 댐 구조물;
    상기 댐 구조물을 통과하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선; 및
    상기 칩 영역에 배치되어 상기 검출 배선과 전기적으로 연결되며 상기 스크라이브 레인에서의 결함을 검출하는 검출 회로부;
    를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 칩은,
    제 1 본딩 메탈 패턴을 갖는 제 1 칩, 및 상기 제 1 칩 위에 위치하고 상기 제 1 본딩 메탈 패턴과 대응되는 제 2 본딩 메탈 패턴을 갖는 제 2 칩을 포함하고,
    상기 제 1 본딩 메탈 패턴과 상기 제 2 본딩 메탈 패턴이 서로 본딩되어 상기 제 1 칩 및 상기 제 2 칩이 서로 결합된 구조를 갖는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 스크라이브 레인에서, 상기 검출 배선은 상기 제 1 본딩 메탈 패턴 및 상기 제 2 본딩 메탈 패턴을 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 스크라이브 레인에서, 상기 검출 배선은
    상기 제 1, 2 칩에 각각 배치되는 제 1, 2 검출 배선 구조물, 및 상기 제 1, 2 검출 배선 구조물을 각각 상기 제 1, 2 본딩 메탈 패턴에 연결하는 제 1, 2 컨택 플러그를 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 댐 구조물은 관통구를 가지고,
    상기 제 1, 2 검출 배선 구조물 중 적어도 하나는 상기 셀 영역에서 연장되어 상기 관통구를 통과하는 연결 배선 구조물과 연결되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 스크라이브 레인으로 연장된 검출 배선은 상기 댐 구조물을 둘러싸는 형태로 배치되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 검출 회로부는 상기 검출 배선과의 연결을 차단하는 스위치를 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 검출 배선의 일측 및 타측에 각각 검출 패드가 배치되는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 댐 구조물은 상기 칩 영역에 인접하여 상기 칩 영역을 둘러싸는 이너 댐, 및 상기 스크라이브 레인 측으로 상기 이너 댐과 나란하게 이격되어 상기 이너 댐을 둘러싸는 아우터 댐을 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 이너 댐은 상기 검출 라인이 관통하는 제 1 관통부를 가지고, 상기 아우터 댐은 상기 제 1 관통부를 관통하여 연장된 검출 라인이 관통하는 제 2 관통부를 가지는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 이너 댐 및 상기 아우터 댐은 각각 사각 링 형태를 가지며,
    상기 제 1 관통부와 상기 제 2 관통부 중 적어도 하나는 상기 사각 링 형태의 일 꼭지점에 인접하게 배치되는, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 검출 회로부는 복수의 검출 회로를 포함하고,
    상기 검출 배선은 서로 전기적으로 분리된 복수의 검출 배선을 포함하며,
    상기 복수의 검출 회로는 각각 상기 복수의 검출 배선과 전기적으로 연결되는, 반도체 장치.
  13. 제 1 항에 있어서,
    상기 댐 구조물은 사각 링 형태를 갖고,
    상기 검출 배선은 상기 댐 구조물의 각 모서리 측을 통과하는 복수의 검출 배선을 포함하며,
    상기 복수의 검출 배선은 서로 전기적으로 분리된, 반도체 장치.
  14. 검출 회로부가 포함된 칩 영역;
    상기 칩 영역 둘레의 스크라이브 레인; 및
    상기 검출 회로부와 전기적으로 연결되고 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선;
    을 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 칩 영역과 상기 스크라이브 레인을 분리시키는 상기 칩 영역과 상기 스크라이브 레인 사이의 적어도 하나의 댐을 더 포함하고,
    상기 검출 배선은,
    상기 스크라이브 레인을 따라 상기 적어도 하나의 댐을 둘러싸도록 연장되는 연장부, 및 상기 적어도 하나의 댐을 통과하여 상기 검출 회로부와 상기 연장부를 연결하는 연결부를 포함하는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 검출 회로부는 상기 검출 배선으로 입력 신호를 인가하고 상기 검출 배선으로부터 출력 신호를 수신하여, 상기 스크라이브 레인에서의 결함을 검출하는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 입력 신호는 펄스, 시그널, DC 전압 중 적어도 하나를 포함하는, 반도체 장치.
  18. 제 14 항에 있어서,
    상기 검출 회로부는 상기 검출 배선과의 전기적인 연결을 차단하는 스위치를 포함하며,
    상기 검출 배선은 입력 신호를 인가하는 입력 패드, 및 출력 신호를 출력하는 출력 패드를 포함하는, 반도체 장치.
  19. 제 14 항에 있어서,
    상기 스크라이브 레인은 서로 결합된 하부 구조물 및 상부 구조물을 포함하고,
    상기 검출 배선은 상기 하부 구조물의 제 1 본딩 메탈 패턴, 및 상기 제 1 본딩 메탈 패턴에 대응되는 상기 상부 구조물의 제 2 본딩 메탈 패턴을 포함하는, 반도체 장치.
  20. 복수의 웨이퍼가 본딩된 반도체 장치로서,
    칩 영역;
    상기 칩 영역 둘레의 스크라이브 레인;
    상기 칩 영역과 상기 스크라이브 레인 사이에 배치되며, 상기 칩 영역을 둘러싸는 사각 링 형태의 이너 댐 및 상기 이너 댐에서 상기 스크라이브 레인 방향으로 소정 간격 이격된 사각 링 형태의 아우터 댐을 포함하는 댐 구조물;
    상기 댐 구조물을 관통하여 상기 칩 영역에서 상기 스크라이브 레인으로 연장된 검출 배선; 및
    상기 칩 영역에 배치되어 상기 검출 배선과 전기적으로 연결되는 검출 회로부;
    를 포함하고,
    상기 검출 회로부는 상기 검출 배선으로 입력 신호를 인가하고, 상기 검출 배선으로 수신되는 출력 신호를 이용하여 상기 스크라이브 레인에서의 결함을 검출하며,
    상기 이너 댐에서 상기 검출 배선이 관통하는 관통부와 상기 아우터 댐에서 상기 검출 배선이 관통하는 관통부는 서로 대향되는 모서리 측에 배치되는, 반도체 장치.
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