KR20210105718A - 메모리 장치 및 이를 갖는 메모리 시스템 - Google Patents

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KR20210105718A
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wafer
test
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disposed
pad
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오성래
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에스케이하이닉스 주식회사
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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 제1 본딩 패드에 대응하는 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 상기 제1 본딩 패드와 본딩되도록 상기 제1 웨이퍼 상에 스택된 제2 웨이퍼; 및 제1 테스트 패턴;을 포함할 수 있다. 상기 제1 테스트 패턴은 상기 제1 본딩 패드가 마련된 상기 제1 웨이퍼의 일면에 배치되며 서로 전기적으로 연결된 한 쌍의 제1 테스트 패드들; 상기 제2 본딩 패드가 마련된 상기 제2 웨이퍼의 일측면에 배치되며 상기 제1 본딩 패드와 상기 제2 본딩 패드 간 미스 얼라인 불량이 발생하지 않은 경우에 상기 한 쌍의 제1 테스트 패드들에 각각 연결되는 한 쌍의 제2 테스트 패드들;및 상기 일측면과 대향하는 상기 제2 웨이퍼의 타측면에 배치되며 상기 한 쌍의 제2 테스트 패드들에 각각 연결된 한 쌍의 제3 테스트 패드들;을 포함할 수 있다.

Description

메모리 장치 및 이를 갖는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 구체적으로 메모리 장치 및 이를 갖는 메모리 시스템에 관한 것이다.
최근, 메모리 장치의 점유 면적을 줄이기 위하여 메모리 장치를 구성하는 엘리먼트들(elements)을 단일 칩 상에 제작하지 않고 별도의 칩 상에 제작한 후에 서로 본딩하여 단일화하는 방법이 사용되고 있다.
본 발명의 실시예들은 신뢰성 향상에 기여할 수 있는 메모리 장치 및 메모리 시스템을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 제1 본딩 패드에 대응하는 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 상기 제1 본딩 패드와 본딩되도록 상기 제1 웨이퍼 상에 스택된 제2 웨이퍼; 및 제1 테스트 패턴;을 포함할 수 있다. 상기 제1 테스트 패턴은 상기 제1 본딩 패드가 마련된 상기 제1 웨이퍼의 일면에 배치되며 서로 전기적으로 연결된 한 쌍의 제1 테스트 패드들; 상기 제2 본딩 패드가 마련된 상기 제2 웨이퍼의 일측면에 배치되며 상기 제1 본딩 패드와 상기 제2 본딩 패드 간 미스 얼라인 불량이 발생하지 않은 경우에 상기 한 쌍의 제1 테스트 패드들에 각각 연결되는 한 쌍의 제2 테스트 패드들;및 상기 일측면과 대향하는 상기 제2 웨이퍼의 타측면에 배치되며 상기 한 쌍의 제2 테스트 패드들에 각각 연결된 한 쌍의 제3 테스트 패드들;을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은, 메모리 장치;및 메모리 컨트롤러를 포함할 수 있다. 상기 메모리 장치는 제1 본딩 패드를 구비하는 제1 웨이퍼; 상기 제1 본딩 패드에 대응하는 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 상기 제1 본딩 패드와 본딩되도록 상기 제1 웨이퍼 상에 스택된 제2 웨이퍼; 및 제1 테스트 패턴;을 포함할 수 있다. 상기 제1 테스트 패턴은 상기 제1 본딩 패드가 마련된 상기 제1 웨이퍼의 일면에 배치되며 서로 전기적으로 연결된 한 쌍의 제1 테스트 패드들; 상기 제2 본딩 패드가 마련된 상기 제2 웨이퍼의 일측면에 배치되며 상기 제1 본딩 패드와 상기 제2 본딩 패드 간 미스 얼라인 불량이 발생하지 않은 경우에 상기 한 쌍의 제1 테스트 패드들에 각각 연결되는 한 쌍의 제2 테스트 패드들;및 상기 일측면과 대향하는 상기 제2 웨이퍼의 타측면에 배치되며 상기 한 쌍의 제2 테스트 패드들에 각각 연결된 한 쌍의 제3 테스트 패드들;을 포함할 수 있다. 상기 메모리 컨트롤러는 상기 한 쌍의 제3 테스트 패드들에 연계되며 상기 한 쌍의 제3 테스트 패드들의 하나에 테스트 전압을 인가한 후 나머지 다른 제3 테스트 패드에서 측정되는 검출 전압과 상기 테스트 전압 간 비율에 기초하여 파워 업 신호를 생성할 수 있다. 상기 제1 칩은 상기 파워 업 신호에 응답하여 상기 제1 패드에 부스팅된 전압을 제공할 수 있다.
본 발명의 실시예들에 의하면, 패드 미스 얼라인 불량이 발생된 경우에 이를 검출할 수 있으므로 불량품이 제품화되는 것을 방지하여 제품의 신뢰성을 개선할 수 있다.
또한, 테스트 패드에 신호를 인가하고 다른 테스트 패드에 신호가 검출되는지 확인하는 간단한 작업만으로 용이하게 패드 미스 얼라인 불량을 검출할 수 있으므로, 패드 미스 얼라인 불량 검출에 소요되는 시간 및 노력을 줄일 수 있다. 그리고, 패드 미스 얼라인 불량 검출을 위해서 광학 설비와 같은 고가의 장비가 필요하지 않으므로 제조 비용을 줄이는데 기여할 수 있다
게다가, 스택되는 웨이퍼들의 패드들이 어긋난 상태로 본딩되는 경우에 패드들의 본딩 부분에서 발생하는 전압 드롭을 보상할 수 있으므로 페리 웨이퍼에서 셀 웨이퍼에 제공되는 전압이 원하는 레벨 이하로 낮아지는 것을 억제하여 메모리 장치의 동작 특성이 저하되는 문제를 방지할 수 있고, 메모리 장치의 신뢰성 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 2는 도 1에서 패드 미스 얼라인 불량이 발생하지 않은 경우에 테스트 신호의 흐름을 나타낸 도면이다.
도 3은 도 1에서 패드 미스 얼라인 불량이 발생한 경우에 테스트 신호의 흐름을 나타낸 도면이다.
도 4는 도 1의 메모리 장치를 보다 구체적으로 나타낸 단면도이다.
도 5 및 도 6은 인터커넥트 구조의 다른 예시를 나타낸 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 8은 도 7에서 제1 웨이퍼와 제2 웨이퍼간 패드 미스 얼라인 불량 테스트시 테스트 신호의 흐름을 나타낸 도면이다.
도 9는 도 7에서 제1 웨이퍼와 제3 웨이퍼간 패드 미스 얼라인 불량 테스트시 테스트 신호의 흐름을 나타낸 도면이다.
도 10은 도 7에서 제1 웨이퍼와 제2 웨이퍼 간에 패드 미스 얼라인 불량이 발생하지 않고, 제1 웨이퍼와 제3 웨이퍼 간에 패드 미스 얼라인 불량이 발생한 경우에 테스트 신호의 흐름을 나타낸 도면이다.
도 11은 도 7의 메모리 장치를 보다 구체적으로 나타낸 단면도이다.
도 12 및 도 13은 인터커넥트 구조의 다른 예시를 나타낸 도면들이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 테스트 패턴의 위치를 예시적으로 나타낸 도면이다.
도 15는 본 발명에 따른 메모리 장치의 테스트 패턴의 위치의 다른 예시를 나타낸 평면도이다.
도 16은 도 15의 E-E' 라인에 따른 단면의 일 예를 나타낸 도면이다.
도 17은 도 15의 E-E' 라인에 따른 단면의 다른 예를 나타낸 도면이다.
도 18은 본 발명에 따른 메모리 장치의 테스트 패턴의 위치의 또 다른 예시를 나타낸 평면도이다.
도 19는 도 18의 F-F' 라인에 따른 단면도이다.
도 20은 본 발명의 일 실시에에 따른 메모리 장치에서 웨이퍼들이 어긋난 상태로 본딩된 경우를 예시하는 단면도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 시스템의 블록도다.
도 22는 도 21에 도시된 메모리 장치를 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시예에 따른 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 메모리 장치는 제1 웨이퍼(W1) 및 제1 웨이퍼(W1) 상에 스택된 제2 웨이퍼(W2)를 포함할 수 있다. 예시적으로, 제1 웨이퍼(W1)는 페리 웨이퍼(peripheral wafer)일 수 있고, 제2 웨이퍼(W2)는 셀 웨이퍼(cell wafer)일 수 있다. 제2 웨이퍼(W2)는 메모리 셀 어레이(memory cell array, 110)을 포함할 수 있고, 제1 웨이퍼(W1)는 메모리 셀 어레이(110)의 동작을 제어하기 위한 주변 회로(peripheral circuit, 120)를 포함할 수 있다. 주변 회로(120)는, 예를 들어 로우 디코더(row decoder), 페이지 버퍼 회로(page buffer circuit), 데이터 입출력 회로(data I/O circuit), 제어 로직(control logic), 전압 발생기(voltage generator) 등을 포함할 수 있다.
제1 웨이퍼(W1)는 일면에 주변 회로(120)와 연결되는 제1 본딩 패드(PAD1)를 구비할 수 있다. 제2 웨이퍼(W2)는 제1 면에 메모리 셀 어레이(110)에 연결되는 제2 본딩 패드(PAD2)를 구비할 수 있고, 제1 면과 대향하는 제2 면에 제3 본딩 패드(PAD3)를 구비할 수 있다. 제2 본딩 패드(PAD2)와 제3 본딩 패드(PAD3)는 제2 웨이퍼(W2)를 가로지르는 관통 비아(V1)를 통해서 서로 연결될 수 있다. 간소화를 위하여, 도 1에서는 제1 내지 제3 본딩 패드(PAD1 내지 PAD3)가 각각 1개씩인 것으로 도시하였으나, 제1 내지 제3 본딩 패드(PAD1 내지 PAD3)는 복수개씩 제공되는 것으로 이해되어야 할 것이다.
제2 본딩 패드(PAD2)가 제1 본딩 패드(PAD1)와 연결되도록 제1 웨이퍼(W1)의 일면 상에 제2 웨이퍼(W2)가 스택될 수 있다. 웨이퍼 스택시 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 연결되지 않는 불량(이하, '패드 미스 얼라인 불량'이라 함)이 발생할 수 있다. 제품의 신뢰성을 높이기 위해서는 패드 미스 얼라인 불량을 검출하여 불량품에 제품화되지 않도록 해야 할 것이다. 본 발명의 실시예들은 패드 미스 얼라인 불량을 검출할 수 있는 메모리 장치를 제시할 수 있다.
도 1을 다시 참조하면, 제1 웨이퍼(W1)는 제1 본딩 패드(PAD1)가 마련된 일면에 한 쌍의 제1 테스트 패드들(TPAD1,TPAD1')을 구비할 수 있다. 제2 웨이퍼(W2)는 제1 면에 한 쌍의 제1 테스트 패드들(TPAD1,TPAD1')에 대응하는 한 쌍의 제2 테스트 패드들(TPAD2,TPAD2')을 구비할 수 있고, 제2 면에 한 쌍의 제2 테스트 패드들(TPAD2,TPAD2')에 각각 연결된 한 쌍의 제3 테스트 패드들(TPAD3,TPAD3')을 구비할 수 있다.
한 쌍의 제1 테스트 패드들(TPAD1,TPAD1')은 제1 웨이퍼(W1)에 마련된 인터커넥트 구조(IS)를 통해서 서로 연결될 수 있다. 제2 테스트 패드(TPAD2)와 제3 테스트 패드(TPAD3)는 제2 웨이퍼(W2)를 수직 방향으로 가로지르는 관통 비아(V2)를 통해서 서로 연결될 수 있다. 제2 테스트 패드(TPAD2')와 제3 테스트 패드(TPAD3')는 제2 웨이퍼(W2)를 수직 방향으로 가로지르는 관통 비아(V2')를 통해서 서로 연결될 수 있다.
제1 테스트 패드들(TPAD1,TPAD1'), 인터커넥트 구조(IS), 제2 테스트 패드들(TPAD2,TPAD2'), 제3 테스트 패드들(TPAD3,TPAD3') 및 관통 비아들(V2,V2')은 제1 웨이퍼(W1)와 제2 웨이퍼(W2)간 패드 미스 얼라인 불량을 검출하기 위한 제1 테스트 패턴(TS1)를 구성할 수 있다.
제1 웨이퍼(W1) 상에 제2 웨이퍼(W2) 스택시에 패드 미스 얼라인 불량이 발생하지 않은 경우, 제2 웨이퍼(W2)의 제2 본딩 패드(PAD2)가 제1 웨이퍼(W1)의 제1 본딩 패드(PAD1)와 본딩될 것이다. 그리고, 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2)가 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1)와 본딩되고, 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2')가 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1')와 본딩될 것이다.
이에 따라, 제1 테스트 패턴(TS1)를 구성하는 엘리먼트들, 즉 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3), 관통 비아(V2) 및 제2 테스트 패드(TPAD2), 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1), 인터커넥트 구조(IS), 제1 테스트 패드(TPAD1'), 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2'), 관통 비아(V2') 및 제3 테스트 패드(TPAD3')를 연결하는 전기 경로(electrical path)가 구성될 수 있다.
제1 테스트 패턴(TS1)를 형성하기 위해서 별도의 공정을 도입할 경우 제조 단계가 증가하여 제조 시간 및 제조 비용이 늘어나고, 제조 공정 동안에 불량이 발생할 확률이 커지는 문제가 발생할 수 있다. 이러한 문제를 초래하지 않고 제1 테스트 패턴(TS1)를 형성하기 위하여, 별도의 공정을 도입하지 않고 웨이퍼들(W1,W2) 내부에 이미 존재하는 구성을 형성하기 위한 공정을 활용하여 제1 테스트 패턴(TS1)를 구성할 수 있다. 예시적으로, 제1 테스트 패드들(TPAD1,TPAD1')은 제1 본딩 패드(PAD1)와 같은 공정 단계에서 생성될 수 있다. 이에 따라, 제1 테스트 패드들(TPAD1,TPAD1')은 제1 본딩 패드(PAD1)와 같은 물질로 구성될 수 있다. 제2 테스트 패드들(TPAD2,TPAD2')은 제2 본딩 패드(PAD2)과 같은 공정 단계에서 생성될 수 있으며, 제2 본딩 패드(PAD2)와 같은 물질로 구성될 수 있다. 제3 테스트 패드들(TPAD3,TPAD3')은 제3 본딩 패드(PAD3)와 같은 공정 단계에서 생성될 수 있으며, 제3 본딩 패드(PAD3)와 같은 물질로 구성될 수 있다. 관통 비아들(V2,V2')은 관통 비아(V1)와 같은 공정 단계에서 생성될 수 있으며, 관통 비아(V1)와 같은 물질로 구성될 수 있다.
도 2는 도 1에서 패드 미스 얼라인 불량이 발생하지 않은 경우에 테스트 신호의 흐름을 나타낸 도면이고, 도 3은 도 1에서 패드 미스 얼라인 불량이 발생한 경우에 테스트 신호의 흐름을 나타낸 도면이다.
도 2를 참조하면, 패드 미스 얼라인 불량 테스트시에 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3)에 테스트 신호(SIGNAL_IN)가 인가될 수 있다. 패드 미스 얼라인 불량이 발생하지 않은 경우, 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2)와 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1)가 서로 연결되고, 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2')와 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1')가 서로 연결되어, 제3 테스트 패드(TPAD3)와 제3 테스트 패드(TPAD3') 사이를 잇는 전기 경로가 구성될 것이다. 이에 따라, 제3 테스트 패드(TPAD3)에 인가된 신호(SIGNAL_IN)는 전기 경로를 경유하여 제3 테스트 패드(TPAD3')에 전달되어, 제3 테스트 패드(TPAD3')에서 신호(SIGNAL_OUT)가 검출될 것이다. 상기 전기 경로의 부하(load)로 인하여, 제3 패드(TPAD3')에서 검출되는 신호(SIGNAL_OUT)는 제3 테스트 패드(TPAD3)에 인가되는 신호(SIGNAL_IN)보다 감소된 크기를 가질 수 있다.
도 3을 참조하면, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2) 스택시에 패드 미스 얼라인 불량이 발생되어, 제2 웨이퍼(W2)의 제2 본딩 패드(PAD2)가 제1 웨이퍼(W1)의 제1 본딩 패드(PAD1)와 연결되지 않을 수 있다('A'부분 참조). 이러한 경우, B 부분에 도시된 바와 같이 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2)는 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1)와 연결되지 않을 것이다. 이에 따라, 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3)에 인가된 신호(SIGNAL_IN)가 제3 테스트 패드(TPAD3')에 전달되지 않게 되어, 제3 테스트 패드(TPAD3')에서 아무런 신호가 검출되지 않을 것이다.
본 실시예에 의하면, 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3)에 신호(SIGNAL_IN)를 인가하고, 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3')에서 신호(SIGNAL_OUT)가 검출되는지 여부를 확인하는 간단한 작업만으로 패드 미스 얼라인 불량을 테스트할 수 있다.
본 실시예에서는 제1 웨이퍼(W1) 상에 1개의 제2 웨이퍼(W2)가 스택되는 경우를 나타내나, 이에 한정되는 것은 아니다. 스택되는 제2 웨이퍼(W2)의 개수는 2개 이상일 수도 있다. 스택되는 제2 웨이퍼(W2)의 개수가 2개 이상인 경우, 최상부 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3)에 신호(SIGNAL_IN)를 인가하고, 최상부 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3')에서 신호(SIGNAL_OUT)가 검출되는지 여부를 확인하여 스택되는 웨이퍼들 간 패드 미스 얼라인 불량을 테스트할 수 있다.
도 4는 도 1의 메모리 장치를 보다 구체적으로 나타낸 단면도이다.
도 4를 참조하면, 제2 웨이퍼(W2)의 메모리 셀 어레이(110)는 소스 플레이트(10), 소스 플레이트(10) 상에 교대로 적층된 전극층들(20) 및 층간절연층들(22)을 포함할 수 있다. 전극층들(20)은 워드 라인들(WL) 및 선택 라인들(SSL,DSL)을 구성할 수 있다. 구체적으로, 전극층들(20) 중에서 최하부로부터 적어도 하나의 층은 소스 선택 라인(Source Select Line, SSL)을 구성할 수 있고, 전극층들(20) 중에서 최상부로부터 적어도 하나의 층은 드레인 선택 라인(Drain Select Line, DSL)을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들(Word Line, WL)을 구성할 수 있다.
전극층들(20) 및 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 수직 채널들(CH) 상부에 비트 라인들(BL)이 마련되어, 수직 채널들(CH)과 연결될 수 있다.
전극층들(20) 및 층간절연층들(22)은 서로 다른 길이로 연장되어 계단 구조를 형성할 수 있다. 계단 구조 상에 컨택들(CNT)이 마련되어 전극층들(20)에 각각 연결될 수 있다. 컨택들(CNT) 각각의 상단에 배선(30)이 연결될 수 있다. 관통 비아(V1)는 배선(30) 및 컨택(CNT)을 통해서 전극층들(20)의 하나에 연결될 수 있다.
제1 웨이퍼(W1)는 기판(11) 및 기판(11) 상에 마련된 주변 회로(120)를 포함할 수 있다. 주변 회로(120)는 소자분리막(11A)에 의해 정의된 기판(11)의 활성 영역에 마련된 트랜지스터(TR1)를 포함할 수 있다. 도 4는 제1 웨이퍼(W1)에 마련된 트랜지스터(TR1)가 제2 웨이퍼(W2)에 마련된 전극층(20)에 접속되는 구조를 나타낸 것으로, 트랜지스터(TR1)는 로우 디코더를 구성할 수 있다. 제1 웨이퍼(W1)의 제1 본딩 패드(PAD1)는 컨택들(41A-44A) 및 배선들(51A-53A)을 통해서 주변 회로(120)에 연결될 수 있다.
제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1')는 스위칭 트랜지스터(TR2)를 통해서 연결될 수 있다. 스위칭 트랜지스터(TR2)는 주변 회로(120)를 구성하는 트랜지스터(TR1)의 제조 공정을 활용하여 제작될 수 있다. 제1 테스트 패드(TPAD1)는 컨택들(41B-44B) 및 배선들(51B-53B)을 통해서 스위칭 트랜지스터(TR2)의 소스 영역(S)에 연결될 수 있고, 제1 테스트 패드(TPAD1')는 컨택들(41B'-44B') 및 배선들(51B'-53B')을 통해서 스위칭 트랜지스터(TR2)의 드레인 영역(D)에 접속될 수 있다.
컨택들(41B,41B')은 제1 패드(PAD1)와 주변 회로(120)를 연결하는 컨택(41A)의 제조 공정을 활용하여 제작될 수 있다. 유사하게, 컨택들(42B,42B')은 컨택(42A) 제조 공정을 활용하여 제작될 수 있고, 컨택들(43B,43B')은 컨택(43A) 제조 공정을 활용하여 제작될 수 있고, 컨택들(44B,44B')은 컨택(44A) 제조 공정을 활용하여 제작될 수 있다. 배선(51B')은 제1 패드(PAD1)와 주변 회로(120)를 연결하는 배선(51B)의 제조 공정을 활용하여 제작될 수 있다. 유사하게, 배선들(52B,52B')은 배선(52A) 제조 공정을 활용하여 제작될 수 있고, 배선들(53B,53B')은 배선(53A) 제조 공정을 활용하여 제작될 수 있다. 스위칭 트랜지스터(TR2)는 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1') 사이를 잇는 인터커넥트 구조(도 1의 IS)를 구성할 수 있다.
패드 미스 얼라인 불량 테스트시에 스위칭 트랜지스터(TR2)의 게이트(G)에 턴온 전압이 인가되어, 스위칭 트랜지스터(TR2)가 턴온될 수 있다. 패드 미스 얼라인 불량 테스트를 수행하지 않는 경우에 스위칭 트랜지스터(TR2)의 게이트(G)는 플로팅될 수 있고, 이에 따라 스위칭 트랜지스터(TR2)가 턴오프될 수 있다. 스위칭 트랜지스터(TR2)의 게이트(G)에 턴온 전압을 인가하기 위하여, 제1 웨이퍼(W1)는 일면에 스위칭 트랜지스터(TR2)의 게이트(G)에 연결되는 추가 제1 테스트 패드(TPAD1'')를 구비할 수 있고, 제2 웨이퍼(W2)는 제1 면에 추가 제1 테스트 패드(TPAD1'')에 대응하는 추가 제2 테스트 패드(TPAD2'')를 구비할 수 있고, 제2 면에 추가 제2 테스트 패드(PAD2'')에 연결된 추가 제3 테스트 패드(TPAD3'')를 구비할 수 있다.
인터커넥트 구조를 형성하기 위해서 별도의 공정을 도입할 경우 제조 단계가 증가하여 제조 시간 및 제조 비용이 늘어나고, 제조 공정 동안에 불량이 발생할 확률이 커지는 문제가 발생할 수 있다. 본 실시예에 의하면, 인터커넥트 구조를 형성하기 위하여 별도의 공정을 도입하지 않고 주변 회로(120)의 트랜지스터(TR1)를 형성하기 위한 공정을 활용하여 제작된 스위칭 트랜지스터(TR2)를 이용하여 인터커넥트 구조를 구성할 수 있다. 따라서, 인터커넥트 구조를 형성하기 위해서 별도의 공정을 도입하지 않아도 되므로 제조 시간 및 제조 비용을 줄여줄 수 있고, 제조 공정 동안에 발생하는 불량을 줄여줄 수 있다.
도 5 및 도 6은 인터커넥트 구조의 다른 예시를 나타낸 도면들이다.
도 5를 참조하면, 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1')가 기판(11)에 마련된 반도체층(12)을 통해서 서로 연결될 수 있다. 반도체층(12)은 주변 회로(120)를 구성하는 트랜지스터(TR1)의 소스 영역(S) 및 드레인 영역(D)을 형성하기 위한 불순물 주입 공정을 활용하여 제작될 수 있다. 제1 테스트 패드(TPAD1)는 컨택들(41B-44B) 및 배선들(51B-53B)을 통해서 반도체층(12)의 일단부에 연결될 수 있고, 제1 테스트 패드(TPAD1')는 컨택들(41B'-44B') 및 배선들(51B'-53B')을 통해서 반도체층(12)의 타단부에 접속될 수 있다. 반도체층(12)은 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1') 사이를 연결하는 인터커넥트 구조(도 1의 IS)를 구성할 수 있다.
도 6을 참조하면, 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1')가 배선(53B)을 통해서 서로 연결될 수 있다. 배선(53B)은 주변 회로(120)와 제1 본딩 패드(PAD1)를 연결하는 배선(53A)의 제조 공정을 활용하여 제작될 수 있다. 제1 테스트 패드(TPAD1)는 컨택(44B)을 통해서 배선(53B)의 일단부에 연결될 수 있고, 제1 테스트 패드 (TPAD1')는 컨택(44B')을 통해서 배선(53B)의 타단부에 연결될 수 있다. 배선(53B)은 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1') 사이를 연결하는 인터커넥트 구조(도 1의 IS)를 구성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 7을 참조하면, 제2 웨이퍼(W2)가 스택된 제1 웨이퍼(W)의 일면과 대향하는 제1 웨이퍼(W1)의 타면에 제3 웨이퍼(W3)가 더 스택될 수 있다. 예시적으로, 제3 웨이퍼(W3)는 셀 웨이퍼(cell wafer)일 수 있다. 이 경우, 제3 웨이퍼(W3)는 메모리 셀 어레이(110')를 포함할 수 있다.
제1 웨이퍼(W1)는 타면에 주변 회로(120)에 연결되는 제4 본딩 패드(PAD4)를 구비할 수 있다. 제4 본딩 패드(PAD4)는 제1 웨이퍼(W1)를 수직 방향으로 가로지르는 관통 비아(V3)를 통해서 제1 본딩 패드(PAD1)와 연결될 수 있다. 제1 웨이퍼(W1)는 타면에 한 쌍의 제4 테스트 패드들(TPAD4,TPAD4')을 구비할 수 있다. 한 쌍의 제4 테스트 패드들(TPAD4,TPAD4')은 인터커넥트 구조(IS)를 통해서 서로 연결될 수 있다.
본 실시예에서는, 제1 테스트 패드들(TPAD1,TPAD1')과 제4 테스트 패드들(TPAD4,TPAD4')가 하나의 인터커넥트 구조(IS)에 공통으로 연결되어 인터커넥트 구조(IS)를 공유하는 경우를 나타내나, 이에 한정되는 것은 아니다. 제4 테스트 패드들(TPAD4,TPAD4')은 제1 테스트 패드들(TPAD1,TPAD1')과 별도의 인터커넥트 구조를 이용하여 연결될 수도 있다.
제3 웨이퍼(W3)는 제1 면에 메모리 셀 어레이(110')에 연결되는 제5 본딩 패드(PAD5)를 구비할 수 있고, 제1 면과 대향하는 제2 면에 메모리 셀 어레이(110')에 연결되는 제6 본딩 패드(PAD6)를 구비할 수 있다. 제5 본딩 패드(PAD5)와 제6 본딩 패드(PAD6)는 제3 웨이퍼(W3)를 가로지르는 관통 비아(V5)를 통해서 서로 연결될 수 있다.
제3 웨이퍼(W3)는 제1 면에 한 쌍의 제4 테스트 패드들(TPAD4,TPAD4')에 대응하는 한 쌍의 제5 테스트 패드들(TPAD5,TPAD5')을 구비할 수 있고, 제2 면에 한 쌍의 제6 테스트 패드들(TPAD6,TPAD6')을 구비할 수 있다. 제5 테스트 패드(TPAD5)와 제6 테스트 패드(TPAD6)는 제3 웨이퍼(W3)를 가로지르는 관통 비아(V6)를 통해서 서로 연결될 수 있다. 제5 테스트 패드(TPAD5')와 제6 테스트 패드(TPAD6')는 제3 웨이퍼(W3)를 가로지르는 관통 비아(V6')를 통해서 서로 연결될 수 있다.
제4 테스트 패드들(TPAD4,TPAD4'), 인터커넥트 구조(IS), 제5 테스트 패드들(TPAD5,TPAD5'), 제6 테스트 패드들(TPAD6,TPAD6') 및 관통 비아들(V6,V6')은 제1 웨이퍼(W1)와 제3 웨이퍼(W3)간 패드 미스 얼라인 불량을 검출하기 위한 제2 테스트 패턴(TS2)을 구성할 수 있다.
제4 테스트 패드들(TPAD4,TPAD4')은 제4 본딩 패드(PAD4)와 같은 공정 단계에서 생성될 수 있다. 이에 따라, 제4 테스트 패드들(TPAD4,TPAD4')은 제4 본딩 패드(PAD4)와 같은 물질로 구성될 수 있다. 제5 테스트 패드들(TPAD5,TPAD5')은 제5 본딩 패드(PAD5)과 같은 공정 단계에서 생성될 수 있으며, 제5 본딩 패드(PAD5)와 같은 물질로 구성될 수 있다. 제6 테스트 패드들(TPAD6,TPAD6')은 제6 본딩 패드(PAD6)와 같은 공정 단계에서 생성될 수 있으며, 제6 본딩 패드(PAD6)와 같은 물질로 구성될 수 있다. 관통 비아들(V6,V6')은 관통 비아(V5)와 같은 공정 단계에서 생성될 수 있으며, 관통 비아(V5)와 같은 물질로 구성될 수 있다.
제5 본딩 패드(PAD5)가 제4 본딩 패드(PAD4)와 연결되도록 제1 웨이퍼(W1)의 타면 상에 제3 웨이퍼(W3)가 스택될 수 있다. 제1 웨이퍼(W1) 상에 제3 웨이퍼(W3) 스택시에 패드 미스 얼라인 불량이 발생하지 않은 경우, 제3 웨이퍼(W3)의 제5 본딩 패드(PAD5)가 제1 웨이퍼(W1)의 제4 본딩 패드(PAD4)에 연결될 것이다. 그리고, 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5)가 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4)에 연결되고, 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5')가 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4')에 연결될 것이다.
이에 따라, 제2 테스트 패턴(TS2)를 구성하는 엘리먼트들, 즉 제3 웨이퍼(W3)의 제6 테스트 패드(TPAD6), 관통 비아(V6) 및 제5 테스트 패드(TPAD5), 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4), 인터커넥트 구조(IS), 제4 테스트 패드(TPAD4'), 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5'), 관통 비아(V6') 및 제6 테스트 패드(TPAD6')를 연결하는 전기 경로가 구성될 수 있다.
도 8은 도 7에서 제1 웨이퍼와 제2 웨이퍼간 패드 미스 얼라인 불량 테스트시 테스트 신호의 흐름을 나타낸 도면이고, 도 9는 도 7에서 제1 웨이퍼와 제3 웨이퍼간 패드 미스 얼라인 불량 테스트시 테스트 신호의 흐름을 나타낸 도면이다.
도 8을 참조하면, 제1 웨이퍼(W1)와 제2 웨이퍼(W2) 간 패드 미스 얼라인 불량 테스트시에 제2 웨이퍼(W2)의 제3 테스트 패드(TPAD3)에 테스트 신호(SIGNAL_IN)가 인가될 수 있다. 패드 미스 얼라인 불량이 발생하지 않은 경우, 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2)와 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1)가 서로 연결되고, 제2 웨이퍼(W2)의 제2 테스트 패드(TPAD2')와 제1 웨이퍼(W1)의 제1 테스트 패드(TPAD1')가 서로 연결되어, 제3 테스트 패드(TPAD3)와 제3 테스트 패드(TPAD3') 사이를 잇는 전기 경로가 구성될 것이다. 이에 따라, 제3 테스트 패드(TPAD3)에 인가된 신호(SIGNAL_IN)는 상기 전기 경로를 경유하여 제3 테스트 패드(TPAD3')에 전달될 수 있고, 제3 테스트 패드(TPAD3')에서 신호(SIGNAL_OUT)가 검출될 것이다.
도 9를 참조하면, 제1 웨이퍼(W1)와 제3 웨이퍼(W3) 간 패드 미스 얼라인 불량 테스트시에 제3 웨이퍼(W3)의 제6 테스트 패드(TPAD6)에 테스트 신호(SIGNAL_IN)가 인가될 수 있다. 패드 미스 얼라인 불량이 발생하지 않은 경우, 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5)와 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4)가 서로 연결되고, 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5')와 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4')가 서로 연결되어, 제6 테스트 패드(TPAD6)와 제6 테스트 패드(TPAD6') 사이를 잇는 전기 경로가 구성될 것이다. 이에 따라, 제6 테스트 패드(TPAD6)에 인가된 신호(SIGNAL_IN)는 전기 경로를 경유하여 제6 테스트 패드(TPAD6')에 전달될 수 있고, 제6 테스트 패드(TPAD6')에서 신호(SIGNAL_OUT)가 검출될 것이다.
도 10은 도 7에서 제1 웨이퍼와 제2 웨이퍼 간에 패드 미스 얼라인 불량이 발생하지 않고, 제1 웨이퍼와 제3 웨이퍼 간에 패드 미스 얼라인 불량이 발생한 경우에 테스트 신호의 흐름을 나타낸 도면이다.
도 10을 참조하면, 제1 웨이퍼(W1)의 일면 상에 제2 웨이퍼(W2) 스택시 패드 미스 얼라인 불량이 발생하지 않은 경우, 앞서 도 8를 참조로 하여 설명한 바와 같이 제3 테스트 패드(TPAD3)에 신호(SIGNAL_IN)를 인가하면 제3 테스트 패드(TPAD3')에서 신호(SIGNAL_OUT)가 검출될 것이다.
한편, 제1 웨이퍼(W1)의 타면 상에 제3 웨이퍼(W3) 스택시 패드 미스 얼라인 불량이 발생되어, 제3 웨이퍼(W3)의 제5 본딩 패드(PAD5)와 제1 웨이퍼(W1)의 제4 본딩 패드(PAD4)가 연결되지 않을 수 있다('C'부분 참조). 이러한 경우, D 부분에 나타난 바와 같이 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5)가 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4)와 연결되지 않고, 제3 웨이퍼(W3)의 제5 테스트 패드(TPAD5')가 제1 웨이퍼(W1)의 제4 테스트 패드(TPAD4')와 연결되지 않을 것이다. 따라서, 제3 웨이퍼(W3)의 제6 테스트 패드(TPAD6)에 인가되는 신호(SIGNAL_IN)가 제3 웨이퍼(W3)의 제6 테스트 패드(TPAD6')에 전달되지 않게 되어, 제3 웨이퍼(W3)의 제6 테스트 패드(TPAD6')에서 아무런 신호가 검출되지 않을 것이다.
본 실시예에 의하면, 제2 웨이퍼(W2) 또는 제3 웨이퍼(W3) 중에서 어느 쪽에서 패드 미스 얼라인 불량이 발생하였는지 파악할 수 있다. 따라서, 제2 웨이퍼(W2) 또는 제3 웨이퍼(W3) 중에서 어느 한쪽에서만 패드 미스 얼라인 불량이 발생한 경우에 전체 불량 처리하지 않고 패드 미스 얼라인 불량이 발생한 쪽만 불량 처리하고 패드 미스 얼라인 불량이 발생하지 않은 쪽을 구제하여 메모리 용량이 감소된 메모리 장치로 사용함으로써 생산 수율 향상에 기여할 수 있다.
도 11은 도 7의 메모리 장치를 보다 구체적으로 나타낸 단면도이다.
도 11을 참조하면, 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1')가 스위칭 트랜지스터(TR2)를 통해서 연결될 수 있다. 스위칭 트랜지스터(TR2)는 주변 회로(120)를 구성하는 트랜지스터(TR1)의 제조 공정을 활용하여 제작될 수 있다. 제1 테스트 패드(TPAD1)는 컨택들(41B-44B) 및 배선들(51B-53B)을 통해서 스위칭 트랜지스터(TR2)의 소스 영역(S)에 연결될 수 있고, 제1 테스트 패드(TPAD1')는 컨택들(41B'-44B') 및 배선들(51B'-53B')을 통해서 스위칭 트랜지스터(TR2)의 드레인 영역(D)에 접속될 수 있다. 스위칭 트랜지스터(TR2)는 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1') 사이를 잇는 인터커넥트 구조(도 7의 IS)를 구성할 수 있다.
제4 테스트 패드(TPAD4)와 제4 테스트 패드(TPAD4')가 스위칭 트랜지스터(TR2)를 통해서 연결될 수 있다. 제4 테스트 패드(TPAD4)는 컨택들(41B,45B) 및 배선(51B)을 통해서 스위칭 트랜지스터(TR2)의 소스 영역(S)에 연결될 수 있고, 제4 테스트 패드(TPAD4')는 컨택들(41B',45B') 및 배선(51B')을 통해서 스위칭 트랜지스터(TR2)의 드레인 영역(D)에 접속될 수 있다. 스위칭 트랜지스터(TR2)는 제4 테스트 패드(TPAD4)와 제4 테스트 패드(TPAD4') 사이를 잇는 인터커넥트 구조(도 7의 IS)를 구성할 수 있다.
도 12 및 도 13은 인터커넥트 구조의 다른 예시를 나타낸 도면들이다.
도 12를 참조하면, 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1')가 기판(11)에 마련된 반도체층(12)을 통해서 서로 연결될 수 있다. 반도체층(12)은 주변 회로(120)를 구성하는 트랜지스터(TR1)의 소스 영역(S) 및 드레인 영역(D)을 형성하기 위한 불순물 주입 공정을 활용하여 제작될 수 있다. 제1 테스트 패드(TPAD1)는 컨택들(41B-44B) 및 배선들(51B-53B)을 통해서 반도체층(12)의 일단부에 연결될 수 있고, 제1 테스트 패드(TPAD1')는 컨택들(41B'-44B') 및 배선들(51B'-53B')을 통해서 반도체층(12)의 타단부에 접속될 수 있다. 반도체층(12)은 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1') 사이를 잇는 인터커넥트 구조(도 7의 IS)를 구성할 수 있다.
제4 테스트 패드(TPAD4)와 제4 테스트 패드(TPAD4')가 반도체층(12)을 통해서 서로 연결될 수 있다. 제4 테스트 패드(TPAD4)는 컨택들(41B,45B) 및 배선(51B)을 통해서 반도체층(12)의 일단부에 연결될 수 있고, 제4 테스트 패드(TPAD4')는 컨택들(41B',45B') 및 배선(51B')을 통해서 반도체층(12)의 타단부에 접속될 수 있다. 반도체층(12)은 제4 테스트 패드(TPAD4)와 제4 테스트 패드(TPAD4') 사이를 잇는 인터커넥트 구조(도 7의 IS)를 구성할 수 있다.
도 13을 참조하면, 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1')가 배선(53B)을 통해서 서로 연결될 수 있다. 배선(53B)은 주변 회로(120)와 제1 본딩 패드(PAD1)를 연결하는 배선(53A)의 제조 공정을 활용하여 제작될 수 있다. 제1 테스트 패드(TPAD1)는 컨택(44B)을 통해서 배선(53B)의 일단부에 연결될 수 있고, 제1 테스트 패드 (TPAD1')는 컨택(44B')을 통해서 배선(53B)의 타단부에 연결될 수 있다. 배선(53B)은 제1 테스트 패드(TPAD1)와 제1 테스트 패드(TPAD1') 사이를 잇는 인터커넥트 구조(도 7의 IS)를 구성할 수 있다.
제4 테스트 패드(TPAD4)와 제4 테스트 패드(TPAD4')가 배선(53B)을 통해서 서로 연결될 수 있다. 제4 테스트 패드(TPAD4)는 컨택들(42B,43B,45B) 및 배선들(51B,52B)을 통해서 배선(53B)의 일단부에 연결될 수 있고, 제4 테스트 패드 (TPAD4')는 컨택들(42B',43B',45B') 및 배선들(51B',52B')을 통해서 배선(53B)의 타단부에 연결될 수 있다. 배선(53B)은 제4 테스트 패드(TPAD4)와 제4 테스트 패드(TPAD4') 사이를 잇는 인터커넥트 구조(도 7의 IS)를 구성할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 테스트 패턴의 위치를 예시적으로 나타낸 도면이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 복수의 칩 영역들(Chip Region, CR) 및 스크라이브 레인 영역(Scribe lane Region, SR)을 포함할 수 있다. 칩 영역들(CR)은 웨이퍼들(W1,W2)의 스택 방향에 수직한 평면 상에서 보았을 때 2차원적으로 배열될 수 있다. 스크라이브 레인 영역(SR)은 칩 영역들(CR) 사이에 배치될 수 있으며, 칩 영역들(CR) 각각은 스크라이브 레인 영역(SR)에 의해 둘러싸일 수 있다. 제1 웨이퍼(W1)의 칩 영역들(CR1) 각각에 주변 회로(도 1의 120)가 마련될 수 있고, 제2 웨이퍼(W2)의 칩 영역들(CR1) 각각에 메모리 셀 어레이(도 1의 110)가 마련될 수 있다. 웨이퍼들(W1,W2)은 스택된 상태로 스크라이브 레인 영역(SR)을 따라서 절단될 수 있고, 이에 따라 메모리 장치는 칩 레벨로 개별화될 수 있다.
테스트 패턴(TS)는 스크라이브 레인 영역(SR)에 배치될 수 있다. 테스트 패턴(TS)는 도 1의 제1 테스트 패턴(TS1) 또는 도 7의 제1,제2 테스트 패턴(TS1,TS2)일 수 있다. 테스트 패턴(TS)를 스크라이브 레인 영역(SR)에 배치하면, 칩 영역(CR)의 면적을 늘리지 않고서 웨이퍼들(W1,W2) 간 패드 미스 얼라인 불량 테스트가 가능하다.
도 14를 참조로 한 실시예에서는 웨이퍼를 스택한 후에 칩 레벨로 절단하는 웨이퍼 스택 스킴에 적용되는 경우를 나타내나, 이에 한정되는 것은 아니다. 본 발명은, 웨이퍼(W)를 절단하여 칩 단위로 개별화한 후에 개별화된 칩들을 스택하는 칩 스택 스킴에도 적용 가능하다.
도 15는 본 발명에 따른 메모리 장치의 테스트 패턴의 위치의 다른 예시를 나타낸 평면도이고, 도 16은 도 15의 E-E' 라인에 따른 단면의 일 예를 나타낸 도면이고, 도 17은 도 15의 E-E' 라인에 따른 단면의 다른 예를 나타낸 도면이다.
도 15를 참조하면, 칩 영역(CR)은 셀 영역(CAR), 주변 영역(PERIR) 및 연결 영역(OFC)을 포함할 수 있다. 주변 영역(PERIR)은 셀 영역(CAR)의 외곽에 배치될 수 있다. 셀 영역(CAR)은 주변 영역(PERIR)에 의해 둘러싸일 수 있다. 연결 영역(OFC)은 셀 영역(CAR)에 의해 둘러싸일 수 있다. 테스트 패턴(TS)는 연결 영역(OFC)에 배치될 수 있다.
도 16을 참조하면, 셀 영역(CAR)에서 제2 웨이퍼(W2)의 소스 플레이트(10) 상에 복수의 전극층들(20)과 복수의 층간절연층들(22)이 교대로 적층될 수 있다. 교대로 적층된 복수의 전극층들(20)과 복수의 층간절연층들(22)을 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 수직 채널들(CH)이 전극층들(20)과 교차되는 부분에 메모리 셀들이 배치될 수 있다. 셀 영역(CAR)은 복수의 전극층들(20)과 복수의 층간절연층들(22)이 교대로 적층된 영역에 해당할 수 있다.
연결 영역(OFC)의 소스 플레이트(10) 상에 복수의 절연층들(24)과 복수의 층간절연층들(22)이 교대로 적층될 수 있다. 복수의 절연층들(24)은 전극층들(20)과 각각 같은 층에 배치될 수 있다. 절연층들(24)은 희생막으로서 이용되며 층간절연층들(22)에 대해 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 층간절연층(22)은 실리콘 산화물로 형성될 수 있고, 절연층(24)은 실리콘 질화물로 형성될 수 있다.
전극층들(20)은 연결 영역(OFC)에 형성되지 않을 수 있다. 연결 영역(OFC)은 복수의 절연층들(24)과 복수의 층간절연층들(22)이 교대로 적층된 영역에 해당할 수 있다. 테스트 패턴(TS)를 구성하는 관통 비아(V2,V2')는 교대로 적층된 복수의 절연층들(24)과 복수의 층간절연층들(22)을 관통할 수 있다.
도 17을 참조하면, 연결 영역(OFC)에서 복수의 전극층들(20)과 복수의 층간절연층들(22)에 개구부(OP)가 마련될 수 있다. 연결 영역(OFC)은 개구부(OP)가 위치하는 영역에 해당할 수 있다. 개구부(OP)는 절연막(26)으로 채워질 수 있다. 테스트 패턴(TS)를 구성하는 관통 비아(V2,V2')는 개구부(OP)를 채우는 절연막(26)을 관통할 수 있다.
도 18은 본 발명에 따른 메모리 장치의 테스트 패턴의 위치의 또 다른 예시를 나타낸 평면도이고, 도 19는 도 18의 F-F' 라인에 따른 단면도이다.
도 18 및 도 19를 참조하면, 테스트 패턴(TS)는 주변 영역(PERIR)에 배치될 수도 있다. 테스트 패턴(TS)를 구성하는 관통 비아(V2,V2')는 주변 영역(PERIR)의 절연막(26)을 관통할 수 있다.
도 20은 본 발명의 일 실시에에 따른 메모리 장치에서 웨이퍼들이 어긋난 상태로 본딩된 경우를 예시하는 단면도이다.
도 20을 참조하면, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2) 스택시 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 서로 어긋난 상태로 본딩될 수 있다. 이러한 경우, 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 서로 연결되기는 하지만, 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 오버랩 면적이 작아지게 되어 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 컨택 저항이 큰 값을 가질 것이다. 메모리 장치의 동작을 위하여 제1 웨이퍼(W1)로부터의 동작 전압이 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 본딩 부분을 경유하여 제2 웨이퍼(W2)에 제공될 수 있다. 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 서로 어긋난 상태로 본딩된 경우, 컨택 저항으로 인하여 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)에서 과도한 전압 드롭이 발생하여 제2 웨이퍼(W2)에 원하는 레벨보다 낮은 레벨의 전압이 제공될 수 있다.
예시적으로, 프로그램 동작시 제1 웨이퍼(W1)로부터 프로그램 전압이 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 본딩 부분을 경유하여 제2 웨이퍼(W2)의 워드 라인에 제공될 수 있다. 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 서로 어긋난 상태로 본딩된 경우, 원하는 레벨보다 낮은 레벨의 프로그램 전압이 워드 라인에 제공될 수 있다. 이에 따라, 메모리 셀의 문턱 전압 상승 폭이 작아지게 되어 셀 분포 특성이 열화된 슬로우 셀(slow cell)이 생성될 수 있다. 즉, 슬로우 폐일(slow fail)이 발생할 수 있다.
프로그램 동작시 제1 웨이퍼(W1)로부터 전원 전압이 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 본딩 부분을 경유하여 제2 웨이퍼(W2)의 비트 라인에 제공될 수 있다. 리드 동작시 제1 웨이퍼(W1)로부터 프리챠지 전압이 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 본딩 부분을 경유하여 제2 웨이퍼(W2)의 비트 라인에 제공될 수 있다. 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 서로 어긋난 상태로 본딩된 경우, 원하는 값보다 낮은 레벨의 전원 전압 및 프리챠지 전압이 비트 라인들에 제공될 수 있다. 이에 따라, 잘못된 데이터가 프로그램되거나 리드되는 불량이 발생할 수 있다.
본 발명의 실시예는 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2)가 서로 어긋난 상태로 본딩된 경우에 제1 본딩 패드(PAD1)와 제2 본딩 패드(PAD2) 간 본딩 부분에서 드롭되는 전압을 보상할 수 있는 메모리 장치를 제시할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 시스템의 블록도이고, 도 22는 도 21에 도시된 메모리 장치를 예시적으로 보여주는 블록도이다.
도 21을 참조하면, 메모리 시스템은 메모리 장치(210) 및 메모리 컨트롤러(220)를 포함할 수 있다. 메모리 장치(210)와 메모리 컨트롤러(220)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)가 제공될 수 있다.
메모리 장치(210)는 메모리 컨트롤러(220)의 제어에 따라 쓰기, 읽기 또는 소거 동작을 수행할 수 있다. 이를 위하여, 메모리 장치(210)는 메모리 컨트롤러(220)로부터 커멘드(CMD), 어드레스(ADD), 제어 신호(CTRL) 및 데이터(DATA)를 입력 받을 수 있다.
메모리 컨트롤러(220)는 제3 테스트 패드들(TPAD3, TPAD3`)에 연계되는 테스트 회로(Test Circuit, 221)를 포함할 수 있다. 테스트 회로(221)는 메모리 장치(210)의 제3 테스트 패드(TPAD3)에 테스트 신호(SIGNAL_IN)를 인가할 수 있고, 제3 테스트 패드(TPAD3`)에서 출력되는 신호(SIGNAL_OUT)를 검출할 수 있다. 테스트 회로(221)는 테스트 신호(SIGNAL_IN)와 출력 신호(SIGNAL_OUT)의 크기의 비율, 즉 입력 대 출력비를 산출할 수 있고, 산출한 입력 대 출력비에 기초하여 파워 업 신호(PUMP)를 메모리 장치(210)에 제공할 수 있다. 예시적으로, 도 20에 도시된 바와 같이 주변 회로(120)를 포함하는 제1 웨이퍼(W1) 상에 메모리 셀 어레이(110)를 포함하는 제2 웨이퍼(W2) 스택시 제1 테스트 패드(TPAD1)와 제2 테스트 패드(TPAD2)가 어긋난 상태로 본딩되고 제1 테스트 패드(PAD1`)와 제2 테스트 패드(PAD2`)가 어긋난 상태로 본딩되어, 입력 대 출력비가 기준치보다 작은 값을 가질 수 있다. 이러한 경우, 테스트 회로(221)는 파워 업 신호(PUMP)를 메모리 장치(210)로 출력할 수 있다.
도 22를 참조하면, 메모리 장치(210)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다. 주변 회로(120)는 로우 디코더(121), 페이지 버퍼 회로(122), 입출력 회로(123), 전압 발생기(124), 제어 로직(125), 전압 보상 회로(126)를 포함할 수 있다. 메모리 셀 어레이(110)와 주변 회로(120)는 서로 다른 웨이퍼 상에 배치될 수 있다. 예시적으로, 메모리 셀 어레이(110)는 도 20의 제2 웨이퍼(W2)에 배치될 수 있고, 주변 회로(120)는 도 20의 제1 웨이퍼(W1)에 배치될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 셀 스트링들(CSTR)은 각각 대응하는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 비트 라인들(BL)과 수직한 방향으로 배치될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 기판 면에 수직 방향으로 적층되어 3차원 구조를 형성할 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PAGE)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 22에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 한 개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에는 두 개 이상의 드레인 선택 트랜지스터들 또는 두 개 이상의 소스 선택 트랜지스터들이 제공될 수도 있다.
로우 디코더(121)는 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 또는 읽기 동작시에, 로우 디코더(121)는 어드레스(ADD)에 기초하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(122)는 비트 라인들(BL)에 연결되는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(122)는 선택 페이지에 프로그램된 데이터나 선택 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(123)는 데이터 라인(DL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있고, 입출력 라인(IO)을 통해서 메모리 컨트롤러에 연결될 수 있다. 데이터 입출력 회로(123)는 프로그램 동작시 메모리 컨트롤러로부터 프로그램 데이터를 입력받을 수 있고, 읽기 동작시 페이지 버퍼 회로(122)에 저장된 데이터를 메모리 컨트롤러에 제공할 수 있다.
전압 발생기(124)는 프로그램, 읽기, 소거 등의 동작에 필요한 다양한 전압을 생성할 수 있다. 제어 로직(125)은 커멘드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)을 이용하여 메모리 장치(210)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(125)은 프로그램 동작시 로우 디코더(121)를 제어함으로써 선택 워드 라인으로 프로그램 전압이 제공되도록 할 수 있고, 페이지 버퍼 회로(122) 및 데이터 입출력 회로를 제어함으로써 선택 페이지에 데이터를 저장할 수 있다.
전압 보상 회로(126)는 메모리 컨트롤러로부터 파워 업 신호(PUMP)를 수신할 수 있고, 파워 업 신호(PUMP)에 응답하여 전압 발생기(124)로부터 제공되는 전압을 부스팅(boosting)할 수 있고, 부스팅된 전압을 로우 디코더(121) 및 페이지 버퍼 회로(122)를 통해서 제1 본딩 패드(도 20의 PAD1)에 제공할 수 있다. 이에 따라, 제1 본딩 패드(도 20의 PAD1)와 제2 본딩 패드(도 20의 PAD2)가 서로 어긋난 상태로 본딩된 경우에 제1 본딩 패드(도 20의 PAD1)와 제2 본딩 패드(도 20의 PAD2) 간 본딩 부분에서 드롭되는 전압을 보상할 수 있다.
이상, 본 발명의 실시예들에 의하면, 패드 미스 얼라인 불량이 발생된 경우에 이를 검출할 수 있으므로 불량품이 제품화되는 것을 방지하여 제품의 신뢰성을 개선할 수 있다.
또한, 테스트 패드에 신호를 인가하고 다른 테스트 패드에 신호가 검 출되는지 확인하는 간단한 작업만으로 용이하게 패드 미스 얼라인 불량을 검출할 수 있으므로, 패드 미스 얼라인 불량 검출에 소요되는 시간 및 노력을 줄일 수 있다. 그리고, 패드 미스 얼라인 불량 검출을 위해서 광학 설비와 같은 고가의 장비가 필요하지 않으므로 제조 비용을 줄이는데 기여할 수 있다
게다가, 스택되는 웨이퍼들의 패드들이 어긋난 상태로 본딩되는 경우에 패드들의 본딩 부분에서 발생하는 전압 드롭을 보상할 수 있으므로 페리 웨이퍼에서 셀 웨이퍼에 제공되는 전압이 원하는 레벨 이하로 낮아지는 것을 억제하여 메모리 장치의 동작 특성이 저하되는 문제를 방지할 수 있고, 메모리 장치의 신뢰성 향상에 기여할 수 있다.
도 23은 본 발명의 실시예에 따른 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 본딩 패드를 구비하는 제1 웨이퍼;
    상기 제1 본딩 패드에 대응하는 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 상기 제1 본딩 패드와 본딩되도록 상기 제1 웨이퍼 상에 스택된 제2 웨이퍼; 및
    제1 테스트 패턴;을 포함하며,
    상기 제1 테스트 패턴은 상기 제1 본딩 패드가 마련된 상기 제1 웨이퍼의 일면에 배치되며 서로 전기적으로 연결된 한 쌍의 제1 테스트 패드들;
    상기 제2 본딩 패드가 마련된 상기 제2 웨이퍼의 일측면에 배치되며 상기 제1 본딩 패드와 상기 제2 본딩 패드 간 미스 얼라인 불량이 발생하지 않은 경우에 상기 한 쌍의 제1 테스트 패드들에 각각 연결되는 한 쌍의 제2 테스트 패드들;및
    상기 일측면과 대향하는 상기 제2 웨이퍼의 타측면에 배치되며 상기 한 쌍의 제2 테스트 패드들에 각각 연결된 한 쌍의 제3 테스트 패드들;을 포함하는 메모리 장치.
  2. 제1 항에 있어서, 복수의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 레인 영역을 포함하며,
    상기 제2 웨이퍼의 상기 칩 영역들 각각에 메모리 셀 어레이가 배치되고, 상기 제1 웨이퍼의 상기 칩 영역들 각각에 상기 메모리 셀 어레이의 동작을 제어하기 위한 주변 회로가 배치되는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 웨이퍼는 상기 한 쌍의 제1 테스트 패드들을 연결하는 인터커넥트 구조를 더 포함하는 메모리 장치.
  4. 제3 항에 있어서, 상기 인터커넥트 구조는 상기 제1 웨이퍼 내부에 마련된 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서, 상기 인터커넥트 구조는 상기 주변 회로 구현에 사용되는 반도체층 또는 배선층을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제2 항에 있어서, 상기 제1 테스트 패턴은 상기 스크라이브 레인 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  7. 제2 항에 있어서, 상기 칩 영역들 각각은 셀 영역 및 연결 영역을 포함하고,
    상기 제2 웨이퍼의 상기 셀 영역에 복수의 층간절연층들과 교대로 적층된 복수의 전극층들이 배치되고, 상기 제2 웨이퍼의 상기 연결 영역에 상기 복수의 층간절연층들과 교대로 적층된 복수의 절연층들이 배치되며,
    상기 제1 테스트 패턴은 상기 연결 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  8. 제2 항에 있어서, 상기 칩 영역들 각각은 셀 영역 및 연결 영역을 포함하고,
    상기 제2 웨이퍼의 상기 셀 영역에 교대로 적층된 복수의 층간절연층들 및 복수의 전극층들이 배치되고, 상기 제2 웨이퍼의 상기 연결 영역에 상기 교대로 적층된 복수의 층간절연층들 및 복수의 전극층들을 관통하는 개구부를 채우는 절연막이 배치되며,
    상기 제1 테스트 패턴은 상기 연결 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  9. 제2 항에 있어서, 상기 칩 영역들 각각은 교대로 적층된 복수의 층간절연층들 및 복수의 전극층들이 위치하는 셀 영역;및
    상기 셀 영역의 외곽에 위치하는 주변 영역;을 포함하며,
    상기 제1 테스트 패턴은 상기 주변 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서, 상기 일면과 대향하는 상기 제1 웨이퍼의 타면에 마련된 제4 본딩 패드;
    상기 제4 본딩 패드에 대응하는 제5 본딩 패드를 구비하며 상기 제5 본딩 패드가 상기 제4 본딩 패드와 연결되도록 상기 제1 웨이퍼 상에 스택된 제3 웨이퍼;및
    제2 테스트 패턴;을 더 포함하며,
    상기 제2 테스트 패턴은 상기 제1 웨이퍼의 타면에 배치되며 서로 전기적으로 접속된 한 쌍의 제4 테스트 패드들;
    상기 제4 본딩 패드가 마련된 상기 제3 웨이퍼의 제1 면에 배치되며 상기 제4 본딩 패드와 상기 제5 본딩 패드 간 미스 얼라인 불량이 발생하지 않은 경우에 상기 제4 테스트 패드들에 각각 연결되는 한 쌍의 제5 테스트 패드들;및
    상기 제1 면과 대향하는 상기 제3 웨이퍼의 제2 면에 배치되며 상기 제5 테스트 패드들에 각각 연결되는 한 쌍의 제6 테스트 패드들;을 포함하는 메모리 장치.
  11. 제10 항에 있어서, 복수의 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 레인 영역을 포함하며,
    상기 제2, 제3 웨이퍼의 상기 칩 영역들 각각에 메모리 셀 어레이가 배치되고, 상기 제1 웨이퍼의 상기 칩 영역들 각각에 상기 메모리 셀 어레이의 동작을 제어하기 위한 주변 회로가 배치되는 것을 특징으로 하는 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 웨이퍼는 상기 한 쌍의 제1 테스트 패드들을 연결하고, 상기 한 쌍의 제4 테스트 패드들을 연결하는 인터커넥트 구조를 더 포함하는 메모리 장치.
  13. 제12 항에 있어서, 상기 인터커넥트 구조는 상기 제1 웨이퍼 내부에 마련된 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제12 항에 있어서, 상기 인터커넥트 구조는 상기 주변 회로의 구현에 이용되는 반도체층 또는 배선층을 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제11 항에 있어서, 상기 제1,제2 테스트 패턴은 상기 스크라이브 레인 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  16. 제11 항에 있어서, 상기 칩 영역들 각각은 셀 영역 및 연결 영역을 포함하고,
    상기 제2 웨이퍼의 상기 셀 영역에 복수의 층간절연층들과 교대로 적층된 복수의 전극층들이 배치되고, 상기 제2 웨이퍼의 상기 연결 영역에 상기 복수의 층간절연층들과 교대로 적층된 복수의 절연층들이 배치되며,
    상기 제1,제2 테스트 패턴은 상기 연결 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제11 항에 있어서, 상기 칩 영역들 각각은 셀 영역 및 연결 영역을 포함하고,
    상기 제2 웨이퍼의 상기 셀 영역에 교대로 적층된 복수의 층간절연층들 및 복수의 전극층들이 배치되고, 상기 제2 웨이퍼의 상기 연결 영역에 상기 교대로 적층된 복수의 층간절연층들 및 복수의 전극층들을 관통하는 개구부를 채우는 절연막이 배치되며,
    상기 제1,제2 테스트 패턴은 상기 연결 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  18. 제11 항에 있어서, 상기 칩 영역들 각각은 교대로 적층된 복수의 층간절연층들 및 복수의 전극층들이 위치하는 셀 영역;및
    상기 셀 영역의 외곽에 위치하는 주변 영역;을 포함하며,
    상기 제1,제2 테스트 패턴은 상기 주변 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  19. 메모리 장치;및
    메모리 컨트롤러를 포함하며,
    상기 메모리 장치는 제1 본딩 패드를 구비하는 제1 웨이퍼;
    상기 제1 본딩 패드에 대응하는 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 상기 제1 본딩 패드와 본딩되도록 상기 제1 웨이퍼 상에 스택된 제2 웨이퍼; 및
    제1 테스트 패턴;을 포함하고,
    상기 제1 테스트 패턴은 상기 제1 본딩 패드가 마련된 상기 제1 웨이퍼의 일면에 배치되며 서로 전기적으로 연결된 한 쌍의 제1 테스트 패드들;
    상기 제2 본딩 패드가 마련된 상기 제2 웨이퍼의 일측면에 배치되며 상기 제1 본딩 패드와 상기 제2 본딩 패드 간 미스 얼라인 불량이 발생하지 않은 경우에 상기 한 쌍의 제1 테스트 패드들에 각각 연결되는 한 쌍의 제2 테스트 패드들;및
    상기 일측면과 대향하는 상기 제2 웨이퍼의 타측면에 배치되며 상기 한 쌍의 제2 테스트 패드들에 각각 연결된 한 쌍의 제3 테스트 패드들;을 포함하고,
    상기 메모리 컨트롤러는 상기 한 쌍의 제3 테스트 패드들에 연계되며 상기 한 쌍의 제3 테스트 패드들의 하나에 테스트 전압을 인가한 후 나머지 다른 제3 테스트 패드에서 측정되는 검출 전압과 상기 테스트 전압 간 비율에 기초하여 파워 업 신호를 생성하고, 상기 제1 칩은 상기 파워 업 신호에 응답하여 상기 제1 패드에 부스팅된 전압을 제공하는 메모리 시스템.
  20. 제19 항에 있어서, 상기 제1 웨이퍼는 전압 발생기;및
    상기 파워 업 신호에 응답하여 상기 전압 발생기에서 생성된 전압을 부스팅하는 전압 보상 회로;를 포함하는 반도체 메모리 장치.
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