KR100273317B1

KR100273317B1 - 반도체 소자 제조 공정에서 미스얼라이먼트 측정을 위한 테스트패턴의 구조와 그 측정방법

Info

Publication number: KR100273317B1
Application number: KR1019980047104A
Authority: KR
Inventors: 문일영
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-11-04
Filing date: 1998-11-04
Publication date: 2000-12-15
Also published as: KR20000031192A; US6080597A

Abstract

본발명은, 반도체 소자의 제조공정중 발생하는, 다층 패턴들간의 미스얼라이먼트 측정을 위한 테스트 패턴의 구조 및 미스얼라이먼트 측정방법에 관한 것이다.

본발명에서 테스트 패턴의 구조는 다수의 제1도전층 패턴(P11, P12, P13, P14)과 다수의 제2도전층 패턴(P21, P22, P23, P24)으로 구성되는 도전층 패턴쌍들과, 상기 도전층 패턴쌍과 일대일로 대응하는 다수의 고저항부(R1,R2,R3,R4)와, 제1도전층 패턴중의 하나(P11)와 연결된 제1패드(PAD1)와, 상기 하나의 도전층 패턴쌍의 제2도전층 패턴과 그 이웃하는 도전층 패턴쌍의 제1도전층 패턴을 연결하는 다수의 배선(T6, T7, T8)과, 상기 다수의 고저항부에 공통으로 연결된 제2 패드(PAD2)로 구성되어 있다. 상기 도전층 패턴쌍내의 제1도전층 패턴과 제2도전층 패턴은 수평방향으로 소정거리 이격해 있고, 상기 제1패드(PAD1)과 직접 연결된 일측 가장자리에 형성된 도전층 패턴쌍으로부터 다른측 가장자리측에 형성된 도전층 패턴쌍으로 갈수록 그 이격거리는 점차 증가한다. 그리하여 제1, 제2 패드(PAD1, PAD2)에서 측정되는 합성저항값에 의하여 미스얼라이먼트를 측정한다. 본발명의 테스트 패턴의 구조는 일반적인 반도체 소자의 제조공정에 적용할 수 있기 때문에, 별도의 미스얼라이먼트 측정용 웨이퍼를 준비할 필요가 없고 따라서 반도체 소자의 제조비용을 낮추는 효과가 있다.

Description

반도체 소자 제조 공정에서 미스얼라이먼트 측정을 위한 테스트 패턴의 구조와 그 측정방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 패턴간의 미스얼라이먼트 정도를 전기적으로 측정하기 위한 테스트 패턴의 구조 및 그 측정방법에 관한 것이다.

반도체 소자를 제조하는 공정은, 박막을 형성하고, 식각하여 박막 패턴을 만들고, 그 박막 패턴위에 새로운 박막 패턴을 만드는 공정의 반복 수행이라고 할 수 있다. 따라서, 반도체 소자의 디자인룰이 점점 축소됨에 따라, 하층의 박막 패턴과 상층의 박막 패턴간의 얼라인이 중요한 문제로 대두된다. 왜냐하면, 상층 박막 패턴과 하층 박막 패턴간의 미스얼라인의 정도가 크면, 상기 박막 패턴들간에 전기적으로 연결되어야 하는 부분에서 오픈되거나, 또는 오픈되어야 하는 곳에서 쇼트가 발생하여, 반도체 소자가 정상적인 동작을 하지 못하게 되는 경우가 생기기 때문이다. 따라서, 그러한 미스얼라이먼트 정도를 평가하여 미스얼라이먼트 정도가 큰 웨이퍼를 조기에 폐기함으로써, 반도체 소자 제조비용의 낭비를 줄일 수 있다.

종래의 미스얼라이먼트 평가 방법을 설명하면 다음과 같다.

먼저, 종래 미스얼라이먼트를 전기적으로 평가하기 위한 테스트 패턴의 구조 및 제조방법에 대해 설명한다.

도1d는 미스얼라이먼트를 전기적으로 평가하기 위한 테스트 패턴의 구조를 도시하고 있다. 즉 테스트 패턴의 구조는 두 개의 U자를 서로 입구부분을 마주붙여 놓은 것과 같은 모양을 하고 있다. 즉 거꾸로 된 U자가 윗쪽에 위치하고, 올바른 U자가 아랫부에 위치해 있다. 설명을 용이하게 하기 위해, 이하, U자형 패턴의 기둥부분을 이하 다리라고 표현한다. 거꾸로 된 U자의 왼쪽다리를 LEG 1, 오른쪽 다리를 LEG 3라하고, 올바른 U자의 왼쪽 다리를 LEG 2, 오른쪽 다리를 LEG 4라고 하겠다. 다리 LEG 1의 폭을 W1, 다리 LEG 2의 폭을 W2, 다리 LEG 3의 폭을 W3, 다리 LEG 4의 폭을 W4라 한다. 또한 윗쪽의 거꾸로 된 U자의 다리(LEG 1, LEG 3)의 길이가 L1이고, 아랫쪽의 올바른 U자의 다리(LEG 2, LEG 4)의 길이가 L2이다. 상기 종래 테스트 패턴은 반도체 기판상에 형성된 도전층을 도1a에 도시한 제1 마스크(M1)를 이용하여 식각함으로써, 상기 제1마스크(M1)과 동일한 형상의 도전층 패턴을 반도체 기판상에 형성하고, 상기 도전층 패턴을 다시 도1b에 도시한 제2마스크(M2)를 이용하여 부분적으로 식각해냄으로써 형성할 수 있다. 이때, 제1마스크(M1)을 이용한 식각공정 후, 제2마스크(M2)를 이용한 식각 공정시 반도체 기판과 마스크의 위치가 정확하게 얼라인 되면 도1d와 같이 네 개의 다리(LEG 1, LEG 2, LEG 3, LEG 4)의 각각의 폭 W1, W2, W3, W4가 모두 같고, 또한 그 길이 L1과 L2가 같게 된다. 도1c는 도1a의 제1마스크(M1)위에 도1b의 제2마스크(M2)를 정확하게 얼라인하여 포개어 놓은 모습을 도시하고 있다. 도1a의 제1마스크(M1)에서 도면부호 11이 붙여진 부위는, 반도체 기판상에 남아 있는 부분에 상응하는 패턴이고, 도면부호 12가 붙여진 부위는 제거되는 부분 즉 개방부(12)에 상응하는 패턴이다. 또한 도1b의 제2마스크(M2)에서는 도면부호 13이 반도체 기판상에 패턴으로서 남는 부분에 상응하고, 도면부호 14가 개방부(opening)에 해당하는 부분이다. 이해를 돕기 위하여 제2마스크(M2)의 개방부(14)를 사선으로 해칭하여 도시하였다.

도2a는 제1마스크(M1) 위에 제2마스크(M2)를 포개어 놓은 모습을 도시하고 있다. 그러나 제2마스크(M2)가 제1마스크(M1)에 대해 정확하게 얼라인 되어야 할 위치로부터 좌측으로 dW만큼 미스얼라인 된 모습을 도시하고 있다. 도2b 는 도2a의 미스얼라인의 결과로서 형성된 테스트 패턴의 구조를 도시하고 있다. 즉 도1d에서와 같이 정확하게 얼라인 되었을 때 얻어지는 테스트 패턴에서는 U자형 패턴의 네 개의 다리의 폭 W1, W2, W3, W4가 모두 같은데 비하여, 도2b에서는 W1과 W4는 이상적으로 형성되었어야 할 폭 W보다 dW만큼 좁아졌고, W2와 W3는 형성되어야 하는 폭 W보다 dW만큼 넓어졌음을 알 수 있다. 이때, W1과 W4의 값이 같고, W2와 W3의 값이 같다. 도면2b의 미설명 부호 A, B, C, D는 미스얼라인을 측정하기 위해, 전압을 측정할 개소이다.

도3a 내지 도3h는 도1d의 테스트 패턴을 형성하기 위한 공정순서도이며, 도1d의 IIIh-IIIh선을 절취한 부분의 종단면도에 해당하는 부분을 도시하고 있다. 즉 도3a와 같이, 반도체 기판(30) 또는 웨이퍼(30) 위에 절연막(32)을 형성한다. 상기 절연막(32)위에 도전층(34)을 형성한다. 상기 도전층(34)위에 제1감광막(36)을 형성한다. 다음으로 도3b와 같이, 상기 감광막(36) 상부에 도1a에 도시한 제1마스크(M1)를 이용하여 제1감광막 패턴(36a)를 형성한다. 상기 제1감광막 패턴(106a)는 도1a의 마스크 패턴과 같은 형상을 갖는다. 상기 제1 감광막 패턴(106a)를 마스크로하여 상기 도전층(34)를 식각하여 도3c와 같이, 상기 제1마스크(M1)과 같은 형상의 도전층 패턴(34a)을 만든다. 다음으로, 상기 제1감광막 패턴(36a)를 제거하여 도3d와 같은 구조를 만든다. 즉 도1a의 같은 형상의 도전층 패턴(34a)가 반도체 기판의 최상면에 노출되게 된다. 다음으로, 상기 도3d의 전체 구조위에 제2감광막(38)을 형성하여 도3e의 구조를 만든다. 다음으로 상기 도1b의 제2마스크(M2)를 이용하여 상기 제2감광막(38)을 패터닝하여 제2감광막 패턴(38a)을 만든다. 이때, 상기 제2감광막의 패터닝 공정에 의하여, 상기 도전층 패턴(34a)의 중앙부에 개방부(14)가 형성된다. 다음으로 상기 제2감광막 패턴(108a)를 마스크로하여 개방부(14)를 통해 노출된 도전층 패턴(34a)을 식각하여 도3g와 같이 도전층 패턴(34b)를 만든다. 그런데, 상기 도3f의 공정에서, 제2마스크(M2)가 도3e의 반도체 기판(30)위에 정확하게 얼라인 되었다면, 개방부(14)가 도전층 패턴(34a)의 정중앙부에 형성되게 된다. 따라서 도3g의 공정에서는, 결과적으로 개방부(14)를 중심으로한 좌우측 도전층 패턴(34b)의 폭(각각 W1, W3)은 같게 된다. 그러나, 만약 도3f의 공정에서 상기 제2마스크(M2)가 x축의 왼쪽으로 시프트하여 미스얼라인 되었다면, 개방부(14)는 도전층 패턴(34a)의 상대적으로 좌측부에 형성되게 되어, 도3g의 공정에서 W1의 폭이 W3의 폭보다 좁아지게 된다. 다음으로, 도3h와 같이 상기 제2감광막 패턴(38a)을 제거하여 테스트 패턴의 구조를 완성한다.

상기와 같은 테스트 패턴의 구조로서 미스얼라인 정도 dW를 측정하는 원리는 휘스톤 브리지 측정 원리(Wheatstone bridge measurement principle)를 근거로 하고 있다. 도4는 도1d 또는 도2b의 테스트 패턴구조와 등가를 이루는 전기적인회로도인 휘스톤 브리지 회로이다.

도4위 휘스톤 브리지 회로에서 저항R1, R2, R3, R4는 도2b의 테스트 패턴으로부터 다음과 같이 구할 수 있다.

우선 저항(resistor) Ri = Rs * L/Wi (i=1~4)로 나타낼 수 있다. 여기서 Rs는 도전층 패턴의 면저항(sheet resistivity)이고, L은 U자형 테스트 패턴의 다리의 길이이고, Wi는 테스트 패턴의 다리의 폭을 나타낸다. 이러한 값들은 테스트 패턴에서 직접 측정할 수 있다.

도2b에서는 x축으로의 미스얼라인이 발생하고, y축으로는 미스얼라인이 발생하지 않았다. 따라서 테스트 패턴의 다리들 LEG1, LEG2, LEG3, LEG4의 길이는 모두 같으며 이를 L로 정한다. 그러나 x축으로의 미스얼라인 때문에 W1=W4 = W - dW이고, W2=W3 = W + dW이다. 여기서 W는 U자형 패턴의 다리의 폭으로서 설계당시의 이론적인 값이다. dW는 x축으로 미스얼라인 되어 이동한 거리이다.

따라서, 도2b와 등가를 이루는 도4의 휘스톤 브리지 회로에서 R1=R4(이하 Ra라고 한다)이고, R2=R3(이하 Rb라고 한다) 이다. 또 휘스톤 브리지의 특성에서 패스(a)를 따라 흐르는 전류 Ia는 패스(b)를 따라 흐르는 전류 Ib와 같고, 그 값은 각각 (이때, I는 다리를 지나기 전의 전류값임)와 같다.

따라서 C지점과 D지점의 전압차 Vo는 (Ra-Rb)가 된다. 또한 브리지를 통과한 전압 V(즉 A지점과 B지점의 전압차)는 (Ra+Rb)가 된다. 이때, 이고 이므로 미스얼라이먼트 가 된다. 따라서 미스얼라이먼트 dW는 Vo에 비례하고 V에 반비례한다. 만약 테스트 패턴으로부터 Vo가 0으로 측정되었다면 미스얼라이먼트 dW가 0이 되고 따라서 층간의 박막 패턴이 정확하게 얼라인 되었음을 알 수 있다.

그러나 상기 설명한 종래의 휘스톤 브리지 측정방법에 근거한 미스얼라이먼트는 반도체 소자 제조공정 측면에서 모든 반도체 소자의 제조공정에 적용하기에는 무리가 있다. 즉 도3a 내지 도3h의 테스트 패턴의 제조방법에서 보였듯이, 제1마스크 패턴을 이용하여 형성한 도전층 패턴을 다시 제2마스크 패턴을 이용하여 식각하는 공정이 수행되어야 한다. 즉 종래에는 서로다른 층간의 패턴을 이용한 미스얼라이먼트 측정이 아닌, 동일한 전도층을 2회 식각하여 미스얼라이먼트를 측정하고 있는 것이다.

그런데 현재 제조되고 있는 디램(DRAM; Dynamicl Random Access Memory) 소자를 비롯하여 많은 반도체 소자들의 제조공정중에는 그러한 공정을 수행하지 않는 경우가 많다. 즉 동일한 전도층을 서로 다른 마스크를 이용하여 2회 이상 식각하는 공정이 없다. 따라서, 반도체 소자의 제조공정 동안에 그러한 테스트 패턴이 웨이퍼 상에 형성되지 않기 때문에, 종래의 미스얼라이먼트 측정방법을 적용할 수 없는 문제점이 있었다. 따라서, 종래의 휘스톤 브리지 원리를 이용한 미스얼라이먼트 측정을 위해서는, 별도의 테스트용 웨이퍼를 필요로 하기 때문에 반도체 소자의 제조비용이 높아지는 단점이 있었다.

따라서, 본발명에서는 실제 반도체 소자 제조공정을 고려하여, 다층 박막 패턴을 갖는 일반적인 반도체 소자들에 적용할 수 있는 미스얼라이먼트 측정법을 제공하는 것을 목적으로 한다.

또한 본발명에서는 서로 다른 층에 형성된 도전층 패턴들간의 접속 및 개방에 의한 합성저항값을 이용하여 미스얼라이먼트를 측정하는 방법을 제공하는 것을 목적으로 한다.

본발명의 목적을 달성하기 위하여, 반도체 기판과; 상기 반도체 기판상부에 일측방향으로 서로 소정간격을 두고 이격하여 형성된 다수개의 제1 도전층 패턴과, 상기 제1도전층 패턴의 일측 가장자리로부터 수평방향으로 소정거리 이격된 곳에 형성되고, 상기 소정거리는 일측의 맨 가장자리의 제1 도전층 패턴으로부터 그 반대측 가장자리의 제1 도전층 패턴으로 갈수록 그 거리가 점차 멀어지는 것을 특징으로하고, 상기 제1도전층 패턴들의 각각과 짝을 이루도록 형성되고, 상기 제1도전층 패턴쌍의 상층에 형성된 제2도전층 패턴으로 구성된 도전층 패턴쌍과; 상기 다수의 도전층 패턴쌍과 일대일로 대응하고, 상기 도전층 패턴쌍들의 저항값에 비하여 상대적으로 높은 저항을 갖는 다수의 고저항부와; 상기 제1도전층 패턴중 일측 가장자리 패턴과 연결되어 있는 제1패드와; 상기 임의의 도전층 패턴쌍의 제2도전층 패턴과 그 이웃하는 도전층 패턴쌍의 제1도전층 패턴과 연결하고 있는 다수의 배선들과; 상기 다수의 저항부에 공통으로 연결된 제2패드를 구비하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조를 제공한다.

본발명의 목적을 달성하기 위하여, 상기 다수의 고저항부는 반도체 기판내에 불순물을 주입하여 형성되는 것을 특징으로 하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조를 제공한다.

본발명의 목적을 달성하기 위하여, 상기 제1도전층 패턴 또는 제2 도전층 패턴은 다수의 빗살을 갖는 빗형인 것을 특징으로 하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조를 제공한다.

본발명의 목적을 달성하기 위하여, 패드에 연결된 도전층 패턴쌍의 제1도전층 패턴과 그 짝을 이루는 제2 도전층 패턴의 수평 이격거리는 0.0㎛이고, 그 이웃하는 도전층 패턴쌍으로부터 그 이웃하는 도전층 패턴쌍으로 갈수록, 제1 도전층 패턴과 제2도전층 패턴의 수평이격거리가 0.03㎛씩 증가되는 것을 특징으로 하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조를 제공한다.

본발명의 목적을 달성하기 위하여 반도체 기판내에 소정의(predetermined) 저항값을 갖는 다수의 고저항부를 형성하는 공정과, 상기 반도체 기판상에 절연막을 형성하는 공정과, 상기 고저항부와 대응하여 상기 고저항부에 비하여 상대적으로 저항이 낮은 제1도전층 패턴을 형성하는 공정과, 상기 반도체 기판상의 전체구조위에 절연막을 형성하는 공정과, 상기 제1절연막을 식각하여 상기 각 제1도전층 패턴으로부터 소정거리 떨어진 위치에 캐비티를 형성하는 공정과, 상기 캐비티에 도전체를 충진하여 상기 제1도전층 패턴과 쌍을 이루고 상기 고저항부에 비하여 저항값이 낮은 제2도전층 패턴을 형성하여 도전층 패턴쌍을 형성하는 공정과, 상기 제2도전층상에 절연층을 개재하여 도전층을 형성하는 공정과, 상기 도전층을 패터닝하여 제1 패드와, 상기 제1패드와 상기 제1도전층 패턴중의 하나와 연결하는 배선과, 제2 패드와, 고저항부의 일측 끝을 공통으로 연결하고 상기 제2패드를 연결하는 배선과, 상기 고저항부와 상기 제2도전층 패턴을 연결하는 다수의 배선과, 상기 도전층 패턴쌍중의 제2도전층 패턴을 이웃하는 도전층 패턴쌍의 제1도전층 패턴과 연결하는 배선들을 형성하는 공정과, 상기 제1, 제2 패드 사이의 저항을 측정하는 공정을 포함하는 미스얼라이먼트 측정방법을 제공한다.

도1a 내지 도1d는 종래 미스얼라이먼트 측정을 위한 테스트 패턴의 제조방법을 설명하기 위한 평면도.

도2a, 도2b는 종래의 테스트 패턴 구조로서 미스얼라인이 발생하였을 경우의 테스트 패턴의 구조를 도시한 평면도.

도3은 종래 테스트 패턴 제조순서를 설명하기 위한 반도체 기판의 종단면도.

도4는 종래 테스트 패턴의 등가회로도

도5는 본발명의 테스트 패턴의 구조를 도시한 일실시례.

도6a 내지 도6e는 본발명의 테스트 패턴 구조의 제조방법을 도시한 평면도.

도7은 본발명의 테스트 패턴 구조와 등가를 이루는 등가회로도

도8은 본발명의 테스트 패턴 구조의 다른 실시예

***** 도면 번호 설명 *****

P11, P12, P13, P14 : 제1도전층 패턴

P21, P22, P23, P24 : 제2도전층 패턴

T1, T2, T3, T4, T5, T6, T7, T8, T9 : 배선

PAD1 : 제1패드

PAD2 : 제2패드

R1, R2, R3, R4 : 고저항부

60 : 반도체 기판

C1, C2, C3, C4 : 캐비티

x1, x2, x3, x4 : 제1도전층 패턴과 제2 도전층 패턴의 합성 저항.

본발명의 목적을 달성하기 위한 테스트 패턴의 구조를 도5에 도시하였다. 즉 반도체 기판상에 다수의 빗살을 갖는 빗(comb)형의 제1도전층 패턴(P11, P12, P13, P14)과 역시 빗형의 다수의 제2도전층 패턴(P21, P22, P23, P24)이 서로 하나씩 쌍을 이루어 깍지낀 모습으로 배열되어 있다. 이때, 상기 제1도전층 패턴들(P11, P12, P13, P14)과 제2도전층 패턴들(P21, P22, P23, P24)들의 빗살들의 폭은 적어도 측정하고자 하는 미스얼라이먼트의 폭이상이 되도록 형성한다. 본발명에서는 일실시례로서 0.09㎛까지의 미스얼라이먼트를 측정하기 위해, 상기 빗살의 폭을 0.09㎛로 하였다. 도5에는 4쌍의 도전층 패턴쌍을 도시하고 있다. 도면의 가장 오른쪽에 형성된 도전층 패턴쌍(P11, P21)의 제1 도전층 패턴(P11)과 제2 도전층 패턴(P12)의 수평방향의 이격거리는 0.00㎛이다. 따라서, 제1도전층 패턴(P11)의 빗살과 제2도전층 패턴(P12)의 빗살이 에지가 수직방향으로 일적선을 그리도록 상기 도전층 패턴쌍(P11, P21)이 배열되어 있다. 따라서, 상기 제1도전층 패턴(P11)과 제2도전층 패턴(P12)은 전기적으로 개방되어 있다.

한편 상기 도전층 패턴쌍 (P11, P21)의 오른쪽에 소정거리 이격되어 배열되어 있는 도전층 패턴쌍(P12, P22)의 제1 및 제2 도전층 패턴(P12, P22)간의 수평 이격거리는 0.03㎛가 되도록 배열되어 있다. 따라서, 제1도전층 패턴(P12)의 빗살과 제2도전층 패턴(P12)의 빗살이 서로 접하고 있지 않기 때문에, 제1도전층 패턴(P12)과 제2도전층 패턴(P12)사이에 전류가 흐르지 않는다.

한편 상기 도전층 패턴쌍 (P12, P22)의 오른쪽에 소정거리 이격되어 배열되어 있는 도전층 패턴쌍(P13, P23)의 제1 및 제2 도전층 패턴(P13, P23)간의 수평 이격거리는 0.06㎛가 되도록 배열되어 있다. 따라서, 제1도전층 패턴(P13)의 빗살과 제2도전층 패턴(P13)의 빗살이 서로 접하고 있지 않기 때문에, 제1도전층 패턴(P13)과 제2도전층 패턴(P13)사이에도 전류가 흐르지 않는다.

한편 상기 도전층 패턴쌍 (P13, P23)의 오른쪽에 소정거리 이격되어 배열되어 있는 도전층 패턴쌍(P13, P23)의 제1 및 제2 도전층 패턴(P13, P23)간의 수평 이격거리는 0.09㎛가 되도록 배열되어 있다. 따라서, 제1도전층 패턴(P14)의 빗살과 제2도전층 패턴(P14)의 빗살이 서로 접하고 있지 않기 때문에, 제1도전층 패턴(P14)과 제2도전층 패턴(P14)사이에도 전류가 흐르지 않는다.

한편 상기 도전층 패턴쌍들(P11, P21)(P12, P22)(P13, P23)(P14, P24)으로부터 y축 방향으로 이격하여, 상기 각 도전층 패턴쌍(P11, P21)(P12, P22)(P13, P23)(P14, P24)에 대응하여 다수의 고저항부(R1)(R2)(R3)(R4)가 형성되어 있다.

상기 저항 R1, R2, R3, R4의 각각의 저항치는 R이고, 모두 같은 값을 같는다. 또한 상기 저항치 R은 상기 도전층 패턴들(P11, P12, P13, P14, P21, P22, P23, P24)의 합성저항에 비하여 또는 각각의 고유저항에 비하여 상대적으로 매우 큰 저항을 갖고 있다. 따라서, 반도체 기판상에 불순물을 주입하여 형성한 기판 저항으로 형성하는 것이 바람직하다.

또, 상기 제2도전층 패턴(P21)과 고저항부(R1)을 배선(T1)이 연결하고 있다. 또한 제2도전층 패턴(P22)과 고저항부(R2)를 배선(T2)가 연결하고 있다. 또한 제2도전층 패턴(P23)(P24)과 고저항부(R3)(R4)를 배선(T3)(T4)가 각각 연결하고 있다.

또, 도면의 가장 오른쪽에 형성된 제1 도전층 패턴(P11)은 전위 검출용 제1 패드(PAD1)에 배선(T5)를 통하여 직접 연결되어 있다.

한편, 상기 제1패드(PAD1)과 연결되어 있는 제1도전층 패턴(P11)을 포함하는 도전층 패턴쌍의 제2 도전층 패턴(P21)은 이웃하는 도전층 패턴쌍(P12, P22)의 제1도전층 패턴(P12)과 배선(T6)를 통하여 연결되어 있다. 또, 상기 제2도전층 패턴(P22)은 그 이웃하는 도전층 패턴쌍의 제1도전층 패턴(P13)과 배선(T7)에 의해 연결되어 있다. 또한, 제1도전층 패턴(P13)과 짝을 이루는 도전층 패턴쌍의 제2도전층 패턴(P23)은 그 이웃하는 도전층 패턴쌍(P14, P24)의 제1도전층 패턴(P14)와 배선(T8)에 의해 연결된다.

또한, 고저항부 R1, R2, R3, R4의 일측끝은 공통으로 배선(T9)에 연결되고, 배선(T9)는 전위 검출용 제2패드(PAD2)에 연결되어 있다.

상기 저항 R1, R2, R3, R4은 앞서 설명한 바와 같이 기판저항으로 형성하는 것이 바람직하고 또한, 반도체 기판상에 점유하는 면적을 줄이면서 대용량의 저항을 갖도록 하기 위해 지그지그형의 패턴으로 형성하는 것이 바람직하다.

상기 도5와 같은 구조를 갖는 본발명의 테스트 패턴의 제조방법은 다음과 같다.

먼저 반도체 기판(60)내에 불순물을 주입하여 도6a와 같이, 다수개의 고저항부 R1, R2, R3, R4를 형성한다. 상기 고저항부는 지그재그형 패턴으로 형성함으로써, 반도체 기판에서 적은 면적을 점유하면서도 저항을 크게한다.

다음으로, 도6b와 같이, 상기 반도체 기판(60)상에 절연층(미도시)을 형성하고, 상기 절연층위에 폴리실리콘 또는 금 속과 같은 도전층으로 된 복수개의 제1도전층 패턴들(P11, P12, P13, P14)을 형성한다. 상기 제1 도전충 패턴들(P11, P12, P13, P14)은 각기 복수개의 빗살을 갖는 빗(comb)의 형태로 형성된다. 상기 제1 도전층 패턴들(P11, P12, P13, P14)과 상기 고저항부(R1, R2, R3, R4)는 서로 일대일로 대응하고 있으며, 서로 소정간격 이격되어 형성된다. 상기 도6b에서 점선으로 표시된 부분은 위에서 설명한 고저항부(R1, R2, R3, R4)를 나타내며, 절연막에 덮여있다.

다음으로 상기 도6b의 전체구조위에 다시 절연막(미도시)을 형성하고, 도6c와 같이, 상기 절연막을 패터닝하여 다수의 캐비티(C1, C2, C3, C4)들을 형성한다. 상기 캐비티(C1, C2, C3, C4)들은 상기 제1도전층 패턴들(P11, P12, P13, P14)과 같이 빗형으로 형성되고, 상기 제1도전층 패턴(P11, P12, P13, P14)들의 빗살들의 사이사이로 상기 캐비티(C1, C2, C3, C4)의 빗살들이 깍지낀 모양이 되도록 형성한다. 단, 상기 캐비티(C1)의 빗살과 제1도전층 패컨(P11)의 빗살 에지의 수평거리는 0.0㎛가 되도록 상기 캐비티(C1)를 형성하고, 상기 캐비티(C2)의 빗살과 상기 제1도전층 패턴(P12)의 빗살간 수평 이격 거리는 0.03㎛, 상기 캐비티(C3)의 빗살과 상기 제1도전층 패턴(P13)의 빗살간 수평 이격거리는 0.06㎛, 상기 캐비티(C4)의 빗살과 상기 제1도전층 패턴(P14)의 수평 이격거리는 0.09㎛가 되도록 상기 캐비티(C1, C2, C3, C4)를 형성한다.

다음으로 도6d와 같이, 상기 캐비티(C1, C2, C3, C4)에 도전층을 충진하여 제2도전층 패턴(P21, P22, P23, P24)을 형성한다.

다음으로, 상기 6d의 전체 구조위에 다시 절연막(미도시)를 형성하고, 상기 절연막을 부분적으로 식각하여 상기 제1, 제2 도전층 패턴들(P11, P12, P13, P14, P21, P22, P23, P24)들과 고저항부(R1, R2, R3, R4)의 소정영역의 표면이 노출되도록 다수의 콘택홀(미도시)을 형성하고, 상기 콘택홀 내부와 상기 절연막 위에 도전층(미도시)을 형성한다. 상기 도전층을 패터닝하여, 배선(T1, T2, T3, T4, T5, T6, T7, T8, T9) 및 제1, 제2 패드(PAD1, AD2)를 형성한다. 상기 배선(T1, T2, T3, T4, T5, T6, T7, T8, T9)들은 도5에서 설명한 연결관계를 갖도록 형성한다.

한편, 도5에서는 제1도전층 패턴들(P11, P12, P13, P14)이 정확하게 얼라인 된 상태를 도시한 것이다. 그러나, 상기와 같은 테스트 패턴이 제조공정에서 미스얼라인이 발생한 경우, 도7과 같은 패턴이 형성된다.

즉, 도5에서는 도전층 패턴쌍을 이루는 제1도전층 패턴과 제2도전층 패턴의 수평 이격 거리가, 맨 오른쪽 도전층 패턴쌍으로부터 왼쪽의 도전층 패턴쌍으로 가면서 순차적으로 0.00㎛, 0.03㎛, 0.06㎛, 0.09㎛로 점차 증가된다. 또한, 제1도전층 패턴과 제2 도전층 패턴이 서로 다른 층에 형성되고, 서로 오버랩하지 않기 때문에, 제1 도전층 패턴과 제2도전층 패턴 사이에 전류가 흐르지 않는다. 따라서 제1패드(PAD1)는 제1도전층 패턴(P11)에만 전기적으로 연결되어 있기 때문에 플로팅 상태가 되어 전위가 검출되지 않는다.

그러나, 도7에서는 제1도전층 패턴 형성후, x축 방향의 우측으로 약 0.06㎛의 미스얼라인이 발생했을 때 형성된 테스트 패턴의 구조를 도시하고 있다.

즉 제2 도전층 패턴 형성시, x축 방향의 우측으로 0.06㎛ 시프트 한다면, 제1도전층 패턴(P11)과 제2도전층 패턴(P21)이 오버랩하고, 제1도전층 패턴(P12)과 제2도전층 패턴(P22)도 오버랩하여 서로 전기적으로 연결된다. 한편 제1도전층 패턴(P13, P14)과 제2도전층 패턴(P23, P24)의 이격거리는 원래의 이격러리로부터 0.06㎛ 시프트되어 각각 0.0㎛, 0.03㎛가 전기적으로 개방된 상태가 된다. 따라서, 제1패드(PAD1)와 제2 패드(PAD2)사이에 저항 R1과 저항 R2가 병렬로 연결되게 되는 결과가 된다. 이때, 저항(R1, R2)의 저항값이 각각 R이고, 제1도전층 패턴(P11, P12)과 제2도전층 패턴(P21, P22)의 저항값이 상기 저항(R1, R2)의 저항에 비해 무시할 수 있을 만틈 작은 값을 갖도록 형성하였기 때문에, 제1, 제2 패드(PAD1, PAD2)에서 측정되는 저항은 이 된다.

다음으로, 상기 도5의 테스트 패턴을 이용한 미스얼라이먼트 측정원리에 대해 설명하면 다음과 같다.

도8은 도5의 본발명의 테스트 패턴 구조와 등가를 이루는 회로도이다. 즉 제1, 제2 도전층 패턴이 오버랩하여 전기적으로 연결되었을 때의 합성저항을 각각 r1, r2, r3, r4로 표현하였다. 상기 고저항부는 R1, R2, R3, R4로 표현하였다. 제1, 제2 도전층 패턴이 미스얼라인에 의해 오버랩했을 경우에 전류의 패스가 형성된다. 따라서, 앞서 설명한 바와 같이. 미스얼라인먼트 정도가 0.00㎛이상이고 0.03㎛ 이하이면, 도전층 패턴쌍(P11, P21)만 전기적으로 연결되고 나머지 도전층 패턴쌍들은 개방되어 제1, 제2 패드(PAD1, PAD2)를 통해 측정되는 저항값은 R이 된다. 한편, 0.03 ~ 0.06㎛ 범위의 미스얼라인이 발생하였을 때는, 도전층 패턴쌍(P11, P21), (P12, P22)이 전기적으로 연결되므로 두패드(PAD1, PAD2)를 통해 측정되는 저항값은, 이 되고, 0.06 ~ 0.09㎛의 미스얼라인이 발생하였을 경우에는 같은 원리로 측정되는 저항값이 이 된다. 따라서, 두 패드를 이용하여 측정된 합성 저항값에 의하여, 미스얼라이먼트 정도를 측정할 수 있다.

이상, x축 우측 방향으로의 패턴의 미스얼라인먼트 측정방법에 대하여 설명하였으나, 도5의 테스트 패턴의 우측에, 상기 제1패드(PAD1), 제2 패드(PAD2)를 기준으로하여 상기 도5의 테스트 패턴을 대칭되게 배치함으로써, x축의 좌측방향으로의 미스얼라이먼트를 측정할 수 있다. 즉, 맨왼쪽의 제1도전층 패턴과 제2도전층 패턴의 거리를 0.00㎛로하고, 우측으로 갈수록 제1, 제2 도전층 패턴간 가리를 점차 증가시키는 구조로 형성하면, 좌측으로 미스얼라인이 되었을 경우 두 패드간의 측정된 저항값에 의하여 미스얼라이먼트 측정이 가능하다.

또한, 도9에서는 y방향의 미스얼라이먼트를 평가하기 위한 테스트 패턴의 구조를 도시하고 있다. 즉 빗형의 제1도전층 패턴 및 제2 도전층 패턴들을 x축 방향의 얼라이먼트 측정을 위한 테스트 패턴의 구조에 비해 90°회전한 것을 제외하고는 그 동작원리 및 다른 구조는 도5와 같다. 도9에서 설명하지 않은 도면부호들중 도5의 도면부호와 같은 것은 도5에서의 설명과 동일한 부분을 나타내고, 또한 그 동작도 같다. 단, 도5가 x축 방향으로의 미스얼라인먼트에 따라 제1, 제2 패드(PAD1, PAD2)에서 측정되는 저항의 저항값이 달라지는 반면, 도9에서는 y축 방향으로의 미스얼라이먼트에 의해 제1, 제2 패드(PAD1, PAD2)에서 측정되는 저항값이 달라진다는 점만이 다르다.

본발명의 테스트 패턴의 구조는 일반적으로 사용되는 반도체 소자의 제조공정을 고려하여 고안한 것이기 때문에, 실제의 반도체 소자 제조공정에 적용할 수 있는 효과가 있다. 또한 별도의 테스트용 웨이퍼가 필요없기 때문에 반도체 소자의 제조비용이 낮아지는 효과가 있다.

Claims

반도체 기판과,

상기 반도체 기판상부에 일측방향으로 서로 소정간격을 두고 이격하여 형성된 다수개의 제1 도전층 패턴과,

상기 제1도전층 패턴의 일측 가장자리로부터 수평방향으로 소정거리 이격된 곳에 형성되고, 상기 소정거리는 일측의 맨 가장자리의 제1 도전층 패턴으로부터 그 반대측 가장자리의 제1 도전층 패턴으로 갈수록 그 거리가 점차 멀어지는 것을 특징으로하고, 상기 제1도전층 패턴들의 각각과 짝을 이루도록 형성되고, 상기 제1도전층 패턴쌍의 상층에 형성된 제2도전층 패턴으로 구성된 도전층 패턴쌍과;

상기 다수의 도전층 패턴쌍과 일대일로 대응하고, 상기 도전층 패턴쌍들의 저항값에 비하여 상대적으로 높은 저항을 갖는 다수의 고저항부와;

상기 제1도전층 패턴중 일측 가장자리 패턴과 연결되어 있는 제1패드와;

상기 임의의 도전층 패턴쌍의 제2도전층 패턴과 그 이웃하는 도전층 패턴쌍의 제1도전층 패턴과 연결하고 있는 다수의 배선들과;

상기 다수의 저항부에 공통으로 연결된 제2패드를 구비하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조.
제1항에 있어서, 상기 다수의 고저항부는 반도체 기판내에 불순물을 주입하여 형성되는 것을 특징으로 하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조.
제1항에 있어서, 제1도전층 패턴 또는 제2도전층 패턴은 다수의 빗살을 갖는 빗형인 것을 특징으로 하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조.
제1항에 있어서, 패드에 연결된 도전층 패턴쌍의 제1도전층 패턴과 그 짝을 이루는 제2 도전층 패턴의 수평 이격거리는 0.0㎛이고, 그 이웃하는 도전층 패턴쌍으로부터 그 이웃하는 도전층 패턴쌍으로 갈수록, 제1 도전층 패턴과 제2도전층 패턴의 수평이격거리가 0.03㎛씩 증가되는 것을 특징으로 하는 미스얼라이먼트 측정을 위한 테스트 패턴의 구조.
반도체 기판내에 다수의 소정의(predetermined) 저항값을 갖는 다수의 고저항부를 형성하는 공정과,

상기 반도체 기판상에 절연막을 형성하는 공정과,

상기 고저항부와 대응하여 상기 고저항부에 비하여 상대적으로 저항이 낮은 제1도전층 패턴을 형성하는 공정과,

상기 반도체 기판상의 전체구조위에 절연막을 형성하는 공정과,

상기 제1절연막을 식각하여 상기 각 제1도전층 패턴으로부터 소정거리 떨어진 위치에 캐비티를 형성하는 공정과,

상기 캐비티에 도전체를 충진하여 상기 제1도전층 패턴과 쌍을 이루고 상기 고저항부에 비하여 저항값이 낮은 제2도전층 패턴을 형성하여 도전층 패턴쌍을 형성하는 공정과,

상기 제2도전층상에 절연층을 개재하여 도전층을 형성하는 공정과,

상기 도전층을 패터닝하여 제1 패드와, 상기 제1패드와 상기 제1도전층 패턴중의 하나와 연결하는 배선과, 제2 패드와, 고저항부의 일측 끝을 공통으로 연결하고 상기 제2패드를 연결하는 배선과, 상기 고저항부와 상기 제2도전층 패턴을 연결하는 다수의 배선과, 상기 도전층 패턴쌍중의 제2도전층 패턴을 이웃하는 도전층 패턴쌍의 제1도전층 패턴과 연결하는 배선들을 형성하는 공정과,

상기 제1, 제2 패드 사이의 저항을 측정하는 공정을 포함하는 미스얼라이먼트 측정방법.