KR100357691B1 - 다층의 얼라인 키와 그것을 이용한 얼라인 방법 - Google Patents

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Abstract

본 발명은 다층에 형성되는 얼라인 키를 제공하고 상기 다층의 얼라인 키를 사용하여 얼라인 하는 방법을 제공한다. 반도체 칩 사이의 스크라이브 레인 상에 얼라인 키를 형성하되, 다층에 걸쳐 형성하며 각 층의 얼라인 키를 동일축 상에 배열하고 각 층별로 형성된 얼라인 키의 길이 비율을 달리하여 얼라인 비중을 다르게 설정한다. 다른 방법으로 상기 각 층별로 얼라인 키의 개수를 다르게 형성하여 얼라인 키의 개수로 얼라인 비중을 각 층별로 설정한다. 상기 다층의 얼라인 키에 빛이 입사되고 반사되어 나올 때 빛의 명암 또는 회절이 일어나는 회절격자를 통해 얻어진 정보를 사용하여 최적의 얼라인 위치를 결정한다. 이러한 방법으로 얼라인 함으로써 얼라인 정밀도를 높일 수 있는 효과가 있다.

Description

다층의 얼라인 키와 그것을 이용한 얼라인 방법{MULTILAYER ALIGN KEY AND ALIGN METHOD USING THE SAME}
본 발명은 반도체 장치와 그 사용 방법에 관한 것으로써, 좀 더 구체적으로 다층의 얼라인 키와 이를 사용하는 얼라인 방법에 관한 것이다.
반도체 장치가 고집적화, 고용량화되어 가면서 소자의 크기가 작아지고 소자간의 간격이 좁아지며 라인 패턴들의 폭이 작아지고 있다. 디램(DRAM:Dynamic Random Access Memory)에 있어서, 집적도가 기가 비트(Giga bit) 시대에 도달하여 셀의 면적과 셀의 구성 소자인 트랜지스터와 커패시터의 크기가 매우 작아졌다. 반도체 장치는 다층의 막들을 형성하고 각 층에 소자와 배선들을 형성하기 때문에 소자와 소자, 소자와 배선 및 배선과 배선 사이를 연결하기 위한 콘택이 많이 필요하다. 특히, 디자인 룰(design rule)이 작아지면서 콘택 영역에 정확히 콘택홀을 뚫어 콘택 플러그를 형성하는 고도의 기술이 요구된다. 그리고, 하부 패턴 상에 상부 패턴을 형성할 때, 하부 패턴과의 위치를 맞추는 작업이 필요하다. 즉, 각 층별로 다양하고 많은 패턴들을 형성하기 때문에 각 패턴들을 올바른 위치에 배열하는 것이 중요하다. 이러한, 상하부 패턴 간의 콘택과 패턴들의 배열을 맞추기위해서 얼라인 키를 사용한다.
반도체 기판 상의 각 층마다 패턴들을 형성할 때 하부 패턴과의 콘택이 필요하다. 이러한 콘택은 정확한 위치에 맞춰져야 전기적인 접속이 이루어지고 콘택 저항을 낮출 수 있다. 반도체 공정에서 상하부 패턴간의 위치를 맞추는 작업을 얼라인(align)이라고 한다. 얼라인 방법은 반도체 칩(chip)들 사이의 공간인 스크라이브 레인(scribe lane) 상에 기준 패턴들인 얼라인 키를 형성하고 상기 얼라인 키들을 기준으로 삼아 다음 패턴을 형성하기 위해 레티클(reticle)의 위치를 맞추는 것이다. 레티클의 정확한 위치가 설정되어야만 사진 공정에서 노광을 할 때 하부 패턴에 맞춰 상부 패턴을 정확히 정렬시킬 수 있다.
도 1은 디램에서 한 쌍의 셀을 보여주는 평면도이다.
도 1을 참조하면, 반도체 기판(10) 내에 활성영역(12)을 형성하고 상기 활성영역(12)을 가로지르는 한 쌍의 게이트 패턴(14)을 형성한다. 상기 한 쌍의 게이트 패턴(14)을 가로지르는 비트라인(bit line; 16b)을 형성한다. 이 때, 상기 비트라인(16b)은 상기 한 쌍의 게이트 패턴(14) 사이의 상기 활성영역(12), 즉 공통 드레인(drain) 영역과 전기적으로 접속(16a)된다. 상기 비트라인(16b) 상부에 한 쌍의 스토리지 전극(storage electrode; 도면에 미도시)을 형성하는데 상기 각 스토리지 전극은 콘택 플러그(18)를 통해 상기 활성영역(12)의 양쪽 끝 영역과 전기적으로 접속된다. 이러한 일련의 패턴들은 얼라인 공정을 포함하는 사진 공정과 식각 공정을 통하여 형성된다. 각 패턴의 얼라인 과정에서 가장 문제시 되는 과정이 하부 패턴과 상부 패턴을 접속하기 위한 콘택홀(contact hole) 형성 과정이다.
도 1에서 보면, 스토리지 전극 콘택을 위해 콘택홀을 형성하고 상기 콘택홀 내에 도전물로 이루어진 콘택 플러그(18)를 형성하게 된다. 이 때, 사진 공정을 위한 정확한 얼라인을 실시하여야만 상기 콘택 플러그(18)를 상기 활성영역(12) 상에 정확히 콘택시키고 하부 패턴들과의 브릿지(bridge) 또는 단락(short) 현상을 방지할 수 있다.
본 발명의 목적은 얼라인 정밀도를 향상시킬 수 있는 다층의 얼라인 키와 그것을 사용한 얼라인 방법을 제공하는 것이다.
도 1은 각 층에 형성된 디램 셀의 패턴을 보여주는 평면도;
도 2a는 주사 방식의 얼라인에 사용되는 2 층 얼라인 키를 보여주는 평면도;
도 2b는 도 2a의 I-I에 따른 단면도;
도 3a는 주사 방식의 얼라인에 사용되는 3 층 얼라인 키를 보여주는 평면도;
도 3b는 도 3a의 II-II에 따른 단면도;
도 4는 주사 방식의 얼라인에 사용되는 3 층 얼라인 키의 다른 단면도;
도 5a는 주사 방식의 얼라인에 사용되는 3층 얼라인 키의 다른 예를 보여주는 평면도;
도 5b는 도 5a의 III-III에 따른 단면도;
도 6은 회절 방식의 얼라인에 사용되는 얼라인 키를 보여주는 평면도;
도 7a는 각 층의 얼라인 키로부터 얻어진 빛의 파형을 각 층별로 중첩하여 보여주는 그래프; 및
도 7b는 각 층별로 얻어진 빛의 파형을 모두 중첩한 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
210, 310 : 제 1 물질막 212, 312, 610 : 제 1 얼라인 키
220, 320 : 제 2 물질막 222, 322, 620 : 제 2 얼라인 키
330 : 제 3 물질막 332, 630 : 제 3 얼라인 키
710 : 제 1 파형 720 : 제 2 파형
730 : 제 3 파형
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 칩 사이의 스크라이브 레인 상에 형성된 다층의 얼라인 키는 행 방향 또는 열 방향으로 동일한 축 상에 배열되고, 서로 다른 층 내에 형성된다.
바람직한 실시예에 있어서, 상기 얼라인 키들은 각 층별로 길이 비율을 달리하여 각 층별로 얼라인 비중을 다르게 준다.
바람직한 실시예에 있어서, 상기 얼라인 키들은 각 층별로 얼라인 키 개수를 달리하여 각 층별로 얼라인 비중을 다르게 준다.
바람직한 실시예에 있어서, 상기 얼라인 키는 모든 층에 대해 동일축 상에 배열된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 다층의 얼라인 키를 사용한 얼라인 방법은 반도체 기판의 스크라이브 레인 상에 다층의 얼라인 키를 형성한다.상기 각 층에 형성된 얼라인 키에 차례대로 빛을 입사한다. 상기 입사된 빛이 반사되어 나올 때 빛의 명암 또는 회절된 회절격자의 수를 통해 얻어진 정보를 사용하여 후속 사진 공정을 위한 얼라인 위치를 결정한다.
(실시예)
도 2a 내지 도 5b을 참조하여 본 발명에 따른 주사 방식의 얼라인에 사용되는 다층의 얼라인 키를 상세히 설명한다.
본 발명의 신규한 다층의 얼라인 키는 스크라이브 레인 상에 형성된 얼라인 키마다 길이 비율을 달리하여 각 얼라인 키마다 얼라인 비중을 준다.
도 2a는 주사 방식의 얼라인에 사용되는 2 층으로 형성된 얼라인 키를 보여주는 평면도이고, 도 2b는 도 2a에서 보여지는 얼라인 키의 세로 방향의 I-I에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판 상에 제 1 물질막(210)을 형성한다. 상기 제 1 물질막(210) 내에 트렌치 형태의 제 1 얼라인 키(212)를 형성한다. 상기 제 1 물질막(210) 상에 제 2 물질막(220)을 형성한다. 상기 제 2 물질막(220) 내에 트렌치 형태의 제 2 얼라인 키(222)를 형성한다. 상기 각 층의 얼라인 키(align key)들을 행 방향으로 일렬로 배열한다. 상기 얼라인 키들은 오목형(concave shape)으로서, 증착한 막질 내에 트렌치(trench)를 형성함으로써 형성한다. 본 발명에서는 상기 얼라인 키들이 오목형인 경우를 예로 들지만, 상기 얼라인 키를 볼록형(convex shape)으로 형성할 수도 있다. 상기 얼라인 키는 직사각형으로서, 상기 제 1 얼라인 키(212)와 상기 제 2 얼라인 키(222)는 동일한 열방향 즉, 세로축을 기준축으로 정렬한다. 상기 제 1 얼라인 키(212)와 상기 제 2 얼라인 키(222)는 각각 소정의 길이 비율(length ratio)을 갖도록 형성한다. 예를 들면, 상기 제 1 얼라인 키(212)와 상기 제 2 얼라인 키(222)의 길이 비율이 A1:A2=3:7이 되도록 한다. 이렇게 각 층마다 얼라인 키의 길이 비율을 달리함으로써 각 층마다 얼라인 비중(align weight)을 다르게 줄 수 있다.
도 3a는 주사 방식의 얼라인에 사용되는 3 층의 얼라인 키를 보여주는 평면도이고, 도 3b는 도 3a의 II-II에 따른 단면도이다.
도 3a를 참조하면, 반도체 기판 상에 제 1 물질막(310)을 형성한다. 상기 제 1 물질막(310) 내에 트렌치 형태의 제 1 얼라인 키(312)를 형성한다. 상기 제 1 물질막(310) 상에 제 2 물질막(320)을 형성한다. 상기 제 2 물질막(320) 내에 트렌치 형태의 제 2 얼라인 키(322)를 형성한다. 상기 제 2 물질막(320) 상에 제 3 물질막(330)을 형성한다. 상기 제 3 물질막(330) 내에 트렌치 형태의 제 3 얼라인 키(332)를 형성한다. 상기 각 층에 형성된 얼라인 키들을 행 방향으로 일렬로 배열하고 각 층별로 형성된 얼라인 키들을 열 방향의 동일 축 상에 동일한 방향으로 배열한다. 상기 각 층의 얼라인 키들은 트렌치에 의해 형성된 오목형 패턴이다. 상기 얼라인 키들을 오목형이 아닌 볼록형 패턴으로 형성할 수도 있다. 상기 각 층에 형성된 얼라인 키들은 소정의 길이 비율을 갖도록 한다. 예를 들면, 상기 제 1 얼라인 키, 제 2 얼라인 키, 그리고 제 3 얼라인 키(312, 322, 332)의 길이 비율은 B1:B2:B3=2:3:5이 되도록 한다. 이러한, 길이 비율에 의해 각 얼라인 키마다 얼라인 비중이 달라진다.
도 4는 도 3a에서 주어진 3 층의 얼라인 키의 다른 형성 방법을 보여주는 II-II 단면도이다.
도 4를 참조하면, 제 1 물질막, 제 2 물질막 및 제 3 물질막(310, 320, 330) 내에 각각 제 1 얼라인 키, 제 2 얼라인 키 및 제 3 얼라인 키(314, 324, 334)를 형성한다. 이 때, 상기 각 얼라인 키는 동일한 크기로 형성한다. 즉, 상기 각 얼라인 키는 동일한 길이 비율를 갖는다. 그러나, 상기 각 얼라인 키는 위에서 내려보면 서로 중첩되어 도 3a에서와 같이 소정의 길이 비율을 갖는 얼라인 키로 보여진다. 이와 같이, 평면도로 볼 때 상기 각 얼라인 키의 중첩 길이를 조절함으로써 각 층별로 얼라인 비중을 조정할 수 있다. 즉, 상기 각 얼라인 키의 길이는 동일하지만 평면도로 보면 각 얼라인 키가 노출되는 비율은 C1:C2:C3= 2:3:5로써 도 3a에서 제시된 길이 비율과 동일하다.
도 5a 및 도 5b는 주사 방식에 사용되는 3 층의 얼라인 키의 다른 배열 방법을 보여준다. 여기서, 도 5b는 도 5a의 III-III에 따른 단면도이다.
도 3b에서는 한 층에 형성된 얼라인 키의 일단의 상부에 다른 층의 얼라인 키가 형성되기 때문에 평면도로 보면 연속적으로 이어져 보인다. 그러나, 이것은 일례에 불과하며 다양한 시도가 가능하다. 도 5a 및 도 5b에 도시된 바와 같이 한 층의 얼라인 키의 일단에서 소정 간격 떨어뜨려 다른 층의 얼라인 키를 형성할 수도 있다. 각 층의 얼라인 키들의 길이 비율은 에를 들면, 상기 도 3b에서와 마찬가지로 D1:D2:D3=2:3:5가 되도록 한다. 이와 같이 형성하면 각 층간의 얼라인 키의 구별이 더 용이하다.
도 6은 회절방식의 얼라인에 사용되는 얼라인 키를 보여주는 평면도이다.
도 6을 참조하면, 각 층별로 제 1 얼라인 키, 제 2 얼라인 키 및 제 3 얼라인 키(610, 620, 630)를 각각 형성한다. 이 때, 상기 각 층에 형성하는 얼라인 키들의 크기는 모두 동일하게 한다. 그러나, 상기 얼라인 키의 개수는 각 층별로 달리한다. 예를 들면, 상기 제 1 얼라인 키(610)는 2 개를 형성하고, 상기 제 2 얼라인 키(620)는 3 개를 형성하며 상기 제 3 얼라인 키(630)는 5 개를 형성한다. 상기 각 층에 형성하는 상기 얼라인 키들이 동일한 크기를 가지지만 상기 각 층의 상기 얼라인 키의 개수가 상기 각 층별로 다르므로 각 층별로 얼라인 비중을 다르게 설정할 수 있다.
도 7a 및 도 7b는 주사 방식에 의한 얼라인 키를 사용하여 얼라인하는 방법을 보여주는 그래프이다.
본 발명의 신규한 다층의 얼라인 키를 사용한 얼라인 방법은 다층의 얼라인 키에 빛을 입사하고 상기 얼라인 키에서 반사되는 빛을 통해 얼라인 정보를 수집하고 수집된 정보를 중첩하여 얼라인 위치를 결정한다.
도 7a를 참조하면, 주사 방식의 얼라인을 위해서 광대역(broadband)의 빛이 얼라인 키가 형성된 스크라이브 레인 상에 입사(incident)된다. 주사 방식은 반사되어 나오는 광대역의 빛을 통해 얼라인 키의 명암을 구별하여 얼라인 키의 위치를 파악한다. 입사된 빛은 반도체 기판에서 반사되어 나오며 이 때, 상기 얼라인 키를 지나면서 빛의 세기에 변화가 생긴다. 반사되어 나오는 빛의 명암을 감지함으로써 상기 얼라인 키의 위치가 파악된다. 스크라이브 레인에 형성되는 상기 각 층의 얼라인 키는 칩 영역의 패턴이 형성될 때 동시에 형성된다. 따라서, 각 패턴에 대응되는 얼라인 키가 형성된다. 이 때, 기준 패턴을 정하고 상기 기준 패턴에 대응되는 얼라인 키의 길이를 다른 얼라인 키에 비해 크게 함으로써 얼라인 비중을 다른 것에 비해 크게 설정할 수 있다. 상기 기준 패턴이 다른 패턴에 비해 더 얼라인 정밀도가 요구되거나 얼라인의 기준으로 삼아야만 할 때 얼라인 키의 길이를 크게 하여 얼라인 비중을 설정한다.
예를 들면, 도 1에서 얼라인 키가 형성되는 경우는 상기 활성영역(12)과 비활성영역이 정의되도록 소자격리막이 형성될 때와 게이트 패턴(14)이 형성될 때와 비트라인(16b)이 형성될 때이다. 후속으로 스토리지 전극 콘택홀을 형성할 때 상기 얼라인 키들이 얼라인 기준으로 사용되어 정확한 위치에 콘택 플러그(18)가 형성될 수 있다. 상기 콘택 플러그(18)는 상기 활성영역(12)에 위치해야하고 상기 게이트 패턴(14)과 상기 비트라인(16b)과는 일정 간격 떨어져 형성되어야 한다. 따라서, 정확한 위치에 맞춰서 상기 콘택 플러그(18)가 형성하는 것이 중요하다. 이러한 위치 정렬에 사용되는 패턴이 얼라인 키이다.
도 2a에서 상기 제 1 얼라인 키(212)가 도 1의 상기 게이트 패턴(14)과 대응되고 상기 제 2 얼라인 키(222)가 도 1의 상기 비트라인(16b)과 대응된다고 가정하자. 상기 스토리지 전극 콘택홀을 형성하기 위한 사진 공정을 실시할 때 상기 제 1 및 제 2 얼라인 키(212, 222)가 얼라인을 위해 사용된다. 빛이 상기 얼라인 키에 입사되고 반사되어 나올 때, 상기 각 얼라인 키가 형성된 곳에서 빛의 세기에 변화가 생겨 그 위치를 확인할 수 있다. 반사된 빛은 감지기(detector)에 의해서감지된다. 상기 감지기는 좌에서 우로 연속적으로 감지하고, 위에서 아래로 일정 간격을 두고 내려가면서 감지한다. 이러한 방식으로 상기 제 1 얼라인 키(212)와 상기 제 2 얼라인 키(222)에 의해 반사된 빛이 차례대로 감지된다. 상기 제 1 얼라인 키(212)에 주사되어 얻어진 빛의 파형이 제 1 파형(710)이고, 상기 제 2 얼라인 키(222)에 주사되어 얻어진 빛의 파형이 제 2 파형(720)이다. 여기서, 상기 제 1 파형(710) 및 제 2 파형(720)은 반전(reverse) 파형이다. 얼라인 키들이 형성된 부분에서 반사되어 나오는 빛은 주위보다 어둡기 때문에 빛의 세기가 오히려 감소된다. 따라서, 파형이 아래로 볼록한 모양이 되어야하지만 회절 방식에 대한 설명을 위해서 반전 파형을 사용한다. 도 7a 및 도 7b에서 X축은 얼라인 키의 위치를 나타내고 Y축은 반사된 빛의 파형의 세기를 나타낸다.
상기 각 파형에서 최대 파형의 세기에 대응되는 X축 값이 각 얼라인 키가 형성된 위치를 나타낸다. 상기 각 파형의 최대값이 다른 이유는 상기 각 얼라인 키에 주어진 얼라인 비중, 즉, 길이 비율이 다르기 때문이다. 상기 각 얼라인 키에서 반사된 빛이 감지될 때 상기 각 얼라인 키의 길이가 다르기 때문에 상기 각 층별로 얼라인 키에서 감지되는 반사된 빛의 세기가 다르다. 상기 각 얼라인 키의 길이 비율이 3:7이라면 감지기가 위에서 아래로 일정한 간격으로 감지하기 때문에 반사된 빛의 비율도 3:7이 된다. 이와 같이 제 2 얼라인 키의 길이를 더 크게 설정한 것은 상기 게이트 패턴(12)보다는 상기 비트라인(14)에 더욱 비중을 두어 얼라인 한다는 것을 의미한다.
상기 각 얼라인 키에 한번 주사될 때마다 얻어진 파형을 모두 중첩하면 얼라인 비중이 큰 얼라인 키의 파형이 크게 형성된다. 도 7a의 그래프에서 보면 상기 제 1 파형(710)과 제 2 파형(720)의 Y축 최대값이 다르고 각 파형의 대칭축이 다르다. 즉, 각 파형의 대칭축의 X축 값이 서로 다르다. 상기 각 파형의 대칭축은 상기 제 1 파형(710)은 Y'축이 되고 상기 제 2 파형은 Y축이 된다. 따라서, 상기 제 1 얼라인 키(212)에 대한 위치와 상기 제 2 얼라인 키(222)에 대한 위치가 상기 Y'축과 Y축 사이의 간격만큼 차이가 생긴다. 이러한 차이는 얼라인 정밀도에 대한 오차에 의해서 발생할 수 있는 것으로 어느 것이 더 정확하다고 판단할 수 없다. 즉, 제 1 얼라인 키(212)의 위치가 정확히 측정되었다고 할 수도 없으며, 상기 제 2 얼라인 키(222)의 위치가 정확히 측정되었다고 할 수도 없다. 그래서, 본 발명에서는 7b에서 처럼 도 7a의 두 파형을 다시 중첩한다. 그러면, 도 7b에서 보듯이 비대칭인 제 3 파형(730)이 생긴다. 이러한 비대칭은 제 1 파형(710)과 제 2 파형(720)의 대칭축이 일치하지 않고 각각의 Y축 최대값에 차이가 나기 때문이다. 본 발명에서 얼라인 위치를 결정짓는 방법은 상기 제 3 파형(730)에서 Y축 최대값의 일정 비율에 해당하는 값을 기준값으로 정한다. 예를 들면, 최대값의 50%에 해당하는 Y축 값을 기준값으로서 정한다. 상기 기준값에 대응하는 2 개의 X축 값(X1, X2)이 결정되는데 상기 제 3 파형(730)이 비대칭이기 때문에 상기 2 개의 X축 값(X1, X2)도 비대칭으로 나타난다. 상기 2 개의 X축 값(X1, X2)의 중간값(C)을 얼라인 위치로 결정함으로써 스토리지 전극 콘택 위치가 결정된다.
도 6을 참조하여 회절 방식에 의한 얼라인 방법을 설명한다.
도 6을 참조하면, 각 층에 형성된 얼라인 키의 개수가 서로 다르다. 상기제 1 얼라인 키(610)는 2 개, 상기 제 2 얼라인 키(620)는 3 개 그리고, 상기 제 3 얼라인 키(630)는 5 개를 형성한다. 회절 방식에는 단색광(monochrome ray)의 빛을 사용한다. 단색광은 레이저(raser)를 통해 얻어질 수 있다. 단색광을 사용해야만 간섭 및 회절 현상을 관측할 수 있고, 단색광을 사용함으로써 상기 얼라인 키에서 회절 패턴을 얻을 수 있다. 입사된 빛이 상기 반도체 기판에서 반사되어 나올 때 상기 각 얼라인 키에서 회절(diffraction)이 일어난다. 이 때, 각 층별로 빛을 입사하여 각 층별로 회절 패턴을 얻는다. 회절 이론에 의하면, 결정격자 내에서 회절되어 나오는 빛을 분석하여 결정격자 사이의 간격과 개수를 알 수 있다. 이를 응용하면, 상기 각 층별로 형성된 상기 각 얼라인 키의 위치와 개수를 알 수 있다. 이 때, 각 얼라인 키의 배열은 회절격자(diffraction grating)로서 역할을 한다. 여기서 얻어진 얼라인 키의 개수가 얼라인 비중이 된다.
각 층마다 기본 단위 파형을 부여한 후 얼라인 키의 개수에 대응하는 얼라인 비중을 곱한다. 즉, 기본 단위 파형의 최대값이 1이라면, 2 개의 얼라인 키가 형성된 제 1 얼라인 키(610)에 부여되는 얼라인 비중은 2이고 이 때 얻어지는 제 1 파형(710)의 최대값은 2가 된다. 그리고, 3개의 얼라인 키가 형성된 제 2 얼라인 키(620)에 부여되는 얼라인 비중은 3이고 이 때 얻어지는 제 2 파형(720)의 최대값은 3이 된다. 이와 같이, 제 1 얼라인 키(610)와 제 2 얼라인 키(620)들로 구성된 2 개층의 얼라인 키들로부터 얻어진 파형을 도시하면 도 7a와 같이 제 1 및 제 2 파형(710, 720)이 생긴다. 각 층에 형성된 얼라인 키의 개수가 많을수록 상기 각 층별 파형의 Y축 최대값은 커진다. 이후로, 주사 방식에서 얼라인 위치를 결정한방법과 동일한 방법으로 회절 방식에 의한 얼라인 위치를 결정할 수 있다.
본 발명은 다층의 얼라인 키를 구비하여 각각의 얼라인 키를 참조하여 얼라인 함므로써 사진 공정시 얼라인의 정밀도를 향상시킬 수 있는 효과가 있다.
본 발명은 다층의 얼라인 키에서 각 층마다 얼라인 키의 길이를 다르게 설정하여 각 층별로 얼라인 비중을 다르게 설정할 수 있는 효과가 있다.
본 발명은 다층의 얼라인 키에서 각 층마다 얼라인 키의 개수를 달리하여 각 층별로 얼라인 비중을 다르게 설정할 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기판에 행 방향 및 열 방향을 따라 반복적으로 배열되는 메인칩 영역들 사이의 스크라이브 레인(scribe lane) 내에 형성되는 복수개의 얼라인 키들로 구성되는 다층의 얼라인 키에 있어서,
    상기 각 얼라인 키들은 행 방향 또는 열 방향을 따라 동일한 축 상에 배열되고, 서로 다른 층 내에 형성되며 각 층별로 형성된 얼라인 키의 길이가 다르게 형성되는 것을 특징으로 하는 다층의 얼라인 키.
  2. 제 1 항에 있어서,
    상기 각 얼라인 키들은 오목형(concave shape)인 것을 특징으로 하는 다층의 얼라인 키.
  3. 제 1 항에 있어서,
    상기 각 얼라인 키들은 볼록형(convex shape)인 것을 특징으로 하는 다층의 얼라인 키.
  4. 반도체 기판에 행 방향 및 열 방향을 따라 반복적으로 배열되는 메인칩 영역들 사이의 스크라이브 레인(scribe lane) 내에 형성되는 복수개의 얼라인 키들로 구성되는 다층의 얼라인 키에 있어서,
    상기 각 얼라인 키들은 행 방향 또는 열 방향을 따라 동일한 축 상에 배열되고, 서로 다른 층 내에 형성되며 각 층별로 형성된 얼라인 키들의 개수가 다르게 형성되는 것을 특징으로 하는 다층의 얼라인 키.
  5. 제 4 항에 있어서,
    상기 각 얼라인 키들은 동일한 크기를 갖는 것을 특징으로 하는 다층의 얼라인 키.
  6. 제 1 항 내지 제 4 항 중 어느 하나의 항의 구조에 의해 구비된 다층의 얼라인 키를 사용하여 얼라인 하는 방법은,
    상기 각 층에 형성된 얼라인 키에 빛을 입사하는 단계;
    상기 입사된 빛을 통해 얻어진 정보를 통합하는 단계; 및
    상기 통합된 정보를 통해 얼라인 위치를 결정하는 단계를 포함하는 다층의 얼라인 키를 사용한 얼라인 방법.
  7. 제 6 항에 있어서,
    상기 빛을 입사하는 단계는,
    광대역폭(broadband)의 빛을 사용하여 얼라인 키들이 형성된 영역 전역에 입사하는 것을 특징으로 하는 다층의 얼라인 키를 사용한 얼라인 방법.
  8. 제 6 항에 있어서,
    상기 정보를 통합하는 단계는,
    한 층의 얼라인 키에서 반사된 빛을 위에서부터 아래로 검파(detect)하는 단계;
    나머지 층들의 얼라인 키를 상기와 동일한 방법으로 검파하는 단계; 및
    각 층에서 검파된 빛의 파형을 각 층별로 중첩하는 단계를 포함하는 다층의 얼라인 키를 사용한 얼라인 방법.
  9. 제 8 항에 있어서,
    상기 반사된 빛을 위에서 아래로 검파할 때 일정 간격을 유지하면서 이산적으로 검파하는 것을 특징으로 하는 다층의 얼라인 키를 사용한 얼라인 방법.
  10. 제 6 항에 있어서,
    상기 빛을 입사하는 단계는,
    단색광을 사용하여 각 층별로 빛을 입사하는 것을 특징으로 하는 다층의 얼라인 키를 사용한 얼라인 방법.
  11. 제 6 항에 있어서,
    상기 정보를 통합하는 단계는,
    각 층에서 회절되어 나오는 빛을 검파하는 단계; 및
    각 층마다 검파된 회절광을 통해 각 층에 형성된 얼라인 키들의 개수를 결정하여 각 층에 얼라인 비중을 부여하는 단계;
    각 층마다 가상파형을 도입하여 각 층에 대응하는 상기 얼라인 비중을 각 층의 가상파형에 곱하는 단계를 포함하는 다층의 얼라인 키를 사용한 얼라인 방법.
  12. 제 6 항에 있어서,
    상기 얼라인 위치를 결정하는 단계는,
    각 층의 얼라인 키로부터 얻어진 빛의 파형을 중첩하는 단계;
    상기 중첩된 파형의 Y축 최대값을 결정하는 단계; 및
    상기 Y축 최대값의 일정 비율에 해당하는 값을 기준값으로 정하여 상기 기준값에 대응하는 두 개의 X축 값의 중간값을 얼라인 위치로 정하는 단계를 포함하는 다층의 얼라인 키를 사용한 얼라인 방법.
  13. 제 12 항에 있어서,
    상기 X축은 얼라인 키의 위치를 가리키는 위치축인 것을 특징으로 하는 다층의 얼라인 키를 사용한 얼라인 방법.
  14. 제 12 항에 있어서,
    상기 Y축은 얼라인 키에 의해 얻어진 빛의 파형의 세기를 나타내는 빛의 세기축인 것을 특징으로 하는 다층의 얼라인 키를 사용한 얼라인 방법.
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