KR100242503B1 - 반도체 기판에 형성된 패턴의 오정렬 검출 마크 - Google Patents

Abstract

본 발명에 따른 반도체 장치는 반도체 칩 주변에 제공된 오정렬 검출 마크를 갖는다. 이 오정렬 검출 마크는 제1 방향의 오정렬을 검출하기 위한 제1 스케일마크, 상기 제1 방향에 수직한 제2 방향의 오정렬을 검출하기 위한 제2 스케일 마크, 및 상기 제1 방향 및 제2 방향과 각각 특정한 각을 이루는 제3 방향의 오정렬을 검출하기 위한 제3 스케일 마크로 구성되어 있다.

Description

반도체 기판에 형성된 패턴의 오정렬 검출 마크

본 발명은 반도체 장치에 관한 것이며, 보다 구체적으로 반도체 장치의 제조과정에서 반도체 기판 위에 형성되는 패턴이 어느 정도 오정렬(misregistration)한지를 검출하는 오정렬 검출 마크에 관한 것이다.

반도체 장치의 제조 과정에서는 웨이퍼를 대상으로 배선, 접촉홀, 이온 주입 영역 등의 형성이 각 포토 마스크 처리시에 행해진다. 이러한 제조 과정에서는 선행 처리 과정에서 형성된 패턴과 후속 처리 과정에서 형성될 패턴을 고 정밀도로 정렬시키는 것이 필요하다. 이러한 이유 때문에 선행 처리 과정에서의 패턴의 형성과 동시에 미리 웨이퍼 상에 정렬 마크를 형성하여 선행 처리 과정에서의 정렬 마크를 사용하여 후속 처리 과정에서의 패턴의 형성시에 정렬을 실시하여 웨이퍼에 대한 오정렬을 수정하면서 노광이 행해진다.

그러나, 짧은 투명의 반복되는 노광 동안, 그러한 관심 속에 형성된 패턴이라해도 불충분하게 정렬된 유닛이 어느 정도의 가능성을 갖고 반듯이 발견되기 마련이다. 오정렬의 정도가 허용 한계 범위를 넘어가는 경우, 배선층과 접촉홀 간의 전기적 단락 회로를 근거로 완성된 반도체 칩이 결함을 가진 유닛으로서 분류되게 된다. 이런 이유 때문에 현상후에 오정렬 검사를 행할 필요가 있게 되는데, 그 결과에 기초하여 허용 한계를 벗어난 오정렬이 검출된 웨이터는 포토 레지스트 및 또다른 포토 마스크를 제거하거나 혹은 반출되어 폐기 된다.

광학 현미경에 의한 관찰에 의하여 포포 마스크 과정에서의 오정렬의 검사를 용이하게 하기 위해서, 오정렬 검출 마스크로서 소위 "캘리퍼(calipers)를 사용하는 기술이 제안되고 있다. 여기서 캘리퍼의 의미는 제1도에 도시된 웨이퍼 평면 상의 특정 위치에서 일방향으로 제공된 스케일 마크이다. 제1도에는 X 스케일 마크(11)(이하, X 캘리퍼라 함) 및 X 방향에 수직한 방향으로 형성된 Y 스케일 마크(12)(이하 Y 캘리퍼라 함)이 도시되어 있다. X 캘리퍼(11) 및 Y 캘리퍼(12)중에서, 도면참조 번호(11A, 12A)는 후속 공정에서 형성된 제1캘리퍼이고, 도면 참조번호(11B, 12B)는 선행 처리과정에서 미리 형성된 제2캘리퍼이다. 이들 양자의 캘리퍼들의 형태는 정상적으로 구성되는 그들의 스케일 마크에 대하여 제1 캘리퍼(11A, 12A)의 피치가 제2 캘리퍼(11B, 12B)의 피치보다 어느 정도 크게 약간 다른 피치를 하고 있다.

제2 캘리퍼(11B, 12B)는 캘리퍼의 형태로 노광된 포토레지스터를 사용해서 기판을 에칭 처리 하므로써 형성된다. 다음 공정에서는 선행 공정에서 형성된 제2의 캘리퍼(11B, 12B)위에 제1캘리퍼(11A, 12B)를 형성하기 위해 유사한 포토 마스크 처리가 실시된다.

제1도는 제2의 캘리퍼(11B, 12B)각각의 중심 스케일 마크가 제1 캘리퍼(11A, 12B)각각의 중심 스케일 마크의 중심에 자리를 잡고 있는 절대적으로 오정렬이 없는 상태를 나타낸다. 오정렬이 있는 경우에는 제2 캘리퍼(11B, 12B)의 각각의 중심스케일 마크 외의 스케일 마크가 제1 캘리퍼(11A, 12A)각각의 중심 스케일 마크와는 다른 스케일 마크의 거의 중심에 위치하는 상태로 표시되어 있다. 따라서, 제2 캘리퍼(11B, 12B) 각각의 어느 스케일 마크가 제1 캘리퍼(11A, 12A)의 각각의 어느 스케일 마크의 중심에 있는지 광학 현미경에 의해 각 캘리퍼의 형태의 피치 크기를 고려하여 검출하므로써 오정렬의 정도를 측정하는 것이 가능하다.

X 캘리퍼 및 Y 캘리퍼를 사용한 종래의 오정렬 검출 방법에서는 X 및 Y방향 각각에서의 오정렬을 검출하는 것이 가능하지만 광학 현미경을 사용한 정렬 상태의 관측을 통해서 X 및 Y 방향과 특정한 각도를 이루는 방향(이하, θ방향이라함)에 대한 오정렬의 정도를 고정도로 측정에 내는 일은 어렵다는 문제점이 있다. 예를들어 제2(a)도에 도시한 바와 같이 θ방향의 엄격한 정렬이 요구되는 반도체 정적 메모리 회로의 경우를 고려해 보자, 도면에서, 워드 라인 WL, 비트 신호를 인출하기 위한 접촉 홀 CH 및 구동 트랜지스터의 게이트 전극 G는 각각 스페이싱 d11, d12 및 d13을 갖고 배열된다. 여기서 d11 및 d12는 동일한 길이로 설계되었다. 워드라인 WL, 게이트 전극 G 및 접촉 홀 CH가 각기 다른 포토 마스크 공정에서 형성되기 때문에 θ방향의 오정렬이 발생되면 스페이싱 간에 에러가 발생된다. 오정렬의 정도가 상당히 크면 상호 전기 단락 회로가 일어나고 메모리 회로는 결함이 있는 유닛으로 분류된다. 이와 유사하게, 제2(b)도는 전원 공급 배선 BL 및 저장 노드의 접촉홀 CH1 및 CH2의 일례를 나타내고 있는데, 여기서는 θ방향의 오정렬로 인해 스페이싱 d21 및 d22에서 변위가 생긴 경우에 부품 안에서 전기적 단락 회로가 발생될 수 있다.

θ방향에서의 오정렬의 측정은 제1도에 도시한 X 캘리퍼 및 Y 캘리퍼를 사용하여 이루어질 수도 있다. 예컨대, X 방향 및 Y 방향 양자와 45°의 각도를 이루는 방향에서의 오정렬을 측정하는 경우에, 오정렬의 정도가 X 및 Y 방향 양자에 대하여 0.1㎛라고 가정한다면 45°의 기울기를 가진 방향에 대한 오정렬의 정도는 0.1㎛×=0.14㎛와 같게 된다. 45°의 기울기를 가진 θ 방향이 아닌 임의의 방향에 대한 오정렬량의 경우에 그 절대값은 X 방향 및 Y 방향의 변위에 대해서 각각 측정한 값의 2승의 합의 평방근과 같이 동일한 원리로부터 평가될 수 있다.

그러나, 이방법에서는 X 및 Y 방향에 대한 오정렬량에 대한 측정을 해야하고 이들 값을 사용하여 연산도 해야하기 때문에 오정렬에 대한 검사 시간이 길어지고 반도체 장치의 대량 제작에 장애를 초래한다. 예를 들어 상기 예로부터 오정렬의 한계 값이 ±0.1㎛로 정해져 있고, 이에 따라서, X 캘리퍼 및 Y 캘리퍼의 제어 한계가 각각의 ±0.1㎛로 정해져 있다고 하자, 그러면, 오정렬이 X 방향 및 Y 방향에 대한 각각의 오정렬량을 개별적으로 사용하여 판단될 때 현미경을 통한 관찰에 의해서 θ(45°)방향에서의 오정렬이 ±0.1㎛범위 이외의 0.14㎛인 경우를 즉각적 판단하는 것은 불가능하여 검사 시간을 증가시키는 필요한 판단을 하기 위한 연산에 의존하는 수 밖에 없다.

따라서 본 발명의 목적은 θ 방향의 오정렬 뿐만 아니라 X 방향 및 Y 방향에서의 오정렬에 대해서도 고정도 및 신속한 측정을 가능하게 하는 오정렬에 대한 마크를 가진 반도체 장치를 제공하는 것이다.

본 발명에 따른 반도체 장치는 반도체 칩의 주변에 제공된 오정렬 검출 마크를 갖는다. 오정렬 검출 마크는 제1 방향에서의 오정렬을 검출하기 위한 제1 스케일 마크, 제1 방향에 수직인 제2 방향에서의 오정렬을 검출하기 위한 제2 스케일 마크, 및 상기 제1 방향 및 제2 방향과 각각 특정 각을 형성하는 제3 방향에서의 오정렬 검출하는 제3 스케일 마크를 포함하여 구성된다.

본 발명의 상기 장점 및 다른 목적, 특징 및 이점은 첨부하는 도면과 연관된 본 발명의 상세한 다음 설명으로부터 보다 명백하게 될 것이다.

제1도는 오정렬 검출 마크의 종래 패턴을 나타내는 도면.

제2(a)도 및 2(b)도는 종래 기술에서의 문제점을 설명하기 위해 배선 패턴을 도시한 도면.

제3도는 본 발명에 따른 오정렬 검출 마크의 칩 위의 배치 상태를 나타내는 도면.

제4도는 본 발명에 따른 오정렬 검출 마크의 제1실시예를 나타내는 도면.

제5도는 본 발명에 따른 오정렬 검출 마크의 제2실시예를 나타내는 도면.

제6도는 본 발명에 따른 오정렬 검출 마크의 제3실시예를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3 : 캘리퍼 1A, 2A, 3A : 제1마크

1B, 2B, 3B : 제2 마크 10 : 반도체 칩

11 : 오정렬 검출 마크

제3도를 참조해서 설명하면, 본 발명에 따라 칩 상에 오정렬 검출 마크가 배열되어 있다. 복수의 오정렬 검출 마크(11)는 반도체 칩(10)의 주변부에 형성되어 있다. 이 주변부는 회로 형성 영역(12)과는 전기적으로 독립된 영역이며 예를 들면 스크라이브 영역(S1)내에 형성될 수 있다. 하나의 오정렬 검출 마크(11)가 하나의 포토 마스크 처리에 대응하여 형성된다. 후술하지만 하나의 오정렬 마크(11)는 복수의 스케일 마크로 이루어진다. 하나의 오정렬 검출 마크(11)는 일견 검출 영역내에 형성되지만 다시 말하면 광학 현미경의 시계의 영역 내에 형성된다. 결과적으로, 광학 현미경에 의한 오정렬의 검사시에 칩의 다른 부분을 검사할 필요가 없다.

제4도를 참조하여 설명하면, 본 발명에 따른 오정렬 검출 마크의 특정 패턴이 도시되어 있다. 각 마크는 X 방향으로 배열된 제1 스케일 마크(X 캘리퍼(1))와, X 방향에 수직한 Y 방향으로 배열된 제2 스케일 마크(Y 캘리퍼(2)), 및 X 및 Y 방향과 특정한 각도(양자모두 45°)를 이루는 θ1의 방향으로 배열된 제3 스케일 마크(θ1캘리퍼(3))로 이루어져 있다. 각각의 캘리퍼들(1, 2 및 3)을 구성하는 제1 마크의 각각 1A, 2A 및 3A는 특정한 피치의 간격을 갖고 배열된 복수의 넓은 배선으로 형성된다. 한편, 각각의 캘리퍼들(1, 2 및 3)을 구성하는 제2 마크의 각각 1B, 2B 및 3B는 수에 있어서 제1마크 1A, 2A 및 3A와 동일한 수의 좁은 배선으로 형성되며 제1 의 마크의 간격보다는 어느 정도 좁은 피치 간격을 갖고 배열된다. 예를 들면, 제1 마크 1A, 2A 및 3A는 1㎛의 피치 간격으로 형성되며 제2 마크 1B, 2B 및 3B는 0.95㎛의 피치 간격을 갖고 형성된다.

제1 마크 1A, 2A 및 3A는 선행 포토 마스크 공정에서 웨이퍼 상에 형성되고 제2 마크 1B, 2B 및 3B는 후속 포토 마스크 공정에서 웨이퍼 상에 형성된다. 이들 마크를 광학 현미경으로 관찰하므로써 오정렬에 대한 체크를 행할 수 있다. 예를 들면 도면에서 각 제2 마크 1B, 2B 및 3B의 중심 스케일 마크가 제1 마크 1A, 2A 및 3A의 중심 스케일 마크의 각각 중심에 자리를 잡고 있으므로, 제1 및 제2 마크 사이에 오정렬이 생기지 않았음을 표시하고 있다.

한편, 도시되지 않았지만, 제2 스케일 마크 1B, 2B 및 3B의 각 중심 마크외의 스케일 마크가 제1 마크 1A, 2A 및 3A의 중심 스케일 마크의 각 중심에 자리를 잡고 있을 때는 제1 및 제2 마크 사이에서 오정렬이 생긴다. 오정렬의 정도는 마크 유형의 피치 크기의 차이와 관련하여 즉, 이예에서는 1-0.95=0.05㎛의 단위로 측정될 수 있다. 결과적으로, 2종류의 마크간의 오정렬의 정도는 마크의 유형을 관찰하고 마크 유형의 중심이 스케일 마크의 카운트된 수 및 0.05㎛의 측정 단위에 기초하여 중첩된 각 마크의 중심 스케일 마크로부터 카운트된 스케일 마크의 수를 확인 하므로써 결정될 수 있다. 이 실시예에서는 각 마크가 7개의 스케일 마크로 되어 있으므로 0.15㎛범위 내의 오정렬이 측정될 수 있다.

이 실시예에서는 2개의 유형의 마크간의 X 방향에서의 오정렬이 X 캘리퍼(1)에 의해 측정되고 Y 방향의 오정렬이 Y 캘리퍼(2)에 의해 측정될 수 있을 뿐만 아니라 θ1 방향에서의 오정렬이 θ1캘리퍼에 의해서 측정될 수 있다. 각 방향에서의 오정렬이 각 방향의 캘리퍼에 의해 0.05㎛의 단위로 측정될 수 있으므로, 양 마크 유형 간의 오정렬, 즉 X, Y 및 θ1방향 각각에 대한 선행 포토 마스크 및 후속 포토 마스크 간의 오정렬을 측정할 수 있다. 이러한 방식에 의해서 θ1방향에서의 엄격한 정렬 정도가 요구되는 반도체 장치의 제작이라해도 고정도의 정렬을 실현하는 것이 가능하다. 따라서, 반도체 장치에 대해서 고레벨의 집적도를 달성하는데 있어서 유리할 수 있는 θ1 방향에서의 패턴의 설계 마진을 줄이는 것이 가능하다. 게다가, 광학 현미경에 의하여 θ1 방향에 대한 정렬의 관찰이 일견 빠른 정렬이 가능하게 되도록 확인될 수 있다.

제5도는 본 발명의 제2 실시예를 나타내는 도면인데, 여기에 도시된 구성 부품의 도면 참조 번호에는 제4도의 도면 참조 번호에 등가인 것에 동일한 부호가 병기되어 있다. 이 실시예는 제1마크 4A 및 제2 마크 4B를 구성하는 θ2 캘리퍼(4)가 제4도의 θ1 방향에 반대로 경사진 θ2 방향을 따라 배열된 예이다. 이 실시예의 구성은 θ2의 방향이 제4도의 θ1의 방향과 다르다는 점을 제외하면 제1실시예의 구성과 동일한 것이다. 따라서 θ2 방향에서의 오정렬이 제4도의 실시예와 유사한 정밀한 측정 단위를 갖고 신속하게 측정될 수 있어서, 신속한 정렬 작업이 가능하다.

제6도는 본 발명의 제3실시예를 나타내는 도면이다. 제3실시예는 θ1 캘리퍼(3) 및 θ2 캘리퍼(4)를 X 캘리퍼(1) 및 Y 캘리퍼(2)와 함께 배열하여 추가로 상호 직교 θ1 방향 및 θ2 방향에서의 동시 정렬이 가능하도록 구성되었다.

이 실시예에서 θ1 캘리퍼(3) 및 θ2 캘리퍼(4)의 각 스케일 마크는 Y방향으로 제4도 및 제5도에 도시한 각 캘리퍼의 스케일 마크를 해석하므로써 얻어진다. 따라서, θ1 방향 및 θ2 방향으로 각각 경사진 스케일 마크는 각 특정된 스페이싱의 피치로 X 방향으로 배열된다. 이 실시예의 오정렬 검출 방법은 제1 및 제2 실시예의 방법과 상당히 유사하며, θ1 방향 및 θ2 방향에서의 오정렬이 동일한 방법에의해 측정될 수 있다. 결국, X 방향, Y 방향, θ1 방향 및 θ2 방향에서의 각 오정렬이 고정도로 신속하게 측정될 수 있다. 게다가 θ1 캘리퍼 및 θ2 캘리퍼의 각 스케일 마크를 상술한 바와 같이 X 방향으로 배열하므로써 대체로 정렬 마크의 점유 영역을 θ1 캘리퍼 및 θ2 캘리퍼의 Y 방향에서의 길이를 줄이므로써 최소화할 수 있기 때문에 반도체 장치의 고집적화를 도모할 수 있다. 게다가, θ1 캘리퍼 및 θ2 캘리퍼가 옆으로 늘어서 배치되므로, θ1방향 및 θ2 방향에서의 오정렬의 비교 관찰을 행하는 것이 가능하여 관찰의 작업 효율 향상에 기여한다.

상술한 실시예는 θ1 방향 및 θ2 방향이 X 방향 및 Y 방향과 45°각도를 형성하는 경우에 관한 것이지만, 예를 들면 X 방향과 30° 및 60°의 각도의 경우에도 동일하게 적용 가능하다. 게다가, 각 캘리퍼의 스케일 마크는 Y 방향에 평행하게 배열될 수 있다. 또한, X 캘리퍼의 스케일 마크는 Y 방향을 따라 하나의 라인상에 배열 될수 있고 Y캘리퍼이 스케일 마크는 X 방향을 따라 하나의 라인 상에 배열될 수 있으므로, 웨이퍼 상에서의 이용 가능한 공간의 크기 및 모양 상태에 따라서 구성을 적의 변경하는 것이 가능하다. 또 각 캘리퍼의 스케일 마크의 피치 및 수는 이 실시예에 기술된 것에 한정되지 않고 자유롭게 선택될 수 있다.

상술한 바와 같이 본 발명에 따른 정렬 마크는 X 방향에서의 정렬을 측정하기 위한 X 캘리퍼, Y 방향에서 정렬을 측정하기 위한 Y 캘리퍼, 및 X 방향 및 Y방향과 특정한 각도를 이루는 θ 방향의 정렬을 측정하기 위한 θ 캘리퍼로 이루어진다. 따라서 광학 현미경에 의하여 X 방향 및 Y방향에서의 오정렬을 용이하게 관찰 할 수 있음은 물론 θ캘리퍼의 유사한 관찰에 의해서 고 정밀도로 θ 방향에서의 오정렬을 신속히 측정 할 수 있다. 이러한 방식으로, θ 방향에서의 엄격한 정렬 정도가 요구되는 반도체 장치를 고 정밀도의 정렬로 만들 수 있으므로 θ 방향에 대한 설계 마진을 감소시킬 수 있고 반도체 장치의 집적도 레벨 향상을 도모 할 수 있다.

이제까지 특정 실시예를 참조로 본 발명을 설명하였지만 이러한 설명은 제한된 의미로서 간주되어서는 않된다. 개시된 실시예의 다양한 변경은 본 기술 분야에 숙련된 자가 본 발명의 설명을 참조할때 명백하게 될 것이다. 따라서 첨부된 청구 범위는 본 발명의 사실상의 범주에 속하는 어떤 변경이나 실시예도 포함하는 것으로 고려되어야 한다.

Claims (10)

1. 반도체 칩의 주변에 제공된 오정렬 검출 마크에 있어서,

   제1 방향에서의 오정렬을 검출하기 위한 제1 스케일 마크,

   상기 제1 방향에 수직한 제2 방향에서의 오정렬을 검출하기 위한 제2 스케일 마크, 및

   상기 제1 및 제2 방향과 각각 특정 각을 이루는 제3 방향에서의 오정렬을 검출하기 위한 제3 스케일 마크

   를 포함하는 것을 특징으로 하는 오정렬 검출마크
2. 제1항에 있어서, 상기 제1 스케일 마크, 상기 제2 스케일 마크 및 상기 제3 스케일 마크는 광학 현미경의 동일한 시계 내의 한 영역에 형성되는 것을 특징으로 하는 오정렬 검출 마크
3. 제1항에 있어서, 상기 제1 스케일 마크는 특정 스페이싱을 갖고 상기 제1 방향에 평행하게 제공되는 복수의 라인으로 구성되며, 상기 제2 스케일 마크는 상기 특정 스페이싱을 갖고 상기 제2 방향에 평행하게 제공되는 복수의 라인으로 구성되고, 상기 제3 스케일 마크는 상기 특정한 스페이싱을 갖고 상기 제3 방향에 평행하게 제공되는 복수의 라인으로 구성되는 것을 특징으로 하는 오정렬 검출 마크.
4. 제1항에 있어서, 상기 제3 방향에 수직한 제4 방향의 오정렬을 검출하기 위한 제4스케일 마크를 더 포함하는 것을 특징으로 하는 오정렬 검출 마크.
5. 제1항에 있어서, 상기 제1스케일 마크는 특정 스페이싱을 갖고 상기 제1 방향에 평행하게 제공되는 복수의 라인으로 구성되며, 상기 제2 스케일 마크는 특정 스페이싱을 갖고 상기 제2 방향에 평행하게 제공되는 복수의 라인으로 구성되고, 상기 제3 스케일 마크는 특정 스페이싱을 갖고 상기 제1 방향에 평행하게 제공되는 상기 제3 방향에 평행하게 경사진 복수의 라인으로 구성되는 것을 특징으로 하는 오정렬 검출 마크.
6. 제5항에 있어서, 상기 특정 스페이싱을 갖고 상기 제1 방향에 평행하게 제공되는 상기 제3 방향에 수직한 제4 방향으로 경사진 복수의 라인으로 구성된 제4 스케일 마크를 더 포함하는 특징으로 하는 오정렬 검출 마크.
7. 반도체 칩의 주변에 제공된 오정렬 검출 마크에 있어서,

   상기 제1 방향에 평행하게 제1 스페이싱을 구비한 복수의 제1 라인으로 구성된 제1스케일 마크,

   상기 제1 방향에서 수직한 제2 방향에 평행하게 제2 스페이싱을 구비한 복수의 제2 라인으로 구성된 제2 스케일 마크, 및

   상기 제1 방향 및 제2 방향과 각각 특정한 각을 이루는 제3 방향에 평행하게 제3 스페이싱을 구비한 복수의 제3 라인으로 구성된 제3 스케일 마크

   를 포함하는 것을 특징으로 하는 오정렬 검출 마크.
8. 제7항에 있어서, 상기 제1 스케일 마크, 상기 제2 스케일 마크 및 상기 제3 스케일 마크는 광학현미경의 동일한 시계 내의 한 영역에 형성되는 것을 특징으로 하는 오정렬 검출마크.
9. 반도체 칩의 주변에 제공된 오정렬 검출 마크에 있어서,

   제1 방향에 평행하게 제1 스페이싱을 구비한 복수의 제1 라인으로 구성된 제1스케일 마크,

   상기 제1 방향에 수직한 제2 방향에 평행하게 제2 스페이싱을 구비한 복수의 제2 라인으로 구성된 제2 스케일 마크, 및

   상기 제1 방향에 평행하게 제3 스페이싱을 구비한 각각의 특정한 각으로 상기 제1 방향 및 제2 방향에 경사진 복수의 제3 라인으로 구성된 제3 스케일 마크

   를 포함하는 것을 특징으로 하는 오정렬 검출 마크.
10. 제9항에 있어서 상기 제1 방향에 평행하게 제4 스페이싱을 구비한 상기 제3 방향에 수직한 제4 방향에 경사진 복수의 제4 라인으로 구성된 제4 스케일 마크를 더 포함하는 것을 특징으로 하는 오정렬 검출 마크.